JP6978643B2 - ３次元メモリデバイスのジョイント開口構造、およびそれを形成するための方法 - Google Patents

３次元メモリデバイスのジョイント開口構造、およびそれを形成するための方法 Download PDF

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Description

関連出願の相互参照
本出願は、内容全体が参照により本明細書に組み込まれている、２０１７年３月８日に出願した中国特許出願第２０１７１０１３４７８２．１号および２０１７年３月８日に出願した中国特許出願第２０１７１０１３４７８３．６号の優先権を主張するものである。
本開示は、半導体技術の分野、より詳細には、３次元（３Ｄ）メモリデバイスのジョイント開口構造（ｊｏｉｎｔ ｏｐｅｎｉｎｇ ｓｔｒｕｃｔｕｒｅ）およびそれを形成するための方法に関する。
半導体技術が進歩するにつれ、３次元（３Ｄ）ＮＡＮＤメモリデバイスなどの、３Ｄメモリデバイスは、より多くの酸化物／窒化物（ＯＮ）層をスケーリングし続けている（ｋｅｅｐ ｓｃａｌｉｎｇ ｍｏｒｅ ｏｘｉｄｅ／ｎｉｔｒｉｄｅ （ＯＮ） ｌａｙｅｒｓ）。そういうことから、単一のエッチングプロセスを使用して、実質的な深さを有する３Ｄメモリデバイス内にチャネルホールを形成することが困難になっている。チャネルホールのアスペクト比が増加するにつれ、チャネルホールエッチングは指数関数的に遅くなる。さらに、反りがないこと、直線形状、限界寸法（ＣＤ）均一性、最小の捻り、などを含む、形成済みのチャネルホールのプロセス能力制御は、より難しくなる傾向にある。したがって、単一のエッチング方法が、コストとプロセス能力の両方の点で効率的とは言えない。
本開示のいくつかの実施形態により、３次元（３Ｄ）メモリデバイスのジョイント開口構造およびそれを形成するための方法が提供される。
本開示の一態様は、３次元（３Ｄ）メモリデバイス内にジョイント開口構造を形成する方法を提供する。この方法は、第１の積層を形成し、第１の絶縁接続層を第１の積層上に形成するステップと、第１の積層および第１の絶縁接続層を貫通する第１のスルーホールを形成するステップと、第１のスルーホールによって露出されている基板の表面の上に重なる第１のチャネル構造を形成するステップと、第１の機能層を第１のスルーホールの側壁上に形成するステップと、第２のチャネル構造を形成し、第１の充填構造を第１の機能層の側壁および第１のチャネル構造の露出された表面上に形成するステップと、第１のスルーホールより上の第２のチャネル構造と接触する第３のチャネル構造を形成するステップとを含む。基板上の第３のチャネル構造の突出部が、基板上の第１のスルーホールの突出部を覆う。この方法は、第２の積層を形成し、第２の絶縁接続層を第１の絶縁接続層上に形成するステップと、第２の積層および第２の絶縁接続層を貫通する第２のスルーホールを形成するステップとをさらに含む。基板上の第２のスルーホールの突出部が、基板上の第１のスルーホールの突出部と少なくとも部分的に重なり合う。この方法は、第２の機能層を第２のスルーホールの側壁上に形成するステップと、第４のチャネル構造を形成し、第２の充填構造を第２の機能層の側壁および第３のチャネル構造の露出された表面上に形成するステップと、第２のスルーホールより上の第４のチャネル構造と接触する第５のチャネル構造を形成するステップとをさらに含む。
いくつかの実施形態において、第１の積層は第１の数の酸化物／窒化物層の対を含み、第２の積層は第２の数の酸化物／窒化物層の対を含む。第１の数および第２の数は３２以上である。
第１の機能層を形成するステップは、第１のトンネリング層を第１のスルーホールの側壁および第１のチャネル構造の露出された表面上に形成するステップを含む。第１のトンネリング層は、動作時に、電荷を生成するように構成される。第１の機能層を形成するステップは、第１の蓄積層を第１のトンネリング層の表面上に形成して、第１のトンネリング層によって生成される電荷を蓄積するステップと、第１の障壁層を第１の蓄積層の表面上に形成して、第１の蓄積層内の電荷の流出を阻止するステップと、第１の保護層を第１の障壁層の表面上に形成して、第１の障壁層がその後の除去プロセスで損傷しないように保護するステップと、第１のチャネル構造の表面上の第１の保護層、第１の障壁層、第１の蓄積層、および第１のトンネリング層の一部分を除去するステップとをさらに含む。第１のスルーホールの側壁上の第１の保護層、第１の障壁層、第１の蓄積層、および第１のトンネリング層の残り部分は、第１の機能層を形成する。
第２のチャネル構造および第１の充填構造を形成するステップは、第１の保護層の側壁および第１のチャネル層の露出された表面を覆う第２のチャネル層を形成するステップと、第２のチャネル層の表面を覆う第１の充填層を形成するステップと、第１の充填層の一部を除去して、第１の充填構造を形成するステップであって、第１の充填構造の頂面は第１の絶縁接続層の頂面より低い、ステップと、第２のチャネル層の一部を除去して、第２のチャネル構造を形成するステップとを含む。第２のチャネル構造の頂面は、第１の絶縁接続層の頂面より低い。
第３のチャネル構造を形成するステップは、第１の絶縁接続層をエッチングして第１の溝を形成するステップを含む。いくつかの他の実施形態において、第３のチャネル構造を形成するステップは、第１の絶縁接続層および第１の積層の頂部窒化物層の少なくとも一部をエッチングして第１の溝を形成するステップを含む。基板上の第１の溝の突出部が、基板上の第１のスルーホールの突出部を覆う。第３のチャネル構造を形成するステップは、第３のチャネル層を第１の溝内に形成するステップであって、第３のチャネル層は第２のチャネル構造と接触している、ステップと、第１の絶縁接続層および第３のチャネル層の頂面を平坦化して、第３のチャネル構造を形成するステップとをさらに含む。
いくつかの実施形態では、方法は、第１のスルーホールを形成する前に第１の絶縁接続層の上に重なる第１のマスク層を形成するステップと、第３のチャネル構造を形成した後に第１のマスク層を除去するステップと、第２のスルーホールを形成する前に第２の絶縁接続層上に第２のマスク層を形成するステップと、第５のチャネル構造を形成した後に第１のマスク層を除去するステップとをさらに含む。
第４のチャネル構造および第２の充填構造を形成するステップは、第２の機能層の側壁および第３のチャネル層の露出された表面を覆う第４のチャネル層を形成するステップと、第４のチャネル層の表面を覆う第２の充填層を形成するステップと、第２の充填層の一部を除去して、第２の充填構造を形成するステップと、第４のチャネル層の一部を除去して、第４のチャネル構造を形成するステップであって、第４のチャネル構造の頂面は第２の絶縁接続層の頂面より低い、ステップとを含む。第２の充填構造の頂面は、第２の絶縁接続層の頂面より低い。
第５のチャネル構造を形成するステップは、第２の絶縁接続層をエッチングして第２の溝を形成するステップと、第５のチャネル層を第２の溝内に形成するステップであって、第５のチャネル層は第４のチャネル構造と接触している、ステップと、第２の絶縁接続層および第５のチャネル層の頂面を平坦化して、第５のチャネル構造を形成するステップとを含む。基板上の第２の溝の突出部が、基板上の第２のスルーホールの突出部を覆う。
本開示の別の態様は、３次元（３Ｄ）メモリデバイス内にジョイント開口構造を形成する別の方法を提供する。この方法は、第１の積層を形成し、第１の絶縁接続層を３Ｄメモリデバイスの基板上に形成するステップを含む。３Ｄメモリデバイスは、複数のチャネルホールを形成するための第１の領域と、複数の階段構造ダミーホールを形成するための第２の領域と、複数のスルーアレイ接触障壁（ｔｈｒｏｕｇｈ ａｒｒａｙ ｃｏｎｔａｃｔ ｂａｒｒｉｅｒ）を形成するための第３の領域とを備える。この方法は、各々が第１の領域、第２の領域、および第３の領域内の第１の積層および第１の絶縁接続層を貫通する複数の第１のスルーホールを形成するステップと、各第１のスルーホール内の基板の表面の上に重なる第１のチャネル構造を形成するステップと、第１の機能層を各第１のスルーホールの側壁上に形成するステップと、第２のチャネル構造を形成し、第１の充填構造を各第１のスルーホール内の第１の機能層の側壁および第１のチャネル構造の露出された表面上に形成するステップと、各第１のスルーホールより上の第２のチャネル構造と接触する第３のチャネル構造を形成するステップとをさらに含む。基板上の第３のチャネル構造の突出部が、基板上の対応する第１のスルーホールの突出部を覆う。この方法は、第２の積層を第１の絶縁接続層上に形成するステップと、第２の絶縁接続層を第２の積層上に形成するステップと、各々が第２の積層および第２の絶縁接続層を貫通する複数の第２のスルーホールを形成するステップとをさらに含む。基板上の複数の第２のスルーホールの各々の突出部が、基板上の対応する第１のスルーホールの突出部と少なくとも部分的に重なり合う。この方法は、第２の機能層を各第２のスルーホールの側壁上に形成するステップと、第４のチャネル構造を形成し、第２の充填構造を第１の領域内の各第２のスルーホール内の第２の機能層の側壁および第３のチャネル構造の露出された表面上に形成するステップと、第２の充填構造を第２の領域および第３の領域内の各第２のスルーホール内の第２の機能層の側壁上に形成するステップと、第５のチャネル構造を第１の領域、第２の領域、および第３の領域内の各第２のスルーホールより上に形成するステップとをさらに含む。各第５のチャネル構造は、第１の領域内の各第２のスルーホール内の対応する第４のチャネル構造と接触している。
第４のチャネル構造および第２の充填構造を形成するステップは、第１の保護層の側壁および第３のチャネル層の露出された表面を覆う第４のチャネル層を形成するステップと、第４のチャネル層の表面を覆う第３の充填層を形成するステップと、第１の領域内の第３の充填層を覆う第３のマスク層を形成するステップと、第３のマスク層をマスクとして使用して第２の領域および第３の領域内の第３の充填層を除去するステップと、第３のマスク層を除去するステップと、第１の領域内の第３の充填層をマスクとして使用して第２の領域および第３の領域内の第４のチャネル層を除去するステップと、第４の充填層を第２の領域および第３の領域内の第２の機能層の表面上に形成するステップと、第１の領域内の第３の充填層を除去するステップと、第２の充填層を第１の領域、第２の領域、および第３の領域内の各第２のスルーホール内に形成するステップと、第２の充填層の一部を除去して各第２のスルーホール内に第２の充填構造を形成するステップと、第４のチャネル層の一部を除去して、各第２のスルーホール内に第４のチャネル構造を形成するステップとを含む。第２の充填構造の頂面は、第２の絶縁接続層の頂面より低く、第４のチャネル構造の頂面は、第２の絶縁接続層の頂面より低い。
本開示の別の態様は、３次元（３Ｄ）メモリデバイス内にジョイント開口構造を形成する別の方法を提供する。この方法は、第１の積層を形成し、第１の絶縁接続層を基板上に形成するステップと、第１の積層および第１の絶縁接続層を貫通する第１のスルーホールを形成するステップと、第１のスルーホールによって露出されている基板の表面の上に重なる第１のチャネル構造を形成するステップと、第１の機能層を第１のスルーホールの側壁上に形成するステップと、第１の機能層の側壁および第１のチャネル構造の露出された表面上に第２のチャネルを形成するステップと、第１のスルーホールより上の第２のチャネル構造と接触する第３のチャネル構造を形成するステップとを含む。基板上の第３のチャネル構造の突出部が、基板上の第１のスルーホールの突出部を覆う。この方法は、第２の積層を形成し、第２の絶縁接続層を第３のチャネル構造上に形成するステップと、第２の積層および第２の絶縁接続層を貫通する第２のスルーホールを形成するステップとをさらに含む。基板上の第２のスルーホールの突出部が、基板上の第１のスルーホールの突出部と少なくとも部分的に重なり合う。この方法は、第２の機能層を第２のスルーホールの側壁上に形成するステップと、第２のスルーホールの底部のところの第２の機能層および第３のチャネル構造の一部を除去して第２のスルーホールおよび第１のスルーホールを相互接続してジョイントスルーホールを形成するステップと、第３のチャネル構造および第２のチャネル構造の残り部分を除去するステップと、第１のチャネル構造と接触する第４のチャネル構造をジョイントスルーホールの側壁および第１の絶縁接続層の露出された表面上に形成するステップと、第４のチャネル構造の表面を覆う第１の充填構造を形成するステップと、ジョイントスルーホールより上の第４のチャネル構造と接触する第５のチャネル構造を形成するステップとをさらに含む。
本開示の別の態様は、３次元（３Ｄ）メモリデバイス内にジョイント開口構造を形成する別の方法を提供する。この方法は、第１の積層を形成するステップと、第１の絶縁接続層を３Ｄメモリデバイスの基板上に形成するステップとを含む。３Ｄメモリデバイスは、複数のチャネルホールを形成するための第１の領域と、複数の階段構造ダミーホールを形成するための第２の領域と、複数のスルーアレイ接触障壁を形成するための第３の領域とを備える。この方法は、各々が第１の領域、第２の領域、および第３の領域内の第１の積層および第１の絶縁接続層を貫通する複数の第１のスルーホールを形成するステップと、各第１のスルーホール内の基板の表面上に第１のチャネル構造を形成するステップと、第１の機能層を各第１のスルーホールの側壁上に形成するステップと、第２のチャネル構造を各第１のスルーホール内の第１の機能層の側壁および第１のチャネル構造の露出された表面上に形成するステップと、各第１のスルーホールより上の第２のチャネル構造と接触する第３のチャネル構造を形成するステップとをさらに含む。基板上の第３のチャネル構造の突出部が、基板上の対応する第１のスルーホールの突出部を覆う。この方法は、第２の積層を形成し、第２の絶縁接続層を複数の第３のチャネル構造上に形成するステップと、各々が第２の積層および第２の絶縁接続層を貫通する複数の第２のスルーホールを形成するステップとをさらに含む。基板上の複数の第２のスルーホールの各々の突出部が、基板上の対応する第１のスルーホールの突出部と少なくとも部分的に重なり合う。この方法は、第２の機能層を各第２のスルーホールの側壁上に形成するステップと、各第２のスルーホールの底部のところの第２の機能層および第３のチャネル構造の一部を除去して第２のスルーホールおよび対応する第１のスルーホールを相互接続して複数のジョイントスルーホールを形成するステップと、各ジョイントスルーホール内の第３のチャネル構造および第２のチャネル構造の残り部分を除去するステップと、第１のチャネル構造と接触する第４のチャネル構造を各ジョイントスルーホールの側壁および第１の絶縁接続層の露出された表面上に形成するステップと、各ジョイントスルーホール内の第４のチャネル構造の表面を覆う第１の充填構造を形成するステップと、第５のチャネル構造を第１の領域、第２の領域、および第３の領域内の各ジョイントスルーホールより上に形成するステップとをさらに含む。各第５のチャネル構造は、第１の領域内の各ジョイントスルーホール内の対応する第４のチャネル構造と接触している。
本開示の別の態様は、３次元（３Ｄ）メモリデバイスのジョイント開口構造を提供し、これは基板の上に重ねて配設される第１の積層と、第１の積層上に配設された第１の絶縁接続層と、第１の積層および第１の絶縁接続層を貫通する第１のスルーホールと、第１のスルーホールの底部に配設され、基板の表面の上に重なる第１のチャネル構造と、第１のスルーホールの側壁上に配設された第１の機能層と、第１の機能層の側壁に配設された第１のチャネル構造と接触している第２のチャネル構造と、第１のスルーホールの上に配設された第２のチャネル構造と接触する第３のチャネル構造とを備える。基板上の第３のチャネル構造の突出部が、基板上の第１のスルーホールの突出部を覆う。ジョイント開口構造は、第３のチャネル構造上に配設された第２の積層と、第２の積層上に配設された第２の絶縁接続層とをさらに備える。第２のスルーホールが第２の積層および第２の絶縁接続層を貫通する。基板上の第２のスルーホールの突出部が、基板上の第１のスルーホールの突出部と少なくとも部分的に重なり合う。ジョイント開口構造は、第２のスルーホールの側壁上に配設された第２の機能層と、第２の機能層の側壁に配設された第３のチャネル構造と接触している第４のチャネル構造と、第２のスルーホールの上に配設された第４のチャネル構造と接触する第５のチャネル構造とをさらに備える。
いくつかの実施形態において、第１の充填構造が第２のチャネル構造の表面を覆い、第２の充填構造は第４のチャネル構造の表面を覆う。第１のスルーホールは、第２のスルーホールとは非相互接続である。
いくつかの他の実施形態において、第１の充填構造が、第２のチャネル構造および第４のチャネル構造の表面を覆う。第１のスルーホールは、第２のスルーホールと相互接続される。
いくつかの実施形態において、第１の積層は第１の数の導体／誘電体層の対を含み、第２の積層は第２の数の導体／誘電体層の対を含む。
いくつかの他の実施形態において、第１の積層は第１の数の酸化物／窒化物層の対を含み、第２の積層は第２の数の酸化物／窒化物層の対を含む。第１の数および第２の数は３２以上である。
第３のチャネル構造の厚さは、３０ｎｍから７０ｎｍの範囲内である。第１のスルーホールの頂部開口と底部開口との間のサイズの差は、３０ｎｍ以下である。第２のスルーホールの頂部開口と底部開口との間のサイズの差は、３０ｎｍ以下である。
本開示の別の態様は、３次元（３Ｄ）メモリデバイスを提供し、これは基板上に配設された第１の積層と、第１の積層上に配設された第１の絶縁接続層と、第１の絶縁接続層上に配設された第２の積層と、第２の積層上に配設された第２の絶縁接続層と、３Ｄメモリデバイスの第１の領域内の複数のチャネルホールと、３Ｄメモリデバイスの第２の領域内の複数の階段構造ダミーホールと、３Ｄメモリデバイスの第３の領域内の複数のスルーアレイ接触障壁とを備える。複数のチャネルホールの各々は、開示されているジョイント開口構造を備える。
本開示の他の態様は、当業者であれば、本開示の説明、請求項、および図面に照らして理解できる。
本開示の様々な目的、特徴、および利点は、次の図面に関して考察されたときに本開示の詳細な説明を参照することでより完全に理解でき、そこでは類似の参照番号は類似の要素を識別するものとなっている。次の図面は、様々な開示されている実施形態に従って例示することを目的とする例にすぎず、本開示の範囲を制限することを意図していないことに留意されたい。
本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態により例示されている３次元（３Ｄ）メモリデバイスのジョイント開口構造を形成するための例示的な加工プロセスの概略流れ図である。 本開示のいくつかの実施形態により例示されている３次元（３Ｄ）メモリデバイスのジョイント開口構造を形成するための例示的な加工プロセスの概略流れ図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態により例示されている３次元（３Ｄ）メモリデバイスのジョイント開口構造を形成するための別の例示的な加工プロセスの概略流れ図である。 本開示のいくつかの実施形態により例示されている３次元（３Ｄ）メモリデバイスのジョイント開口構造を形成するための別の例示的な加工プロセスの概略流れ図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態により例示されている３次元（３Ｄ）メモリデバイスのジョイント開口構造を形成するための別の例示的な加工プロセスの概略流れ図である。 本開示のいくつかの実施形態により例示されている３次元（３Ｄ）メモリデバイスのジョイント開口構造を形成するための別の例示的な加工プロセスの概略流れ図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態による別の加工プロセスのある段階における３次元（３Ｄ）メモリデバイスの別の例示的なジョイント開口構造の概略構造断面図である。 本開示のいくつかの実施形態により例示されている３次元（３Ｄ）メモリデバイスのジョイント開口構造を形成するための別の例示的な加工プロセスの概略流れ図である。 本開示のいくつかの実施形態により例示されている３次元（３Ｄ）メモリデバイスのジョイント開口構造を形成するための別の例示的な加工プロセスの概略流れ図である。
本開示の実施形態は、添付図面を参照しつつ以下で説明される。
次に、本発明の例示的な実施形態を詳しく参照するが、これらは本開示を理解し実装し、技術的効果を実現するために添付図面に例示されている。次の説明は、例としてのみなされており、本開示を制限するためになされているのではないことは理解できるであろう。本開示の様々な実施形態および互いに矛盾することのない実施形態における様々な特徴は、様々な仕方で組み合わされ、再配置構成され得る。本開示の精神および範囲から逸脱することなく、本開示に対する修正形態、等価形態、または改善形態は、当業者に理解可能であり、本開示の範囲内に包含されることを意図されている。
「一実施形態」、「ある実施形態」、「例示的な一実施形態」、「いくつかの実施形態」などの、明細書における参照は、説明されている実施形態が、特定の特徴、構造、または特性を備え得るが、すべての実施形態が、特定の特徴、構造、または特性を必ずしも含み得ないことを示すことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指さない。さらに、特定の特徴、構造、または特性が一実施形態に関連して説明されているときに、明示的に説明されようとされまいと他の実施形態に関連してそのような特徴、構造、または特性に影響を及ぼすことは当業者の知識の範囲内にあるであろう。
一般に、用語は、少なくとも一部は文脈中での使い方から理解され得る。たとえば、少なくとも一部は文脈に応じて、本明細書において使用されているような「１つまたは（もしくは）複数」という言い回しは、単数形の意味で特徴、構造、もしくは特性を記述するために使用され得るか、または複数形の意味で特徴、構造、もしくは特性の組合せを記述するために使用され得る。同様に、ここでもまた、英文中の「ａ」、「ａｎ」、または「ｔｈｅ」などの冠詞は、少なくとも一部は文脈に応じて単数形の使用を伝えるか、または複数形の使用を伝えるものとして理解されてよい。
本開示における「上」、「より上」、および「真上」の意味は、「上」が何か「上に直にある」ことを意味するだけでなく、間に中間特徴物もしくは層が入って何か「上にある」という意味も含み、「より上」もしくは「真上」が何か「より上」もしくは何かの「真上」を意味するだけなく、それが間に中間特徴物も層も入ることなく何か「より上」もしくは何かの「真上」に（すなわち、何かの上に直に）あるという意味も含み得るような最も広い意味で解釈されるべきであることは直ちに理解されるべきである。
「下」、「より下」、「下側」、「上」、「上側」、および同様の語などの空間的相対語は、図に例示されているように、一方の要素または特徴と他方の要素または特徴との関係を記述する際に記述を容易にするために本明細書で使用され得る。空間的相対語は、図に示されている向きに加えて使用されている、または動作しているデバイスの異なる向きを包含することを意図されている。装置は、他の何らかの方法で配向され（９０度または他の向きに回転され）てよく、本明細書で使用される空間的相対的記述子も、同様に、しかるべく解釈されるものとしてよい。
本明細書で使用されているように、「基板」という語は、その後の材料層が加えられる材料を指す。基板それ自体にパターンを形成することができる。基板の上に加えられる材料は、パターン形成され得るか、またはパターを形成せずそのままにすることができる。さらに、基板は、ケイ素、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの、広範な半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの、非導電性材料から作ることができる。
本明細書で使用されているように、「層」という語は、厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造全体にわたって延在し得るか、または下にあるもしくは上にある構造の広がりより小さい広がりを有し得る。さらに、層が、連続構造の厚さより小さい厚さを有する均質または不均質連続構造の一領域であってよい。たとえば、層が、連続構造の頂面と底面との間、または頂面および底面のところの水平面の対の間に配置されてもよい。層は、水平、垂直、および／またはテーパー付き表面に沿って延在し得る。基板は層であってよく、１つもしくは複数の層を中に含んでいてもよく、ならびに／またはその上に、それより上に、および／もしくはそれより下に１つもしくは複数の層を有することができる。層は、複数の層を含むこともできる。たとえば、相互接続層は、１つまたは複数の導体および接触層（接点、相互接続線、および／またはスルーホールが形成される）と１つまたは複数の誘電体層を含むことができる。
本明細書で使用されているように、「公称的／非公称的に」という言い回しは、所望の値より上および／または所望の値より下の値の範囲とともに、製品またはプロセスの設計段階において設定される、コンポーネントまたはプロセス操作に対する特性またはパラメータの所望の値もしくはターゲット値を指す。値の範囲は、製造プロセスまたは製造公差のわずかな変動によるものとしてよい。本明細書において使用されているように、「約」という語は、主題の半導体デバイスに関連付けられている特定の技術ノードに基づき変化し得る所与の量の値を示す。特定の技術ノードに基づき、「約」という語は、たとえば、値の１０〜３０％以内（たとえば、値の±１０％、±２０％、または±３０％）で変化する所与の量の値を示すことができる。
本開示のいくつかの実施形態により、３次元（３Ｄ）メモリデバイス内のチャネルホール構造の加工の難しさおよびコストを低減する、３Ｄメモリデバイスのジョイント開口構造およびそれを形成するための方法が提供される。
本明細書で使用されているように、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に関して垂直方向に延在するように横配向基板上にメモリセルトランジスタの垂直配向ストリング（本明細書ではＮＡＮＤストリングなど「メモリストリング」と称される）を有する半導体デバイスを指す。本明細書において使用されているように、「垂直／垂直に」という言い回しは、基板の横表面に対して公称的に垂直であることを意味し、「水平／水平に」という言い回しは、基板の横表面に対して公称的に平行であることを意味する。
図２３Ａおよび図２３Ｂを参照すると、３次元（３Ｄ）メモリデバイスのジョイント開口構造を形成するための例示的な加工プロセスの概略流れ図が本開示のいくつかの実施形態に従って例示されている。および図１〜図２２は、図２３Ａおよび図２３Ｂに示されている加工プロセスのいくつかの段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図を例示している。
図２３Ａに示されているように、Ｓ１０１において、第１の積層２および第１の絶縁接続層３が、基板１の表面上に順次形成され得る。
図１に示されているように、第１の積層２は基板１上に形成され得る。第１の積層２は、複数の酸化物／窒化物層の対を含むことができる。複数の酸化物／窒化物層の対は、本明細書では「交互酸化物／窒化物スタック」とも称される。すなわち、第１の積層２において、複数の酸化物層（点で領域内に示されている）および複数の窒化物層（メッシュで領域内に示されている）は垂直方向に交互に並ぶ。言い換えると、所与のスタックの頂部層と底部層を除き、他の酸化物層の各々は、２つの隣接する窒化物層によって挟装されるものとしてよく、各窒化物層は、２つの隣接する酸化物層によって挟装されるものとしてよい。
酸化物層は、各々、同じ厚さを有するか、または異なる厚さを有することができる。たとえば、各酸化物層の厚さは、９０ｎｍから１６０ｎｍの範囲内にある、好ましくは約１５０ｎｍであってよい。同様に、窒化物層は、各々、同じ厚さを有するか、または異なる厚さを有することができる。たとえば、各窒化物層の厚さは、８０ｎｍから１１０ｎｍの範囲内にある、好ましくは約１００ｎｍであってよい。
本開示において、酸化物層および／または窒化物層は、好適な酸化物材料および／または窒化物材料を含み得ることに留意されたい。たとえば、酸化物材料および／または窒化物材料の要素は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープケイ素、ケイ化物、またはこれらの任意の組合せを含むことができる。いくつかの実施形態において、酸化物層は酸化ケイ素層であってよく、窒化物層は窒化ケイ素層であってよい。
第１の積層２は、酸化物層および窒化物層の好適な数の層を含むことができる。いくつかの実施形態において、第１の積層２内の酸化物層および窒化物層の層の総数は６４以上である。いくつかの実施形態において、交互導体／誘電体スタックは、酸化物／窒化物層の対に比べて異なる材料および／または厚さを有するより多くの酸化物層またはより多くの窒化物層を含む。
第１の絶縁接続層３は、第１の積層２上に形成され得る。いくつかの実施形態において、第１の絶縁接続層３は、酸化ケイ素などの、好適な絶縁材料および／または誘電体材料によって形成され得る。第１の絶縁接続層３の材料は、第１の積層２内の窒化物層の材料と異なっていてもよいことに留意されたい。
さらに、いくつかの実施形態において、第１のマスク層４が、第１の絶縁接続層３の頂面上に形成され得る。第１のマスク層４は、第１の絶縁接続層３の頂面上の窒化物層と、そのような窒化物層の頂面上の酸化物層とを含み得る。
いくつかの実施形態において、第１の積層２、第１の絶縁接続層３、および／または第１のマスク層４は、１つまたは複数の堆積プロセスを使用することによって形成され得る。本開示において使用される「堆積プロセス」という用語は、限定はしないが、化学気相成長（ＣＶＤ）プロセス、物理気相成長（ＰＶＤ）プロセス、原子層成長（ＡＬＤ）プロセス、および／またはこれらの好適な任意の組合せを含む好適な堆積プロセスを指すものとしてよいことに留意されたい。
Ｓ１０２において、第１のスルーホール５が形成され得る。図１に示されているように、第１のスルーホール５は、第１の積層２および第１の絶縁接続層３を完全に貫通することができ、基板１の表面内に貫入することができる。
いくつかの実施形態において、第１のスルーホール５は、第１の積層２および第１の絶縁接続層３をエッチングすること、およびその後の洗浄プロセスによって形成され得る。第１のスルーホール５を形成するためのエッチングプロセスは、湿式エッチング、乾式エッチング、またはこれらの組合せであってよい。
いくつかの実施形態において、第１のマスク層４が第１の絶縁接続層３の頂面上に形成されるときに、エッチングプロセスは、また、第１のマスク層４をエッチングして第１のスルーホール５を形成する。
Ｓ１０３において、第１のチャネル構造６が、図２に示されているように、第１のスルーホール５によって露出されている基板１の表面上に形成され得る。いくつかの実施形態において、第１のチャネル構造６は、選択的エピタキシャルプロセスを使用することによって形成される多結晶シリコン（ポリシリコン）層であってよい。
いくつかの実施形態において、第１のチャネル構造６は、基板１の表面上に直接的に形成され得ない。１つまたは複数の層は、第１のチャネル構造６と基板１との間に形成され得る。すなわち、第１のチャネル構造６は、基板１の上に重なる。
Ｓ１０４において、第１の機能層が、第１のスルーホール５の側壁上に形成され得る。第１の機能層は、第１のトンネリング層７と、第１の蓄積層８と、第１の障壁層９と、第１の保護層１０とを含み得る。
図３に示されているように、第１のトンネリング層７は、第１のスルーホール５の側壁および第１のチャネル構造６の頂面上に形成され得る。第１のトンネリング層７は、電子電荷（電子または正孔）を生成するために使用できる。いくつかの実施形態において、第１のトンネリング層７は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
第１の蓄積層８は、第１のトンネリング層７の表面上に形成され得る。第１の蓄積層８は、電子電荷を蓄積するために使用され得る。第１の蓄積層７内の電荷の蓄積または除去は、半導体チャネルのオン／オフ状態および／または伝導に影響を及ぼし得る。第１の蓄積層７は、多結晶シリコン（ポリシリコン）または窒化ケイ素を含み得る。いくつかの実施形態において、第１の蓄積層８は、堆積プロセスを使用することによって形成される窒化物層とすることができる。
第１の障壁層９は、第１の蓄積層８の表面上に形成され得る。第１の障壁層９は、第１の蓄積層８に蓄積される電子電荷の流出を阻止するために使用され得る。いくつかの実施形態において、第１の障壁層９は、酸化ケイ素層または酸化ケイ素／窒化ケイ素／酸化ケイ素（ＯＮＯ）層の組合せとすることができる。いくつかの実施形態において、第１の障壁層９は、高誘電定数（ｈｉｇｈ−ｋ）誘電体（たとえば、酸化アルミニウム）を含む。一例において、第１の障壁層９は、堆積プロセスを使用することによって形成される酸化物層である。
図４に示されているように、第１の保護層１０が、第１の障壁層９の表面上に形成され得る。第１の保護層１０は、第１の障壁層９をその後の除去プロセスにおいて損傷しないよう保護するために使用され得る。いくつかの実施形態において、第１の保護層１０は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。
第１のスルーホール５の底部上の第１のチャネル構造６の頂面上に配置されている第１の保護層１０、第１の障壁層９、第１の蓄積層８、および第１のトンネリング層７の一部分が除去され得る。いくつかの実施形態において、除去プロセスは、エッチングプロセスおよび洗浄プロセスを含むことができる。そのようなものとして、第１の機能層は、第１のスルーホール５の側壁上に形成され得る。
いくつかの実施形態において、同じ除去プロセスで、第１のマスク層４の窒化物層の表面上に配置されている第１の障壁層９、第１の蓄積層８、第１のトンネリング層７、および第１のマスク層４の酸化物層も除去され得る。そのようなものとして、第１のマスク層４の窒化物層は、第１の絶縁接続層３の表面上に残される。
Ｓ１０５において、第２のチャネル構造および第１の充填構造が、第１の機能層の側壁および第１のチャネル構造６の露出された表面上に順次形成され得る。第２のチャネル構造および第１の充填構造の表面は、第１の絶縁接続層３の表面より低いものとしてよい。
図５に示されているように、第２のチャネル層１１が、第１の保護層１０の側壁、第１のスルーホール５の底面を覆うように形成され得る。第２のチャネル層１１は、また、第１の絶縁接続層３の頂面を覆うか、または第１のマスク層４の窒化物層の頂面を覆うことができる。いくつかの実施形態において、第２のチャネル層１１は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。
図６に示されているように、第１の充填層１２が、第２のチャネル層１１を覆い、第１のスルーホール５を充填するように形成され得る。いくつかの実施形態において、第１の充填層１２は、堆積プロセスを使用することによって形成される酸化物層とすることができる。いくつかの実施形態において、第１の充填層１２は、１つまたは複数の空隙を含み得る。
図７Ａおよび図７Ｂに示されているように、第１の充填層１２の一部が除去されるものとしてよく、それにより、第１の充填層１２の頂面は第１の絶縁接続層３の頂面より低くなるものとしてよい。そのようなものとして、第１のスルーホール５内の第１の充填層１２の残り部分は、第１の充填構造を形成することができる。いくつかの実施形態において、第１の充填層１２のその部分は、エッチングプロセスを使用することによって除去され得る。本開示において使用される「エッチングプロセス」という用語は、限定はしないが、湿式エッチング、乾式エッチング、またはこれらの組合せを含む好適なエッチングプロセスを指すものとしてよいことに留意されたい。
いくつかの実施形態において、図７Ａに示されているように、第１の充填層１２の頂面は、第１の積層２の頂面より高いものとしてよい。たとえば、第１の充填層１２の頂面は、第１の積層２の頂部窒化物層の頂面より２０ｎｍから４０ｎｍだけ高いものとしてよい。好ましくは、第１の充填層１２の頂面は、第１の積層２の頂部窒化物層の頂面より約３０ｎｍ高いものとしてよい。
いくつかの代替的実施形態において、図７Ｂに示されているように、第１の充填層１２の頂面は、第１の積層２の頂面より低いものとしてよい。たとえば、第１の充填層１２の頂面は、第１の積層２の頂部窒化物層の頂面より３０ｎｍから４０ｎｍだけ低いものとしてよい。好ましくは、第１の充填層１２の頂面は、第１の積層２の頂部窒化物層の頂面より約３５ｎｍ低いものとしてよい。
図８Ａおよび図８Ｂに示されているように、第２のチャネル層１１の一部が除去されるものとしてよく、それにより、第２のチャネル層１１の表面は第１の絶縁接続層３より低い。第２のチャネル層１１の残り部分は、第１のチャネル構造６と接触している第２のチャネル構造を形成することができる。いくつかの実施形態において、第２のチャネル層１１のその部分は、エッチングプロセスを使用することによって除去され得る。
様々な実施形態において、第２のチャネル構造の頂面は、第１の積層２の頂面より高いか、または低いものとしてよいことに留意されたい。しかしながら、第２のチャネル構造の頂面は、第１の積層２内の頂部酸化物層の頂面より低くない。いくつかの実施形態において、第２のチャネル構造の頂面は、図８Ａに示されているように、第１の積層２の頂部窒化物層より高いものとしてよい。いくつかの代替的実施形態において、第２のチャネル構造の頂面は、図８Ｂに示されているように、第１の積層２内の頂部酸化物層の頂面の同じ平面内にある。
Ｓ１０６において、第１の溝が、第１の絶縁接続層３内に形成され得る。いくつかの実施形態において、基板１上の第１の溝の突出部は、基板１上の第１のスルーホール５の突出部を完全に覆うことができる。
図９Ａおよび図９Ｂに示されているように、第１のマスク層４の窒化物層が除去され得る。いくつかの実施形態において、第１のマスク層４の窒化物層は、エッチングプロセスを使用することによって除去され得る。
図１０Ａおよび図１０Ｂに示されているように、第１の絶縁接続層３の表面は、裏面研削、および／または化学機械研磨（ＣＭＰ）などの、好適な任意の技術を使用することによって平坦化され得る。第１の絶縁接続層３の一部が除去され、第１の絶縁接続層３を貫通する第１の溝を形成することができる。基板１上の第１の溝の突出部「Ｘ」の面積は、基板１上の第１のスルーホール５の突出部「ｙ」の面積より広いものとしてよい。
いくつかの実施形態において、第１の溝の深さは、図１０Ａに示されているように、平坦化された第１の絶縁接続層３の厚さ以下であるものとしてよい。たとえば、第１の溝の深さは、５０ｎｍから７０ｎｍの範囲内であるものとしてよい。一実施形態において、平坦化された第１の絶縁接続層３の厚さは約９０ｎｍであるが、第１の溝の深さは約６０ｎｍである。
いくつかの代替的実施形態において、第１の溝の深さは、図１０Ｂに示されているように、平坦化された第１の絶縁接続層３の厚さより大きいものとしてよい。すなわち、第１の積層２内の頂部窒化物層の一部も除去され、第１の溝を形成することができる。たとえば、第１の溝の深さは、５０ｎｍから７０ｎｍの範囲内であるものとしてよい。一実施形態において、平坦化された第１の絶縁接続層３の厚さは約３０ｎｍであるが、第１の溝の深さは約６０ｎｍである。
Ｓ１０７において、第３のチャネル構造１４が、第１の溝１３内に形成され得る。図１１Ａおよび図１１Ｂに示されているように、第３のチャネル構造１４は、第２のチャネル構造と接触するものとしてよい。いくつかの実施形態において、第３のチャネル構造は、堆積プロセスを使用することによって形成される多結晶シリコン層であってよい。
第３のチャネル構造１４の厚さは、第１の溝１３の深さに等しいものとしてよい。上で説明されているように、いくつかの実施形態において、第３のチャネル構造１４の厚さは、図１１Ａに示されているように、平坦化された第１の絶縁接続層３の厚さ以下であるものとしてよい。たとえば、第３のチャネル構造１４の厚さは、５０ｎｍから７０ｎｍの範囲内、好ましくは約６０ｎｍであるものとしてよい。いくつかの代替的実施形態において、第３のチャネル構造１４の厚さは、図１１Ｂに示されているように、平坦化された第１の絶縁接続層３の厚さより大きいものとしてよい。たとえば、第３のチャネル構造１４の厚さは、６０ｎｍから８０ｎｍの範囲内、好ましくは約７０ｎｍであるものとしてよい。
図２３Ｂを参照すると、Ｓ１０８において、第２の積層１５および第２の絶縁接続層１６が、第３のチャネル構造１４上に順次形成され得る。図１２に示されているように、第２の積層１５は、酸化ケイ素層および窒化ケイ素層の対などの、複数の酸化物／窒化物層の対を含むことができる。上で説明されているような第１の積層２と同様に、第２の積層１５内の複数の酸化物層（点で領域内に示されている）および複数の窒化物層（メッシュで領域内に示されている）は垂直方向に交互に並ぶ。第２の積層１５は、酸化物層および窒化物層の好適な数の層を含むことができる。いくつかの実施形態において、第２の積層１５内の酸化物層および窒化物層の層の総数は６４以上である。
いくつかの実施形態において、第２の絶縁接続層１６は、酸化ケイ素などの、好適な絶縁材料および／または誘電体材料によって形成され得る。第２の絶縁接続層１６の材料は、第２の積層１５内の窒化物層の材料と異なっていてもよいことに留意されたい。
さらに、いくつかの実施形態において、第２のマスク層１７が、第２の絶縁接続層１６の表面上に形成され得る。第２のマスク層１７は、第２の絶縁接続層１６の表面上の窒化物層と、そのような窒化物層の表面上の酸化物層とを含み得る。
Ｓ１０９において、第２のスルーホール１８が形成される。図１３に示されているように、第２のスルーホール１８は、第２の積層１５および第２の絶縁接続層１６を完全に貫通することができ、第３のチャネル構造１４の表面内に貫入することができる。基板１上の第２のスルーホール１８の突出部が、基板１上の第１のスルーホール５の突出部と少なくとも部分的に重なり合うものとしてよい。
いくつかの実施形態において、第２の積層１５、第２の絶縁接続層１６、第２のマスク層１７、および第３のチャネル構造１４はエッチングされ、第２のスルーホール１８を形成することができる。第２の積層１５、第２の絶縁接続層１６、第２のマスク層１７、および／または第３のチャネル構造１４は、乾式エッチングプロセス、湿式エッチングプロセス、またはこれらの組合せを使用することによってエッチングされ得る。次いで、第２のスルーホール１８を洗浄するために洗浄プロセスが実行され得る。
第２のスルーホール１８は、第３のチャネル構造１４の表面に延在し得るか、または第３のチャネル構造１４内に貫入し得ることに留意されたい。そのようなものとして、第２のスルーホール１８内にその後形成される第４のチャネル構造が、第３のチャネル構造に直接接触することができる。
いくつかの実施形態において、各第２のスルーホール１８の頂部開口の半径と第２のスルーホール１８の底部開口の半径との間の最大の差は１５ｎｍであるものとしてよい。すなわち、図１３に示されているように、各第２のスルーホール１８の頂面の境界線と第２のスルーホール１８の底面の境界線との間の距離「ａ」は、１５ｎｍ以下であるものとしてよい。
Ｓ１０１０において、第２の機能層が、第２のスルーホール１８の側壁上に形成され得る。いくつかの実施形態において、第２の機能層は、第２のトンネリング層１９と、第２の蓄積層２０と、第２の障壁層２１と、第２の保護層２２とを含み得る。
図１４に示されているように、第２のトンネリング層１９は、第２のスルーホール１８の側壁および第３のチャネル構造１４の表面上に形成され得る。第２のトンネリング層１９は、電子電荷を生成するために使用され得る。いくつかの実施形態において、第２のトンネリング層１９は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
第２の蓄積層２０は、第２のトンネリング層１９の表面上に形成され得る。第２の蓄積層２０は、電子電荷を蓄積するために使用され得る。いくつかの実施形態において、第２の蓄積層２０は、堆積プロセスを使用することによって形成される窒化物層とすることができる。
第２の障壁層２１は、第２の蓄積層２０の表面上に形成され得る。第２の障壁層２１は、第２の蓄積層２０内の電子電荷の流出を阻止するために使用され得る。いくつかの実施形態において、第２の障壁層２１は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
図１５に示されているように、第２の保護層２２が、第２の障壁層２１の表面上に形成され得る。第２の保護層２２は、第２の障壁層２１をその後の除去プロセスにおいて損傷しないよう保護するために使用され得る。いくつかの実施形態において、第２の保護層２２は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。
図１５に示されているように、第３のチャネル構造１４の表面上に配置されている第２の保護層２２、第２の障壁層２１、第２の蓄積層２０、および第２のトンネリング層１９の部分は除去され得る。いくつかの実施形態において、除去プロセスは、エッチングプロセスおよび洗浄プロセスを含むことができる。いくつかの実施形態において、第２のマスク層１７の窒化物層上に配置されている第２の保護層２２、第２の障壁層２１、第２の蓄積層２０、第２のトンネリング層１９、第２のマスク層１７の酸化物層の部分も、エッチングプロセスを使用することによって除去され得る。そのようなものとして、第２の機能層は、第２のスルーホール１８の側壁上に形成され得る。
Ｓ１０１２において、第４のチャネル構造および第２の充填構造が、第２の機能層の側壁および第３のチャネル構造の露出された表面上に順次形成され得る。いくつかの実施形態において、第４のチャネル構造の頂面は、第２の充填構造の頂面より高いものとしてよい。
図１６に示されているように、第４のチャネル層２３が、第２の保護層２２の側壁および第２のスルーホール１８の底面を覆うように形成され得る。いくつかの実施形態において、第４のチャネル層２３は、また、第２の絶縁接続層１６の表面、または第２のマスク層１７の窒化物層の表面を覆うことができる。いくつかの実施形態において、第４のチャネル層２３は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。
図１７に示されているように、第２の充填層２９が、第４のチャネル層２３を覆い、第２のスルーホール１８を充填するように形成され得る。いくつかの実施形態において、第２の充填層２９は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
図１８に示されているように、第２の充填層２９の一部が除去されるものとしてよく、それにより、第２の充填層２９の表面は第２の絶縁接続層１６の表面より低い。いくつかの実施形態において、除去プロセスは、エッチングプロセスを含むことができる。第２のスルーホール１８内の第２の充填層２９の残り部分は、第２の充填構造を形成することができる。
図１９に示されているように、第２の絶縁接続層１６の表面または第２のマスク層１７の表面上に配置されている第４のチャネル層２３の部分は除去され得る。いくつかの実施形態において、除去プロセスは、エッチングプロセスを含むことができる。第２のスルーホール１８内の第４のチャネル層２３の残り部分は、第４のチャネル構造を形成することができる。第４のチャネル構造の頂面は、第２の充填構造の頂面より高いものとしてよい。そのようなものして、第２の溝が第４のチャネル構造および第２の充填構造上に、ならびに第２のスルーホール１８内に形成され得る。
第４のチャネル構造の頂面は、第２の積層１５の頂面より高くてよいか、または第２の積層１５の頂面より低くてよいことに留意されたい。第４のチャネル構造の頂面は、第２の積層１５内の頂部酸化物層の頂面より低くない。いくつかの実施形態において、第４のチャネル構造の頂面は、第２の積層１５内の頂部酸化物層の頂面の同じ平面内にあるものとしてよい。
Ｓ１０１３において、第５のチャネル構造が、第２の溝内に形成され得る。第５のチャネル構造は、第４のチャネル構造と接触していていよい。図２０に示されているように、第５のチャネル構造３０は、第４のチャネル構造および第２の充填構造上にあり、第２のスルーホール１８内にある第２の溝内に形成され得る。次いで、第２のマスク層１７の窒化物層は、エッチングプロセスによって除去され得る。
図２１Ａおよび図２１Ｂに示されているように、第２の絶縁接続層１６の頂面および第５のチャネル構造３０の頂面は、裏面研削、および／または化学機械研磨（ＣＭＰ）などの、好適な任意の技術によって平坦化され得る。
したがって、図２３Ａおよび図２３Ｂに示されているような開示されている方法は、２つのスルーホール形成プロセスを組み合わせることによって３次元（３Ｄ）メモリデバイスのジョイント開口構造を形成することができる。そのようなものとして、ジョイント開口構造を有する形成済みチャネルホールは、大きなアスペクト比および制限された頂部−底部開口誤差を有し得る。さらに、３Ｄメモリデバイス内のジョイント開口構造を形成する開示されている方法は、結果として、プロセス能力制御の効率化、プロセス複雑度の簡素化、およびコストの低減をもたらし得る。
いくつかの実施形態において、本開示は、図２３Ａおよび図２３Ｂに示されているように上で開示されている方法を使用することによって形成される３次元メモリデバイスも提供する。３次元メモリは、以下で説明される次のコンポーネントを含み得る。
酸化ケイ素層窒化ケイ素層の対などの、複数の酸化物／窒化物の対を含む第１の積層が基板上に形成される。第１の絶縁接続層が、第１の積層上に形成される。第１のスルーホールが第１の積層および第１の絶縁接続層を貫通し、基板の表面内に貫入する。
第１のチャネル構造が、第１のスルーホールによって露出されている基板の表面上に形成される。第１の機能層が、第１のスルーホールの側壁上に形成される。第２のチャネル構造が、第１の機能層の側壁および第１のチャネル構造の表面上に形成される。第１の充填構造が、第２のチャネル構造の側壁および表面に形成され、第１のスルーホールを充填する。いくつかの実施形態において、空隙が第１の充填構造内に封じ込められる。第２のチャネル構造および第１の充填構造の頂面は、第１の絶縁接続層の頂面より低い。
第１の溝が第１の絶縁接続層内に、および第１の機能層、第２のチャネル構造、および第１の充填構造より上に、形成される。基板上の第１の溝の突出部が、基板上の第１のスルーホールの突出部を完全に覆う。第２のチャネル構造と接触する第３のチャネル構造が、第１の溝内に形成される。
酸化ケイ素層と窒化ケイ素層の対などの、複数の酸化物／窒化物の対を含む第２の積層が第１の絶縁接続層および第３のチャネル構造の頂面上に形成される。第２の絶縁接続層が、第２の積層上に形成される。第２のスルーホールが第２の積層および第２の絶縁接続層を貫通し、第３のチャネル構造の表面内に貫入する。基板上の第２のスルーホールの突出部が、基板上の第１のスルーホールの突出部と少なくとも部分的に重なり合う。
第２の機能層が、第２のスルーホールの側壁上に形成される。第４のチャネル構造が、第２の機能層の側壁および第２のスルーホールの底面上に形成される。第２の充填構造が、第４のチャネル構造の側壁および表面上に形成され、第２のスルーホールを充填する。いくつかの実施形態において、空隙が第２の充填構造内に封じ込められる。第４のチャネル構造の頂面は、第２の充填構造の頂面より高い。第４のチャネル構造と接触する第５のチャネル構造が、第２の機能層によって囲まれている第２の溝内に、および第４のチャネル構造および第２の充填構造より上に形成される。
いくつかの実施形態において、図２１Ａに示されているように、第１の積層の頂部窒化物層と第２の積層の底部窒化物層との間の距離である、第１の絶縁接続層の厚さ「ｂ」は、８０ｎｍから１００ｎｍの範囲内、好ましくは約９０ｎｍであってよい。第３のチャネル構造の厚さ「ｃ」は、５０ｎｍから７０ｎｍの範囲内、好ましくは約６０ｎｍであるものとしてよい。
いくつかの代替的実施形態において、図２１Ｂに示されているように、第１の積層の頂部窒化物層と第２の積層の底部窒化物層との間の距離である、第１の絶縁接続層の厚さ「ｂ」は、２０ｎｍから４０ｎｍの範囲内、好ましくは約３０ｎｍであってよい。第３のチャネル構造の厚さ「ｃ」は、５０ｎｍから７０ｎｍの範囲内、好ましくは約６０ｎｍであるものとしてよい。
さらに、第２のチャネル構造の頂部開口と底部開口との間の半径の差、および第４のチャネル構造の頂部開口と底部開口との間の半径の差は、１５ｎｍ以内であるものとしてよい。したがって、ジョイント開口構造を有する開示されているチャネルホールは、大きなアスペクト比および制限された頂部−底部開口誤差を有し得る。
いくつかの実施形態において、図２２Ａおよび図２２Ｂに示されているように、交換プロセスが実行され、第１の積層２および第２の積層１５内の複数の窒化物層の各々を導電層４０と交換することができる。導電層は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープケイ素、ケイ化物、またはこれらの任意の組合せを含む、導電性である任意の好適な材料を含み得る。
いくつかの実施形態において、交換プロセスでは、第２の積層１５の底部窒化物層に隣接するか、または第１の積層２の頂部窒化物層に隣接する第３のチャネル構造１４の一部が、酸化プロセスによって酸化物層に転換され得る。たとえば、第１の積層２および第２の積層１５内のすべての窒化物層を除去するためにエッチングプロセスが実行され得る。次いで、酸化物プロセスが、第３のチャネル構造の露出されている表面を酸化するために実行され得る。その結果、第３のチャネル構造の一部が、図２２Ａおよび図２２Ｂに示されているように酸化物層に転換され得る。いくつかの実施形態において、第３のチャネル構造の厚さ「ｃ」は、交換プロセスの後に低減され得る。たとえば、第３のチャネル構造の厚さ「ｃ」は、３０ｎｍから５０ｎｍの範囲、好ましくは約４０ｎｍに縮小され得る。
図５０Ａおよび図５０Ｂを参照すると、３次元（３Ｄ）メモリデバイスのジョイント開口構造を形成するための別の例示的な加工プロセスの概略流れ図が本開示のいくつかの他の実施形態に従って例示されている。および図２４〜図４９は、図５０Ａおよび図５０Ｂに示されている加工プロセスのいくつかの段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図を例示している。
図５０Ａに示されているように、Ｓ２０１において、第１の積層２０２および第１の絶縁接続層２０３が、基板２０１の表面上に順次形成され得る。いくつかの実施形態において、３Ｄメモリデバイスは、図２４に示されているように、第１の領域１００、第２の領域２００、および第３の領域３００を備えることができる。第１の領域１００は１つまたは複数のチャネルホールを形成するために使用されてよく、第２の領域２００は１つまたは複数の階段構造（ＳＳ）ダミーホールを形成するために使用されてよいが、第３の領域３００は１つまたは複数のスルーアレイ接触（ＴＡＣ）障壁を形成するために使用されてよい。
図２４に示されているように、第１の積層２０２は基板２０１上に形成され得る。第１の積層２０２は、複数の酸化物／窒化物層の対を含むことができる。すなわち、第１の積層２０２において、複数の酸化物層（点で領域内に示されている）および複数の窒化物層（メッシュで領域内に示されている）は垂直方向に交互に並ぶ。言い換えると、所与のスタックの頂部と底部層を除き、他の酸化物層の各々は、２つの隣接する窒化物層によって挟装されるものとしてよく、各窒化物層は、２つの隣接する酸化物層によって挟装されるものとしてよい。
酸化物層は、各々、同じ厚さを有するか、または異なる厚さを有することができる。たとえば、各酸化物層の厚さは、９０ｎｍから１６０ｎｍの範囲内にある、好ましくは約１５０ｎｍであってよい。同様に、窒化物層は、各々、同じ厚さを有するか、または異なる厚さを有することができる。たとえば、各窒化物層の厚さは、８０ｎｍから１１０ｎｍの範囲内にある、好ましくは約１００ｎｍであってよい。いくつかの実施形態において、酸化物層は酸化ケイ素層であってよく、窒化物層は窒化ケイ素層であってよい。
第１の積層２０２は、酸化物層および窒化物層の好適な数の層を含むことができる。いくつかの実施形態において、第１の積層２０２内の酸化物層および窒化物層の層の総数は６４以上である。いくつかの実施形態において、交互導体／誘電体スタックは、酸化物／窒化物層の対に比べて異なる材料および／または厚さを有するより多くの酸化物層またはより多くの窒化物層を含む。
第１の絶縁接続層２０３は、第１の積層２０２上に形成され得る。いくつかの実施形態において、第１の絶縁接続層２０３は、酸化ケイ素などの、好適な絶縁材料および／または誘電体材料によって形成され得る。第１の絶縁接続層２０３の材料は、第１の積層２０２内の窒化物層の材料と異なっていてもよいことに留意されたい。
さらに、いくつかの実施形態において、第１のマスク層２０４が、第１の絶縁接続層２０３の表面上に形成され得る。第１のマスク層２０４は、第１の絶縁接続層２０３の表面上の窒化物層と、そのような窒化物層の表面上の酸化物層とを含み得る。
いくつかの実施形態において、第１の積層２０２、第１の絶縁接続層２０３、および／または第１のマスク層２０４は、１つまたは複数の化学気相成長（ＣＶＤ）プロセス、１つまたは複数の物理気相成長（ＰＶＤ）プロセス、１つまたは複数の原子層成長（ＡＬＤ）プロセス、および／またはこれらの好適な任意の組合せなどの、１つまたは複数の堆積プロセスを使用することによって形成され得る。
Ｓ２０２において、１つまたは複数の第１のスルーホール２０５が、第１の領域１００、第２の領域２００、および第３の領域３００の各々の中に形成され得る。図２４に示されているように、１つまたは複数の第１のスルーホール２０５の各々は、第１の積層２０２および第１の絶縁接続層２０３を完全に貫通することができ、基板２０１の表面内に貫入することができる。いくつかの実施形態において、第１のマスク層２０４が第１の絶縁接続層２０３の表面上に形成されるときに、エッチングプロセスは、また、第１のマスク層２０４をエッチングして第１のスルーホール２０５を形成する。
いくつかの実施形態において、第１のスルーホール２０５は、第１の積層２０２および第１の絶縁接続層２０３をエッチングすること、およびその後の洗浄プロセスによって形成され得る。第１のスルーホール２０５を形成するためのエッチングプロセスは、湿式エッチング、乾式エッチング、またはこれらの組合せであってよい。基板２０１の表面に垂直な方向で、第３の領域３００内の１つまたは複数の第１のスルーホール２０５の深さは、第１の領域１００内の１つまたは複数の第１のスルーホール２０５の深さより大きいものとしてよいことに留意されたい。
Ｓ２０３において、第１のチャネル構造２０６が、図２５に示されているように、複数の第１のスルーホール２０５の各々によって露出されている基板２０１の表面上に形成され得る。いくつかの実施形態において、第１のチャネル構造２０６は、選択的エピタキシャルプロセスを使用することによって形成される多結晶シリコン（ポリシリコン）層であってよい。
Ｓ２０４において、第１の機能層が、複数の第１のスルーホール２０５の各々の側壁上に形成され得る。第１の機能層は、第１のトンネリング層２０７と、第１の蓄積層２０８と、第１の障壁層２０９と、第１の保護層２１０とを含み得る。
図２６に示されているように、第１のトンネリング層２０７は、複数の第１のスルーホール２０５の側壁および第１のチャネル構造２０６の露出された表面上に形成され得る。第１のトンネリング層２０７は、電子電荷（電子または正孔）を生成するために使用できる。いくつかの実施形態において、第１のトンネリング層２０７は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
第１の蓄積層２０８は、第１のトンネリング層２０７の表面上に形成され得る。第１の蓄積層２０８は、電子電荷を蓄積するために使用され得る。第１の蓄積層２０７内の電荷の蓄積または除去は、半導体チャネルのオン／オフ状態および／または伝導に影響を及ぼし得る。第１の蓄積層２０７は、多結晶シリコン（ポリシリコン）または窒化ケイ素を含み得る。いくつかの実施形態において、第１の蓄積層２０８は、堆積プロセスを使用することによって形成される窒化物層とすることができる。
第１の障壁層２０９は、第１の蓄積層２０８の表面上に形成され得る。第１の障壁層２０９は、第１の蓄積層２０８に蓄積される電子電荷の流出を阻止するために使用され得る。いくつかの実施形態において、第１の障壁層２０９は、酸化ケイ素層または酸化ケイ素／窒化ケイ素／酸化ケイ素（ＯＮＯ）層の組合せとすることができる。いくつかの実施形態において、第１の障壁層２０９は、高誘電定数（ｈｉｇｈ−ｋ）誘電体（たとえば、酸化アルミニウム）を含む。一例において、第１の障壁層２０９は、堆積プロセスを使用することによって形成される酸化物層である。
図２７に示されているように、第１の保護層２１０が、第１の障壁層２０９の表面上に形成され得る。第１の保護層２１０は、第１の障壁層２０９をその後の除去プロセスにおいて損傷しないよう保護するために使用され得る。いくつかの実施形態において、第１の保護層２１０は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。
複数の第１のスルーホール２０５の底部上の複数の第１のチャネル構造２０６の表面上に配置されている第１の保護層２１０、第１の障壁層２０９、第１の蓄積層２０８、および第１のトンネリング層２０７の一部分が除去され得る。いくつかの実施形態において、除去プロセスは、エッチングプロセスおよび洗浄プロセスを含むことができる。そのようなものとして、第１の機能層は、複数の第１のスルーホール２０５の側壁上に形成され得る。
いくつかの実施形態において、同じ除去プロセスで、第１のマスク層２０４の窒化物層の表面上に配置されている第１の障壁層２０９、第１の蓄積層２０８、第１のトンネリング層２０７、および第１のマスク層２０４の酸化物層も除去され得る。そのようなものとして、第１のマスク層２０４の窒化物層は、第１の絶縁接続層２０３の表面上に残される。
Ｓ２０５において、第２のチャネル構造および第１の充填構造が、第１の機能層の側壁および複数の第１のスルーホール２０５の各々の中の第１のチャネル構造２０６の露出された表面上に順次形成され得る。第２のチャネル構造および第１の充填構造の表面は、第１の絶縁接続層２０３の表面より低いものとしてよい。
図２８に示されているように、第２のチャネル層２１１が、第１の保護層２１０の側壁および複数の第１のスルーホール２０５の各々の底部を覆うように形成され得る。第２のチャネル層２１１は、また、第１の絶縁接続層２０３の表面を覆うか、または第１のマスク層２０４の窒化物層の表面を覆うことができる。いくつかの実施形態において、第２のチャネル層２１１は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。
図２９に示されているように、第１の充填層２１２が、第２のチャネル層２１１を覆い、複数の第１のスルーホール２０５の各々を充填するように形成され得る。いくつかの実施形態において、第１の充填層２１２は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
図３０Ａおよび図３０Ｂに示されているように、第１の充填層２１２の一部が除去されるものとしてよく、それにより、第１の充填層２１２の頂面は第１の絶縁接続層２０３の頂面より低くなるものとしてよい。そのようなものとして、複数の第１のスルーホール２０５の各々の中の第１の充填層２１２の残り部分は、第１の充填構造を形成することができる。いくつかの実施形態において、第１の充填層２１２のその部分は、湿式エッチング、乾式エッチング、またはこれらの組合せなどの、エッチングプロセスを使用することによって除去され得る。
いくつかの実施形態において、図３０Ａに示されているように、第１の充填層２１２の頂面は、第１の積層２０２の頂面より高いものとしてよい。たとえば、第１の充填層２１２の頂面は、第１の積層２０２の頂部窒化物層の頂面より２０ｎｍから４０ｎｍだけ高いものとしてよい。好ましくは、第１の充填層２１２の頂面は、第１の積層２０２の頂部窒化物層の頂面より約３０ｎｍ高いものとしてよい。
いくつかの代替的実施形態において、図３０Ｂに示されているように、第１の充填層２１２の頂面は、第１の積層２０２の頂面より低いものとしてよい。たとえば、第１の充填層２１２の頂面は、第１の積層２０２の頂部窒化物層の頂面より３０ｎｍから４０ｎｍだけ低いものとしてよい。好ましくは、第１の充填層２１２の頂面は、第１の積層２０２の頂部窒化物層の頂面より約３５ｎｍ低いものとしてよい。
図３１Ａおよび図３１Ｂに示されているように、第２のチャネル層２１１の一部が除去されるものとしてよく、それにより、第２のチャネル層２１１の表面は第１の絶縁接続層２０３より低い。第２のチャネル層２１１の残り部分は、第１のチャネル構造２０６と接触している第２のチャネル構造を形成することができる。いくつかの実施形態において、第２のチャネル層２１１のその部分は、エッチングプロセスを使用することによって除去され得る。
様々な実施形態において、第２のチャネル構造の頂面は、第１の積層２０２の頂面より高いか、または第１の積層２０２の頂面より低いものとしてよいことに留意されたい。しかしながら、第２のチャネル構造の頂面は、第１の積層２０２内の頂部酸化物層の頂面より低くない。いくつかの実施形態において、第２のチャネル構造の頂面は、図３１Ａに示されているように、第１の積層２０２の頂部窒化物層より高いものとしてよい。いくつかの代替的実施形態において、第２のチャネル構造の頂面は、図３１Ｂに示されているように、第１の積層２０２内の頂部酸化物層の頂面の同じ平面内にある。
Ｓ２０６において、第１の溝が、複数の第１のスルーホール２０５の各々より上の第１の絶縁接続層２０３内に形成され得る。いくつかの実施形態において、基板２０１上の第１の溝の突出部は、基板２０１上の対応する第１のスルーホール２０５の突出部を完全に覆うことができる。
図３２Ａおよび図３２Ｂに示されているように、第１のマスク層２０４の窒化物層が除去され得る。いくつかの実施形態において、第１のマスク層２０４の窒化物層は、エッチングプロセスを使用することによって除去され得る。
図３３Ａおよび図３３Ｂに示されているように、第１の絶縁接続層２０３の表面は、裏面研削、および／または化学機械研磨（ＣＭＰ）などの、好適な任意の技術によって平坦化され得る。第１の絶縁接続層２０３の一部が除去され、第１の絶縁接続層２０３を貫通する複数の第１の溝を形成することができる。基板２０１上の複数の第１の溝の各々の突出部の面積は、基板２０１上の複数の第１のスルーホール２０５の各々の突出部の面積より広いものとしてよい。
いくつかの実施形態において、第１の溝の深さは、図３３Ａに示されているように、平坦化された第１の絶縁接続層２０３の厚さ以下であるものとしてよい。たとえば、第１の溝の深さは、５０ｎｍから７０ｎｍの範囲内であるものとしてよい。一実施形態において、平坦化された第１の絶縁接続層２０３の厚さは約９０ｎｍであるが、第１の溝の深さは約６０ｎｍである。
いくつかの代替的実施形態において、第１の溝の深さは、図３３Ｂに示されているように、平坦化された第１の絶縁接続層２０３の厚さより大きいものとしてよい。すなわち、第１の積層２０２内の頂部窒化物層の一部も除去され、第１の溝を形成することができる。たとえば、第１の溝の深さは、５０ｎｍから７０ｎｍの範囲内であるものとしてよい。一実施形態において、平坦化された第１の絶縁接続層２０３の厚さは約３０ｎｍであるが、第１の溝の深さは約６０ｎｍである。
Ｓ２０７において、第３のチャネル構造２１４が、複数の第１の溝２１３の各々の中に形成され得る。図３４Ａおよび図３４Ｂに示されているように、第３のチャネル構造２１４は、複数の第１のスルーホール２０５の各々の中の第２のチャネル構造と接触するものとしてよい。いくつかの実施形態において、第３のチャネル構造は、堆積プロセスを使用することによって形成される多結晶シリコン層であってよい。
各第３のチャネル構造２１４の厚さは、各第１の溝２１３の深さに等しいものとしてよい。上で説明されているように、いくつかの実施形態において、各第３のチャネル構造２１４の厚さは、図３４Ａに示されているように、平坦化された第１の絶縁接続層２０３の厚さ以下であるものとしてよい。たとえば、各第３のチャネル構造２１４の厚さは、５０ｎｍから７０ｎｍの範囲内、好ましくは約６０ｎｍであるものとしてよい。いくつかの代替的実施形態において、各第３のチャネル構造２１４の厚さは、図３４Ｂに示されているように、平坦化された第１の絶縁接続層２０３の厚さより大きいものとしてよい。たとえば、各第３のチャネル構造２１４の厚さは、６０ｎｍから８０ｎｍの範囲内、好ましくは約７０ｎｍであるものとしてよい。
図５０Ｂを参照すると、Ｓ２０８において、第２の積層２１５および第２の絶縁接続層２１６が、複数の第３のチャネル構造２１４上に順次形成され得る。図３５に示されているように、第２の積層２１５は、酸化ケイ素層および窒化ケイ素層などの、複数の酸化物／窒化物層の対を含むことができる。上で説明されているような第１の積層２０２と同様に、第２の積層２１５内の複数の酸化物層（点で領域内に示されている）および複数の窒化物層（メッシュで領域内に示されている）は垂直方向に交互に並ぶ。第２の積層２１５は、酸化物層および窒化物層の好適な数の層を含むことができる。いくつかの実施形態において、第２の積層２１５内の酸化物層および窒化物層の層の総数は６４以上である。
いくつかの実施形態において、第２の絶縁接続層２１６は、酸化ケイ素などの、好適な絶縁材料および／または誘電体材料によって形成され得る。第２の絶縁接続層２１６の材料は、第２の積層２１５内の窒化物層の材料と異なっていてもよいことに留意されたい。
さらに、いくつかの実施形態において、第２のマスク層２１７が、第２の絶縁接続層２１６の頂面上に形成され得る。第２のマスク層２１７は、第２の絶縁接続層２１６の表面上の窒化物層と、そのような窒化物層の表面上の酸化物層とを含み得る。
Ｓ２０９において、１つまたは複数の第２のスルーホール２１８が、第１の領域１００、第２の領域２００、および第３の領域３００の各々の中に形成される。図３６に示されているように、複数の第２のスルーホール２１８の各々は、第２の積層２１５、第２の絶縁接続層２１６、および第２のマスク層２１７を完全に貫通することができ、対応する第３のチャネル構造２１４の表面内に貫入することができる。基板２０１上の各第２のスルーホール２１８の突出部が、基板２０１上の対応する第１のスルーホール２０５の突出部と少なくとも部分的に重なり合うものとしてよい。
いくつかの実施形態において、第２の積層２１５、第２の絶縁接続層２１６、第２のマスク層２１７、および第３のチャネル構造２１４はエッチングされ、第２の積層２１５および第２の絶縁接続層２１６を貫通する複数の第２のスルーホール２１８を形成することができる。第２の積層２１５、第２の絶縁接続層２１６、第２のマスク層２１７、および／または第３のチャネル構造２１４は、乾式エッチングプロセス、湿式エッチングプロセス、またはこれらの組合せを使用することによってエッチングされ得る。次いで、複数の第２のスルーホール２１８を洗浄するために洗浄プロセスが実行され得る。
各第２のスルーホール２１８は、対応する第３のチャネル構造２１４の表面に延在し得るか、または対応する第３のチャネル構造２１４内に貫入し得ることに留意されたい。そのようなものとして、各第２のスルーホール２１８内にその後形成される第４のチャネル構造が、対応する第３のチャネル構造に直接接触することができる。第３の領域３００内の１つまたは複数の第２のスルーホール２１８は、図３６に示されているように、対応する第３のチャネル構造２１４も完全に貫通することができることにも留意されたい。しかしながら、第１の領域１００内の１つまたは複数の第３のチャネル構造２１４は、１つまたは複数の第２のスルーホール２１８によって完全には貫通されない。
いくつかの実施形態において、各第２のスルーホール２１８の頂部開口の半径と第２のスルーホール２１８の底部開口の半径との間の最大の差は１５ｎｍであるものとしてよい。すなわち、図３６に示されているように、各第２のスルーホール２１８の頂面の境界線と第２のスルーホール２１８の底面の境界線との間の距離「ａ」は、１５ｎｍ以下であるものとしてよい。
Ｓ２０１０において、第２の機能層が、各第２のスルーホール２１８の側壁上に形成され得る。いくつかの実施形態において、第２の機能層は、第２のトンネリング層２１９と、第２の蓄積層２２０と、第２の障壁層２２１と、第２の保護層２２２とを含み得る。
図３７に示されているように、第２のトンネリング層２１９は、各第２のスルーホール２１８の側壁および対応する第３のチャネル構造２１４の表面上に形成され得る。第２のトンネリング層２１９は、電子電荷を生成するために使用され得る。いくつかの実施形態において、第２のトンネリング層２１９は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
第２の蓄積層２２０は、第２のトンネリング層２１９の表面上に形成され得る。第２の蓄積層２２０は、電子電荷を蓄積するために使用され得る。いくつかの実施形態において、第２の蓄積層２２０は、堆積プロセスを使用することによって形成される窒化物層とすることができる。
第２の障壁層２２１は、第２の蓄積層２２０の表面上に形成され得る。第２の障壁層２２１は、第２の蓄積層２２０内の電子電荷の流出を阻止するために使用され得る。いくつかの実施形態において、第２の障壁層２２１は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
図３８に示されているように、第２の保護層２２２が、第２の障壁層２２１の表面上に形成され得る。第２の保護層２２２は、第２の障壁層２２１をその後の除去プロセスにおいて損傷しないよう保護するために使用され得る。いくつかの実施形態において、第２の保護層２２２は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。
図３８に示されているように、各第３のチャネル構造２１４の表面上に配置されている第２の保護層２２２、第２の障壁層２２１、第２の蓄積層２２０、および第２のトンネリング層２１９の部分は除去され得る。いくつかの実施形態において、除去プロセスは、エッチングプロセスおよび洗浄プロセスを含むことができる。いくつかの実施形態において、第２のマスク層２１７の窒化物層上に配置されている第２の保護層２２２、第２の障壁層２２１、第２の蓄積層２２０、第２のトンネリング層２１９、第２のマスク層２１７の酸化物層の部分も、エッチングプロセスを使用することによって除去され得る。そのようなものとして、第２の機能層は、各第２のスルーホール２１８の側壁上に形成され得る。
Ｓ２０１１において、第４のチャネル構造が、第１の領域１００内の各第２のスルーホール２１８内の第２の機能層の側壁および第３のチャネル構造の露出された表面上に形成され得る。さらに、第２の充填構造が、第１の領域１００、第２の領域２００、および第３の領域３００内の複数の第２のスルーホール２１８の各々の中に形成され得る。いくつかの実施形態において、第４のチャネル構造の頂面は、第２の充填構造の頂面より高いものとしてよい。
図３９に示されているように、第４のチャネル層２２３が、第１の領域１００、第２の領域２００、および第３の領域３００において第２の保護層２２２の側壁および複数の第２のスルーホール２１８の各々の底面を覆うように形成され得る。いくつかの実施形態において、第４のチャネル層２２３は、また、第２の絶縁接続層２１６の頂面、または第２のマスク層２１７の窒化物層の頂面を覆うことができる。いくつかの実施形態において、第４のチャネル層２２３は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。
図４０に示されているように、第３の充填層２２４が、第４のチャネル層２２３を覆うことができる。いくつかの実施形態において、第３の充填層２２４は、各第２のスルーホール２１８内で１つまたは複数の空隙を含み得る。いくつかの実施形態において、第３の充填層２２４は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
図４１に示されているように、第３のマスク層２２５が、第１の領域１００内の第３の充填層２２４の頂面上に形成され得る。第３のマスク層２２５をマスクとして使用することで、第２の領域２００および第３の領域３００に配置されている第３の充填層２２４の部分は、エッチングプロセスを使用することによって除去され得る。
図４２に示されているように、第３のマスク層２２５は、除去することができる。第１の領域１００内の残っている第３の充填層２２４をマスクとして使用することで、第２の領域２００および第３の領域３００に配置されている第４のチャネル層２２３は、エッチングプロセスを使用することによって除去され得る。
図４３に示されているように、第４の充填層２２７が、第２の領域２００および第３の領域３００内に配置されている第２の機能層の表面上に形成され得る。いくつかの実施形態において、第４の充填層２２７の充填性能は、第３の充填層２２４の充填性能よりよいものであってよい。すなわち、同じ除去プロセスにおいて、第４の充填層２２７の除去率は、第３の充填層２２４の除去率より小さいものとしてよい。
図４４に示されているように、第１の領域１００内の第４のチャネル層２２３の表面上の第３の充填層２２４は、エッチングプロセスを使用することによって除去され得る。第４の充填層２２７の一部が、同じエッチングプロセスを使用することによっても除去され得ることに留意されたい。
図４５に示されているように、第２の充填層２２９が、第１の領域１００、第２の領域２００、および第３の領域３００内の各第２のスルーホール２１８内に形成され得る。第２の充填層２２９の材料は、第４の充填層２２７と同じ材料であってよい。
図４６に示されているように、第２の充填層２２９の一部がエッチングプロセスを使用することによって除去されるものとしてよく、それにより、各第２のスルーホール２１８内の第２の充填層２２９の頂面は第２の絶縁接続層２１６の頂面より低い。各第２のスルーホール２１８内の第２の充填層２２９の残り部分は、第２の充填構造を形成することができる。
さらに、第２の絶縁接続層２１６の表面または第２のマスク層２１７の表面上に配置されている第４のチャネル層２２３の部分は、エッチングプロセスを使用することによって除去され得る。各第２のスルーホール２１８内の第４のチャネル層２２３の残り部分は、第４のチャネル構造を形成することができる。第４のチャネル構造の頂面は、第２の充填構造の頂面より高いものとしてよい。そのようなものとして、第２の溝が第１の領域１００内の各第２のスルーホール２１８内の第４のチャネル構造および第２の充填構造上に、ならびに第２の領域２００および第３の領域３００内の各第２のスルーホール２１８内の第２の充填構造上に形成され得る。
第４のチャネル構造の頂面は、第２の積層２１５の頂面より高くてよいか、または第２の積層２１５の頂面より低くてよいことに留意されたい。第４のチャネル構造の頂面は、第２の積層２１５内の頂部酸化物層の頂面より低くない。いくつかの実施形態において、第４のチャネル構造の頂面は、第２の積層２１５内の頂部酸化物層の頂面の同じ平面内にあるものとしてよい。
Ｓ２０１２において、第５のチャネル構造が、第１の領域１００内の各第２のスルーホール２１８の第２の溝内に形成され得る。第５のチャネル構造は、第４のチャネル構造と接触していていよい。
図４７に示されているように、第５のチャネル構造２３０は、第１の領域１００内の各第２のスルーホール２１８内の第４のチャネル構造および第２の充填構造上にある第２の溝内に形成され得る。第５のチャネル構造２３０は、また、第２の領域２００および第３の領域３００内の各第２のスルーホール２１８内の第２の充填構造上にある第２の溝内に形成され得る。次いで、第２のマスク層２１７の窒化物層は、エッチングプロセスによって除去され得る。
図４８Ａおよび図４８Ｂに示されているように、第２の絶縁接続層２１６の頂面および複数の第５のチャネル構造２３０の頂面は、裏面研削、および／または化学機械研磨（ＣＭＰ）などの、好適な任意の技術によって平坦化され得る。
したがって、図５０Ａおよび図５０Ｂに示されているような開示されている方法は、２つのスルーホール形成プロセスを組み合わせることによって３次元（３Ｄ）メモリデバイスの別のジョイント開口構造を形成することができる。そのようなものとして、ジョイント開口構造を有する形成済みチャネルホールは、大きなアスペクト比および制限された頂部−底部開口誤差を有し得る。さらに、３Ｄメモリデバイス内のジョイント開口構造を形成する開示されている方法は、複数のチャネルホール、階段ダミーホール、およびスルーアレイ接触障壁を同時に形成することができ、結果として、プロセス能力制御の効率化、プロセス複雑度の簡素化、およびコストの低減をもたらし得る。
いくつかの実施形態において、本開示は、図５０Ａおよび図５０Ｂに示されているように上で開示されている方法を使用することによって形成される別の３次元メモリデバイスも提供する。３次元メモリデバイスは、複数のチャネルホールを形成するための第１の領域と、複数の階段構造（ＳＳ）ダミーホールを形成するための第２の領域と、複数のスルーアレイ接触（ＴＡＣ）障壁を形成するための第３の領域とを備えることができる。３次元メモリデバイスの表面に対して垂直な方向に沿って、３次元メモリデバイスは、次のコンポーネントを備えることができる。
酸化ケイ素層および窒化ケイ素層の対などの、複数の酸化物／窒化物の対を含む第１の積層が基板上に形成される。第１の絶縁接続層が、第１の積層上に形成される。第１の積層および第１の絶縁接続層を貫通し、基板の表面内に貫入する複数の第１のスルーホールが、第１の領域、第２の領域、および第３の領域内に形成される。
第１のチャネル構造は、各第１のスルーホールによって露出されている基板の表面上に形成される。第１の機能層が、各第１のスルーホールの側壁上に形成される。第２のチャネル構造が、各第１のスルーホール内の第１の機能層の側壁および第１のチャネル構造の表面上に形成される。第１の充填構造が、第２のチャネル構造の側壁および表面上に形成され、複数の第１のスルーホールの各々を充填する。いくつかの実施形態において、空隙が各第１のスルーホール内の第１の充填構造内に封じ込められ得る。第２のチャネル構造および第１の充填構造の頂面は、第１の絶縁接続層の頂面より低い。
第１の溝が第１の絶縁接続層内に、および各第１のスルーホール内の第１の機能層、第２のチャネル構造、および第１の充填構造より上に、形成される。基板上の複数の第１の溝の各々の突出部が、基板上の対応する第１のスルーホールの突出部を完全に覆う。対応する第１のスルーホール内の第２のチャネル構造と接触する第３のチャネル構造が、各第１の溝内に形成される。
酸化ケイ素層と窒化ケイ素層の対などの、複数の酸化物／窒化物の対を含む第２の積層が、第１の絶縁接続層および複数の第３のチャネル構造の頂面上に形成される。第２の絶縁接続層が、第２の積層上に形成される。第２の積層および第２の絶縁接続層を貫通し、第３のチャネル構造の表面内に貫入する複数の第２のスルーホールが、第１の領域、第２の領域、および第３の領域内に形成される。基板上の複数の第２のスルーホールの各々の突出部が、基板上の対応する第１のスルーホールの突出部と少なくとも部分的に重なり合う。
第２の機能層が、各第２のスルーホールの側壁上に形成される。第４のチャネル構造が、第１の領域内の第２の機能層の側壁および各第２のスルーホールの底面上に形成される。第２の充填構造が、第１の領域、第２の領域、および第３の領域内の複数の第２のスルーホールの各々を充填するように形成される。いくつかの実施形態において、空隙が第２の充填構造内に封じ込められ得る。第４のチャネル構造の頂面は、第１の領域内の各第２のスルーホール内の第２の充填構造の頂面より高い。
第１の領域において、第４のチャネル構造と接触する第５のチャネル構造が、第２の機能層によって囲まれている各第２のスルーホール内の第２の溝内に、および第４のチャネル構造および第２の充填構造より上に、形成される。そして、第２の領域および第３の領域において、第５のチャネル構造が、第２の機能層によって囲まれている各第２のスルーホール内の第２の溝内に、および第２の充填構造より上に、形成される。
第４のチャネル構造は第３の領域ではなく第１の領域内の第２のスルーホール内に形成されるので、第１の領域内の各第２のスルーホール内の第５のチャネル構造は、対応する第１のスルーホール内の第１のチャネル構造と電子的に接続され得るが、第３の領域内の各第２のスルーホール内の第５のチャネル構造は、対応する第１のスルーホール内の第１のチャネル構造と電子的に絶縁され得る。したがって、３次元メモリデバイスでは、複数のチャネルホールが第１の領域内に形成されるものとしてよく、複数のスルーアレイ接触（ＴＡＣ）障壁が第３の領域内に形成されるものとしてよい。第２の領域内の複数の階段構造ダミーホールは、階段構造の支持機能を有することができる。
いくつかの実施形態において、図４８Ａに示されているように、第１の領域内の各チャネルホールにおいて、第１の積層の頂部窒化物層と第２の積層の底部窒化物層との間の距離である、第１の絶縁接続層の厚さ「ｂ」は、８０ｎｍから１００ｎｍの範囲内、好ましくは約９０ｎｍであってよい。第３のチャネル構造の厚さ「ｃ」は、５０ｎｍから７０ｎｍの範囲内、好ましくは約６０ｎｍであるものとしてよい。
いくつかの代替的実施形態において、図４７Ｂに示されているように、第１の領域内の各チャネルホールにおいて、第１の積層の頂部窒化物層と第２の積層の底部窒化物層との間の距離である、第１の絶縁接続層の厚さ「ｂ」は、２０ｎｍから４０ｎｍの範囲内、好ましくは約３０ｎｍであってよい。第３のチャネル構造の厚さ「ｃ」は、５０ｎｍから７０ｎｍの範囲内、好ましくは約６０ｎｍであるものとしてよい。
さらに、第２のチャネル構造の頂部開口と底部開口の半径の間の差、および第４のチャネル構造の頂部開口と底部開口の半径の間の差は、１５ｎｍ以内であるものとしてよい。したがって、ジョイント開口構造を有する開示されているチャネルホールは、大きなアスペクト比および制限された頂部−底部開口誤差を有し得る。
いくつかの実施形態において、図４９Ａおよび図４９Ｂに示されているように、交換プロセスが実行され、第１の積層２０２および第２の積層２１５内の複数の窒化物層の各々を導電層２４０と交換することができる。導電層は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープケイ素、ケイ化物、またはこれらの任意の組合せを含む、導電性である任意の好適な材料を含み得る。
いくつかの実施形態において、交換プロセスは、第１の領域１００、第２の領域２００、および第３の領域３００のうちの１つまたは複数において実行され得る。一実施形態において、交換プロセスは、第１の領域１００および第２の領域２００において実行されるが、第３の領域３００では実行されない。すなわち、第１の領域および第２の領域内の第１の積層および第２の積層は交互導電体／誘電体スタックであってよく、第３の領域内の第１の積層および第２の積層は交互酸化物／窒化物スタックであってよい。
いくつかの実施形態において、交換プロセスでは、第２の積層２１５の底部窒化物層に隣接するか、または第１の積層２０２の頂部窒化物層に隣接する第３のチャネル構造２１４の一部が、酸化プロセスによって酸化物層に転換され得る。すなわち、図４９Ａおよび図４９Ｂに示されているように、第３のチャネル構造の厚さ「ｃ」は、交換プロセスの後に低減され得る。たとえば、第３のチャネル構造の厚さ「ｃ」は、３０ｎｍから５０ｎｍの範囲、好ましくは約４０ｎｍに縮小され得る。
図７４Ａおよび図７４Ｂを参照すると、３次元（３Ｄ）メモリデバイスのジョイント開口構造を形成するための別の例示的な方法の概略流れ図が本開示のいくつかの実施形態に従って例示されている。および図５１〜図７３は、図７４Ａおよび図７４Ｂに示されている加工プロセスのいくつかの段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図を例示している。
Ｓ３０１において、基板３０１が提供されるものとしてよく、第１の積層３０２および第１の絶縁接続層３０３が、基板３０１の表面上に形成され得る。図５１に示されているように、第１の積層３０２は、酸化ケイ素層および窒化ケイ素層の対などの、複数の酸化物／窒化物層の対を含むことができる。第１の積層３０２において複数の酸化物層（点で領域内に示されている）および複数の窒化物層（メッシュで領域内に示されている）は垂直方向に交互に並ぶ。第１の積層３０２は、酸化物層および窒化物層の好適な数の層を含むことができる。いくつかの実施形態において、第１の積層３０２内の酸化物層および窒化物層の層の総数は６４以上である。
いくつかの実施形態において、第１の絶縁接続層３０３は、酸化ケイ素などの、好適な絶縁材料および／または誘電体材料によって形成され得る。第１の絶縁接続層３０３の材料は、第１の積層３０２内の窒化物層の材料と異なっていてもよいことに留意されたい。
さらに、いくつかの実施形態において、第１のマスク層３０４が、第１の絶縁接続層３０３の表面上に形成され得る。第１のマスク層３０４は、第１の絶縁接続層３０３の表面上の窒化物層と、そのような窒化物層の表面上の酸化物層とを含み得る。
Ｓ３０２において、第１のスルーホール３０５が形成され得る。図５１に示されているように、第１のスルーホール３０５は、第１の積層３０２および第１の絶縁接続層３０３を完全に貫通することができ、基板３０１の表面内に貫入することができる。
いくつかの実施形態において、第１のスルーホール３０５は、第１の積層３０２および第１の絶縁接続層３０３をエッチングすること、およびその後の洗浄プロセスによって形成され得る。第１のスルーホール３０５を形成するためのエッチングプロセスは、湿式エッチング、乾式エッチング、またはこれらの組合せであってよい。
いくつかの実施形態において、第１のマスク層３０４が第１の絶縁接続層３０３の表面上に形成されるときに、エッチングプロセスは、また、第１のマスク層３０４をエッチングして第１のスルーホール３０５を形成する。
Ｓ３０３において、第１のチャネル構造３０６が、図５２に示されているように、第１のスルーホール３０５によって露出されている基板３０１の表面上に形成され得る。いくつかの実施形態において、第１のチャネル構造３０６は、選択的エピタキシャルプロセスを使用することによって形成される多結晶シリコン層であってよい。
Ｓ３０４において、第１の機能層が、第１のスルーホール３０５の側壁上に形成され得る。第１の機能層は、第１のトンネリング層３０７と、第１の蓄積層３０８と、第１の障壁層３０９と、第１の保護層３１０とを含み得る。
図５３に示されているように、第１のトンネリング層３０７は、第１のスルーホール３０５の側壁および第１のチャネル構造３０６の表面上に形成され得る。第１のトンネリング層は、電子電荷を生成するために使用され得る。いくつかの実施形態において、第１のトンネリング層３０７は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
第１の蓄積層３０８は、第１のトンネリング層３０７の表面上に形成され得る。第１の蓄積層３０８は、電子電荷を蓄積するために使用され得る。いくつかの実施形態において、第１の蓄積層３０８は、堆積プロセスを使用することによって形成される窒化物層とすることができる。
第１の障壁層３０９は、第１の蓄積層３０８の表面上に形成され得る。第１の障壁層３０９は、第１の蓄積層３０８に蓄積される電子電荷の流出を阻止するために使用され得る。いくつかの実施形態において、第１の障壁層３０９は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
図５４に示されているように、第１の保護層３１０が、第１の障壁層３０９の表面上に形成され得る。第１の保護層３１０は、第１の障壁層３０９をその後の除去プロセスにおいて損傷しないよう保護するために使用され得る。いくつかの実施形態において、第１の保護層３１０は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。
第１のスルーホール３０５の底部上の第１のチャネル構造３０６の表面上に配置されている第１の保護層３１０、第１の障壁層３０９、第１の蓄積層３０８、および第１のトンネリング層３０７の一部分が除去され得る。いくつかの実施形態において、除去プロセスは、エッチングプロセスおよび洗浄プロセスを含むことができる。そのようなものとして、第１の機能層は、第１のスルーホール３０５の側壁上に形成され得る。
いくつかの実施形態において、同じ除去プロセスで、第１のマスク層３０４の窒化物層の表面上に配置されている第１の障壁層３０９、第１の蓄積層３０８、第１のトンネリング層３０７、および第１のマスク層３０４の酸化物層も除去され得る。そのようなものとして、第１のマスク層３０４の窒化物層は、第１の絶縁接続層３０３の表面上に残される。
Ｓ３０５において、第２のチャネル構造が、第１の機能層の側壁および第１のチャネル構造３０６の表面上に形成され得る。第２のチャネル構造の表面は、第１の絶縁接続層３０３の表面より低いものとしてよい。
図５５に示されているように、第２のチャネル層３１１が、第１の保護層３１０の側壁、第１のスルーホール３０５の底部を覆うように形成され得る。第２のチャネル層３１１は、また、第１の絶縁接続層３０３の表面を覆うか、または第１のマスク層３０４の窒化物層の表面を覆うことができる。いくつかの実施形態において、第２のチャネル層３１１は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。
図５６Ａおよび図５６Ｂに示されているように、第２のチャネル層３１１の一部が除去されるものとしてよく、それにより、第２のチャネル層３１１の表面は第１の絶縁接続層３０３より低い。第２のチャネル層３１１の残り部分は、第１のチャネル構造３０６と接触している第２のチャネル構造を形成することができる。いくつかの実施形態において、空隙が、図５６Ａおよび図５６Ｂに示されているように、第２のチャネル構造内に封じ込められ得る。いくつかの実施形態において、第２のチャネル層３１１のその部分は、エッチングプロセスを使用することによって除去され得る。
様々な実施形態において、第２のチャネル構造の頂面は、第１の積層３０２の頂面より高いか、または第１の積層３０２の頂面より低いものとしてよいことに留意されたい。しかしながら、第２のチャネル構造の頂面は、第１の積層３０２内の頂部酸化物層の頂面より低くない。いくつかの実施形態において、第２のチャネル構造の頂面は、図５６Ａに示されているように、第１の積層３０２の頂部窒化物層より高いものとしてよい。いくつかの代替的実施形態において、第２のチャネル構造の頂面は、図５６Ｂに示されているように、第１の積層３０２内の頂部酸化物層の頂面の同じ平面内にある。
Ｓ３０６において、第１の溝３１２が、第１の絶縁接続層３０３内に形成され得る。いくつかの実施形態において、基板３０１上の第１の溝３１２の突出部は、基板３０１上の第１のスルーホール３０５の突出部を完全に覆うことができる。
図５７Ａおよび図５７Ｂに示されているように、第１のマスク層３０４の窒化物層が、エッチングプロセスを使用することによって除去され得る。図５８Ａおよび図５８Ｂに示されているように、第１の絶縁接続層３０３の表面は、平坦化され得る。第１の絶縁接続層３０３の一部が除去され、第１の絶縁接続層３０３を貫通する第１の溝３１２を形成することができる。基板３０１上の第１の溝３１２の突出部の面積は、基板１上の第１のスルーホール３０５の突出部の面積より広いものとしてよい。
いくつかの実施形態において、第１の溝の深さは、図５８Ａに示されているように、平坦化された第１の絶縁接続層３０３の厚さ以下であるものとしてよい。たとえば、第１の溝の深さは、５０ｎｍから７０ｎｍの範囲内であるものとしてよい。一実施形態において、平坦化された第１の絶縁接続層３０３の厚さは約９０ｎｍであるが、第１の溝の深さは約６０ｎｍである。
いくつかの代替的実施形態において、第１の溝の深さは、図５８Ｂに示されているように、平坦化された第１の絶縁接続層３０３の厚さより大きいものとしてよい。すなわち、第１の積層３０２内の頂部窒化物層の一部も除去され、第１の溝を形成することができる。たとえば、第１の溝の深さは、５０ｎｍから７０ｎｍの範囲内であるものとしてよい。一実施形態において、平坦化された第１の絶縁接続層３０３の厚さは約３０ｎｍであるが、第１の溝の深さは約６０ｎｍである。
Ｓ３０７において、第３のチャネル構造３１３が、第１の溝３１２内に形成され得る。図５９Ａおよび図５９Ｂに示されているように、第３のチャネル構造３１３は、第２のチャネル構造と接触するものとしてよい。いくつかの実施形態において、第３のチャネル構造は、堆積プロセスを使用することによって形成される多結晶シリコン層であってよい。
第３のチャネル構造３１３の厚さは、第１の溝３１２の深さに等しいものとしてよい。上で説明されているように、いくつかの実施形態において、第３のチャネル構造３１３の厚さは、図５９Ａに示されているように、平坦化された第１の絶縁接続層３０３の厚さ以下であるものとしてよい。たとえば、第３のチャネル構造３１３の厚さは、５０ｎｍから７０ｎｍの範囲内、好ましくは約６０ｎｍであるものとしてよい。いくつかの代替的実施形態において、第３のチャネル構造３１３の厚さは、図５９Ｂに示されているように、平坦化された第１の絶縁接続層３０３の厚さより大きいものとしてよい。たとえば、第３のチャネル構造３１３の厚さは、６０ｎｍから８０ｎｍの範囲内、好ましくは約７０ｎｍであるものとしてよい。
Ｓ３０８において、第２の積層３１４および第２の絶縁接続層３１５が、第３のチャネル構造３１３上に順次形成され得る。図６０に示されているように、第２の積層３１４は、酸化ケイ素層および窒化ケイ素層の対などの、複数の酸化物／窒化物層の対を含むことができる。上で説明されているような第１の積層３０２と同様に、第２の積層３１４内の複数の酸化物層（点で領域内に示されている）および複数の窒化物層（メッシュで領域内に示されている）は垂直方向に交互に並ぶ。第２の積層３１４は、酸化物層および窒化物層の好適な数の層を含むことができる。いくつかの実施形態において、第２の積層３１４内の酸化物層および窒化物層の層の総数は６４以上である。
いくつかの実施形態において、第２の絶縁接続層３１５は、酸化ケイ素などの、好適な絶縁材料および／または誘電体材料によって形成され得る。第２の絶縁接続層３１５の材料は、第２の積層３１４内の窒化物層の材料と異なっていてもよいことに留意されたい。
さらに、いくつかの実施形態において、第２のマスク層３１６が、第２の絶縁接続層３１５の表面上に形成され得る。第２のマスク層３１６は、第２の絶縁接続層３１５の表面上の窒化物層と、そのような窒化物層の表面上の酸化物層とを含み得る。
Ｓ３０９において、第２のスルーホール３１７が形成され得る。図６１に示されているように、第２のスルーホール３１７は、第２の積層３１４および第２の絶縁接続層３１５を完全に貫通することができ、第３のチャネル構造３１３の表面内に貫入することができる。基板３０１上の第２のスルーホール３１７の突出部が、基板３０１上の第１のスルーホール３０５の突出部と少なくとも部分的に重なり合うものとしてよい。
いくつかの実施形態において、第２の積層３１４、第２の絶縁接続層３１５、第２のマスク層３１６、および第３のチャネル構造３１３の一部はエッチングされ、第２のスルーホール３１７を形成することができる。第２の積層３１４、第２の絶縁接続層３１５、第２のマスク層３１６、および／または第３のチャネル構造３１３は、乾式エッチングプロセス、湿式エッチングプロセス、またはこれらの組合せを使用することによってエッチングされ得る。次いで、第２のスルーホール３１７を洗浄するために洗浄プロセスが実行され得る。
いくつかの実施形態において、各第２のスルーホール３１７の頂部開口の半径と第２のスルーホール３１７の底部開口の半径との間の最大の差は１５ｎｍであるものとしてよい。すなわち、図６１に示されているように、第２のスルーホール３１７の頂面の境界線と第２のスルーホール３１７の底面の境界線との間の距離「ａ」は、１５ｎｍ以下であるものとしてよい。
Ｓ３０１０において、第２の機能層が、第２のスルーホール３１７の側壁上に形成され得る。いくつかの実施形態において、第２の機能層は、第２のトンネリング層３１８と、第２の蓄積層３１９と、第２の障壁層３２０と、第２の保護層３２１とを含み得る。
図６２に示されているように、第２のトンネリング層３１８は、第２のスルーホール３１７の側壁および第２のチャネル構造３１３の表面上に形成され得る。第２のトンネリング層３１８は、電子電荷を生成するために使用され得る。いくつかの実施形態において、第２のトンネリング層３１８は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
第２の蓄積層３１９は、第２のトンネリング層３１８の表面上に形成され得る。第２の蓄積層３１９は、電子電荷を蓄積するために使用され得る。いくつかの実施形態において、第２の蓄積層３１９は、堆積プロセスを使用することによって形成される窒化物層とすることができる。
第２の障壁層３２０は、第２の蓄積層３１９の表面上に形成され得る。第２の障壁層３２０は、第２の蓄積層３１９内の電子電荷の流出を阻止するために使用され得る。いくつかの実施形態において、第２の障壁層３２０は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
図６３に示されているように、第２の保護層３２１が、第２の障壁層３２０の表面上に形成され得る。第２の保護層３２１は、第２の障壁層３２０をその後の除去プロセスにおいて損傷しないよう保護するために使用され得る。いくつかの実施形態において、第２の保護層３２１は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。
図６３に示されているように、第２のスルーホール３１７の底部および第１のスルーホール３０５の頂部に配置されている第２の保護層３２１、第２の障壁層３２０、第２の蓄積層３１９、第２のトンネリング層３１８、および第３のチャネル構造３１３の部分は除去され得る。いくつかの実施形態において、除去プロセスは、エッチングプロセスおよび洗浄プロセスを含むことができる。
いくつかの実施形態において、第２のマスク層３１６の窒化物層上に配置されている第２の保護層３２１、第２の障壁層３２０、第２の蓄積層３１９、第２のトンネリング層３１８、および第２のマスク層３１６の酸化物層の部分も、エッチングプロセスを使用することによって除去され得る。そのようなものとして、第２の機能層は、第２のスルーホール３１７の側壁上に形成されるものとしてよく、第２のスルーホール３１７および第１のスルーホール３０５は、図６３に示されているように、互いに相互接続されてよい。
いくつかの実施形態において、図６４において破線の円で示されているように、第２の保護層３２１の下に配置されている第２の障壁層３２０、第２の蓄積層３１９、および第２のトンネリング層３１８の部分も、エッチングプロセスを使用することによって除去され得る。
Ｓ３０１１において、第２のトンネリング構造、第３のトンネリング構造、第２の保護層３２１、および第１の保護層３１０は、除去され得る。いくつかの実施形態において、第２のトンネリング構造、第３のトンネリング構造、第２の保護層３２１、および第１の保護層３１０は、１つまたは複数のエッチングプロセスを使用することによって除去され得る。そのようなものとして、図６５に示されているように、第３のスルーホール３２２が、第１のスルーホールおよび第２のスルーホールを相互接続することによって形成され得る。
Ｓ３０１２において、第４のチャネル構造および第１の充填構造が、第３のスルーホール３２２の側壁および底部に順次形成され得る。いくつかの実施形態において、第４のチャネル構造の表面は、第１の充填構造の表面より高いものとしてよい。いくつかの実施形態において、第４のチャネル構造は、第１の積層３０２と第２の積層３１４との間に挟装されるジョイントチャネル構造を含み、第１の絶縁接続層３０３の露出された表面を覆う。
図６６に示されているように、第４のチャネル層３２８が、第３のスルーホール３２２の側壁および底部ならびに第１の絶縁接続層３０３の露出された表面を覆うように形成され得る。いくつかの実施形態において、第４のチャネル層３２８は、また、第２の絶縁接続層３１５の表面、または第２のマスク層３１６の窒化物層の表面を覆うことができる。いくつかの実施形態において、第４のチャネル層３２８は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。
図６７に示されているように、第１の充填層３３４が、第４のチャネル層３２８を覆い、第３のスルーホール３２２を充填するように形成され得る。いくつかの実施形態において、第１の充填層３３４は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
図６８に示されているように、第１の充填層３３４の一部が除去されるものとしてよく、それにより、第１の充填層３３４の表面は第２の絶縁接続層３１５の表面より低い。いくつかの実施形態において、除去プロセスは、エッチングプロセスを含むことができる。第３のスルーホール３２２内の第１の充填層３３４の残り部分は、第２の充填構造を形成することができる。
図６９に示されているように、第２の絶縁接続層３１５の頂面または第２のマスク層３１６の頂面上に配置されている第４のチャネル層３２８の部分は除去され得る。いくつかの実施形態において、除去プロセスは、エッチングプロセスを含むことができる。第３のスルーホール３２２内の第４のチャネル層３２８の残り部分は、第４のチャネル構造を形成することができる。第４のチャネル構造の頂面は、第２の充填構造の頂面より高いものとしてよい。そのようなものして、第２の溝が第４のチャネル構造および第２の充填構造上に、ならびに第３のスルーホール３２２内に形成され得る。
第４のチャネル構造の頂面は、第２の積層３１４の頂面より高くてよいか、または第２の積層３１４の頂面より低くてよいことに留意されたい。第４のチャネル構造の頂面は、第２の積層３１４内の頂部酸化物層の頂面より低くない。いくつかの実施形態において、第４のチャネル構造の頂面は、第２の積層３１４内の頂部酸化物層の頂面の同じ平面内にあるものとしてよい。
Ｓ３０１３において、第５のチャネル構造が、第２の溝内に形成され得る。第５のチャネル構造は、第４のチャネル構造と接触していていよい。図７０に示されているように、第５のチャネル構造３３５は、第４のチャネル構造および第２の充填構造上にあり、第３のスルーホール３２２内にある第２の溝内に形成され得る。
図７１に示されているように、第２のマスク層３１６の窒化物層は、エッチングプロセスによって除去され得る。図７２Ａおよび図７２Ｂに示されているように、第２の絶縁接続層３１５の頂面および第５のチャネル構造３３５の頂面は、平坦化され得る。
したがって、図７４Ａおよび図７４Ｂに示されているような開示されている方法は、２つのスルーホール形成プロセスを組み合わせることによって３次元（３Ｄ）メモリデバイスのジョイント開口構造を形成することができる。そのようなものとして、ジョイント開口構造を有する形成済みチャネルホールは、大きなアスペクト比および制限された頂部−底部開口誤差を有し得る。さらに、３Ｄメモリデバイス内のジョイント開口構造を形成する開示されている方法は、結果として、プロセス能力制御の効率化、プロセス複雑度の簡素化、およびコストの低減をもたらし得る。
いくつかの実施形態において、本開示は、図７４Ａおよび図７４Ｂに示されているように上で開示されている方法を使用することによって形成される３次元メモリデバイスも提供する。３次元メモリは、以下で説明される次のコンポーネントを含み得る。
酸化ケイ素層窒化ケイ素層の対などの、複数の酸化物／窒化物の対を含む第１の積層が基板上に形成される。第１の絶縁接続層が、第１の積層上に形成される。第１のスルーホールが第１の積層および第１の絶縁接続層を貫通し、基板の表面内に貫入する。第１のチャネル構造は、第１のスルーホールによって露出されている基板の表面上に形成される。第１の機能層が、第１のスルーホールの側壁上に形成される。
酸化ケイ素層と窒化ケイ素層の対などの、複数の酸化物／窒化物の対を含む第２の積層が第１の絶縁接続層の頂面上に形成される。第２の絶縁接続層が、第２の積層上に形成される。第２のスルーホールが第２の積層および第２の絶縁接続層を貫通し、第１のスルーホールと相互接続される。第２の機能層が、第２のスルーホールの側壁上に形成される。
第１のスルーホールおよび第２のスルーホールは、第３のスルーホールを構成する。第１のチャネル構造と接触している第４のチャネル構造が、第３のスルーホールの側壁および底部上に形成される。第１の充填構造が、第４のチャネル構造の側壁および表面上に形成され、第３のスルーホールを充填する。いくつかの実施形態において、空隙が第１の充填構造内に封じ込められる。第４のチャネル構造の頂面は、第１の充填構造の頂面より高い。第４のチャネル構造と接触する第５のチャネル構造が、第２の機能層によって囲まれている第２の溝内に、および第４のチャネル構造および第１の充填構造より上に形成される。
いくつかの実施形態において、図７２Ａに示されているように、第１の積層の頂部窒化物層と第２の積層の底部窒化物層との間の距離である、第１の絶縁接続層の厚さ「ｂ」は、８０ｎｍから１００ｎｍの範囲内、好ましくは約９０ｎｍであってよい。第３のチャネル構造の厚さ「ｃ」は、５０ｎｍから７０ｎｍの範囲内、好ましくは約６０ｎｍであるものとしてよい。
いくつかの代替的実施形態において、図７２Ｂに示されているように、第１の積層の頂部窒化物層と第２の積層の底部窒化物層との間の距離である、第１の絶縁接続層の厚さ「ｂ」は、２０ｎｍから４０ｎｍの範囲内、好ましくは約３０ｎｍであってよい。第３のチャネル構造の厚さ「ｃ」は、５０ｎｍから７０ｎｍの範囲内、好ましくは約６０ｎｍであるものとしてよい。
さらに、第３のスルーホールの異なる位置の開口の半径の誤差は１５ｎｍ以内であるものとしてよい。すなわち、第３のスルーホールの最大半径と第３のスルーホールの最小半径との間の差は、１５ｎｍ以下である。したがって、ジョイント開口構造を有する開示されているチャネルホールは、大きなアスペクト比および制限された頂部−底部開口誤差を有し得る。
いくつかの実施形態において、図７３Ａおよび図７３Ｂに示されているように、交換プロセスが実行され、第１の積層３０２および第２の積層３１４内の複数の窒化物層の各々を導電層４４０と交換することができる。導電層は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープケイ素、ケイ化物、またはこれらの任意の組合せを含む、導電性である任意の好適な材料を含み得る。
いくつかの実施形態において、交換プロセスでは、第２の積層３１４の底部窒化物層に隣接するか、または第１の積層３０２の頂部窒化物層に隣接する第３のチャネル構造３１３の一部が、酸化プロセスによって酸化物層に転換され得る。すなわち、図７３Ａおよび図７３Ｂに示されているように、第３のチャネル構造の厚さ「ｃ」は、交換プロセスの後に低減され得る。たとえば、第３のチャネル構造の厚さ「ｃ」は、３０ｎｍから５０ｎｍの範囲、好ましくは約４０ｎｍに縮小され得る。
図１０３Ａおよび図１０３Ｂを参照すると、３次元（３Ｄ）メモリデバイスのジョイント開口構造を形成するための別の例示的な加工プロセスの概略流れ図が本開示のいくつかの他の実施形態に従って例示されている。および図７５〜図１０２は、図１０３Ａおよび図１０３Ｂに示されている加工プロセスのいくつかの段階における３次元（３Ｄ）メモリデバイスの例示的なジョイント開口構造の概略構造断面図を例示している。
図１０３Ａに示されているように、Ｓ４０１において、第１の積層４０２および第１の絶縁接続層４０３が、基板４０１の表面上に順次形成され得る。いくつかの実施形態において、３Ｄメモリデバイスは、図７５に示されているように、第１の領域１００、第２の領域２００、および第３の領域３００を備えることができる。第１の領域１００は１つまたは複数のチャネルホールを形成するために使用されてよく、第２の領域２００は１つまたは複数の階段構造（ＳＳ）ダミーホールを形成するために使用されてよいが、第３の領域３００は１つまたは複数のスルーアレイ接触（ＴＡＣ）障壁を形成するために使用されてよい。
図７５に示されているように、第１の積層４０２は基板４０１上に形成され得る。第１の積層４０２は、複数の酸化物／窒化物層の対を含むことができる。すなわち、第１の積層４０２において、複数の酸化物層（点で領域内に示されている）および複数の窒化物層（メッシュで領域内に示されている）は垂直方向に交互に並ぶ。言い換えると、所与のスタックの頂部層と底部層を除き、他の酸化物層の各々は、２つの隣接する窒化物層によって挟装されるものとしてよく、各窒化物層は、２つの隣接する酸化物層によって挟装されるものとしてよい。
酸化物層は、各々、同じ厚さを有するか、または異なる厚さを有することができる。たとえば、各酸化物層の厚さは、９０ｎｍから１６０ｎｍの範囲内にある、好ましくは約１５０ｎｍであってよい。同様に、窒化物層は、各々、同じ厚さを有するか、または異なる厚さを有することができる。たとえば、各窒化物層の厚さは、８０ｎｍから１１０ｎｍの範囲内にある、好ましくは約１００ｎｍであってよい。いくつかの実施形態において、酸化物層は酸化ケイ素層であってよく、窒化物層は窒化ケイ素層であってよい。
第１の積層４０２は、酸化物層および窒化物層の好適な数の層を含むことができる。いくつかの実施形態において、第１の積層４０２内の酸化物層および窒化物層の層の総数は６４以上である。いくつかの実施形態において、交互導体／誘電体スタックは、酸化物／窒化物層の対に比べて異なる材料および／または厚さを有するより多くの酸化物層またはより多くの窒化物層を含む。
第１の絶縁接続層４０３は、第１の積層４０２上に形成され得る。いくつかの実施形態において、第１の絶縁接続層４０３は、酸化ケイ素などの、好適な絶縁材料および／または誘電体材料によって形成され得る。第１の絶縁接続層４０３の材料は、第１の積層４０２内の窒化物層の材料と異なっていてもよいことに留意されたい。
さらに、いくつかの実施形態において、第１のマスク層４０４が、第１の絶縁接続層４０３の表面上に形成され得る。第１のマスク層４０４は、第１の絶縁接続層４０３の表面上の窒化物層と、そのような窒化物層の表面上の酸化物層とを含み得る。
いくつかの実施形態において、第１の積層４０２、第１の絶縁接続層４０３、および／または第１のマスク層４０４は、１つまたは複数の化学気相成長（ＣＶＤ）プロセス、１つまたは複数の物理気相成長（ＰＶＤ）プロセス、１つまたは複数の原子層成長（ＡＬＤ）プロセス、および／またはこれらの好適な任意の組合せなどの、１つまたは複数の堆積プロセスを使用することによって形成され得る。
Ｓ４０２において、１つまたは複数の第１のスルーホール４０５が、第１の領域１００、第２の領域２００、および第３の領域３００の各々の中に形成され得る。図７５に示されているように、１つまたは複数の第１のスルーホール４０５の各々は、第１の積層４０２および第１の絶縁接続層４０３を完全に貫通することができ、基板４０１の表面内に貫入することができる。いくつかの実施形態において、第１のマスク層４０４が第１の絶縁接続層４０３の表面上に形成されるときに、エッチングプロセスは、また、第１のマスク層４０４をエッチングして第１のスルーホール４０５を形成する。
いくつかの実施形態において、第１のスルーホール４０５は、第１の積層４０２および第１の絶縁接続層４０３をエッチングすること、およびその後の洗浄プロセスによって形成され得る。第１のスルーホール４０５を形成するためのエッチングプロセスは、湿式エッチング、乾式エッチング、またはこれらの組合せであってよい。基板４０１の表面に垂直な方向で、第３の領域３００内の１つまたは複数の第１のスルーホール４０５の深さは、第１の領域１００内の１つまたは複数の第１のスルーホール４０５の深さより大きいものとしてよいことに留意されたい。
Ｓ４０３において、第１のチャネル構造４０６が、図７６に示されているように、複数の第１のスルーホール４０５の各々によって露出されている基板４０１の表面上に形成され得る。いくつかの実施形態において、第１のチャネル構造４０６は、選択的エピタキシャルプロセスを使用することによって形成される多結晶シリコン（ポリシリコン）層であってよい。
Ｓ４０４において、第１の機能層が、複数の第１のスルーホール４０５の各々の側壁上に形成され得る。第１の機能層は、第１のトンネリング層４０７と、第１の蓄積層４０８と、第１の障壁層４０９と、第１の保護層４１０とを含み得る。
図７７に示されているように、第１のトンネリング層４０７は、複数の第１のスルーホール４０５の側壁および第１のチャネル構造４０６の露出された表面上に形成され得る。第１のトンネリング層４０７は、電子電荷（電子または正孔）を生成するために使用できる。いくつかの実施形態において、第１のトンネリング層４０７は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
第１の蓄積層４０８は、第１のトンネリング層４０７の表面上に形成され得る。第１の蓄積層４０８は、電子電荷を蓄積するために使用され得る。第１の蓄積層４０８内の電荷の蓄積または除去は、半導体チャネルのオン／オフ状態および／または伝導に影響を及ぼし得る。第１の蓄積層４０８は、多結晶シリコン（ポリシリコン）または窒化ケイ素を含み得る。いくつかの実施形態において、第１の蓄積層４０８は、堆積プロセスを使用することによって形成される窒化物層とすることができる。
第１の障壁層４０９は、第１の蓄積層４０８の表面上に形成され得る。第１の障壁層４０９は、第１の蓄積層４０８に蓄積される電子電荷の流出を阻止するために使用され得る。いくつかの実施形態において、第１の障壁層４０９は、酸化ケイ素層または酸化ケイ素／窒化ケイ素／酸化ケイ素（ＯＮＯ）層の組合せとすることができる。いくつかの実施形態において、第１の障壁層４０９は、高誘電定数（ｈｉｇｈ−ｋ）誘電体（たとえば、酸化アルミニウム）を含む。一例において、第１の障壁層４０９は、堆積プロセスを使用することによって形成される酸化物層である。
図７８に示されているように、第１の保護層４１０が、第１の障壁層４０９の表面上に形成され得る。第１の保護層４１０は、第１の障壁層４０９をその後の除去プロセスにおいて損傷しないよう保護するために使用され得る。いくつかの実施形態において、第１の保護層４１０は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。
複数の第１のスルーホール４０５の底部上の複数の第１のチャネル構造４０６の表面上に配置されている第１の保護層４１０、第１の障壁層４０９、第１の蓄積層４０８、および第１のトンネリング層４０７の一部分が除去され得る。いくつかの実施形態において、除去プロセスは、エッチングプロセスおよび洗浄プロセスを含むことができる。そのようなものとして、第１の機能層は、複数の第１のスルーホール４０５の側壁上に形成され得る。
いくつかの実施形態において、同じ除去プロセスで、第１のマスク層４０４の窒化物層の表面上に配置されている第１の障壁層４０９、第１の蓄積層４０８、第１のトンネリング層４０７、および第１のマスク層４０４の酸化物層も除去され得る。そのようなものとして、第１のマスク層４０４の窒化物層は、第１の絶縁接続層４０３の表面上に残される。
Ｓ４０５において、第２のチャネル構造が、複数の第１のスルーホール４０５の各々において第１の機能層の側壁および第１のチャネル構造４０６の露出された表面上に形成され得る。第２のチャネル構造は、各第１のスルーホール４０５内の第２のチャネル構造４０６と接触することができる。各第１のスルーホール４０５内の第２のチャネル構造の表面は、第１の絶縁接続層４０３の頂面より低いものとしてよい。
図７９に示されているように、第２のチャネル層４１１が、第１の保護層４１０の側壁および複数の第１のスルーホール４０５の各々の底部を覆うように形成され得る。第２のチャネル層４１１は、また、第１の絶縁接続層４０３の表面を覆うか、または第１のマスク層４０４の窒化物層の表面を覆うことができる。いくつかの実施形態において、第２のチャネル層４１１は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。
図８０Ａおよび図８０Ｂに示されているように、第２のチャネル層４１１の一部が除去されるものとしてよく、それにより、第２のチャネル層４１１の頂面は第１の絶縁接続層４０３の頂面より低くなるものとしてよい。第２のチャネル層４１１の残り部分は、第１のチャネル構造４０６と接触している第２のチャネル構造を形成することができる。いくつかの実施形態において、第２のチャネル層４１１のその部分は、エッチングプロセスを使用することによって除去され得る。
様々な実施形態において、第２のチャネル構造の頂面は、第１の積層４０２の頂面より高いか、または第１の積層４０２の頂面より低いものとしてよいことに留意されたい。しかしながら、第２のチャネル構造の頂面は、第１の積層４０２内の頂部酸化物層の頂面より低くない。いくつかの実施形態において、第２のチャネル構造の頂面は、図８０Ａに示されているように、第１の積層４０２の頂部窒化物層より高いものとしてよい。いくつかの代替的実施形態において、第２のチャネル構造の頂面は、図８０Ｂに示されているように、第１の積層４０２内の頂部酸化物層の頂面の同じ平面内にある。
Ｓ４０６において、第１の溝が、複数の第１のスルーホール４０５の各々より上の第１の絶縁接続層４０３より上に形成され得る。いくつかの実施形態において、基板４０１上の第１の溝の突出部は、基板４０１上の対応する第１のスルーホール４０５の突出部を完全に覆うことができる。
図８１Ａおよび図８１Ｂに示されているように、第１のマスク層４０４の窒化物層が除去され得る。いくつかの実施形態において、第１のマスク層４０４の窒化物層は、エッチングプロセスを使用することによって除去され得る。
図８２Ａおよび図８２Ｂに示されているように、第１の絶縁接続層４０３の表面は、裏面研削、および／または化学機械研磨（ＣＭＰ）などの、好適な任意の技術によって平坦化され得る。第１の絶縁接続層４０３の一部が除去され、第１の絶縁接続層４０３を貫通する複数の第１の溝を形成することができる。基板４０１上の複数の第１の溝の各々の突出部の面積は、基板４０１上の複数の第１のスルーホール４０５の各々の突出部の面積より広いものとしてよい。
いくつかの実施形態において、第１の溝４１２の深さは、図８２Ａに示されているように、平坦化された第１の絶縁接続層４０３の厚さ以下であるものとしてよい。たとえば、第１の溝４１２の深さは、５０ｎｍから７０ｎｍの範囲内であるものとしてよい。一実施形態において、平坦化された第１の絶縁接続層４０３の厚さは約９０ｎｍであるが、第１の溝の深さは約６０ｎｍである。
いくつかの代替的実施形態において、第１の溝４１２の深さは、図８２Ｂに示されているように、平坦化された第１の絶縁接続層４０３の厚さより大きいものとしてよい。すなわち、第１の積層４０２内の頂部窒化物層の一部も除去され、第１の溝を形成することができる。たとえば、第１の溝４１２の深さは、５０ｎｍから７０ｎｍの範囲内であるものとしてよい。一実施形態において、平坦化された第１の絶縁接続層４０３の厚さは約３０ｎｍであるが、第１の溝の深さは約６０ｎｍである。
Ｓ４０７において、第３のチャネル構造４１３が、複数の第１の溝４１２の各々の中に形成され得る。図８３Ａおよび図８３Ｂに示されているように、第３のチャネル構造４１３は、複数の第１のスルーホール４０５の各々の中の第２のチャネル構造と接触するものとしてよい。いくつかの実施形態において、第３のチャネル構造４１３は、堆積プロセスを使用することによって形成される多結晶シリコン層であってよい。
各第３のチャネル構造４１３の厚さは、各第１の溝４１２の深さに等しいものとしてよい。上で説明されているように、いくつかの実施形態において、各第３のチャネル構造４１３の厚さは、図８３Ａに示されているように、平坦化された第１の絶縁接続層４０３の厚さ以下であるものとしてよい。たとえば、各第３のチャネル構造４１３の厚さは、５０ｎｍから７０ｎｍの範囲内、好ましくは約６０ｎｍであるものとしてよい。いくつかの代替的実施形態において、各第３のチャネル構造４１３の厚さは、図８３Ｂに示されているように、平坦化された第１の絶縁接続層４０３の厚さより大きいものとしてよい。たとえば、各第３のチャネル構造４１３の厚さは、６０ｎｍから８０ｎｍの範囲内、好ましくは約７０ｎｍであるものとしてよい。
図１０３Ｂを参照すると、Ｓ４０８において、第２の積層４１４および第２の絶縁接続層４１５が、複数の第３のチャネル構造４１３上に順次形成され得る。図８４に示されているように、第２の積層４１４は、酸化ケイ素層および窒化ケイ素層などの、複数の酸化物／窒化物層の対を含むことができる。上で説明されているような第１の積層４０２と同様に、第２の積層４１４内の複数の酸化物層（点で領域内に示されている）および複数の窒化物層（メッシュで領域内に示されている）は垂直方向に交互に並ぶ。第２の積層４１４は、酸化物層および窒化物層の好適な数の層を含むことができる。いくつかの実施形態において、第２の積層４１４内の酸化物層および窒化物層の層の総数は６４以上である。
いくつかの実施形態において、第２の絶縁接続層４１５は、酸化ケイ素などの、好適な絶縁材料および／または誘電体材料によって形成され得る。第２の絶縁接続層４１５の材料は、第２の積層４１４内の窒化物層の材料と異なっていてもよいことに留意されたい。
さらに、いくつかの実施形態において、第２のマスク層４１６が、第２の絶縁接続層４１５の表面上に形成され得る。第２のマスク層４１６は、第２の絶縁接続層４１５の表面上の窒化物層と、そのような窒化物層の表面上の酸化物層とを含み得る。
Ｓ４０９において、１つまたは複数の第２のスルーホール４１７が、第１の領域１００、第２の領域２００、および第３の領域３００の各々の中に形成される。図８５に示されているように、複数の第２のスルーホール４１７の各々は、第２の積層４１４、第２の絶縁接続層４１５、および第２のマスク層４１６を完全に貫通することができ、対応する第３のチャネル構造４１３の表面内に貫入することができる。基板４０１上の各第２のスルーホール４１７の突出部が、基板４０１上の対応する第１のスルーホール４０５の突出部と少なくとも部分的に重なり合うものとしてよい。
いくつかの実施形態において、第２の積層４１４、第２の絶縁接続層４１５、第２のマスク層４１６、および第３のチャネル構造４１３はエッチングされ、第２の積層４１４および第２の絶縁接続層４１５を貫通する複数の第２のスルーホール４１７を形成することができる。第２の積層４１４、第２の絶縁接続層４１５、第２のマスク層４１６、および／または第３のチャネル構造４１３は、乾式エッチングプロセス、湿式エッチングプロセス、またはこれらの組合せを使用することによってエッチングされ得る。次いで、複数の第２のスルーホール４１７を洗浄するために洗浄プロセスが実行され得る。
各第２のスルーホール４１７は、対応する第３のチャネル構造４１３の表面に延在し得るか、または対応する第３のチャネル構造４１３内に貫入し得ることに留意されたい。そのようなものとして、各第２のスルーホール４１７内にその後形成される第４のチャネル構造が、対応する第３のチャネル構造に直接接触することができる。
いくつかの実施形態において、各第２のスルーホール４１７の頂部開口の半径と第２のスルーホール４１７の底部開口の半径との間の最大の差は１５ｎｍであるものとしてよい。すなわち、図８５に示されているように、各第２のスルーホール４１７の頂面の境界線と第２のスルーホール４１７の底面の境界線との間の距離「ａ」は、１５ｎｍ以下であるものとしてよい。
Ｓ４０１０において、第２の機能層が、各第２のスルーホール４１７の側壁上に形成され得る。いくつかの実施形態において、第２の機能層は、第２のトンネリング層４１８と、第２の蓄積層４１９と、第２の障壁層４２０と、第２の保護層４２１とを含み得る。
図８６に示されているように、第２のトンネリング層４１８は、各第２のスルーホール４１７の側壁および対応する第３のチャネル構造４１３の表面上に形成され得る。第２のトンネリング層４１８は、電子電荷を生成するために使用され得る。いくつかの実施形態において、第２のトンネリング層４１８は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
第２の蓄積層４１９は、第２のトンネリング層４１８の表面上に形成され得る。第２の蓄積層４１９は、電子電荷を蓄積するために使用され得る。いくつかの実施形態において、第２の蓄積層４１９は、堆積プロセスを使用することによって形成される窒化物層とすることができる。
第２の障壁層４２０は、第２の蓄積層４１９の表面上に形成され得る。第２の障壁層４２０は、第２の蓄積層４１９内の電子電荷の流出を阻止するために使用され得る。いくつかの実施形態において、第２の障壁層４２０は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
図８７に示されているように、第２の保護層４２１が、第２の障壁層４２０の表面上に形成され得る。第２の保護層４２１は、第２の障壁層４２０をその後の除去プロセスにおいて損傷しないよう保護するために使用され得る。いくつかの実施形態において、第２の保護層４２１は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。
図８７に示されているように、各第２のスルーホール４１７と対応する第１のスルーホール４０５との間の第２の保護層４２１、第２の障壁層４２０、第２の蓄積層４１９、第２のトンネリング層４１８、および第３のチャネル構造４１３の部分は除去され得る。いくつかの実施形態において、除去プロセスは、エッチングプロセスおよび洗浄プロセスを含むことができる。いくつかの実施形態において、第２のマスク層４１６の窒化物層上に配置されている第２の保護層４２１、第２の障壁層４２０、第２の蓄積層４１９、第２のトンネリング層４１８、第２のマスク層４１６の酸化物層の部分も、同じ除去プロセスによって除去され得る。そのようなものとして、第２の機能層は、各第２のスルーホール４１７の側壁上に形成されるものとしてよく、各第２のスルーホール４１７および対応する第１のスルーホール４０５は、互いに相互接続され得る。
いくつかの実施形態において、図８８において破線の円で示されているように、第２の保護層４２１の下に配置されている第２の障壁層４２０、第２の蓄積層４１９、および第２のトンネリング層４１８の部分も、エッチングプロセスを使用することによって除去され得る。
Ｓ４０１１において、第２のトンネリング構造、第３のトンネリング構造、第２の保護層４２１、および第１の保護層４１０は、除去され得る。いくつかの実施形態において、第２のトンネリング構造、第３のトンネリング構造、第２の保護層４２１、および第１の保護層４１０は、１つまたは複数のエッチングプロセスを使用することによって除去され得る。そのようなものとして、図８９に示されているように、複数の第３のスルーホール４２２が、各第１のスルーホールおよび対応する第２のスルーホールを相互接続することによって第１の領域１００、第２の領域２００、および第３の領域３００内に形成され得る。
Ｓ４０１２において、第４のチャネル構造が、第１の領域１００内の各第３のスルーホール４２２内の第２の機能層の側壁および第３のチャネル構造の露出された表面上に形成され得る。さらに、第１の充填構造が、第１の領域１００、第２の領域２００、および第３の領域３００内の複数の第３のスルーホール４２２の各々の中に形成され得る。いくつかの実施形態において、第４のチャネル構造の頂面は、第１の充填構造の頂面より高いものとしてよい。
図９０に示されているように、第４のチャネル層４２８が、第１の領域１００、第２の領域２００、および第３の領域３００において複数の第３のスルーホール４２２の各々の側壁および底面を覆うように形成され得る。いくつかの実施形態において、第４のチャネル層４２８は、また、第２のマスク層４１６の窒化物層の頂面を覆うことができる。いくつかの実施形態において、第４のチャネル層４２８は、堆積プロセスを使用することによって形成される非晶質シリコン層とすることができる。いくつかの実施形態において、第４のチャネル層４２８は、第１の積層４０２と第２の積層４１４との間に挟装されるジョイントチャネル構造を含み、第１の絶縁接続層４０３の露出された表面を覆う。
図９１に示されているように、第２の充填層４２９が、第４のチャネル層４２８を覆うように形成され得る。いくつかの実施形態において、第２の充填層４２９は、各第２のスルーホール４１７内で１つまたは複数の空隙を含み得る。いくつかの実施形態において、第２の充填層４２９は、堆積プロセスを使用することによって形成される酸化物層とすることができる。
図９２に示されているように、第３のマスク層４３０が、第１の領域１００内の第２の充填層４２９の頂面上に形成され得る。第３のマスク層４３０をマスクとして使用することで、第２の領域２００および第３の領域３００に配置されている第２の充填層４２９の部分は、エッチングプロセスを使用することによって除去され得る。
図９３に示されているように、第３のマスク層４３０は、除去することができる。第１の領域１００内の残っている第２の充填層４２９をマスクとして使用することで、第２の領域２００および第３の領域３００に配置されている第４のチャネル層４２８は、エッチングプロセスを使用することによって除去され得る。そのようなものとして、１つまたは複数の第４のスルーホール４３１が、第２の領域２００および第３の領域３００内に形成され得る。
図９４に示されているように、第３の充填層４３２が、第２の領域２００および第３の領域３００内の１つまたは複数の第４のスルーホール４３１の側壁および底部を覆うように形成され得る。第３の充填層４３２は、第２の領域２００および第３の領域３００内の各第４のスルーホール４３１内の第１の絶縁接続層４０３の露出された表面を覆うこともできる。いくつかの実施形態において、第３の充填層４３２は、１つまたは複数の第４のスルーホール４３１内で１つまたは複数の空隙を封じ込めることができる。いくつかの実施形態において、第３の充填層４３２の充填性能は、第２の充填層４２９の充填性能よりよいものであってよい。すなわち、同じ除去プロセスにおいて、第３の充填層４３２の除去率は、第２の充填層４２９の除去率より小さいものとしてよい。
図９５に示されているように、第１の領域１００内の第４のチャネル層４２８の表面上の第２の充填層４２９は、エッチングプロセスを使用することによって除去され得る。そのようなものとして、１つまたは複数の第５のスルーホール４３３が、第１の領域１００内に形成され得る。第３の充填層４３２の一部が、同じエッチングプロセスによっても除去され得ることに留意されたい。
図９６に示されているように、第１の充填層４３４が、第１の領域１００内の各第５のスルーホール４３３内に、ならびに第２の領域２００および第３の領域３００内の各第４のスルーホール４３１内に、形成され得る。第１の充填層４３４の材料は、第３の充填層４３２と同じ材料であってよい。
図９７に示されているように、第１の充填層４３４の一部がエッチングプロセスを使用することによって除去されるものとしてよく、それにより、各第５のスルーホール４３３または第４のスルーホール４３１内の第１の充填層４３４の頂面は第２の絶縁接続層４１５の頂面より低い。各第４のスルーホール４３１または第５のスルーホール４３３内の第１の充填層４３４の残り部分は、第１の充填構造を形成することができる。
さらに、第２の絶縁接続層４１５の表面または第２のマスク層４１６の表面上に配置されている第４のチャネル層４２８の部分は、エッチングプロセスを使用することによって除去され得る。各第５のスルーホール４３３内の第４のチャネル層４２８の残り部分は、第４のチャネル構造を形成することができる。第４のチャネル構造の頂面は、第１の充填構造の頂面より高いものとしてよい。そのようなものとして、第２の溝が第１の領域１００内の各第５のスルーホール４３３内の第４のチャネル構造および第１の充填構造上に、ならびに第２の領域２００および第３の領域３００内の各第４のスルーホール４３１内の第１の充填構造上に形成され得る。
第４のチャネル構造の頂面は、第２の積層４１４の頂面より高くてよいか、または第２の積層４１４の頂面より低くてよいことに留意されたい。第４のチャネル構造の頂面は、第２の積層４１４内の頂部酸化物層の頂面より低くない。いくつかの実施形態において、第４のチャネル構造の頂面は、第２の積層４１４内の頂部酸化物層の頂面の同じ平面内にあるものとしてよい。
Ｓ４０１３において、第５のチャネル構造が、第１の領域１００内の各第５のスルーホール４３３ならびに第２の領域１００および第３の領域３００内の各第４のスルーホール４３１の第２の溝内に形成され得る。第５のチャネル構造は、第１の領域１００内の各第５のスルーホール４３３内の第４のチャネル構造と接触し得る。
図９９に示されているように、第５のチャネル構造４３５は、第１の領域１００内の各第５のスルーホール４３３内の第４のチャネル構造および第１の充填構造上にある第２の溝内に形成され得る。第５のチャネル構造４３５は、また、第２の領域２００および第３の領域３００内の各第４のスルーホール４３１内の第１の充填構造上にある第２の溝内に形成され得る。
次いで、図１００に示されているように、第２のマスク層４１６の窒化物層は、エッチングプロセスによって除去され得る。図１０１Ａおよび図１０１Ｂに示されているように、第２の絶縁接続層４１５の頂面および複数の第５のチャネル構造４３５の頂面は、裏面研削、および／または化学機械研磨（ＣＭＰ）などの、好適な任意の技術によって平坦化され得る。
したがって、図１０１Ａおよび図１０１Ｂに示されているような開示されている方法は、２つのスルーホール形成プロセスを組み合わせることによって３次元（３Ｄ）メモリデバイスの別のジョイント開口構造を形成することができる。そのようなものとして、ジョイント開口構造を有する形成済みチャネルホールは、大きなアスペクト比および制限された頂部−底部開口誤差を有し得る。さらに、３Ｄメモリデバイス内のジョイント開口構造を形成する開示されている方法は、複数のチャネルホール、階段ダミーホール、およびスルーアレイ接触障壁を同時に形成することができ、結果として、プロセス能力制御の効率化、プロセス複雑度の簡素化、およびコストの低減をもたらし得る。
いくつかの実施形態において、本開示は、図１０１Ａおよび図１０１Ｂに示されているように上で開示されている方法を使用することによって形成される別の３次元メモリデバイスも提供する。３次元メモリデバイスは、複数のチャネルホールを形成するための第１の領域と、複数の階段構造（ＳＳ）ダミーホールを形成するための第２の領域と、複数のスルーアレイ接触（ＴＡＣ）障壁を形成するための第３の領域とを備えることができる。３次元メモリデバイスの表面に対して垂直な方向に沿って、３次元メモリデバイスは、次のコンポーネントを備えることができる。
酸化ケイ素層および窒化ケイ素層の対などの、複数の酸化物／窒化物の対を含む第１の積層が基板上に形成される。第１の絶縁接続層が、第１の積層上に形成される。第１の積層および第１の絶縁接続層を貫通し、基板の表面内に貫入する複数の第１のスルーホールが、第１の領域、第２の領域、および第３の領域内に形成される。
第１のチャネル構造は、各第１のスルーホールによって露出されている基板の表面上に形成される。第１の機能層が、各第１のスルーホールの側壁上に形成される。第２のチャネル構造が、各第１のスルーホール内の第１の機能層の側壁および第１のチャネル構造の表面上に形成される。第１の充填構造が、第２のチャネル構造の側壁および表面上に形成され、複数の第１のスルーホールの各々を充填する。いくつかの実施形態において、空隙が各第１のスルーホール内の第１の充填構造内に封じ込められ得る。第２のチャネル構造および第１の充填構造の頂面は、第１の絶縁接続層の頂面より低い。
第１の溝が第１の絶縁接続層内に、および各第１のスルーホール内の第１の機能層、第２のチャネル構造、および第１の充填構造より上に、形成される。基板上の複数の第１の溝の各々の突出部が、基板上の対応する第１のスルーホールの突出部を完全に覆う。対応する第１のスルーホール内の第２のチャネル構造と接触する第３のチャネル構造が、各第１の溝内に形成される。
酸化ケイ素層と窒化ケイ素層の対などの、複数の酸化物／窒化物の対を含む第２の積層が、第１の絶縁接続層および複数の第３のチャネル構造の頂面上に形成される。第２の絶縁接続層が、第２の積層上に形成される。第２の積層および第２の絶縁接続層を貫通し、第３のチャネル構造の表面内に貫入する複数の第２のスルーホールが、第１の領域、第２の領域、および第３の領域内に形成される。基板上の複数の第２のスルーホールの各々の突出部が、基板上の対応する第１のスルーホールの突出部と少なくとも部分的に重なり合う。
第２の機能層が、各第２のスルーホールの側壁上に形成される。第４のチャネル構造が、第１の領域内の第２の機能層の側壁および各第２のスルーホールの底面上に形成される。第２の充填構造が、第１の領域、第２の領域、および第３の領域内の複数の第２のスルーホールの各々を充填するように形成される。いくつかの実施形態において、空隙が第２の充填構造内に封じ込められ得る。第４のチャネル構造の頂面は、第１の領域内の各第２のスルーホール内の第２の充填構造の頂面より高い。
第１の領域において、第４のチャネル構造と接触する第５のチャネル構造が、第２の機能層によって囲まれている各第２のスルーホール内の第２の溝内に、および第４のチャネル構造および第２の充填構造より上に、形成される。そして、第２の領域および第３の領域において、第５のチャネル構造が、第２の機能層によって囲まれている各第２のスルーホール内の第２の溝内に、および第２の充填構造より上に、形成される。
第４のチャネル構造は第３の領域ではなく第１の領域内の第２のスルーホール内に形成されるので、第１の領域内の各第２のスルーホール内の第５のチャネル構造は、対応する第１のスルーホール内の第１のチャネル構造と電子的に接続され得るが、第３の領域内の各第２のスルーホール内の第５のチャネル構造は、対応する第１のスルーホール内の第１のチャネル構造と電子的に絶縁され得る。したがって、３次元メモリデバイスでは、複数のチャネルホールが第１の領域内に形成されるものとしてよく、複数のスルーアレイ接触（ＴＡＣ）障壁が第３の領域内に形成されるものとしてよい。第２の領域内の複数の階段構造ダミーホールは、階段構造の支持機能を有することができる。
いくつかの実施形態において、図１０１Ａに示されているように、第１の領域内の各チャネルホールにおいて、第１の積層の頂部窒化物層と第２の積層の底部窒化物層との間の距離である、第１の絶縁接続層の厚さ「ｂ」は、８０ｎｍから１００ｎｍの範囲内、好ましくは約９０ｎｍであってよい。第３のチャネル構造の厚さ「ｃ」は、５０ｎｍから７０ｎｍの範囲内、好ましくは約６０ｎｍであるものとしてよい。
いくつかの代替的実施形態において、図１０１Ｂに示されているように、第１の領域内の各チャネルホールにおいて、第１の積層の頂部窒化物層と第２の積層の底部窒化物層との間の距離である、第１の絶縁接続層の厚さ「ｂ」は、２０ｎｍから４０ｎｍの範囲内、好ましくは約３０ｎｍであってよい。第３のチャネル構造の厚さ「ｃ」は、５０ｎｍから７０ｎｍの範囲内、好ましくは約６０ｎｍであるものとしてよい。
さらに、第２のチャネル構造の頂部開口と底部開口との間の半径の差、および第４のチャネル構造の頂部開口と底部開口との間の半径の差は、１５ｎｍ以内であるものとしてよい。したがって、ジョイント開口構造を有する開示されているチャネルホールは、大きなアスペクト比および制限された頂部−底部開口誤差を有し得る。
いくつかの実施形態において、図１０２Ａおよび図１０２Ｂに示されているように、交換プロセスが実行され、第１の積層４０２および第２の積層４１４内の複数の窒化物層の各々を導電層４４０と交換することができる。導電層は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープケイ素、ケイ化物、またはこれらの任意の組合せを含む、導電性である任意の好適な材料を含み得る。
いくつかの実施形態において、交換プロセスは、第１の領域１００、第２の領域２００、および第３の領域３００のうちの１つまたは複数において実行され得る。一実施形態において、交換プロセスは、第１の領域１００および第２の領域２００において実行されるが、第３の領域３００では実行されない。すなわち、第１の領域および第２の領域内の第１の積層および第２の積層は交互導電体／誘電体スタックであってよく、第３の領域内の第１の積層および第２の積層は交互酸化物／窒化物スタックであってよい。
いくつかの実施形態において、交換プロセスでは、第２の積層４１４の底部窒化物層に隣接するか、または第１の積層４０２の頂部窒化物層に隣接する第３のチャネル構造４１３の一部が、酸化プロセスによって酸化物層に転換され得る。すなわち、図１０２Ａおよび図１０２Ｂに示されているように、第３のチャネル構造の厚さ「ｃ」は、交換プロセスの後に低減され得る。たとえば、第３のチャネル構造の厚さ「ｃ」は、３０ｎｍから５０ｎｍの範囲、好ましくは約４０ｎｍに縮小され得る。
本明細書において説明されている例の提示（さらには「など」、「たとえば」、「含む」、および同様のものとして言い表される節）は、主張されている主題を特定の例に限定するものとして解釈されるべきでなく、むしろ、これらの例は可能な多くの態様のうちのいくつかのみを例示することを意図されている。
さらに、本開示で使用されている「第１の」、「第２の」、および同様の語句は順次、数量、または重要度を表さないが、異なる構成要素を区別することのみを意図されている。「を備える」または「を含む」および同様の語句は、その語句の主語となる位置にある要素または対象語が、その語句およびその相当語句の後に列挙される要素または目的語を包含することができることを意味する。「を接続する」または「をリンクする」および同様の語句は、物理的または機械的接続に限定されないが、直接的または間接的のいずれかによる、電気的接続を含むことができる。
本開示は、前述の例示的な実施形態において説明され、例示されているけれども、本開示は例のみによりなされていること、および本開示の実施形態の詳細の多数の変更は、本開示の精神および範囲から逸脱することなくなされ得るものであり、次の請求項によってのみ制限される、ことは理解される。開示されている実施形態の特徴は、様々な方法で組み合わされ、再配置され得る。本開示の精神および範囲から逸脱することなく、本開示に対する修正形態、等価形態、または改善形態は、当業者に理解可能であり、本開示の範囲内に包含されることを意図されている。
１ 基板
２ 第１の積層
３ 第１の絶縁接続層
４ 第１のマスク層
５ 第１のスルーホール
６ 第１のチャネル構造
７ 第１のトンネリング層
８ 第１の蓄積層
９ 第１の障壁層
１０ 第１の保護層
１１ 第２のチャネル層
１２ 第１の充填層
１３ 第１の溝
１４ 第３のチャネル構造
１５ 第２の積層
１６ 第２の絶縁接続層
１７ 第２のマスク層
１８ 第２のスルーホール
１９ 第２のトンネリング層
２０ 第２の蓄積層
２１ 第２の障壁層
２２ 第２の保護層
２３ 第４のチャネル層
２９ 第２の充填層
３０ 第５のチャネル構造
４０ 導電層
１００ 第１の領域
２００ 第２の領域
２０１ 基板
２０２ 第１の積層
２０３ 第１の絶縁接続層
２０４ 第１のマスク層
２０５ 第１のスルーホール
２０６ 第１のチャネル構造
２０７ 第１のトンネリング層
２０８ 第１の蓄積層
２０９ 第１の障壁層
２１０ 第１の保護層
２１１ 第２のチャネル層
２１２ 第１の充填層
２１３ 第１の溝
２１４ 第３のチャネル構造
２１５ 第２の積層
２１６ 第２の絶縁接続層
２１７ 第２のマスク層
２１８ 第２のスルーホール
２１９ 第２のトンネリング層
２２０ 第２の蓄積層
２２１ 第２の障壁層
２２２ 第２の保護層
２２３ 第４のチャネル層
２２４ 第３の充填層
２２５ 第３のマスク層
２２７ 第４の充填層
２２９ 第２の充填層
２３０ 第５のチャネル構造
２４０ 導電層
３００ 第３の領域
３０１ 基板
３０２ 第１の積層
３０３ 第１の絶縁接続層
３０４ 第１のマスク層
３０５ 第１のスルーホール
３０６ 第１のチャネル構造
３０７ 第１のトンネリング層
３０８ 第１の蓄積層
３０９ 第１の障壁層
３１０ 第１の保護層
３１１ 第２のチャネル層
３１２ 第１の溝
３１３ 第３のチャネル構造
３１４ 第２の積層
３１５ 第２の絶縁接続層
３１６ 第２のマスク層
３１７ 第２のスルーホール
３１８ 第２のトンネリング層
３１９ 第２の蓄積層
３２０ 第２の障壁層
３２１ 第２の保護層
３２２ 第３のスルーホール
３２８ 第４のチャネル層
３３４ 第１の充填層
３３５ 第５のチャネル構造
４０１ 基板
４０２ 第１の積層
４０３ 第１の絶縁接続層
４０４ 第１のマスク層
４０５ 第１のスルーホール
４０６ 第１のチャネル構造
４０７ 第１のトンネリング層
４０８ 第１の蓄積層
４０９ 第１の障壁層
４１０ 第１の保護層
４１１ 第２のチャネル層
４１２ 第１の溝
４１３ 第３のチャネル構造
４１４ 第２の積層
４１５ 第２の絶縁接続層
４１６ 第２のマスク層
４１７ 第２のスルーホール
４１８ 第２のトンネリング層
４１９ 第２の蓄積層
４２０ 第２の障壁層
４２１ 第２の保護層
４２２ 第３のスルーホール
４２８ 第４のチャネル層
４２９ 第２の充填層
４３０ 第３のマスク層
４３１ 第４のスルーホール
４３２ 第３の充填層
４３３ 第５のスルーホール
４３４ 第１の充填層
４３５ 第５のチャネル構造
４４０ 導電層

Claims (19)

  1. ３次元（３Ｄ）メモリデバイス内にジョイント開口構造を形成する方法であって、
    第１の積層を形成し、第１の絶縁接続層を前記第１の積層上に形成するステップと、
    前記第１の積層および前記第１の絶縁接続層を貫通する第１のスルーホールを形成するステップと、
    前記第１のスルーホールによって露出されている基板の表面の上に重なる第１のチャネル構造を形成するステップと、
    第１の機能層を前記第１のスルーホールの側壁上に形成するステップと、
    第２のチャネル構造を形成し、第１の充填構造を前記第１の機能層の側壁および前記第１のチャネル構造の露出された表面上に形成するステップと、
    前記第１のスルーホールより上の前記第２のチャネル構造と接触する第３のチャネル構造を形成するステップであって、前記基板上の前記第３のチャネル構造の突出部が、前記基板上の前記第１のスルーホールの突出部を覆う、ステップと、
    第２の積層を形成し、第２の絶縁接続層を前記第１の絶縁接続層上に形成するステップと、
    前記第２の積層および前記第２の絶縁接続層を貫通する第２のスルーホールを形成するステップであって、前記基板上の前記第２のスルーホールの突出部が、前記基板上の前記第１のスルーホールの前記突出部と少なくとも部分的に重なり合う、ステップと、
    第２の機能層を前記第２のスルーホールの側壁上に形成するステップと、
    第４のチャネル構造を形成し、第２の充填構造を前記第２の機能層の側壁および前記第３のチャネル構造の露出された表面上に形成するステップと、
    前記第２のスルーホールより上の前記第４のチャネル構造と接触する第５のチャネル構造を形成するステップとを含み、
    前記第１の機能層を形成するステップは、
    第１のトンネリング層を前記第１のスルーホールの前記側壁および前記第１のチャネル構造の前記露出された表面上に形成するステップであって、前記第１のトンネリング層は、動作時に、電荷を生成するように構成される、ステップと、
    第１の蓄積層を前記第１のトンネリング層の表面上に形成して、前記第１のトンネリング層によって生成される前記電荷を蓄積するステップと、
    第１の障壁層を前記第１の蓄積層の表面上に形成して、前記第１の蓄積層内の電荷の流出を阻止するステップと、
    第１の保護層を前記第１の障壁層の表面上に形成して前記第１の障壁層がその後の除去プロセスで損傷しないように保護するステップと、
    前記第１のチャネル構造の前記表面上の前記第１の保護層、前記第１の障壁層、前記第１の蓄積層、および前記第１のトンネリング層の一部分を除去するステップであって、前記第１のスルーホールの前記側壁上の前記第１の保護層、前記第１の障壁層、前記第１の蓄積層、および前記第１のトンネリング層の残り部分は、前記第１の機能層を形成する、ステップとを含む、方法。
  2. 前記第１の積層は第１の数の酸化物／窒化物層の対を含み、
    前記第２の積層は第２の数の酸化物／窒化物層の対を含む請求項１に記載の方法。
  3. 前記第１の数および前記第２の数は３２以上である請求項２に記載の方法。
  4. 前記第２のチャネル構造および前記第１の充填構造を形成するステップは、
    前記第１の保護層の側壁および第１のチャネル層の露出された表面を覆う第２のチャネル層を形成するステップと、
    前記第２のチャネル層の表面を覆う第１の充填層を形成するステップと、
    前記第１の充填層の一部を除去して、前記第１の充填構造を形成するステップであって、前記第１の充填構造の頂面は前記第１の絶縁接続層の頂面より低い、ステップと、
    前記第２のチャネル層の一部を除去して、前記第２のチャネル構造を形成するステップであって、前記第２のチャネル構造の頂面は前記第１の絶縁接続層の頂面より低い、ステップとを含む請求項１に記載の方法。
  5. 前記第３のチャネル構造を形成するステップは、
    前記第１の絶縁接続層をエッチングして第１の溝を形成するステップであって、前記基板上の前記第１の溝の突出部が、前記基板上の前記第１のスルーホールの前記突出部を覆う、ステップと、
    第３のチャネル層を前記第１の溝内に形成するステップであって、前記第３のチャネル層は前記第２のチャネル構造と接触している、ステップと、
    前記第１の絶縁接続層および前記第３のチャネル層の頂面を平坦化して、前記第３のチャネル構造を形成するステップとを含む請求項１に記載の方法。
  6. 前記第３のチャネル構造を形成するステップは、
    前記第１の絶縁接続層および前記第１の積層の頂部窒化物層の少なくとも一部をエッチングして第１の溝を形成するステップであって、前記基板上の前記第１の溝の突出部が、前記基板上の前記第１のスルーホールの前記突出部を覆う、ステップと、
    前記第３のチャネル構造を前記第１の溝内に形成するステップであって、前記第３のチャネル構造は前記第２のチャネル構造と接触している、ステップと、
    前記第１の絶縁接続層および前記第３のチャネル構造の頂面を平坦化するステップとを含む請求項１に記載の方法。
  7. 前記第１のスルーホールを形成する前に前記第１の絶縁接続層の上に重なる第１のマスク層を形成するステップと、
    前記第１の充填構造を形成した後に前記第１のマスク層を除去するステップと、
    前記第２のスルーホールを形成する前に前記第２の絶縁接続層上に第２のマスク層を形成するステップと、
    前記第２の充填構造を形成した後に前記第２のマスク層を除去するステップとをさらに含む請求項１に記載の方法。
  8. 前記第４のチャネル構造および前記第２の充填構造を形成するステップは、
    第２の機能層の前記側壁および第３のチャネル層の露出された表面を覆う第４のチャネル層を形成するステップと、
    前記第４のチャネル層の表面を覆う第２の充填層を形成するステップと、
    前記第２の充填層の一部を除去して、前記第２の充填構造を形成するステップであって、前記第２の充填構造の頂面は前記第２の絶縁接続層の頂面より低い、ステップと、
    前記第４のチャネル層の一部を除去して、前記第４のチャネル構造を形成するステップであって、前記第４のチャネル構造の頂面は前記第２の絶縁接続層の頂面より低い、ステップとを含む請求項１に記載の方法。
  9. 前記第５のチャネル構造を形成するステップは、
    前記第２の絶縁接続層をエッチングして第２の溝を形成するステップであって、前記基板上の前記第２の溝の突出部が、前記基板上の前記第２のスルーホールの前記突出部を覆う、ステップと、
    第５のチャネル層を前記第２の溝内に形成するステップであって、前記第５のチャネル層は前記第４のチャネル構造と接触している、ステップと、
    前記第２の絶縁接続層および前記第５のチャネル層の頂面を平坦化して、前記第５のチャネル構造を形成するステップとを含む請求項１に記載の方法。
  10. ３次元（３Ｄ）メモリデバイスのジョイント開口構造であって、
    基板の上に重ねて配設される第１の積層と、
    前記第１の積層上に配設された第１の絶縁接続層と、
    前記第１の積層および前記第１の絶縁接続層を貫通する第１のスルーホールと、
    前記第１のスルーホールの底部に配設され、前記基板の上に重なる第１のチャネル構造と、
    前記第１のスルーホールの側壁上に配設された第１の機能層であって、前記第１のスルーホールの側壁および前記第１のチャネル構造の表面に形成された第１のトンネリング層、前記第１のトンネリング層の表面に形成された第１の蓄積層、前記第１の蓄積層の表面に形成された第１の障壁層、及び、前記第１の障壁層の表面に形成された第１の保護層を含む、第１の機能層と、
    前記第１の機能層の側壁に配設された前記第１のチャネル構造と接触している第２のチャネル構造と、
    前記第１のスルーホールの上に配設された前記第２のチャネル構造と接触する第３のチャネル構造であって、前記基板上の前記第３のチャネル構造の突出部が、前記基板上の前記第１のスルーホールの突出部を覆う、第３のチャネル構造と、
    前記第３のチャネル構造上に配設された第２の積層と、
    前記第２の積層上に配設された第２の絶縁接続層と、
    前記第２の積層および前記第２の絶縁接続層を貫通する第２のスルーホールであって、前記基板上の前記第２のスルーホールの突出部が、前記基板上の前記第１のスルーホールの前記突出部と少なくとも部分的に重なり合う、第２のスルーホールと、
    前記第２のスルーホールの前記側壁上に配設された第２の機能層と、
    前記第２の機能層の前記側壁に配設された前記第３のチャネル構造と接触している第４のチャネル構造と、
    前記第２のスルーホールの上に配設された前記第４のチャネル構造と接触する第５のチャネル構造とを備える３次元（３Ｄ）メモリデバイスのジョイント開口構造。
  11. 前記第２のチャネル構造の表面を覆う第１の充填構造と、
    前記第４のチャネル構造の表面を覆う第２の充填構造とをさらに備え、
    前記第１のスルーホールは、前記第２のスルーホールとは非相互接続である請求項１０に記載のジョイント開口構造。
  12. 前記第２のチャネル構造および前記第４のチャネル構造の前記表面を覆う第１の充填構造をさらに備え、
    前記第１のスルーホールは、前記第２のスルーホールと相互接続される請求項１１に記載のジョイント開口構造。
  13. 前記第１の積層は、第１の数の導体／誘電体層の対を含み、
    前記第２の積層は第２の数の導体／誘電体層の対を含む請求項１０に記載のジョイント開口構造。
  14. 前記第１の数および前記第２の数は、３２以上である請求項１３に記載のジョイント開口構造。
  15. 前記第１の積層は、第１の数の酸化物／窒化物層の対を含み、
    前記第２の積層は第２の数の酸化物／窒化物層の対を含む請求項１０に記載のジョイント開口構造。
  16. 前記第１の数および前記第２の数は、３２以上である請求項１５に記載のジョイント開口構造。
  17. 前記第３のチャネル構造の厚さは、３０ｎｍから７０ｎｍの範囲内である請求項１０に記載のジョイント開口構造。
  18. 前記第１のスルーホールの頂部開口と底部開口との間のサイズの差は、３０ｎｍ以下であり、
    前記第２のスルーホールの頂部開口と底部開口との間のサイズの差は、３０ｎｍ以下である請求項１０に記載のジョイント開口構造。
  19. ３次元（３Ｄ）メモリデバイスのジョイント開口構造であって、
    基板の上に重ねて配設される第１の積層と、
    前記第１の積層上に配設された第１の絶縁接続層と、
    前記第１の絶縁接続層上に配設された第２の積層と、
    前記第２の積層上に配設された第２の絶縁接続層と、
    前記３Ｄメモリデバイスの第１の領域内の複数のチャネルホールと、
    前記３Ｄメモリデバイスの第２の領域内の複数の階段構造ダミーホールと、
    前記３Ｄメモリデバイスの第３の領域内の複数のスルーアレイ接触障壁とを備え、
    前記複数のチャネルホールの各々は、
    前記第１の積層および前記第１の絶縁接続層を貫通する第１のスルーホールと、
    前記第１のスルーホールの底部に配設され、前記基板の上に重なる第１のチャネル構造と、
    前記第１のスルーホールの側壁上に配設された第１の機能層であって、前記第１のスルーホールの側壁および前記第１のチャネル構造の頂面に形成された第１のトンネリング層、前記第１のトンネリング層の表面に形成された第１の蓄積層、前記第１の蓄積層の表面に形成された第１の障壁層、及び、前記第１の障壁層の表面に形成された第１の保護層を含む、第１の機能層と、
    前記第１の機能層の側壁に配設された前記第１のチャネル構造と接触している第２のチャネル構造と、
    前記第１のスルーホールの上に配設された前記第２のチャネル構造と接触する第３のチャネル構造であって、前記基板上の前記第３のチャネル構造の突出部が、前記基板上の前記第１のスルーホールの突出部を覆う、第３のチャネル構造と、
    前記第２の積層および前記第２の絶縁接続層を貫通する第２のスルーホールであって、前記基板上の前記第２のスルーホールの突出部が、前記基板上の前記第１のスルーホールの前記突出部と少なくとも部分的に重なり合う、第２のスルーホールと、
    前記第２のスルーホールの側壁上に配設された第２の機能層と、
    前記第２の機能層の側壁に配設された前記第３のチャネル構造と接触している第４のチャネル構造と、
    前記第２のスルーホールの上に配設された前記第４のチャネル構造と接触する第５のチャネル構造とを備える３次元（３Ｄ）メモリデバイスのジョイント開口構造。
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* Cited by examiner, † Cited by third party
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KR102593706B1 (ko) * 2018-07-12 2023-10-25 삼성전자주식회사 부분적으로 확대된 채널 홀을 갖는 반도체 소자
WO2020061892A1 (en) 2018-09-27 2020-04-02 Yangtze Memory Technologies Co., Ltd. Semiconductor device and method of fabrication thereof
JP7190584B2 (ja) * 2018-10-09 2022-12-15 長江存儲科技有限責任公司 三次元メモリデバイス及びそれを形成するための方法
JP7170856B2 (ja) * 2018-10-09 2022-11-14 長江存儲科技有限責任公司 三次元メモリデバイスを形成するための方法、及び、半導体構造を形成するための方法
JP2020136535A (ja) 2019-02-21 2020-08-31 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2020145218A (ja) 2019-03-04 2020-09-10 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
WO2020206681A1 (en) * 2019-04-12 2020-10-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with deposited semiconductor plugs and methods for forming the same
US10811427B1 (en) * 2019-04-18 2020-10-20 Macronix International Co., Ltd. Semiconductor structure and manufacturing method thereof
TWI685091B (zh) * 2019-04-18 2020-02-11 旺宏電子股份有限公司 半導體結構及其製造方法
CN110914990A (zh) 2019-06-17 2020-03-24 长江存储科技有限责任公司 具有在栅极线缝隙中的支撑结构的三维存储器件和用于形成其的方法
KR102668616B1 (ko) 2019-06-17 2024-05-24 양쯔 메모리 테크놀로지스 씨오., 엘티디. 게이트 라인 슬릿이 없는 3차원 메모리 디바이스 및 그 형성 방법
CN110112134B (zh) * 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
AU2019464174B2 (en) * 2019-08-23 2022-06-23 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
WO2021051381A1 (en) 2019-09-20 2021-03-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having multi-deck structure and methods for forming the same
WO2021051383A1 (en) * 2019-09-20 2021-03-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having multi-deck structure and methods for forming the same
KR20210058563A (ko) * 2019-11-14 2021-05-24 삼성전자주식회사 메모리 장치 및 그 제조 방법
CN111180451B (zh) * 2019-12-31 2023-04-11 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111357110A (zh) * 2020-02-17 2020-06-30 长江存储科技有限责任公司 用于在三维存储器件中形成沟道结构的方法
US11081443B1 (en) 2020-03-24 2021-08-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
CN111244095B (zh) * 2020-03-25 2023-06-30 长江存储科技有限责任公司 三维存储器及其制备方法
KR20220000096A (ko) * 2020-06-25 2022-01-03 삼성전자주식회사 반도체 소자
CN112614852A (zh) * 2020-12-01 2021-04-06 长江存储科技有限责任公司 3d nand存储器及其制造方法及存储器沟道结构的制备方法
KR102603209B1 (ko) * 2021-03-26 2023-11-16 한양대학교 산학협력단 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법
CN113327927B (zh) * 2021-05-12 2023-08-08 长江存储科技有限责任公司 三维存储器的制作方法及三维存储器
CN113725223B (zh) * 2021-08-30 2023-10-27 长江存储科技有限责任公司 半导体工艺以及半导体结构

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE602005026559D1 (de) 2004-12-17 2011-04-07 Ge Healthcare Ltd Verfahren zur verwendung von ä11cü kohlenmonoxid bei der markierenden synthese von 11c-markierten estern durch photoinduzierte radikalische carbonylierung
JP5430890B2 (ja) 2008-07-25 2014-03-05 株式会社東芝 半導体記憶装置
JP2010080685A (ja) * 2008-09-26 2010-04-08 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP5300419B2 (ja) 2008-11-05 2013-09-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101503876B1 (ko) * 2009-03-06 2015-03-20 삼성전자주식회사 비휘발성 메모리 소자
US8013389B2 (en) * 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
KR101623547B1 (ko) * 2009-12-15 2016-05-23 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
KR101559958B1 (ko) * 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
CN102543877B (zh) * 2010-12-29 2014-03-12 中国科学院微电子研究所 制备三维半导体存储器件的方法
KR101857025B1 (ko) * 2011-10-31 2018-05-14 삼성전자주식회사 반도체 소자의 제조방법
KR20130057670A (ko) 2011-11-24 2013-06-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
KR20150064520A (ko) * 2013-12-03 2015-06-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102323571B1 (ko) * 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
CN105304612B (zh) 2014-07-04 2018-02-13 旺宏电子股份有限公司 三维叠层多芯片结构及其制造方法
US9337145B2 (en) 2014-09-10 2016-05-10 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
US9425299B1 (en) * 2015-06-08 2016-08-23 Sandisk Technologies Llc Three-dimensional memory device having a heterostructure quantum well channel
US9570463B1 (en) 2015-10-15 2017-02-14 Sandisk Technologies Llc Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
CN105374826B (zh) 2015-10-20 2019-01-15 中国科学院微电子研究所 三维半导体器件及其制造方法
CN105261617B (zh) 2015-10-28 2018-03-30 中国科学院微电子研究所 三维半导体器件及其制造方法
US10038006B2 (en) 2015-12-22 2018-07-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
CN109671667B (zh) * 2017-03-08 2021-04-13 长江存储科技有限责任公司 一种三维存储器及其通道孔结构的形成方法
CN111933576B (zh) 2017-03-08 2021-04-23 长江存储科技有限责任公司 三维存储器设备的接合开口结构及其形成方法
CN106653684B (zh) * 2017-03-08 2019-04-02 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法

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