JP2010080685A - 不揮発性記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】多数の積層膜を有する構造においても基板の反りが小さい不揮発性記憶装置及びその製造方法を提供する。
【解決手段】基板と、前記基板の上に交互に積層され、積層方向に貫通する貫通孔が形成されたそれぞれ複数の絶縁膜及び電極膜と、前記貫通孔の内部に形成された半導体ピラーと、少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、を備え、前記絶縁膜は、圧縮応力及び引張応力のいずれか一方を発現する膜を含み、前記電極膜は、前記圧縮応力及び引張応力のいずれか他方を発現する膜を含むことを特徴とする不揮発性記憶装置が提供される。
【選択図】図1

Description

本発明は、不揮発性記憶装置及びその製造方法に関する。
近年、フラッシュメモリの高密度化を図るために、セルを多層化する技術が開発されている。例えば、基板上に絶縁膜と電極膜とを交互に積層した後、一括で貫通孔を形成し、この貫通孔の側面上に電荷を保持する電荷蓄積層を形成し、貫通孔の内部に柱状電極を埋め込む。これにより、各柱状電極と電極膜との交差部分に、メモリセルが3次元的に配列される。そして、最上層の電極膜上に一方向に延びる複数本の選択ゲート線を設け、その上方に他方向に延びる複数本のビット線を設けて柱状電極の上端部に接続することにより、任意の柱状電極が選択可能となる。一方、各電極膜を相互に異なるワード配線に接続することにより、任意の電極膜が選択可能となる。この結果、任意のメモリセルを選択して、データの書き込み、読み出しを行うことができる。
一方、相変化メモリや抵抗変化メモリ等の、抵抗材料の可変抵抗状態を利用する不揮発性記憶装置は、高密度、高信頼性の不揮発性記憶装置として期待されている。この場合も、相変化メモリ部や抵抗変化メモリ部は基板の上に多数積層され、高い記憶密度を実現する。
このように、セルを多層化した電荷蓄積層型の不揮発性記憶装置や、相変化メモリや抵抗変化メモリにおいては、基板上に多数の膜が積層されるため、基板の片面のみに圧縮応力や引張応力を発現する膜が形成され、基板のひずみが増加し、基板が大きく反る。例えば多結晶シリコンとTEOS(Tetra ethyl Ortho Silicate)膜との積層膜を32層積層すると、基板の反りは、凸方向に200μm以上となる。このような大きな反りは、製造工程における精度を劣化させ、また製造装置の安定した稼働を妨げ、また、ウェーハの割れの原因にもなり大きな問題となる。
なお、特許文献1には、ウェーハの反りを低減する技術が公開されている。
特開2005−26404号公報
本発明は、多数の積層膜を有する構造においても基板の反りが小さい不揮発性記憶装置及びその製造方法を提供する。
本発明の一態様によれば、基板と、前記基板の上に交互に積層され、積層方向に貫通する貫通孔が形成されたそれぞれ複数の絶縁膜及び電極膜と、前記貫通孔の内部に形成された半導体ピラーと、少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、を備え、前記絶縁膜は、圧縮応力及び引張応力のいずれか一方を発現する膜を含み、前記電極膜は、前記圧縮応力及び引張応力のいずれか他方を発現する膜を含むことを特徴とする不揮発性記憶装置が提供される。
本発明の別の一態様によれば、圧縮応力及び引張応力のいずれか一方を発現する絶縁膜と、いずれか他方を発現する電極膜と、を基板の上に交互に形成し、前記絶縁膜と前記電極膜とを積層方向に貫通する貫通孔を形成し、前記貫通孔の内部に設けられた半導体ピラーと、少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、を形成することを特徴とする不揮発性記憶装置の製造方法が提供される。
本発明の別の一態様によれば、複数の要素メモリ層を積み重ねた不揮発性記憶装置であって、前記複数の要素メモリ層のそれぞれは、第1配線と、前記第1配線に対して非平行に設けられた第2配線と、前記第1配線と前記第2配線との間に設けられ、記録層と整流素子とを含む積層構造体と、を有し、前記整流素子は、圧縮応力及び引張応力のいずれか一方を発現する第1整流素子膜と、前記圧縮応力及び引張応力のいずれか他方を発現する第2整流素子膜と、を含むことを特徴とする不揮発性記憶装置が提供される。
本発明の別の一態様によれば、第1配線と、前記第1配線に対して非平行に設けられた第2配線と、前記第1配線と前記第2配線との間に設けられ、記録層と整流素子とを含む積層構造体と、を有する要素メモリ層を複数積み重ねた不揮発性記憶装置の製造方法であって、前記整流素子の一部となる、圧縮応力及び引張応力のいずれか一方を発現する第1整流素子膜を形成し、前記整流素子の別の一部となる、前記いずれか他方を発現する第2整流素子膜を形成することを特徴とする不揮発性記憶装置の製造方法が提供される。
本発明によれば、多数の積層膜を有する構造においても基板の反りが小さい不揮発性記憶装置及びその製造方法が提供される。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施の形態)
本発明の第1の実施形態に係る不揮発性記憶装置は、絶縁膜と電極膜とを交互に積層し、一括して貫通孔を形成し、この貫通孔の側面に電荷蓄積層が形成される不揮発性記憶装置の例である。
図1は、本発明の第1の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
図2は、本発明の第1の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
図3は、本発明の第1の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的断面図である。
すなわち、図1は、図2のA−A’線断面図である。また、図3は、図1のC部を拡大した模式的断面図である。
なお、図2においては、図を見易くするために、導電部分のみを示し、絶縁部分の図示は省略している。また、図1〜図3においては、積層数を実際よりも少なく描いている。
図1、図2に表したように、本発明の第1の実施形態に係る不揮発性記憶装置10においては、例えば単結晶シリコンからなる基板110が設けられている。基板110の上層部分における矩形の領域には、不純物が導入されて半導体領域が形成されており、セルソースCSとなっている。基板110の上におけるセルソースCSの直上域には、例えば酸化シリコン(SiO)からなる絶縁層D1が設けられており、その上には、多結晶シリコンからなる下側選択ゲートLSGが設けられている。
下側選択ゲートLSGの上方には、複数の絶縁膜120と電極膜130とが交互に積層された積層体140が形成されている。電極膜130はワード線WLとなっており、絶縁膜120は、ワード線WL同士を絶縁する層間絶縁膜となっている。
図1〜図3においては、電極膜130は、4層描かれているが、本具体例の場合は電極膜130の層数は、20層である。
そして、本実施形態に係る不揮発性記憶装置10においては、電極膜130は、例えば、第1電極膜131と第2電極膜132とを有している。具体的には、1層目〜12層目の電極膜130は、第2電極膜132であり、13層目〜20層目の電極膜130は、第1電極膜131である。そして、第2電極膜132には、圧縮性の応力を発現する多結晶シリコン(ポリシリコン、p−Si)が用いられ、第1電極膜131には、引張性の応力を発現する非晶質シリコン(アモルファスシリコン、a−Si)が用いられる。
一方、絶縁膜120は、電極膜130の総数に対応するだけ設けられる。そして、本実施形態に係る不揮発性記憶装置10においては、絶縁膜120には、例えば、圧縮性の応力を発現するTEOS(Tetra ethyl Ortho Silicate)を用いることができる。
以下、本明細書においては、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板110の上面に平行な方向であって相互に直交する2方向をX方向及びY方向とし、X方向及びY方向の双方に対して直交する方向、すなわち、絶縁膜120及び電極膜130の積層方向をZ方向とする。
なお、電極膜130は、上層に配置された電極膜130ほどX方向における長さが短くなっており、上方(+Z方向)から見て、各電極膜130は、それより下方に配置された電極膜130、下側選択ゲートLSG及びセルソースCSの内側に配置されている。電極膜130から見て±X方向及び±Y方向の領域には、絶縁層(図示せず)が設けられている。また、積層体140は、Y方向に沿って複数個設けられている。
そして、積層体140の上には絶縁層D2が設けられており、その上には、例えば多結晶シリコンからなる上側選択ゲートUSGが設けられており、その上には、絶縁層D3が設けられている。上側選択ゲートUSGは、例えば多結晶シリコンからなる1枚の導電膜がY方向に沿って分断されて形成されたものであり、X方向に延びる複数本の配線状の導電部材となっている。これに対して、ワード線WL及び下側選択ゲートLSGは、積層体140ごとに形成されており、それぞれがXY平面に平行な1枚の板状の導電部材となっている。また、セルソースCSも分断されておらず、複数の積層体140の直下域をつなぐように、XY平面を構成する1枚の板状の導電部材となっている。
積層体140を構成する各絶縁膜120及び各電極膜130には、積層方向(Z方向)に延びる複数本の半導体ピラー170が埋設されている。各半導体ピラー170は積層体140の全体を貫いており、その直径は例えば90nmである。また、例えば、半導体ピラー170は、X方向及びY方向に沿ってマトリクス状に配列されており、X方向及びY方向のそれぞれにおいて、半導体ピラー170の配列周期は一定である。
半導体ピラー170は、不純物がドープされた半導体、例えば、多結晶シリコンまたは非晶質シリコンによって形成されている。
また、図3に表したように、半導体ピラー170と、絶縁膜120及び電極膜130と、の間の円筒状の部分には、外側、すなわち、絶縁膜120及び電極膜130側から順に、第1絶縁層250、電荷蓄積層260、第2絶縁層270がこの順に積層されている。第1絶縁層250及び第2絶縁層270には、例えば酸化シリコン(SiO)を用いることができ、電荷蓄積層260には、例えば窒化シリコン(SiN)を用いることができる。
そして、半導体ピラー170が、ソース領域、チャネル領域、及び、ドレイン領域として機能し、ワード線WLがコントロールゲートとして機能し、電荷蓄積層260が記憶層として機能することにより、NAND型フラッシュメモリが構成されて、これがメモリセルとなる。これにより、1本の半導体ピラー170及びその周囲には、ワード線WLと同数のメモリセルがZ方向に一列に配列され、1本のメモリストリングが構成されている。また、不揮発性記憶装置10においては、複数本の半導体ピラー170がX方向及びY方向に沿ってマトリクス状に配列されているため、複数のメモリセルが、X方向、Y方向、Z方向に沿って、3次元格子状に配列されている。
なお、半導体ピラー170の直下には、図示しない下側柱状電極が設けられ、その下側柱状電極は、絶縁層D1及び下側選択ゲートLSGを貫通しており、その下端はセルソースCSに接続され、その上端は半導体ピラー170に接続されている。下側柱状電極と絶縁層D1及び下側選択ゲートLSGとの間には、図示しないゲート絶縁膜が設けられる。
一方、半導体ピラー170の直上には、図示しない上側柱状電極が設けられ、その上側柱状電極は、絶縁層D2、上側選択ゲートUSG、絶縁層D3を貫通しており、その下端は半導体ピラー170に接続されている。上側柱状電極と、絶縁層D2、上側選択ゲートUSG及び絶縁層D3との間には、図示しないゲート絶縁膜が設けられる。
下側柱状電極及び上側柱状電極には、不純物がドープされた半導体、例えば、多結晶シリコンまたは非晶質シリコンを用いることができる。
各下側柱状電極、各半導体ピラー170及び各上側柱状電極は一体的に連結されており、これにより、1本の柱状の半導体部材が構成されている。そして、上述の如く、上側柱状電極は、上側選択ゲートUSGを貫通し、半導体ピラー170は複数のワード線WLを貫通し、下側柱状電極は、下側選択ゲートLSGを貫通している。
また、絶縁層D3上であって上側選択ゲートUSGが配置されている領域の直上域には、Y方向に延びる複数本のビット配線BLが設けられている。ビット配線BLには、金属、例えば、タングステン(W)、アルミニウム(Al)及び銅(Cu)等を用いることができる。なお、本明細書において「金属」というときは、純金属の他に合金も含むものとする。
ビット配線BLは、半導体ピラー170の直上域に設けられており、各ビット配線BLは、Y方向に沿って配列された各列の上側柱状電極の上端部に接続されている。これにより、半導体ピラー170は、Y方向に延びる列ごとに、異なるビット配線BLに接続されている。ビット配線BLは、Y方向に配列された複数の積層体140の直上域を通過するように連続的に配設されており、各積層体140の半導体ピラー170に共通接続されている。
さらに、ビット配線BLが配置されている領域の−X方向側には、X方向に延びる複数本の上側選択ゲート配線USLが設けられている。上側選択ゲート配線USLには、金属、例えば、タングステン、アルミニウム及び銅等を用いることができる。上側選択ゲート配線USLの本数は、上側選択ゲートUSGの本数と同じであり、各上側選択ゲート配線USLが各ビア180を介して各上側選択ゲートUSGに接続されている。
また、ビット配線BLが配置されている領域の+X方向側には、1つの積層体140ごとに、X方向に延びる複数本のワード配線WLL、X方向に延びる1本の下側選択ゲート配線LSL、及びX方向に延びる1本のセルソース配線CSLが設けられている。ワード配線WLL、下側選択ゲート配線LSL、及びセルソース配線CSLには、金属、例えば、タングステン、アルミニウム及び銅を用いることができる。
1つの積層体140に対応するワード配線WLLの本数は、ワード線WLの枚数と同じであり、各ワード配線WLLがビア190を介して各ワード線WLに接続されている。また、下側選択ゲート配線LSLはビア200を介して下側選択ゲートLSGに接続されており、セルソース配線CSLはコンタクト210を介してセルソースCSに接続されている。ビア190、200及びコンタクト210は、それらが接続される電極膜130の直上域であって、それより上層の電極膜130から見て+X方向側に外れた領域に形成されている。
ビット配線BL、上側選択ゲート配線USL、ワード配線WLL、下側選択ゲート配線LSL及びセルソース配線CSLは、例えば、高さ方向(Z方向)の位置、厚さ、材料が同一であり、例えば、1枚の金属膜がパターニングされて形成されることができる。各配線間は、層間絶縁膜(図示せず)によって絶縁されている。
なお、不揮発性記憶装置10においては、ビット配線BLを介して上側柱状電極の上端部に電位を印加するドライバ回路、セルソース配線CSL、コンタクト210及びセルソースCSを介して下側柱状電極の下端部に電位を印加するドライバ回路、上側選択ゲート配線USL及びビア180を介して上側選択ゲートUSGに電位を印加するドライバ回路、下側選択ゲート配線LSL及びビア200を介して下側選択ゲートLSGに電位を印加するドライバ回路、ワード配線WLL及びビア190を介して各ワード線WLに電位を印加するドライバ回路(いずれも図示せず)が設けられる。
本実施形態に係る不揮発性記憶装置10は、既に説明したように、電荷蓄積層260を記憶層とする不揮発性記憶装置であり、各メモリセルに対応する電極膜130が絶縁膜120を介して、基板110の上に、複数層積層されている。そして、本具体例においては、1層目〜12層目の電極膜130である第2電極膜132に、圧縮性の応力を発現する多結晶シリコンp−Siが用いられ、13層目〜20層目の電極膜130の第1電極膜131に、引張性の応力を発現するa−Siが用いられ、絶縁膜120には、圧縮性の応力を発現するTEOSが用いられているので、電極膜130と絶縁膜120を多数積層しても、電極膜130と絶縁膜120の互いの応力が相殺され、基板110が大きく反ることを回避できる。
図4は、本発明の第1の実施形態に係る不揮発性記憶装置の特性を例示するグラフ図である。
すなわち、同図は、半導体基板の上に、p−Si膜(第2電極膜132)とTEOS膜(絶縁膜120)とを交互に積層した後、a−Si膜(第1電極膜131)とTEOS膜(絶縁膜120)とを交互に積層したときの、基板の反りの変化の実験結果を例示しており、横軸は、電極膜の層数であり、縦軸は基板の反り量である。なお、この実験では、基板として直径が300mmで厚さが750μmの半導体ウェーハを用い、この上に、p−Si膜とTEOS膜と交互に12回積層して成膜した後、a−Si膜とTEOS膜を交互に、累計13回目〜累計32回目の積層成膜が行われている。
図4に表したように、p−Si膜とTEOS膜とを交互に積層する、1層目〜12層目においては、積層する層数が増えるに従って圧縮方向の反り(ここでは「負の反り」とする。)が大きくなっている。そして、13層目以降の成膜においては、電極膜130として第1電極膜131のa−Si膜を用いており、積層する層数が増えるに従って引張方向の反り(ここでは「正の反り」とする。)が大きくなっている。そして、累計で約20層目のとき、反りはほぼ零となり、それ以上の数の層を積層すると正の反りが大きくなっている。
このように、p−Si膜とTEOS膜とを交互に積層した場合には、圧縮の反り(負の反り)が発生し、積層の層数と供に負の方向に反りが拡大する。一方、a−Si膜とTEOS膜とを交互に積層した場合には、引張の反り(正の反り)が発生し、積層の層数と供に正の方向の反りが拡大する。
本実施形態に係る不揮発性記憶装置10においては、電極膜130の数は20であり、ちょうど反りが一番小さくなるように設定されている。すなわち、この時の反りは、約10μmである。
このように、本実施形態に係る不揮発性記憶装置10においては、反りを縮小した不揮発性記憶装置が提供できる。
(第1の比較例)
図5は、第1の比較例の不揮発性記憶装置の特性を例示するグラフ図である。
すなわち、第1の比較例の不揮発性記憶装置91においては、電極膜130としてp−Si膜を用い、絶縁膜120としてTEOS膜を用い、これらを交互に積層した構造を有する。これ以外は、第1の実施形態に係る不揮発性記憶装置10と同様である。
図5に表したように、第1の比較例の不揮発性記憶装置91の場合、全ての電極膜130としてp−Si膜が用いられているので、電極膜130と絶縁膜120との積層の層数が増えるに従って、ほぼ一次関数的に基板の反りは増大している。そして、電極膜130の数が20の時には、約70μmの反りとなっている。このように、第1の比較例の不揮発性記憶装置91では、基板の反りが大きい。
これに対して、図4に例示したように、本実施形態に係る不揮発性記憶装置10においては、反りは10μmと、第1の比較例の不揮発性記憶装置91の1/7となっている。このように、本実施形態に係る不揮発性記憶装置10においては、電極膜130として、引張性の応力を発現するa−Si膜と、圧縮性の応力を発現するp−Si膜とを組み合わせることで基板の反りを縮小した不揮発性記憶装置が得られる。
図6は、本発明の第1の実施形態に係る別の不揮発性記憶装置の特性を例示するグラフ図である。
すなわち、同図は、半導体基板の上に、a−Si膜(第1電極膜131)とTEOS膜(絶縁膜120)とを交互に積層した後、p−Si膜(第2電極膜132)とTEOS膜(絶縁膜120)とを交互に積層したときの、基板の反りの変化の実験結果を例示しており、横軸は、電極膜の層数であり、縦軸は基板の反り量である。なお、この実験においても、基板として直径が300mmで厚さが750μmの半導体ウェーハを用いている。そして、この上に、a−Si膜とTEOS膜と交互に12回積層して成膜した後、p−Si膜とTEOS膜を交互に、累計13回目〜累計32回目の積層成膜が行われている。
そして、本実施形態に係る別の不揮発性記憶装置11においては、電極膜130は、32層積層される構造である。
図6に表したように、a−Si膜とTEOS膜とを交互に積層する、1層目〜12層目においては、積層する層数が増えるに従って引張方向の反り(正の反り)が大きくなっている。そして、13層目以降の成膜においては、電極膜130として第2電極膜132のp−Si膜を用いており、積層する層数が増えるに従って圧縮方向の反り(負の反り)が大きくなり、反りの絶対値は例に近づいている。そして、累計で32層目のとき、反りは比較的小さくなり約30μmである。
このように、本実施形態に係る別の不揮発性記憶装置11においては、電極膜130の積層数32のときに反りが小さくなるように設定されている。
このように、本実施形態に係る別の不揮発性記憶装置11においては、反りを縮小した不揮発性記憶装置が提供できる。
(第2の比較例)
図7は、第2の比較例の不揮発性記憶装置の特性を例示するグラフ図である。
すなわち、第2の比較例の不揮発性記憶装置92においては、電極膜130としてa−Si膜を用い、絶縁膜120としてTEOS膜を用い、これらを交互に積層した構造を有する。これ以外は、第1の実施形態に係る別の不揮発性記憶装置11と同様である。
図7に表したように、第2の比較例の不揮発性記憶装置92の場合、全ての電極膜130としてa−Si膜が用いられているので、電極膜130と絶縁膜120との積層の層数が増えるに従って、ほぼ直線的に基板の反りは正の方向に増大している。そして、電極膜130の数が32の時には、約250μmの反りとなっている。このように、第2の比較例の不揮発性記憶装置92では、基板の反りが大きい。
これに対して、図6に例示したように、本実施形態に係る別の不揮発性記憶装置11においては、反りは30μmと、第2の比較例の不揮発性記憶装置92の1/8となっている。このように、本実施形態に係る別の不揮発性記憶装置11においては、電極膜130として、圧縮性の応力を発現するp−Si膜と、引張性の応力を発現するa−Si膜とを組み合わせることで基板の反りを縮小した不揮発性記憶装置が得られる。
図8は、本発明の第1の実施形態に係る別の不揮発性記憶装置の特性を例示するグラフ図である。
すなわち、同図は、半導体基板の上に、a−Si膜(第1電極膜131)とTEOS膜(絶縁膜120)とを交互に積層した後、p−Si膜(第2電極膜132)とTEOS膜(絶縁膜120)とを交互に積層し、さらにその後、a−Si膜(第1電極膜131)とTEOS膜(絶縁膜120)とを交互に積層したときの、基板の反りの変化の実験結果を例示している。そして、横軸は、電極膜の層数であり、縦軸は基板の反り量を表している。
なお、この実験では、基板として直径が300mmで厚さが750μmの半導体ウェーハを用い、この上に、1層目〜12層目ではa−Si膜とTEOS膜とが交互に成膜され、その後、累計13層目〜56層目ではp−Si膜とTEOS膜とが交互に積層して成膜され、その後、累計57層目〜64層目ではa−Si膜とTEOS膜とが積層して成膜されている。
そして、本実施形態に係る別の不揮発性記憶装置12においては、電極膜130は、64層積層される構造である。
図8に表したように、a−Si膜とTEOS膜とを交互に積層する、1層目〜12層目においては、積層する層数が増えるに従って引張方向の反り(正の反り)が大きくなっている。そして、累計13層目〜累計56層目においては、電極膜130として第1電極膜131のp−Si膜を用いており、積層する層数が増えるに従って圧縮方向の反り(負の反り)が大きくなっている。そして、57層目〜64層目においては再びa−Si膜とTEOS膜とを交互に積層しており、再び、積層する層数が増えるに従って引張方向の反り(正の反り)が大きくなっている。そして、層数が64の時に、反りは比較的小さく、約−10μmである。
このように、本実施形態に係る別の不揮発性記憶装置12においては、電極膜130の積層数が64と大きくても反りを縮小した不揮発性記憶装置が実現できる。
そして、不揮発性記憶装置12のように、a−Si膜とTOES膜とを交互に積層する構造と、p−Si膜とを交互に積層する構造とを、複数回繰り返すことができる。これにより、電極膜130の所望の層数において、反りを縮小した不揮発性記憶装置が得られる。
図8に例示した本具体例の不揮発性記憶装置12においては、例えば反りの許容最大値(絶対値)が100μm以下である場合が想定されている。このため、反りの絶対値が100μmを超えないように、1層目〜12層目にa−Si膜とTEOS膜との積層膜を用い、13層目〜56層目をp−Si膜とTEOS膜との積層膜を用い、57層目〜64層目に再びa−Si膜とTEOS膜との積層膜を用い、すなわち、a−Si膜とp−Si膜との切り替えを2回とした。これにより、工程途中の最大の反り(絶対値)を、100μm以下としている。
ただし、本発明はこれに限らず、例えば、反りの許容最大値(絶対値)が150μm以下の場合は、例えば1層目〜16層目にa−Si膜とTEOS膜との積層膜を用い、17層目〜64層目をp−Si膜とTEOS膜との積層膜を用いても良い。この場合も、64層目で反りを比較的小さく抑えながら、工程途中の最大の反り(絶対値)を、150μm以下とすることができる。
逆に、反りの許容最大値(絶対値)が100μmよりも小さい場合は、a−Si膜及びTEOS膜の積層膜と、p−Si膜及びTEOS膜の積層膜と、の切り替えの回数をより多くすることで、工程途中の最大の反り(絶対値)を、小さくできる。このように、本実施形態に係る不揮発性記憶装置においては、a−Si膜及びTEOS膜の積層膜と、p−Si膜及びTEOS膜の積層膜と、の切り替えは、必要とされる反りの許容最大値(絶対値)によって適切に定められる。
さらに、電極膜130に用いられるa−Si膜とp−Si膜の1層あたりの反りの量は、成膜条件や、それぞれの膜の厚さによっても変動するので、a−Si膜とp−Si膜の成膜条件や膜厚などによる1層あたりの反りの量に基づいて、a−Si膜及びTEOS膜の積層膜と、p−Si膜及びTEOS膜の積層膜と、の切り替えを適切に行うことができる。
また、電極膜130と積層される絶縁膜120に用いられるTEOS膜の1層あたりの反りの量は、その成膜条件や、膜の厚さによっても変動するので、TEOS膜の成膜条件や膜厚などによる1層あたりの反りの量に基づいて、a−Si膜及びTEOS膜の積層膜と、p−Si膜及びTEOS膜の積層膜と、の切り替えを適切に行うことができる。
なお、本実施形態に係る不揮発性記憶装置においては、メモリセルに対応して、電極膜130と絶縁膜120とが多数積層される構造を有するが、これ以外にも、例えば図1、図2に例示したように、各種の膜が基板110の上に設けられる。この時、メモリセルに対応する電極膜130と絶縁膜120との積層膜と、それ以外の膜とを含めて、反りが所望の許容値にないに収まるように、電極膜130と絶縁膜120の種類と、電極膜130と絶縁膜120の数を定めることができる。これにより、メモリセルに対応する電極膜130と絶縁膜120との積層膜だけでなく、それ以外の膜とを含めた総合的に反りが小さい不揮発性記憶装置を提供することができる。
なお、本実施形態に係る不揮発性記憶装置において、上記のp−Si膜の代わりに、例えば、圧縮性の応力を発現するGeを用いることもできる。この場合も上記と同様の効果によって、多数の積層膜を有する構造においても基板の反りを低減できる。
本実施形態に係る不揮発性記憶装置においては、メモリセルに対応する電極膜130と、それぞれの電極膜130を相互に絶縁する絶縁膜120が多数積層される構造において、反りを低減することができれば良いので、絶縁膜120が発現する応力と異なる種類の応力を発現する膜を、電極膜130が含んでいれば良い。
そして、電極膜130と絶縁膜120との組み合わせが、積層される層数において、反りが低減されるように設定されれば良い。
例えば、絶縁膜120は、圧縮応力及び引張応力のいずれか一方を発現する膜を含むことができる。この時、電極膜130は、前記いずれかの他方を有する膜を含むことができる。
すなわち、絶縁膜120が、圧縮応力を発現する膜を含むとき、電極膜130は、引張応力を発現する膜を含むことができる。
また、絶縁膜120が、引張応力を発現する膜を含むとき、電極膜130は、圧縮応力を発現する膜を含むことができる。
上記で説明したTEOS膜は圧縮応力を発現する膜である。従って、電極膜130には引張応力を発現する膜としてのa−Si膜を含むことができる。
この時、例えば、a−Si膜の1層あたりの応力の絶対値と、TEOS膜の1層あたりの応力の絶対値の差が比較的小さい場合は、a−Si膜とTEOS膜とを繰り返して積層することで、両者の応力が補償され、相殺されて、反りは小さくできる。
引張応力や圧縮応力を発現する膜として例えば窒化シリコンが挙げられる。この時、プラズマ条件等の成膜条件によって、引張性または圧縮性のいずれかに変化させることができ、また、その応力の大きさも制御することができる。
また、例えば、a−Siとp−Siの応力差は、膜中の水素原子の量で支配され、例えば、成膜時の条件によって水素原子の量を制御することによって、両者の応力の差を制御することができる。
また、窒化シリコンや酸化シリコンなどを含め、各種の膜において、それに含まれる不純物の種類やその濃度、水分などによって応力の種類やその大きさが変化する。
このように、上記の具体例は一例であり、本発明においては、用いる材料だけでなく成膜時の条件や含まれる不純物などに基づいて発現される引張性及び圧縮性の膜の組み合わせを用いて、多数の積層膜を有する構造においても基板の反りを縮小させる。
図9は、本発明の第1の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
図10は、本発明の第1の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。
すなわち、図9は、図2のA−A’線断面に相当する断面図である。また、図10は、図9のC部を拡大した模式的断面図である。
図9に表したように、本実施形態に係る不揮発性記憶装置13においては、電極膜130が1種類、すなわち、第1電極膜131と第2電極膜132の2種ではなく、1種類の電極膜が用いられている。これ以外は、既に説明した不揮発性記憶装置10と同様なので説明を省略する。
図9、図10に例示した本実施形態に係る別の不揮発性記憶装置13では、絶縁膜120は圧縮性の応力を発現するTEOS膜であり、一方、電極膜130には引張性の応力を発現する導電膜が用いられている。そして、本具体例の場合は、絶縁膜120に用いるTEOS膜の1層あたりの圧縮応力の絶対値と、電極膜130に用いる導電膜の1層あたりの引張応力の絶対値とが略同一となっている。すなわち、積層される、電極膜130と絶縁膜120とが、方向が逆向きで、絶対値がほぼ等しい応力を発現するように設定されている。これにより、電極膜130と絶縁膜120とを多数積層した場合においても、反りは小さく抑えられる。
このように、本実施形態に係る不揮発性記憶装置13においても、電極膜130と絶縁膜12とが、方向が逆向きで、絶対値がほぼ等しい応力を発現するように設定されているので、電極膜130と絶縁膜120とを多数積層した場合においても、反りを縮小した不揮発性記憶装置が得られる。
この時、例えば、電極膜130(例えばa−Si膜)の1層あたりの応力の絶対値と、絶縁膜120(例えばTEOS膜)の1層あたりの応力の絶対値が異なる場合には、電極膜130と絶縁膜120とを単純に繰り返して積層した場合には、両者の絶対値の差分の応力が蓄積され、積層膜の層数に伴って反りが拡大してしまう。
この時、上記の不揮発性記憶装置10、11、12で説明したように、圧縮性の応力を発現するp−Si層とTEOS膜との積層構造を適宜挿入することで、a−Si膜とTEOS膜との応力の絶対値の差分の応力の蓄積が解消される。
すなわち、電極膜130は、圧縮応力及び引張応力のいずれか他方の応力を発現する第1電極膜131と、前記少なくとも一方の応力を発現する第2電極膜132と、を含むことができる。
すなわち、絶縁膜120が、圧縮応力を発現する膜を含むとき、電極膜130は、引張応力を発現する第1電極膜131と、圧縮応力を発現する第2電極膜132と、を含むことができる。
また、絶縁膜120が、引張応力を発現する膜を含むとき、電極膜130は、圧縮応力を発現する第1電極膜131と、引張応力を発現する第2電極膜132と、を含むことができる。
すなわち、上記で説明した絶縁膜120に用いられるTEOS膜は圧縮応力を発現する膜であり、この時は、電極膜130は、引張応力を発現する第1電極膜131(a−Si膜)と、圧縮応力を発現する第2電極膜132(p−Si膜)と、を含むことができる。 そして、既に説明した本実施形態に係る不揮発性記憶装置10、11、12のように、第1電極膜131(a−Si膜)と第2電極膜132(p−Si膜)のそれぞれの数を、積層される層数の時に反りが小さくなるように適切に選択する。これにより反りを縮小した不揮発性記憶装置が得られる。
なお、上記において、電極膜130として、第1電極膜131と、第1電極膜131と逆方向の応力を発現する第2電極膜132の2種を用いる例を説明したが、本発明はこれに限らず、第1電極膜131は、複数の応力の絶対値を有する複数の膜を含むことができる。さらに、第2電極膜132は、複数の応力の絶対値を有する複数の膜を含むことができる。
すなわち、例えば、図4に例示した具体例において、13層目〜32層目は、a−Si膜であり、第1電極膜131であるが、図4に表したように、13層目〜16層目における層数に対する基板の反りの傾きは、17層目〜32層目の傾きと異なっている。すなわち、13層目〜16層目のa−Si膜(第1電極膜131)と、17層目〜32層目のa−Si膜(第1電極膜131)と、では、応力の絶対値が異なっている。このように、第1電極膜131と、第2電極膜132と、は、複数の応力の絶対値を有する複数の膜を含むことができる。
換言すれば、本実施形態に係る不揮発性記憶装置において、電極膜130は、第1電極膜131と、第1電極膜131と逆方向の応力を発現する第2電極膜132と、に加えて、第1電極膜131と同じ方向または逆方向の応力を発現する第3導電膜を有しても良い。
なお、上記の本実施形態に係る不揮発性記憶装置において、電極膜130として、a−Si膜とp−Si膜とを混在させて用いた場合、両者の比抵抗の差異によって、不揮発性記憶装置が正常に動作しなくなる、または、正常に動作する設計及び製造条件の範囲が狭まることがある。これに対しては、例えば、a−Si膜とp−Si膜のそれぞれにおける不純物の種類や濃度などを適切に制御することによって、a−Si膜とp−Si膜との比抵抗の差異を実用的な許容範囲内に納めることができる。これにより、この問題が解決できる。
このように、第1電極膜131と第2電極膜132との比抵抗は、略同一とすることができる。これにより、本実施形態に係る不揮発性記憶装置において、正常に動作する設計及び製造条件の範囲を適正にすることができる。
(第2の実施の形態)
本発明の第2の実施形態に係る不揮発性記憶装置の製造方法は、基板と、前記基板上に交互に積層され、積層方向に貫通する貫通孔が形成されたそれぞれ複数の絶縁膜及び電極膜と、前記貫通孔の内部に形成された半導体ピラーと、少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、を備えた不揮発性記憶装置の製造方法である。そして、本実施形態に係る不揮発性記憶装置の製造方法は、上記の絶縁膜と電極膜の製造方法に特徴があるので、絶縁膜と電極膜の製造方法について説明する。
図11は、本発明の第2の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。
図11に表したように、本発明の第2の実施形態に係る不揮発性記憶装置の製造方法においては、まず、圧縮応力及び引張応力のいずれか一方を発現する絶縁膜を形成する(ステップS110)。例えば、既に説明したように、絶縁膜120となるTEOS膜を形成する。この時、圧縮応力を発現する膜が形成できる。
そして、前記いずれか他方の応力を発現する電極膜を形成する(ステップS120)。例えば、絶縁膜120として、圧縮応力を発現するTEOS膜を形成した場合は、電極膜130として引張応力を発現するa−Si膜を形成する。
そして、上記のステップS110とステップS120とを、層数が所定の数に達するまで繰り返す(ステップS130)。
これにより、絶縁膜120と電極膜130のそれぞれの応力を補償し、多数の積層膜を有する構造においても基板の反りが小さい不揮発性記憶装置の製造方法が提供できる。
図12は、本発明の第2の実施形態に係る別の不揮発性記憶装置の製造方法を例示するフローチャート図である。
図12に表したように、本発明の第2の実施形態に係る別の不揮発性記憶装置においては、まず、圧縮応力及び引張応力のいずれか一方を発現する絶縁膜を形成する(ステップS110)。例えば、既に説明したように、絶縁膜120となるTEOS膜を形成する。この時、圧縮応力を発現する膜が形成できる。
そして、前記いずれか他方の応力を発現する第1電極膜131を形成する(ステップS120)。例えば、絶縁膜120として、圧縮応力を発現するTEOS膜を形成した場合は、第1電極膜131として引張応力を発現するa−Si膜を形成する。
そして、上記のステップS110とステップS120とを、層数が所定の数に達するまで繰り返す(ステップS130)。
さらに、圧縮応力及び引張応力のいずれか一方を発現する絶縁膜を形成する(ステップS111)。すなわち、例えば、絶縁膜120として圧縮応力を発現するTEOS膜を形成する。
そして、前記いずれか一方の応力を発現する第2電極膜132を形成する(ステップS121)。例えば、第2電極膜132として圧縮応力を発現するp−Si膜を形成する。
そして、上記のステップS111とステップS121とを、層数が所定の数に達するまで繰り返す(ステップS131)。
これにより、絶縁膜120と第1電極膜131とに、応力の絶対値に差異がある場合に、第1電極膜131と逆方向の応力を発現する第2電極膜132を積層することで、この応力の絶対値の差異が縮小できる。
このように、本実施形態に係る不揮発性記憶装置の製造方法によれば、絶縁膜120と、電極膜130(第1電極膜131及び第2電極膜132)の応力を補償し、多数の積層膜を有する構造においても基板の反りが小さい不揮発性記憶装置の製造方法が提供できる。
なお、上記のステップS110〜ステップS130を含むステップS101と、上記のステップS111〜ステップS131を含むステップS102と、は、順序を入れ替えても良い。また、ステップS101とステップS102とをそれぞれ複数回実施しても良い。
図13は、本発明の第2の実施形態に係る別の不揮発性記憶装置の製造方法を例示するフローチャート図である。
図13に表したように、本発明の第2の実施形態に係る別の不揮発性記憶装置においては、まず、圧縮応力及び引張応力のいずれか一方を発現する絶縁膜を形成する(ステップS110)。例えば、既に説明したように、絶縁膜120となるTEOS膜を形成する。この時、圧縮応力を発現する膜が形成できる。
そして、前記いずれか他方を発現する第1電極膜131を形成する(ステップS120)。例えば、絶縁膜120として、圧縮応力を発現するTEOS膜を形成した場合は、第1電極膜131として引張応力を発現するa−Si膜を形成する。
そして、前記のいずれかの一方を発現する絶縁膜を形成する(ステップS112)。すなわち、絶縁膜120となるTEOS膜を形成する。
そして、前記いずれかの一方を発現する第2電極膜132を形成する(ステップS121)。例えば、第2電極膜132として圧縮応力を発現するp−Si膜を形成する。
そして、上記のステップS110〜ステップS121を、層数が所定の数に達するまで繰り返す(ステップS132)。
すなわち、図13に例示した不揮発性記憶装置の製造装置では、互いに逆方向の応力を発現する、第1電極膜131と第2電極膜132とが、絶縁膜120を介して、交互に積層される。
この場合も、絶縁膜120と、電極膜130(第1電極膜131及び第2電極膜132)の応力を補償することができ、多数の積層膜を有する構造においても基板の反りが小さい不揮発性記憶装置の製造方法が提供できる。
なお、図12に例示した不揮発性記憶装置の製造方法と、図13に例示した不揮発性記憶装置の製造方法とを組み合わせて実施することもできる。
(第3の実施の形態)
本発明の第3の実施形態に係る不揮発性記憶装置は、例えば抵抗変化膜からなる記録層と整流素子とが一対の電極に挟まれた構造を、積層してなる不揮発性記憶装置の例である。
図14は、本発明の第3の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
すなわち、同図(a)は模式的斜視図であり、同図(b)は同図(a)のA−A’線断面図であり、同図(c)は、同図(a)のB−B’線断面図である。
図15は、本発明の第3の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的斜視図である。
すなわち、図15は、不揮発性記憶装置の1つの要素メモリ層を例示している。
図14に表したように、本発明の第3の実施形態に係る不揮発性記憶装置30は、第1配線50と、第1配線50に対して非平行に設けられた第2配線80と、第1配線50と第2配線80との間に設けられ、記録層60と整流素子70とを含む積層構造体65と、を有する要素メモリ層66を複数積み重ねた構造を有する。
例えば、不揮発性記憶装置30の一番下の要素メモリ層66において、第1配線50は、ワード線WL11、WL12、WL13であり、第2配線80は、ビット線BL11、BL12、BL13である。また、下から2番目の要素メモリ層66においては、第1配線50は、ワード線WL21、WL22、WL23であり、第2配線80は、ビット線BL11、BL12、BL13である。さらに、下から3番目の要素メモリ層66においては、第1配線50は、ワード線WL21、WL22、WL23であり、第2配線80は、ビット線BL21、BL22、BL23である。さらに、一番上(下から4番目)の要素メモリ層66においては、第1配線50は、ワード線WL31、WL32、WL33であり、第2配線80は、ビット線BL21、BL22、BL23である。
不揮発性記憶装置30の場合は、要素メモリ層66が4層積み重ねられているが、本実施形態に係る不揮発性記憶装置において、要素メモリ層66の積層数は任意である。
なお、このような不揮発性記憶装置は半導体基板の上に設けることができ、その時、要素メモリ層66の各層は、半導体基板の主面と平行に配置することができる。すなわち、要素メモリ層は、半導体基板の主面に平行に複数積層される。
また、図14においては、煩雑さを避けるために、各要素メモリ層66における第1配線50(ワード線)及び第2配線80(ビット線)は、3本ずつ例示しているが、本実施形態に係る不揮発性記憶装置30において、第1配線50及び第2配線80の数は、任意であり、また、第1配線50の数と第2配線80の数とが異なっていても良い。
そして、隣接する要素メモリ層66において、第1配線50(ワード線)及び第2配線(ビット配線)は、兼用されている。
すなわち、図14(b)、(c)に表したように、ワード線WL21、WL22、WL23は上下の要素メモリ層で兼用され、また、ビット線BL11、BL12、BL13及びビット線BL21、BL22、BL23は、上下の要素メモリ層で兼用されている。ただし、本発明はこれに限らず、積層されたそれぞれの要素メモリ層66において、ワード線とビット線とをそれぞれ独立して設けても良い。なお、各要素メモリ層66においてワード線とビット線とをそれぞれ独立して設けた場合、ワード線の延在方向とビット線の延在方向とは、要素メモリ層66のそれぞれにおいて変えても良い。
また、ここでは、第1配線50をワード線とし、第2配線80をビット線としたが、第1配線50をビット線とし、第2配線80をワード線としても良い。すなわち、以下説明する実施形態に係る不揮発性記憶装置及びその製造方法において、ビット線とワード線とは相互に入れ替え可能である。以下では、第1配線50がワード線であり、第2配線80がビット線である場合として説明する。
そして、図14(b)、(c)に表したように、要素メモリ層66のそれぞれにおいて、記録層60と整流素子70とを含む積層構造体65が、第1配線50と第2配線80とが3次元的に交差する部分(クロスポイント)に設けられており、不揮発性記憶装置30は、いわゆるクロスポイント型の不揮発性記憶装置である。そして、各クロスポイントにおける記録層60が1つの記憶単位となり、この記録層60を含む積層構造体65が1つのセルとなる。
なお、後述するように、記録層60の例えば両側または片側に電極(第1導電層及び第2導電層)が設けられ、記録部となるが、図14では、これらの電極は省略され、記録層60のみを例示している。
なお、図14(b)、(c)に表した例では、第1配線50側に整流素子70が設けられ、第2配線側に記録層60(及び後述する記録部)が設けられているが、第1配線50側に記録層60を設け、第2配線80側に整流素子70を設けて良い。さらに、各要素メモリ層66ごとに、第1配線50及び第2配線80に対する整流素子70及び記録層60の積層順を変えても良く、このように、整流素子70及び記録層60の積層順は、任意である。
また、図15に表したように、記録層60は、第1バリアメタル61と、記録部63と、第2バリアメタル62と、を有することができる。なお、上記の第1、第2バリアメタル61、62は必要に応じて設けられる。また、例えば、記録部63が相変化型素子の場合は、第1、第2バリアメタル61、62の少なくともいずれかが、ヒータを兼用することもできる。
記録層60の記録部63は、両端に印加された電圧により、その抵抗状態が変わる抵抗変化材料を用いることができる。すなわち、記録部63は、例えば、NbO、CrドープSrTiO3−x、PrCaMnO、ZrO、NiO、TiドープNiO、ZnO、TiO、TiO、CuO、GdO、CuTe、HfO、ZnMn、及びZnFe、からなる群から選ばれた少なくとも1つを含むことができる。さらには、上記の材料を2つ以上混合した材料を含むことができる。さらには、これらの材料からなる層を複数積層した構造を用いることができる。
さらに、記録層60の記録部63は、印加された電圧で発生するジュール熱によりその抵抗状態が変わる例えばカルコゲナイド系の相変化材料を用いることができる。すなわち、記録部63は、例えば、カルコゲナイド系のGST(GeSbTe)、GSTにドーピングを施したNドープトGST、OドープトGST、GeSb、及び、InGeTeからなる群から選択された少なくとも1つを含むことができる。さらに、これらの材料からなる層を複数積層した構造を用いることができる。
一方、整流素子70は、第1半導体層71(第1整流素子膜)と、第2半導体層72(第2整流素子膜)と、を有する。第1半導体層71には、例えば、p型のp−Si膜を用いることができ、また、第2半導体層72には、例えば、n型のa−Si膜を用いることができる。
なお、第1半導体層71と、第2半導体層72と、の間に第3半導体層73を設けることができ、第3半導体層73は、例えば、真性(Intrinsic)半導体を用いることができる。すなわち、整流素子70として、pinダイオードが用いられている。
このような構成を有する、本実施形態に係る不揮発性記憶装置30においては、各要素メモリ層66が多数積層され、すなわち、積層構造体65の一部である整流素子70が多数積層される。
この時、本実施形態に係る不揮発性記憶装置30においては、整流素子70のpinダイオードとなる、第1半導体層71に圧縮性のp−Si膜を用い、第2半導体層72に引張性のa−Si膜を用いることで、各要素メモリ層66が多数積層された構造においても基板の反りが小さい不揮発性記憶装置が提供できる。
すなわち、もし、整流素子70のpinダイオードとなる、第1半導体層71と第2半導体層72の両方に、p−Si膜だけを用いると、p−Si膜が有する圧縮性の応力が蓄積され、積層数の増大と伴に、基板の反りが圧縮方向に大きくなってしまう。また、第1半導体層71と第2半導体層72の両方に、a−Si膜だけを用いると、a−Si膜が有する引張性の応力が蓄積され、積層数の増大と伴に、基板の反りが引張方向に大きくなってしまう。
これに対して、本実施形態に係る不揮発性記憶装置30においては、第1半導体層71に圧縮性のp−Si膜を用い、第2半導体層72に引張性のa−Si膜を用いることで、p−Si膜とa−Si膜の互いの応力を相殺することができ、基板の反りを小さくできる。
なお、上記において、第1半導体層71に引張性のa−Si膜を用い、第2半導体層72に圧縮性のp−Si膜を用いても良い。
また、整流素子70が第3半導体層73を有する場合は、第3半導体層73には、圧縮性または引張性の膜を用いることができ、この時、第1半導体層71と第2半導体層72との差分の応力を相殺するような方向の応力を発現する膜を用いることができる。これにより、第1半導体層71と第2半導体層72とで、応力の絶対値に差があった場合に、この差をさらに縮小することができ、さらに反りを小さくできる。
また、上記の具体例では、一例として、第1半導体層71に、p型のp−Si膜を用い、第2半導体層72に、n型のa−Si膜を用いる例を説明したが、半導体層の導電型は任意であり、また、含有させる不純物の種類も任意である。すなわち、整流素子70において、第1半導体層71に圧縮応力を発現する膜が用いられ、第2半導体層72に引張応力を発現する膜が用いられ、または、第1半導体層71に引張応力を発現する膜が用いられ、第2半導体層72に圧縮応力を発現する膜が用いられれば良い。なお、積層される要素メモリ層66ごとに、第1半導体層71と第2半導体層72とに用いられる膜の圧縮または引張の応力が変わっても良い。
また、整流素子70は、PIN構造を有することが、動作の安定上、より望ましい。この場合には、例えば、p型半導体層及び真性半導体層を圧縮性とし、n型半導体層を引張性とすることができる。または、上記の組み合わせの逆とすることができる。または、p型半導体層を圧縮性とし、真性半導体層及びn型半導体層を引張性とすることができる。または、上記の組み合わせの逆とすることができる。
本実施形態に係る不揮発性記憶装置30においては、整流素子70は、圧縮応力及び引張応力のいずれか一方を発現する第1整流素子膜(第1半導体層71)と、前記いずれか他方を発現する第2整流素子膜(第2半導体層72)と、を有する。
これにより、各要素メモリ層66が多数積層された構造においても基板の反りが小さい不揮発性記憶装置が提供できる。
(第4の実施の形態)
本発明の第4の実施形態に係る不揮発性記憶装置の製造方法は、第1配線50と、第1配線50に対して非平行に設けられた第2配線80と、第1配線50と第2配線80との間に設けられ、記録層60と整流素子70とを含む積層構造体65と、を有する要素メモリ層66を複数積み重ねた不揮発性記憶装置の製造方法である。そして、本実施形態に係る不揮発性記憶装置の製造方法は、上記の整流素子70の形成方法に特徴があるので、まず整流素子70の形成方法について説明する。
図16は、本発明の第4の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。
図16に表したように、本発明の第4の実施形態に係る不揮発性記憶装置の製造方法においては、まず、整流素子70の一部となる、圧縮応力及び引張応力のいずれか一方を発現する第1整流素子膜を形成する(ステップS230)。例えば、既に説明したように、第1整流素子膜(第1半導体層71)として、例えば、圧縮応力を発現するp型のp−Si膜を成膜する。
そして、整流素子70の別の一部となる、前記いずれか他方を発現する第2整流素子膜を形成する(ステップS240)。例えば、第2整流素子膜(第2半導体層72)として、引張応力を発現するn型のa−Si膜を成膜する。
そして、これらステップS230及びステップS240が、要素メモリ層66の所定の層数に達するまで、第1整流素子膜と第2整流素子膜の加工工程を含めて繰り返される。これにより、第1整流素子膜と第2整流素子膜の応力が補償され、反りが軽減される。
このように、本実施形態に係る不揮発性記憶装置の製造方法によれは、要素メモリ層66が多数積層された構造においても基板の反りが小さい不揮発性記憶装置が提供できる。 なお、上記において、ステップS230とステップS240の順序は任意である。
さらに、第1整流素子膜と第2整流素子膜とは、記録層60と伴に加工されても良い。さらに、第1整流素子膜と第2整流素子膜とは、第1配線50と第2配線80のいずれかと伴に加工されても良い。以下、一例を説明する。
図17は、本発明の第4の実施形態に係る別の不揮発性記憶装置の製造方法を例示するフローチャート図である。
図17に表したように、本発明の第4の実施形態に係る別の不揮発性記憶装置の製造方法においては、まず、半導体基板上に、第1配線50となる第1導電膜を形成する(ステップS210)。
そして、記録層60となる記録層膜を形成する(ステップS220)。
そして、整流素子70の一部となる、圧縮応力及び引張応力のいずれか一方を発現する第1整流素子膜を形成する(ステップS230)。例えば、第1整流素子膜(第1半導体層71)として、例えば、圧縮応力を発現するp型のp−Si膜を成膜する。
そして、整流素子70の別の一部となる、前記いずれか他方を発現する第2整流素子膜を形成する(ステップS240)。例えば、第2整流素子膜(第2半導体層72)として、引張応力を発現するn型のa−Si膜を成膜する。
そして、第2配線80となる第2導電膜を形成する(ステップS250)。
そして、上記の第1導電膜及び上記の第2導電膜のいずれかと、上記の記録層膜と、上記の第1整流素子膜と、上記の第2整流素子膜と、を加工する(ステップS260)。
そして、上記のステップS210〜S260を繰り返す。
すなわち、本発明の第4の実施形態に係る別の不揮発性記憶装置の製造方法は、第1配線と、前記第1配線に対して非平行に設けられた第2配線と、前記第1配線と前記第2配線との間に設けられ、記録層と整流素子とを含む積層構造体と、を有する要素メモリ層を複数積み重ねた不揮発性記憶装置の製造方法であって、半導体基板上に前記第1配線となる第1導電膜を形成し、前記記録層となる記録層膜を形成し、前記整流素子の一部となる、圧縮応力及び引張応力のいずれか一方を有する第1整流素子膜を形成し、前記整流素子の別の一部となる、前記いずれか他方を発現する第2整流素子膜を形成し、前記第2配線となる第2導電膜を形成し、前記第1導電膜及び前記第2導電膜のいずれかと、前記記録層膜と、前記第1整流素子膜と、前記第2整流素子膜と、を加工することを特徴とする不揮発性記憶装置の製造方法である。
なお、上記において、ステップS250とステップS260の間に、別の要素メモリ層66を形成するための工程として、例えば、ステップS220とステップS230とステップS240と、を実施することが可能である。
これにより、第1整流素子膜と第2整流素子膜の応力が補償され、反りが軽減される。 このように、本実施形態に係る不揮発性記憶装置の製造方法によれは、要素メモリ層66が多数積層された構造においても基板の反りが小さい不揮発性記憶装置が提供できる。 なお、上記において、ステップS220と、ステップS230及びステップS240と、の順番は任意である。そして、その順番は、要素メモリ層66のそれぞれで変えても良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置及びその製造方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明の第1の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。 本発明の第1の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。 本発明の第1の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的断面図である。 本発明の第1の実施形態に係る不揮発性記憶装置の特性を例示するグラフ図である。 第1の比較例の不揮発性記憶装置の特性を例示するグラフ図である。 本発明の第1の実施形態に係る別の不揮発性記憶装置の特性を例示するグラフ図である。 第2比較例の不揮発性記憶装置の特性を例示するグラフ図である。 本発明の第1の実施形態に係る別の不揮発性記憶装置の特性を例示するグラフ図である。 本発明の第1の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。 本発明の第1の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。 本発明の第2の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。 本発明の第2の実施形態に係る別の不揮発性記憶装置の製造方法を例示するフローチャート図である。 本発明の第2の実施形態に係る別の不揮発性記憶装置の製造方法を例示するフローチャート図である。 本発明の第3の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。 本発明の第3の実施形態に係る不揮発性記憶装置の一部の構成を例示する模式的斜視図である。 本発明の第4の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。 本発明の第4の実施形態に係る別の不揮発性記憶装置の製造方法を例示するフローチャート図である。
符号の説明
10、11、12、13、30、91、92 不揮発性記憶装置
50 第1配線
60 記録層
61 第1バリアメタル
62 第2バリアメタル
63 記録部
65 積層構造体
66 要素メモリ
70 整流素子
71 第1半導体層(第1整流素子膜)
72 第2半導体層(第2整流素子膜)
73 第3半導体層
80 第2配線
110 基板
120 絶縁膜
130 電極膜
131 第1電極膜
132 第2電極膜
140 積層体
170 半導体ピラー
180、190、200 ビア
210 コンタクト
250 第1絶縁層
260 電荷蓄積層
270 第2絶縁層
BL ビット線(ビット配線)
CS セルソース
CSL セルソース配線
D1、D2、D3 絶縁層
GL、GU ゲート絶縁膜
LSG 下側選択ゲート
LSL 下側選択ゲート配線
USG 上側選択ゲート
USL 上側選択ゲート配線
WL ワード線
WLL ワード配線

Claims (5)

  1. 基板と、
    前記基板の上に交互に積層され、積層方向に貫通する貫通孔が形成されたそれぞれ複数の絶縁膜及び電極膜と、
    前記貫通孔の内部に形成された半導体ピラーと、
    少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、
    を備え、
    前記絶縁膜は、圧縮応力及び引張応力のいずれか一方を発現する膜を含み、
    前記電極膜は、前記圧縮応力及び引張応力のいずれか他方を発現する膜を含むことを特徴とする不揮発性記憶装置。
  2. 前記電極膜は、前記いずれか他方を発現する第1電極膜と、前記いずれか一方を発現する第2電極膜と、を含むことを特徴とする請求項1記載の不揮発性記憶装置。
  3. 圧縮応力及び引張応力のいずれか一方を発現する絶縁膜と、いずれか他方を発現する電極膜と、を基板の上に交互に形成し、
    前記絶縁膜と前記電極膜とを積層方向に貫通する貫通孔を形成し、
    前記貫通孔の内部に設けられた半導体ピラーと、少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、を形成することを特徴とする不揮発性記憶装置の製造方法。
  4. 複数の要素メモリ層を積み重ねた不揮発性記憶装置であって、
    前記複数の要素メモリ層のそれぞれは、
    第1配線と、
    前記第1配線に対して非平行に設けられた第2配線と、
    前記第1配線と前記第2配線との間に設けられ、記録層と整流素子とを含む積層構造体と、
    を有し、
    前記整流素子は、
    圧縮応力及び引張応力のいずれか一方を発現する第1整流素子膜と、
    前記圧縮応力及び引張応力のいずれか他方を発現する第2整流素子膜と、
    を含むことを特徴とする不揮発性記憶装置。
  5. 第1配線と、
    前記第1配線に対して非平行に設けられた第2配線と、
    前記第1配線と前記第2配線との間に設けられ、記録層と整流素子とを含む積層構造体と、
    を有する要素メモリ層を複数積み重ねた不揮発性記憶装置の製造方法であって、
    前記整流素子の一部となる、圧縮応力及び引張応力のいずれか一方を発現する第1整流素子膜を形成し、
    前記整流素子の別の一部となる、前記いずれか他方を発現する第2整流素子膜を形成することを特徴とする不揮発性記憶装置の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8735861B2 (en) 2012-08-31 2014-05-27 Kabushiki Kaisha Toshiba Semiconductor storage device and method of manufacturing same
US9093370B2 (en) 2011-10-28 2015-07-28 Samsung Electronics Co., Ltd. Memory devices with three-dimensional selection structures for memory cell arrays
US9455271B1 (en) 2015-08-13 2016-09-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing semiconductor memory device and method of layouting auxiliary pattern
JP2016201407A (ja) * 2015-04-08 2016-12-01 株式会社東芝 半導体装置及びその製造方法
US9673214B2 (en) 2015-10-07 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device
KR20170095801A (ko) * 2014-11-13 2017-08-23 샌디스크 테크놀로지스 엘엘씨 웨이퍼 휨이 감소된 삼차원 nand 디바이스 및 그 제조 방법
JP2017532767A (ja) * 2014-09-26 2017-11-02 インテル・コーポレーション 3d回路におけるソース・チャネルの相互作用の改善
JP2018041829A (ja) * 2016-09-07 2018-03-15 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
US10403636B2 (en) 2016-03-11 2019-09-03 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
JP2020513225A (ja) * 2017-03-08 2020-05-07 ヤンツー・メモリー・テクノロジーズ・カンパニー・リミテッド 3次元メモリデバイスのジョイント開口構造、およびそれを形成するための方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8013389B2 (en) 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
JP2011014817A (ja) * 2009-07-06 2011-01-20 Toshiba Corp 不揮発性半導体記憶装置
JP2011060991A (ja) * 2009-09-10 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8716780B2 (en) * 2009-11-06 2014-05-06 Rambus Inc. Three-dimensional memory array stacking structure
KR101673018B1 (ko) * 2010-04-20 2016-11-07 삼성전자 주식회사 반도체 소자, 반도체 메모리 장치 및 이들의 제조 방법
JP5508944B2 (ja) * 2010-06-08 2014-06-04 株式会社東芝 半導体記憶装置
US9741736B2 (en) 2011-05-20 2017-08-22 Kabushiki Kaisha Toshiba Semiconductor memory device
US8693241B2 (en) * 2011-07-13 2014-04-08 SK Hynix Inc. Semiconductor intergrated circuit device, method of manufacturing the same, and method of driving the same
JP2013020682A (ja) 2011-07-14 2013-01-31 Toshiba Corp 不揮発性半導体記憶装置
KR20140068627A (ko) * 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법
US9099637B2 (en) * 2013-03-28 2015-08-04 Intellectual Discovery Co., Ltd. Phase change memory and method of fabricating the phase change memory
US9012973B2 (en) * 2013-08-14 2015-04-21 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
KR102154784B1 (ko) * 2013-10-10 2020-09-11 삼성전자주식회사 반도체 장치 및 그 제조방법
CN104617098B (zh) * 2013-11-05 2018-04-13 旺宏电子股份有限公司 三维叠层半导体结构及其制造方法
KR102063529B1 (ko) * 2013-12-13 2020-01-08 매크로닉스 인터내셔널 컴퍼니 리미티드 반도체 구조 및 그 제조 방법
US9190467B2 (en) * 2014-01-08 2015-11-17 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same
CN104779251B (zh) * 2014-01-13 2017-12-26 旺宏电子股份有限公司 半导体结构及其制造方法
US9343358B1 (en) * 2015-02-23 2016-05-17 Sandisk Technologies Inc. Three-dimensional memory device with stress compensation layer within a word line stack
US9583506B2 (en) 2015-04-28 2017-02-28 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US9620521B2 (en) 2015-09-10 2017-04-11 Kabushiki Kaisha Toshiba Semiconductor memory device
US9876029B2 (en) * 2016-03-22 2018-01-23 Toshiba Memory Corporation Semiconductor memory device
KR102332346B1 (ko) 2017-04-10 2021-12-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
CN107611138B (zh) * 2017-08-31 2020-02-25 长江存储科技有限责任公司 低应力的三维存储器及其形成方法
WO2020179006A1 (ja) * 2019-03-06 2020-09-10 キオクシア株式会社 不揮発性半導体記憶装置及びその製造方法
CN110265402B (zh) * 2019-06-27 2020-09-18 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN112331655B (zh) * 2020-11-10 2021-09-10 长江存储科技有限责任公司 一种三维存储器及其制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0606821A1 (en) * 1993-01-11 1994-07-20 International Business Machines Corporation Modulated strain heterostructure light emitting devices
US6426285B1 (en) * 1999-11-03 2002-07-30 Taiwan Semiconductor Manufacturing Company Method to solve intermetallic dielectric cracks in integrated circuit devices
CN1759450B (zh) * 2003-03-18 2012-02-29 株式会社东芝 可编程阻抗存储器器件
JP2005026404A (ja) 2003-07-01 2005-01-27 Renesas Technology Corp 半導体装置の製造方法および製造装置
US20060202209A1 (en) 2005-03-09 2006-09-14 Kelman Maxim B Limiting net curvature in a wafer
US7651906B2 (en) * 2005-06-20 2010-01-26 Samsung Electronics Co., Ltd. Integrated circuit devices having a stress buffer spacer and methods of fabricating the same
US7531442B2 (en) * 2005-11-30 2009-05-12 Lsi Corporation Eliminate IMC cracking in post wirebonded dies: macro level stress reduction by modifying dielectric/metal film stack in be layers during Cu/Low-K processing
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP4291343B2 (ja) 2006-08-23 2009-07-08 エルピーダメモリ株式会社 半導体装置の製造方法
KR100880326B1 (ko) 2006-09-29 2009-01-28 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093370B2 (en) 2011-10-28 2015-07-28 Samsung Electronics Co., Ltd. Memory devices with three-dimensional selection structures for memory cell arrays
US8735861B2 (en) 2012-08-31 2014-05-27 Kabushiki Kaisha Toshiba Semiconductor storage device and method of manufacturing same
JP2017532767A (ja) * 2014-09-26 2017-11-02 インテル・コーポレーション 3d回路におけるソース・チャネルの相互作用の改善
KR101946178B1 (ko) 2014-11-13 2019-04-17 샌디스크 테크놀로지스 엘엘씨 웨이퍼 휨이 감소된 삼차원 nand 디바이스 및 그 제조 방법
KR20170095801A (ko) * 2014-11-13 2017-08-23 샌디스크 테크놀로지스 엘엘씨 웨이퍼 휨이 감소된 삼차원 nand 디바이스 및 그 제조 방법
JP2016201407A (ja) * 2015-04-08 2016-12-01 株式会社東芝 半導体装置及びその製造方法
US9455271B1 (en) 2015-08-13 2016-09-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing semiconductor memory device and method of layouting auxiliary pattern
US9673214B2 (en) 2015-10-07 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device
US10403636B2 (en) 2016-03-11 2019-09-03 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
CN109690738A (zh) * 2016-09-07 2019-04-26 信越半导体株式会社 外延硅晶片的制造方法及半导体器件的制造方法
KR102352511B1 (ko) * 2016-09-07 2022-01-18 신에쯔 한도타이 가부시키가이샤 실리콘에피택셜 웨이퍼의 제조방법 및 반도체 디바이스의 제조방법
KR20190045189A (ko) * 2016-09-07 2019-05-02 신에쯔 한도타이 가부시키가이샤 실리콘에피택셜 웨이퍼의 제조방법 및 반도체 디바이스의 제조방법
JP2018041829A (ja) * 2016-09-07 2018-03-15 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
WO2018047595A1 (ja) * 2016-09-07 2018-03-15 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
US10734220B2 (en) 2016-09-07 2020-08-04 Shin-Etsu Handotai Co., Ltd. Method for manufacturing silicon epitaxial wafer and method for manufacturing semiconductor device
JP2020513225A (ja) * 2017-03-08 2020-05-07 ヤンツー・メモリー・テクノロジーズ・カンパニー・リミテッド 3次元メモリデバイスのジョイント開口構造、およびそれを形成するための方法
US10886291B2 (en) 2017-03-08 2021-01-05 Yangtze Memory Technologies Co., Ltd. Joint opening structures of three-dimensional memory devices and methods for forming the same
CN111933576B (zh) * 2017-03-08 2021-04-23 长江存储科技有限责任公司 三维存储器设备的接合开口结构及其形成方法
KR20210086719A (ko) * 2017-03-08 2021-07-08 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3 차원 메모리 디바이스의 조인트 개구부 구조 및 그 제조 방법
CN111933576A (zh) * 2017-03-08 2020-11-13 长江存储科技有限责任公司 三维存储器设备的接合开口结构及其形成方法
KR102439554B1 (ko) 2017-03-08 2022-09-01 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3 차원 메모리 디바이스의 조인트 개구부 구조 및 그 제조 방법
US11482532B2 (en) 2017-03-08 2022-10-25 Yangtze Memory Technologies Co., Ltd. Joint opening structures of three-dimensional memory devices and methods for forming the same
US11956953B2 (en) 2017-03-08 2024-04-09 Yangtze Memory Technologies Co., Ltd. Joint opening structures of three-dimensional memory devices and methods for forming the same

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US8546786B2 (en) 2013-10-01
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