WO2020179006A1 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

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光太郎 野田
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キオクシア株式会社
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Definitions

  • Embodiments of the present invention relate to a nonvolatile semiconductor memory device and a method for manufacturing the same.
  • ReRAM resistance change memory
  • PCM phase change memory
  • the problem to be solved by the present embodiment is to provide a highly reliable non-volatile semiconductor storage device having excellent mechanical strength, resistance to pattern shorts, improved yield, and a method for manufacturing the same.
  • the non-volatile semiconductor memory device includes a plurality of first wiring layers, a plurality of second wiring layers, a plurality of first laminated structures, a second laminated structure, and an insulating layer.
  • the plurality of first wiring layers extend in the first direction and are arranged along a second direction intersecting the first direction.
  • the plurality of second wiring layers are provided above the plurality of first wiring layers in a third direction intersecting the first direction and the second direction, are arranged in the first direction, and extend in the second direction.
  • the plurality of first stacked structure bodies include memory cells arranged between the second wiring layer and the first wiring layer at intersections of the plurality of second wiring layers and the plurality of first wiring layers.
  • the second laminated structure is adjacent to the plurality of first wiring layers in the second direction, is arranged along the second direction, and is in contact with the second wiring layer.
  • the insulating layer is provided between the plurality of first stacked structures and between the plurality of second stacked structures.
  • the second laminated structure has a larger Young's modulus than the insulating layer.
  • FIG. 2 is a schematic bird's-eye view configuration diagram of the memory cell portion of FIG. 1.
  • 3 is a circuit configuration diagram of the nonvolatile semiconductor memory device according to the embodiment.
  • a schematic plane configuration example of the non-volatile semiconductor storage device according to the embodiment. (A) An enlarged schematic plan configuration example of a nonvolatile semiconductor memory device according to an embodiment, (b) An enlarged schematic plan configuration example of a boundary portion between a peripheral portion PE and a cell array portion AY.
  • FIG. 1 Schematic bird's-eye view configuration diagram of the non-volatile semiconductor storage device according to the embodiment.
  • FIG. 2 is a schematic bird's-eye view configuration diagram of the memory cell portion of FIG. 1.
  • 3 is a circuit configuration diagram of the nonvolatile semiconductor memory device according to the embodiment.
  • FIG. The schematic plane pattern block diagram of the non-volatile semiconductor storage device which concerns on embodiment.
  • FIG. 9A is a schematic plan configuration diagram of the nonvolatile semiconductor memory device according to the first embodiment
  • FIG. 9B is a schematic cross-sectional structure diagram taken along line II of FIG. 9A.
  • the non-volatile semiconductor memory device which concerns on 1st Embodiment, Comprising: (a) The typical cross-section figure seen from the Y direction along the II-II line of FIG. 9A before processing a 2nd wiring layer.
  • FIG. 6 is a schematic cross-sectional structure view seen from the Y direction along the IV-IV line of FIG. 11A after processing of the second wiring layer.
  • FIGS. 14A and 14B are a schematic plan view of the nonvolatile semiconductor memory device according to the third embodiment, and FIG. 14B is a schematic cross-sectional structure view taken along the line VI-VI of FIG.
  • FIGS. 15A and 15B are (a) a schematic plan configuration diagram and (b) a schematic cross-sectional structural diagram taken along the line VII-VII of FIG. 15A, showing the nonvolatile semiconductor memory device according to the fourth embodiment.
  • FIG. 15A is a schematic plan view showing the structure of the nonvolatile semiconductor memory device according to the fifth embodiment
  • FIG. 15B is a schematic cross-sectional structure view taken along the line VIII-VIII of FIG. 15A.
  • 15A and 15B are (a) a schematic plan configuration diagram and (b) a schematic cross-sectional structural diagram along the line IX-IX in FIG. 15A, which is the nonvolatile semiconductor memory device according to the sixth embodiment.
  • FIG. 3 is a schematic cross-sectional structure diagram taken along line XI-XI.
  • a method for manufacturing a non-volatile semiconductor storage device according to an eighth embodiment wherein (a) a schematic cross-sectional structural view taken along line XII-XII of FIG. 25 (b), and (b) FIG. 25 (b).
  • FIG. 27A is a schematic cross-sectional structure diagram taken along a line XV-XV in FIG.
  • 26A which is a method of manufacturing a nonvolatile semiconductor memory device according to an eighth embodiment. It is a manufacturing method of the non-volatile semiconductor storage device which concerns on 8th Embodiment, and is the schematic cross-sectional structure view along the XVI-XVI line of FIG. 26 (b). It is a manufacturing method of the non-volatile semiconductor storage device which concerns on 8th Embodiment, and is the schematic cross-sectional structure view along the XVII-XVII line of FIG. 26 (b). (A) A schematic cross-sectional structure diagram along the XX direction and (b) a schematic cross-sectional structure diagram along the YY direction of the non-volatile semiconductor storage device according to the ninth embodiment.
  • FIG. 34 (a) Schematic cross-sectional structure diagram along the XVIII-XVIII line of.
  • FIG. 35 is a schematic plan pattern configuration diagram of the STI portion in the peripheral portion of the nonvolatile semiconductor memory device according to the tenth embodiment, (b) a schematic cross-sectional structural diagram along the line XX-XX in FIG. (A) A schematic cross-sectional structure taken along line XIX-XIX in FIG.
  • FIG. 34( a ) is a schematic cross-sectional structure diagram for explaining a step of processing an electrode layer by reactive ion etching (RIE).
  • RIE reactive ion etching
  • FIG. 35(a) A schematic cross-sectional structure taken along line XXI-XXI in FIG. 35(a), which illustrates a step of processing an electrode layer by RIE
  • FIG. 35(b) an electrode layer formed by RIE Schematic cross-sectional structure diagram after processing
  • FIG. 1 A schematic bird's-eye view configuration of the nonvolatile semiconductor memory device 1 according to the embodiment is represented as shown in FIG. 1, and for example, four layers are laminated in an array of 3 rows ⁇ 3 columns.
  • FIG. 1 A schematic bird's-eye view configuration of the memory cell 10 portion of FIG. 1 is represented as shown in FIG.
  • the nonvolatile semiconductor memory device 1 includes a cross-point type memory structure, a plurality of first wiring layers 11 arranged on the same plane, and a plurality of first wiring layers.
  • a plurality of second wiring layers 12 arranged three-dimensionally on the same plane on 11 and a crossing portion of the plurality of second wiring layers 12 and the plurality of first wiring layers 11
  • a memory cell 10 arranged between the wiring layer 12 and the first wiring layer 11 is provided.
  • the non-volatile semiconductor storage device 1 according to the embodiment may be arranged, for example, on an insulating substrate provided with an insulating layer formed on the semiconductor substrate.
  • the first wiring layer 11 and the second wiring layer 12 are non-parallel and three-dimensionally intersect.
  • a plurality of memory cells 10 are arranged in a matrix in a two-dimensional direction (XY direction), and the matrix array is further laminated in a plurality of layers in the Z direction orthogonal to the XY plane.
  • the first wiring layer 11 is shared between the upper and lower memory cells 10, and similarly, the second wiring layer 12 is shared between the upper and lower memory cells 10.
  • an interlayer insulating film is arranged between the plurality of first wiring layers 11 and the plurality of second wiring layers 12, but the illustration is omitted.
  • the first wiring layer 11 may be referred to as a lower wiring layer or a bit wire
  • the second wiring layer 12 may be referred to as an upper wiring layer or a word wire.
  • the cross-point type memory structure can be laminated in a plurality of layers. The names of the bit line and the word line may be reversed.
  • the non-volatile semiconductor storage device includes a resistance change memory (ReRAM: Resistive Random Access Memory), a phase change memory (PCM: Phase-Change Memory), a ferroelectric memory (FeRAM: Ferroelectric Random Access Memory), and the like. Both are applicable.
  • a magnetic tunnel junction (MTJ: Magneto Tunnel Junction) variable resistance element is also applicable.
  • PCM will be mainly described.
  • the memory cell 10 of the nonvolatile semiconductor memory device has a selector 22 and a storage element connected in series between the first wiring layer 11 and the second wiring layer 12. Have.
  • the memory element has a resistance change film 24.
  • the selector 22 may be, for example, a switch element between two terminals.
  • the switch element When the voltage applied between the two terminals is less than or equal to the threshold value, the switch element is in a "high resistance” state, for example, electrically non-conductive. When the voltage applied between the two terminals is equal to or higher than the threshold value, the switch element changes to a "low resistance” state, for example, an electrically conductive state.
  • the switch element may have this function regardless of the polarity of the voltage.
  • This switch element contains at least one chalcogen element selected from the group consisting of tellurium (Te), selenium (Se) and sulfur (S). Alternatively, it may contain chalcogenide, which is a compound containing the chalcogen element.
  • the switch element also includes boron (B), aluminum (Al), gallium (Ga), indium (In), carbon (C), silicon (Si), germanium (Ge), tin (Sn), arsenic ( It may contain at least one or more elements selected from the group consisting of As), phosphorus (P) and antimony (Sb).
  • the selector 22 can be configured by, for example, a silicon diode having a PIN (p-intrinsic-n) structure. The selector 22 may not be used.
  • the resistance change film 24 can electrically switch between a state in which the resistance is relatively low (set state) and a state in which the resistance is high (reset state), and stores data in a non-volatile manner.
  • the selector 22 prevents a sneak current when electrically accessing (forming / writing / erasing / reading) the selected memory cell.
  • the resistance change film 24 contains, for example, a metal oxide.
  • a metal oxide for example, 1 selected from the group consisting of zirconium (Zr), titanium (Ti), aluminum (Al), hafnium (Hf), manganese (Mn), tantalum (Ta), and tungsten (W). Oxides of one kind of metal or an alloy of two or more kinds of metals can be used.
  • the resistance change film 24 is formed by a superlattice structure in which a plurality of chalcogenide compound layers are stacked.
  • the chalcogenide compound used for the resistance change film 24 is composed of two or more chalcogenide compounds, for example, antimony telluride such as Sb 2 Te 3 and germanium telluride such as Ge Te.
  • antimony telluride such as Sb 2 Te 3
  • germanium telluride such as Ge Te.
  • one kind of the chalcogenide compound contains antimony (Sb) or bismuth (Bi).
  • the selector 22 is formed of a transition metal chalcogenide compound.
  • the chalcogenide compound includes, for example, titanium (Ti), vanadium (V), copper (Cu), zinc (Zn), chromium (Cr), zirconium (Zr), platinum (Pt), palladium (Pd), and molybdenum (Mo). ), Nickel (Ni), manganese (Mn) and hafnium (Hf), and one or more transition metals selected from the group consisting of sulfur (S), selenium (Se) and tellurium (Te). It is a compound with one or more kinds of chalcogen elements. More preferably, the chalcogenide compound is a compound whose composition is represented by the chemical formula MX or MX 2 when M is a transition metal and X is a chalcogen element.
  • the concentration of the transition metal M in this chalcogenide compound is 50 atom %, and when the composition is MX 2 , the concentration of the transition metal M is 33 atom %.
  • the preferable concentration of the transition metal M in the chalcogenide compound is 20 atom% or more and 60 atom% or less.
  • the chalcogenide compound is, for example, TiTe 2 .
  • the resistance changing film 24 is sandwiched between the conductive film 25 and the conductive film 23.
  • the conductive film 25 and the conductive film 23 include a metal film or a metal nitride film.
  • a titanium nitride film can be used as the conductive film 25 and the conductive film 23 for example.
  • An electrode layer 26 is arranged between the conductive film 25 and the second wiring layer 12.
  • the electrode layer 26 for example, tungsten (W), titanium (Ti), tantalum (Ta), or a nitride thereof can be applied.
  • the resistance change film 24 may be formed of silicon (Si), and the electrode layer 26 may be formed of nickel (Ni) or platinum (Pt).
  • a conductive film 21 is arranged between the first wiring layer 11 and the selector 22.
  • the conductive film 21 includes a metal film or a metal nitride film.
  • the conductive film 21 may include, for example, a conductive material such as titanium nitride (TiN), tungsten (W), copper (Cu) or aluminum (Al).
  • TiN titanium nitride
  • W tungsten
  • Cu copper
  • Al aluminum
  • the conductive films 21, 23, 25 prevent diffusion of elements between upper and lower layers sandwiching the conductive films 21, 23, 25. Further, the conductive films 21, 23, 25 enhance the adhesiveness between the upper and lower layers sandwiching the conductive films 21, 23, 25.
  • the resistance change film 24 When a reset voltage is applied to the resistance change film 24 in the low resistance state (set state) in which the resistance is relatively low through the first wiring layer 11 and the second wiring layer 12, the resistance change film 24 becomes relatively resistant. It is possible to switch to a high resistance state (reset state).
  • the resistance change film 24 When a set voltage higher than the reset voltage is applied to the resistance change film 24 in the high resistance state (reset state), the resistance change film 24 can be switched to the low resistance state (set state).
  • the basic structure shown in FIG. 1 can be manufactured as follows, for example. After laminating a laminated film containing a memory cell 10 on the lower layer wiring layer 11, the laminated film and the lower layer wiring layer 11 are processed into a line shape in the Y direction, and an interlayer insulating film is formed in the trench between the laminated films formed by the processing. After the burying, the upper wiring layer 12 is formed on the laminated film and the interlayer insulating film. The upper wiring layer 12 is processed into a line shape in the X direction, and the laminated film under the upper wiring layer 12 processed into a line shape is also processed to intersect the upper wiring layer 12 and the lower wiring layer 11.
  • a memory cell 10 composed of a plurality of laminated films having a substantially columnar shape (hereinafter, simply referred to as “columnar shape”) can be formed in the portion.
  • the memory cell 10 is connected to the cross point between the first wiring layer 11 and the second wiring layer 12.
  • the memory cell 10 is represented as a series configuration of the resistance change film 24 and the selector 22.
  • the non-volatile semiconductor storage device 1 has, for example, a four-layer laminated structure. In this case, the circuit configuration shown in FIG. 3 is laminated with four layers.
  • a schematic plane pattern configuration example of the non-volatile semiconductor storage device 1 includes a plurality of first wiring layers (bit lines) 11 and a plurality of second wiring layers (word lines). 12 and a memory cell 10 arranged at an intersection of a plurality of bit lines 11 and a plurality of word lines 12. Further, it includes a bit line hookup portion BHU in which a plurality of bit wires 11 are stretched, and a word wire hookup portion WHU in which a plurality of word wires 12 are stretched.
  • bit line hookup unit BHU a bonding pad (bit line contact BC) for forming a contact is formed in the bit line 11, and in the word line hookup unit WHU, a contact is formed for the word line 12. Bonding pads (word line contacts WC) are formed.
  • the nonvolatile semiconductor memory device 1 has the same structure as the memory cell 10 as the reinforcing structure for supporting the second wiring layer (word line) 12 in the word line hookup unit WHU as shown in FIG. It is provided with a laminated structure having a laminated film structure of. Therefore, in the peripheral portion (word line hookup unit WHU) of the memory cell 10, it is possible to suppress the pattern collapse of the second wiring layer (word line) 12 and the occurrence of the pattern short circuit between the adjacent patterns.
  • the laminated structure may be referred to as a dummy cell (DC) because it has a laminated film structure similar to that of the memory cell 10.
  • the memory cell 10 is used.
  • a dummy cell (DC) structure having a similar laminated film structure is arranged. Therefore, even in the bit wire hookup portion BHU, it is possible to suppress the occurrence of pattern collapse of the first wiring layer (bit wire) 11 and pattern short circuit between adjacent patterns.
  • the dummy cell DC since the dummy cell DC has the same laminated film structure as the memory cell 10, it has a material stronger than the interlayer insulating film.
  • the non-volatile semiconductor storage device has a peripheral portion PE and a cell portion AY.
  • the peripheral portion PE is arranged so as to surround the cell portion AY.
  • a logic circuit for controlling the cell part AY can be arranged in the peripheral part PE.
  • the peripheral PE may be provided with an electrode pad PD for exchanging data with the outside.
  • a plurality of memory cell arrays 1A are arranged in a matrix in the cell part AY.
  • the memory cell array 1A has a plurality of first wiring layers 11 and a plurality of second wiring layers 12.
  • the first wiring layer 11 and the second wiring layer 12 extend from the respective memory cell array 1A. Further, as shown in FIG. 6A, the first wiring layer 11 is stretched and connected between the adjacent memory cell array 1A, and the second wiring layer 12 is similarly stretched and connected between the adjacent memory cell array 1A. Connected.
  • the region between the memory cell array 1A may be the laminated structure forming region 52. That is, in addition to the bit line hookup portion BHU and the word line hookup portion WHU, the region between the memory cell array 1A may also be the laminated structure forming region 52.
  • contacts can be connected to the first wiring layer 11 and the second wiring layer 12.
  • the first wiring layer 11 and the second wiring layer 12 appear to extend linearly between the adjacent memory cell arrays 1A, but when the contacts are connected, the first wiring layer 11 and the second wiring layer 2
  • the wiring layer 12 may be bent.
  • a dummy pattern DP may be arranged at a portion where the corner portions of the respective memory cell arrays 1A face each other to form a laminated structure forming region 52.
  • the memory cell 10 is not provided in the laminated structure forming region 52.
  • the width of the stacked structure forming region 52 (width W2 in the X direction and width W4 in the Y direction) is greater than width W1 (width in the X direction and width in the Y direction) between the memory cells 10 formed of columnar stacked films. Is also wide.
  • the memory cell 10 is basically not arranged in the peripheral area PE either.
  • the first wiring layer 11 and the second wiring layer 12 extend from the memory cell array 1A to the peripheral region PE.
  • the distance W3 from the memory cell array 1A to the end of the first wiring layer 11 is wider than the width W1 (width in the X direction and width in the Y direction) between the memory cells 10 formed of the columnar laminated film.
  • the laminated structure forming region 52 having a width W2 on which the second wiring layer (word line) 12 extends and the peripheral region PE having a width W3 serve as a word line hookup portion WHU.
  • the reinforcement structure for supporting the second wiring layer (word line) 12 in the word line hookup unit WHU has the same laminated film structure as the memory cell 10. Dummy cells DC are arranged. Therefore, in the peripheral portion (word line hookup unit WHU) of the memory cell 10, it is possible to suppress the pattern collapse of the second wiring layer (word line) 12 and the occurrence of the pattern short circuit between the adjacent patterns.
  • the bit line hookup unit BHU As a reinforcing structure for supporting the first wiring layer (bit line) 11, the same laminated structure as the memory cell 10 is formed. A dummy cell (DC) structure having a film structure is arranged. Therefore, even in the bit wire hookup portion BHU, it is possible to suppress the occurrence of pattern collapse of the first wiring layer (bit wire) 11 and pattern short circuit between adjacent patterns.
  • DC dummy cell
  • the interlayer insulating film 31 is arranged between the adjacent memory cells 10 and between the insulating substrate 9 and the second wiring layer 12.
  • the interlayer insulating film 31 can be formed of PSZ (polysilazane), for example.
  • PSZ is a SiO film formed of a coating film, and can be formed by steam oxidation of a SiON film to turn it into SiO 2.
  • the first wiring layer 11 and the second wiring layer 12 are formed of, for example, tungsten (W). Further, for processing W, for example, d-TEOS (tetraethoxysilane formed by dual plasma CVD-SiO 2 ) may be used.
  • W's Young's modulus is about 345 GPa
  • SiO's Young's modulus is about 80.1 GPa.
  • the Young's modulus ratio between the hard material portion and the soft material portion is about 3:1.
  • the strength Pcr of the columnar structure is proportional to Young's modulus and inversely proportional to the square of the height, if the Young's modulus of the column is three times, it can withstand collapse up to a height of ⁇ 3 times.
  • the Young's modulus will be twice as high as the above numerical example, and it will be able to withstand collapse up to twice the height. become.
  • a dummy cell having a laminated film structure similar to that of the memory cell 10 is provided as a reinforcing structure for supporting the second wiring layer 12.
  • FIG. 8(a) A conceptual diagram showing the cause of pattern collapse is shown in FIG. 8(a).
  • P represents a load
  • d represents a distance between columns
  • ⁇ represents an angle associated with buckling.
  • the two adjacent columnar structures include an interlayer insulating film 31 arranged on the insulating substrate 9 and a second wiring layer 12 arranged on the interlayer insulating film 31.
  • FIG. 8B A schematic diagram of buckling deformation is shown in FIG. 8B, and an explanatory diagram of the relationship between the displacement ⁇ h and the load P in buckling deformation is shown in FIG. 8C.
  • Buckling is a defect in which the compressive stress that is unique to the material when it is processed in line and space causes structural deformation in the depth direction of the line pattern to wavy, which may cause a short circuit between adjacent patterns. With sex.
  • E the Young's modulus of the material
  • I the second moment of area
  • h the height of the column.
  • FIG. 9A The schematic planar configuration of the nonvolatile semiconductor memory device 1 according to the first embodiment is shown in FIG. 9A, and the schematic cross-sectional structure taken along the line II of FIG. 9A is a diagram. It is represented as shown in 9 (b).
  • the nonvolatile semiconductor memory device 1 has a plurality of first wirings arranged on the insulating substrate 9 and extending in the Y direction.
  • a layer 11 is provided.
  • the first wiring layers 11 are arranged along the X direction.
  • a plurality of second wiring layers 12 extending in the X direction are provided above the plurality of first wiring layers 11.
  • the second wiring layers 12 are arranged along the Y direction.
  • a plurality of first stacked structure bodies disposed between the second wiring layer 12 and the first wiring layer 11 are provided at intersections of the plurality of second wiring layers 12 and the plurality of first wiring layers 11, and It includes one laminated structure and a second laminated structure arranged adjacent to each other in the X direction and in contact with the second wiring layer 12.
  • the insulating substrate 9 includes, for example, an insulating layer formed on a semiconductor substrate.
  • the first stacked structure includes a plurality of memory cells (MC) 10 having the resistance change film 24, and the second stacked structure includes a dummy cell DC.
  • the laminated film (21, 22, 23, 24, 25, 26) constitutes the memory cell 10
  • it is simply expressed as the laminated film 10 and has the same structure as the laminated film 10 (21D, 22D, 23D, 24D, 25D, and 26D) form the dummy cells DC, and therefore may be simply referred to as a laminated film DC.
  • the nonvolatile semiconductor memory device 1 according to the first embodiment shows an example in which the memory cell 10 and the dummy cell DC are arranged in one layer between the first wiring layer 11 and the second wiring layer 12. The same applies to the nonvolatile semiconductor memory device 1 according to the second to seventh embodiments below.
  • the non-volatile semiconductor storage device 1 includes a plurality of conductive layers 11D arranged adjacent to the first wiring layer 11 on the same surface as the plurality of first wiring layers 11.
  • the dummy cell DC is arranged between the second wiring layer 12 and the conductive layer 11D.
  • the plurality of conductive layers 11D are arranged in a circular island shape on the insulating substrate 9.
  • the laminated film (21, 22, 23, 24, 25, 26) forming the memory cell 10 has the same laminated structure as the laminated film (21D, 22D, 23D, 24D, 25D, 26D) forming the dummy cell DC. Equipped with.
  • the nonvolatile semiconductor memory device 1 includes the interlayer insulating film 31 (first insulating layer 31M) arranged between the plurality of second wiring layers 12 and the plurality of first wiring layers 11. , Second insulating layer 31D) is provided.
  • the dummy cell DC includes a laminated film having a Young's modulus larger than that of the second insulating layer 31D. Further, the dummy cell DC may include a laminated film having a shrinkage rate smaller than that of the second insulating layer 31D.
  • the interlayer insulating film on the memory cell MC side is shown as the first insulating layer 31M
  • the interlayer insulating film on the dummy cell DC side is shown as the second insulating layer 31D.
  • the boundary DOL of the first insulating layer 31M and the second insulating layer 31D is indicated by a broken line. The position of the boundary DOL depends on the design conditions and the manufacturing process.
  • the nonvolatile semiconductor memory device 1 is provided between the first insulating layer 31M provided between the plurality of first laminated structures and the plurality of second laminated structures.
  • a second insulating layer 31D which is one of the plurality of first stacked body structures closest to the second stacked structure body in the X direction and is closest to the first stacked structure body.
  • a first insulating layer 31M and a second insulating layer 31D may be provided between the second laminated structure of one of the plurality of second laminated structures with a boundary DOL interposed therebetween.
  • the second insulating layer 31D may have a film structure having a Young's modulus larger than that of the first insulating layer 31M.
  • the second insulating layer 31D is formed after the formation of the first insulating layer 31M, so that the first stacked structure and the second stacked structure are pillar-shaped.
  • the digging amount is the etching amount (etching processing depth) of the first insulating layer 31M and the second insulating layer 31D when the first laminated structure and the second laminated structure are processed into a pillar structure by simultaneous processing. Is.
  • the first insulating layer 31M arranged in the memory cell MC portion may have, for example, a porous film structure having a relatively low Young's modulus. That is, since the second insulating layer 31D is formed after the formation of the first insulating layer 31M depending on the manufacturing process, the digging amount of the second insulating layer 31D and the first insulating layer 31M is different. This difference in the amount of digging may cause a difference in Young's modulus. That is, the second insulating layer 31D may have a film structure having a Young's modulus larger than that of the first insulating layer 31M.
  • interlayer insulating films 31M and 31D may have substantially the same material, in the following description, the interlayer insulating films 31M and 31D are simply referred to as 31 without distinguishing between them.
  • the Young's modulus of the cell material of the memory cell 10 and the dummy cell DC is, for example, about 100 GPa, and the Young's modulus of the interlayer insulating film 31 is, for example, about 50 GPa.
  • the shrinkage rate varies depending on the shrinkage conditions, but the shrinkage rate of the cell material of the memory cell 10 and the dummy cell DC is about 0.1% to 10% of the shrinkage rate of the interlayer insulating film 31.
  • the material of the interlayer insulating film 31 not only SiO 2, but also SiO, SiOC, SiON, etc. can be applied.
  • PCM containing W, a metal compound and a composite thereof, C, or the like can be applied.
  • the memory cells 10 are arranged in the Y direction with the same width and the same interval.
  • the width of the outermost memory cell 10 may be thicker or thinner than the width of the other memory cells 10.
  • the distance between the outermost memory cell 10 and the memory cell 10 one inside from the outermost memory cell 10 may be larger or smaller than the distance between the other memory cells 10.
  • the memory cells 10 are arranged with the same width and the same interval in the X direction.
  • the width of the outermost memory cell 10 adjacent to the dummy cell DC may be wider or narrower than the width of the other memory cells 10.
  • the distance between the outermost memory cell 10 adjacent to the dummy cell DC and the memory cell 10 which is one inner side from the outermost memory cell 10 may be larger or smaller than the distance between the other memory cells 10. good.
  • a plurality of dummy cells DC may be arranged in the X direction and may be arranged in the X direction and the Y direction with the same width and the same interval.
  • the dummy cells DC may be arranged with the same width and the same interval as the memory cell 10, or may be arranged with the different width and the different interval from the memory cell 10.
  • FIG. 10A the schematic cross-sectional structure seen from the Y direction along the line II-II of FIG. 9A before processing the second wiring layer 12 is shown in FIG. 10A. It is represented as shown, and the schematic cross-sectional structure seen from the Y direction along the line II-II after the processing of the second wiring layer 12 is represented as shown in FIG. 10 (b).
  • FIG. 12B a schematic cross-sectional structure seen from the Y direction along the line IV-IV in FIG. 11A before processing the second wiring layer 12 is shown in FIG.
  • FIG. 12B A schematic cross-sectional structure viewed from the Y direction along line IV-IV in FIG. 11A after processing the second wiring layer 12 is represented as shown in FIG. 12B.
  • the member supporting the second wiring layer 12 is the interlayer insulating film 31, Weak to. Therefore, in the peripheral portion (HUP portion) of the memory cell 10, the pattern collapse of the second wiring layer 12 and the pattern short circuit between adjacent patterns are likely to occur.
  • the nonvolatile semiconductor memory device 1 in the nonvolatile semiconductor memory device 1 according to the first embodiment, as shown in FIG. 10, in the peripheral portion (HUP portion) of the memory cell 10, as a reinforcing structure for supporting the second wiring layer 12. , A dummy cell DC structure having a laminated film structure similar to that of the memory cell 10 is arranged. Thereby, the strength is relatively higher than that of the structure of the comparative example. Therefore, in the peripheral portion (HUP portion) of the memory cell 10, it is possible to suppress the pattern collapse of the second wiring layer 12 and the occurrence of a pattern short circuit between adjacent patterns.
  • FIG. 13A The schematic plan configuration of the nonvolatile semiconductor memory device 1 according to the second embodiment is shown in FIG. 13A, and the schematic cross-sectional structure along the line VV in FIG. , As shown in FIG. 13(b).
  • the plurality of conductive layers 11D are arranged on the insulating substrate 9 in an elliptic island shape in the Y direction.
  • the memory cell 10 and the dummy cell DC have the same laminated structure. Other configurations are similar to those of the first embodiment.
  • FIG. 14A The schematic planar configuration of the non-volatile semiconductor storage device 1 according to the third embodiment is shown as shown in FIG. 14A, and the schematic cross-sectional structure along the VI-VI line of FIG. 14A is , As shown in FIG.
  • the plurality of conductive layers 11D are arranged on the insulating substrate 9 in an elliptic island shape in the X direction.
  • the memory cell 10 and the dummy cell DC have the same laminated structure. Other configurations are similar to those of the first embodiment.
  • FIG. 15A A schematic plan configuration of the nonvolatile semiconductor memory device 1 according to the fourth embodiment is represented as shown in FIG. 15A, and a schematic sectional structure taken along the line VII-VII of FIG. , As shown in FIG.
  • the plurality of conductive layers 11D are arranged on the insulating substrate 9 in an elliptic island shape in the Y direction. Moreover, one conductive layer 11D is arranged across two adjacent second wiring layers 12 in a plan view.
  • the memory cell 10 and the dummy cell DC have the same laminated structure.
  • the laminated film below the second wiring layers 12 is formed by the processing step of the second wiring layer 12. Since 10 and the laminated film DC are also processed, the dummy cell DC is divided. Therefore, the columnar laminated film DC including the dummy cells DC is formed at the intersection of the second wiring layer 12 and the first conductive layer 11D, and even if the second wiring layer 12 runs on the lower conductive layers 11D. You may stay. Other configurations are similar to those of the first embodiment.
  • FIG. 16A The schematic planar configuration of the non-volatile semiconductor storage device 1 according to the fifth embodiment is shown as shown in FIG. 16A, and the schematic cross-sectional structure along the line VIII-VIII of FIG. 16A is , As shown in FIG.
  • the plurality of dummy cells DC are arranged on the interlayer insulating film 31B formed on the insulating substrate 9 in an elliptic island shape in the Y direction.
  • the memory cell 10 and the dummy cell DC have the same laminated structure. Other configurations are similar to those of the first embodiment.
  • FIG. 17A The schematic planar configuration of the non-volatile semiconductor storage device 1 according to the sixth embodiment is shown as shown in FIG. 17A, and the schematic cross-sectional structure along the IX-IX line of FIG. 17A is shown. , As shown in FIG. 17(b).
  • the plurality of dummy cells DC are arranged on the interlayer insulating film 31B formed on the insulating substrate 9 in an elliptic island shape in the Y direction. Moreover, one dummy cell DC is arranged across two adjacent second wiring layers 12 in plan view.
  • the memory cell 10 and the dummy cell DC have the same laminated structure.
  • the two adjacent second wiring layers 12 in the Y direction are separated, so that there is no electrical connection. That is, the second wiring layer 12 is processed into a line shape, and the laminated film 10 and the laminated film DC under the second wiring layer 12 processed into a line shape are also processed, so that the dummy cell DC is divided. It Therefore, the columnar laminated film DC may be formed at the intersection of the second wiring layer 12 and the interlayer insulating film 31B, and the second wiring layer 12 may run on the lower dummy cells DC. Other configurations are similar to those of the first embodiment.
  • the bird's-eye view structure of the nonvolatile semiconductor memory device 1 according to the seventh embodiment is represented as shown in FIG.
  • one step of the first manufacturing method is represented as shown in FIGS.
  • the plurality of conductive layers 11D have a rectangular shape, and the memory cell 10 and the dummy cell DC have the same laminated structure. Further, in FIG. 21, two dummy cells DC are shown, but a plurality of dummy cells DC can be arranged apart from each other in the X direction and the Y direction. Other configurations are similar to those of the first embodiment.
  • memory cell formation is performed. It has a step of processing the laminated film 10 of the region 51 into a fin shape extending in the Y direction, and processing the laminated film 10 of the laminated structure forming region 52 into an island shape.
  • FIG. 19A there is a step of forming an interlayer insulating film 31 and planarizing it.
  • the metal layer (12) is processed into a line extending in the second direction as shown in FIG. 20 to form a memory cell.
  • the present invention includes a step of forming a second wiring layer 12 that overlaps with the laminated film 10 of the region 51 and the laminated film DC of the laminated structure forming region 52.
  • the underlying laminated film 10 and the interlayer insulating film 31 between the second wiring layers 12 are processed to form the memory cell 10 having a columnar laminated film in the memory cell formation region 51.
  • the laminated film 10 and the first wiring layer 11 are simultaneously processed into a fin shape extending in the Y direction by, for example, an RIE (Reactive Ion Etching) method to form a laminated film.
  • the DC and the first conductive layer 11D are simultaneously processed into an island shape. As a result, the laminated film 10 and the laminated film DC are formed.
  • the plurality of first wiring layers 11 and the laminated films 10 on the first wiring layers 11 are arranged with a trench in the X direction orthogonal to the Y direction.
  • the plurality of first conductive layers 11D and the laminated film DC on the first conductive layer 11D are arranged with the trenches sandwiched in the Y direction and the X direction.
  • an interlayer insulating film 31 is formed and flattened by using a chemical mechanical polishing (CMP) technique or the like. As a result, the interlayer insulating film 31 is embedded in the trench between the laminated film 10 and the laminated film DC formed by processing.
  • CMP chemical mechanical polishing
  • the interlayer insulating film 31 is provided in the region between the first wiring layers 11 adjacent to each other in the X direction and the region between the laminated films 10 adjacent to each other in the X direction.
  • the interlayer insulating film 31 may be embedded via a liner film (not shown).
  • the liner film is conformally formed before forming the interlayer insulating film 31.
  • a silicon oxide film or a silicon nitride film is formed by ALD (Atomic Layer Deposition) method, low pressure CVD (Chemical Vapor Deposition), flowable CVD method, or the like.
  • the fluidity CVD method is a type of plasma CVD method, and forms a SiOxNxHx film having fluidity similar to that of liquid by mixing impurities at a temperature of about 400° C., for example. Then, for example, by a water Vapor gas processing bake or a temperature of about 350 ° C., in in O 3 atmosphere at about 200 ° C., by far NH 3 (gas) from within SiOxNxHx film, SiO (silicon oxide film ).
  • the first wiring layer 11, the first conductive layer 11D, and the electrode layers 26 and 26D are formed of tungsten, and the interlayer insulating film 31 can be formed of a silicon oxide film. Further, for example, a silicon nitride film is formed as the liner film. Therefore, the liner film protects tungsten from oxidation and the like. The liner film may be omitted depending on the material of the first wiring layer or the like and the material of the interlayer insulating film 31.
  • the interlayer insulating film 31 formed in the memory cell forming region 51 and the interlayer insulating film 31 formed in the laminated structure forming region 52 may be formed in multiple layers.
  • the interlayer insulating film 31 includes, for example, a silicon oxide film formed by a plasma CVD (Chemical Vapor Deposition) method, a low pressure CVD method, an ALD method, a coating method, etc. using a raw material gas containing TEOS (Tetraethyl orthosilicate, Tetraethoxysilane). It may be.
  • a plasma CVD Chemical Vapor Deposition
  • a low pressure CVD method a low pressure CVD method
  • ALD method a coating method, etc.
  • TEOS Tetraethyl orthosilicate, Tetraethoxysilane
  • the interlayer insulating film 31 may be a different type of film, for example, a multilayer film of a silicon oxide film and a silicon nitride film. Further, the interlayer insulating film 31 may be, for example, the same type of multilayer film of the same silicon oxide system. However, even if they are of the same type, they can be made into multilayer films having different film qualities.
  • the silicon oxide film may contain hydrogen (H) due to the raw material gas.
  • H hydrogen
  • the amount of Si—H bonds in the silicon oxide film can be controlled by the film forming method and the film forming conditions.
  • the denser the silicon oxide film the smaller the amount of Si—H bonds tend to be. Therefore, when a silicon oxide film is used as the interlayer insulating film 31, the amount of Si—H bonds in the interlayer insulating film is controlled to form a dense film, for example, fluorocarbon (C 4 F 8 , C).
  • the etching rate can be controlled for RIE using a gas containing 4 F 6 , CF 4, etc.
  • the interlayer insulating film 31 deposited on the stacked film 10 and the stacked film DC is removed by polishing by, for example, the CMP method, and the upper surface of the interlayer insulating film 31 on the memory cell formation region 51 and the stacked structure formation region 52 is removed. Flatten. Further, the liner film formed on the upper surface of the laminated film is removed, and the upper surfaces of the electrode layers 26 and 26D are exposed as shown in FIG.
  • the metal layer is processed into a line extending in the X direction.
  • the second wiring layer 12 is connected to the electrode layer 26 of the memory cell 10 and the electrode layer 26D of the dummy cell DC. Since the dummy cells DC are separated from each other, the second wiring layer 12 may be connected to the electrode layer 26D.
  • the plurality of second wiring layers 12 are arranged in the Y direction with a gap therebetween, and between the second wiring layers 12 adjacent in the Y direction, the upper surface of the laminated film 10 (the upper surface of the electrode layer 26) and the interlayer insulating film. The upper surface of 31 is exposed.
  • the second wiring layer 12 extends in the X direction from the memory cell forming region 51 provided with the laminated film 10, and further extends to the dummy cell DC in the laminated structure forming region 52 around the memory cell forming region 51.
  • the laminated film 10 and the interlayer insulating film 31 under the second wiring layers 12 processed in a line shape are also processed by the RIE method using a mask not shown. Then, the memory cell 10 is formed at the intersection of the second wiring layer 12 and the first wiring layer 11, and the dummy cell DC is formed at the intersection of the second wiring layer 12 and the first conductive layer 11D.
  • a gas containing fluorocarbon (C 4 F 8 , C 4 F 6 , CF 4, etc.) is used.
  • the RIE method used may be used.
  • the laminated film 10 and the interlayer insulating film 31 under the second wiring layer 12 are simultaneously etched and removed.
  • the second manufacturing method has a step of patterning the first wiring layer 11 on the insulating substrate 9 and then forming a first interlayer insulating film 31 and planarizing the same.
  • FIG. 23A there is a step of forming the laminated film 10 on the first wiring layer 11 and the interlayer insulating film 31.
  • FIG. 23B the laminated film 10 on the first wiring layer 11 in the memory cell formation region 51 is processed into a fin shape extending in the Y direction to form a laminated film in the laminated structure formation region 52. It has a step of processing DC into an island shape.
  • FIG. 19A there is a step of forming the second interlayer insulating film 31 and planarizing it.
  • the metal layer is processed into a line shape extending in the second direction as shown in FIG.
  • the laminated film 10 and the interlayer insulating film 31 under the second wiring layer 12 are processed to form the memory cell 10 having a columnar laminated film in the memory cell formation region 51.
  • the step of forming the pattern of the first wiring layer 11 may include the step of forming the pattern of the first conductive layer 11D at the same time.
  • the step of forming the laminated film 10 on the first wiring layer 11 may include a step of simultaneously forming the laminated film 10 on the first conductive layer 11D.
  • the step of processing the laminated film 10 on the first wiring layer 11 into a fin shape extending in the Y direction may simultaneously include the step of processing the laminated film DC on the first conductive layer 11D into an island shape. ..
  • the first conductive layer 11D may be arranged so as to straddle the second wiring layer 12 adjacent to each other in plan view. The details will be described below.
  • a laminated film to be the memory cell 10 and the dummy cell DC is formed. That is, the conductive film 21, the selector 22, the conductive film 23, the resistance changing film 24, the conductive film 25, and the electrode layer 26 are sequentially formed on the first wiring layer 11 and the first conductive layer 11D.
  • the laminated film 10 and the interlayer insulating film 31 are processed by, for example, the RIE method.
  • the laminated film 10 on the first wiring layer 11 is processed into a fin shape extending in the Y direction, and the laminated film DC on the first conductive layer 11D is processed into an island shape.
  • the laminated film 10 and the laminated film DC are formed.
  • the nonvolatile semiconductor memory device 1 according to the seventh embodiment is formed by the steps shown in FIGS.
  • the third manufacturing method has a step of patterning the first wiring layer 11 on the insulating substrate 9 and then forming a first interlayer insulating film 31 and planarizing the same.
  • FIG. 23A there is a step of forming the laminated film 10 on the first wiring layer 11 and the interlayer insulating film 31.
  • FIG. 23B the laminated film 10 on the first wiring layer 11 in the memory cell formation region 51 is processed into a fin shape extending in the Y direction to form a laminated film in the laminated structure formation region 52. It has a step of processing DC into an island shape.
  • FIG. 19A there is a step of forming the second interlayer insulating film 31 and planarizing it.
  • the laminated film 10 on the first wiring layer 11 is processed in the X direction intersecting with the Y direction to form the columnar laminated film 10 in the memory cell formation region 51, and the laminated structure.
  • the metal layer is processed into a line shape extending in the second direction as in the case of FIG.
  • the step of forming the pattern of the first wiring layer 11 may include the step of forming the pattern of the first conductive layer 11D at the same time.
  • the step of forming the laminated film 10 on the first wiring layer 11 may include a step of simultaneously forming the laminated film 10 on the first conductive layer 11D.
  • the step of processing the laminated film 10 on the first wiring layer 11 into a fin shape extending in the Y direction may simultaneously include the step of processing the laminated film DC on the first conductive layer 11D into an island shape. ..
  • the first conductive layer 11D may be arranged so as to straddle the second wiring layer 12 adjacent to each other in plan view. The details will be described below.
  • a laminated film to be the memory cell 10 and the dummy cell DC is formed. That is, the conductive film 21, the selector 22, the conductive film 23, the resistance changing film 24, the conductive film 25, and the electrode layer 26 are sequentially formed on the first wiring layer 11 and the first conductive layer 11D.
  • the laminated film 10 and the interlayer insulating film 31 are processed by, for example, the RIE method.
  • the laminated film 10 on the first wiring layer 11 is processed into a fin shape extending in the Y direction, and the laminated film DC on the first conductive layer 11D is processed into an island shape. As a result, the laminated film 10 and the laminated film DC are formed.
  • an interlayer insulating film 31 is formed and flattened by using a CMP technique or the like. As a result, the interlayer insulating film 31 is embedded in the trench between the laminated film 10 and the laminated film DC formed by processing.
  • the laminated film 10 on the first wiring layer 11 is processed in the X direction intersecting with the Y direction to form a columnar laminated film 10 including memory cells and a columnar laminated film including dummy cells.
  • the laminated film DC is formed.
  • the interlayer insulating film 31 is formed and flattened by using the CMP technique or the like. As a result, the interlayer insulating film 31 is embedded in the trench between the columnar laminated film 10 and the laminated film DC formed by processing.
  • the second wiring layer 12 is connected to the electrode layer 26 of the memory cell 10 and the electrode layer 26D of the dummy cell DC to form the nonvolatile semiconductor memory device 1 according to the seventh embodiment.
  • the aspect ratio when processing the first wiring layer 11 is set to AG1
  • the aspect ratio when processing the laminated film 10 is set to AS1.
  • the magnitude relationship of the aspect ratio is AG1.
  • AS1 and AT1 are substantially the same
  • AG1 and AG2 are substantially the same or slightly larger in AG2. Therefore, AG1 ⁇ AG2 ⁇ AS1 ⁇ AT1 is established.
  • the aspect ratio when forming the structure shown in FIG. 18B is AG1+AS1. Further, the aspect ratio when forming the structure shown in FIG. 21 is AG2+AS1.
  • the aspect ratio when forming the structure shown in FIG. 22 is AG1. Further, the aspect ratio when forming the structure shown in FIG. 23B is AS1. Further, the aspect ratio when forming the structure shown in FIG. 21 is AG2+AS1.
  • the aspect ratio when forming the structure shown in FIG. 22 is AG1. Further, the aspect ratio when forming the structure shown in FIG. 23B is AS1. Further, the aspect ratio when forming the structure shown in FIG. 24 is AT1. Further, the aspect ratio when forming the structure shown in FIG. 20 is AG2.
  • the mask patterning step is performed twice, but the aspect ratio during etching is AG1+AS1, AG2+AS1, and the etching step with a relatively large aspect ratio is performed twice.
  • the first manufacturing method since the first wiring layer 11 and the laminated film 10 are processed at the same time, and the second wiring layer 12 and the laminated film 10 are processed at the same time, there is no fine overlay process.
  • the mask patterning process is performed three times, but the aspect ratio during etching is AG1, AS1, AG2+AS1, and only one etching process with a relatively large aspect ratio is required.
  • the second manufacturing method since the laminated film 10 is processed after the processing of the first wiring layer 11, the precision of the fine overlay process is required in the processing of the laminated film 10.
  • the second wiring layer 12 and the laminated film 10 are processed at the same time, there is no fine overlay process in this process.
  • the mask patterning process is performed four times, but the aspect ratio during etching is AG1, AS1, AT1, and AG1, and there is no etching process with a relatively large aspect ratio.
  • the third manufacturing method since the laminated film 10 is processed after the processing of the first wiring layer 11, the precision of the fine overlay process is required in the processing of the laminated film 10. Further, since the second wiring layer 12 is processed after processing the laminated film 10, the precision of the fine overlay process is required in the processing of the second wiring layer 12.
  • the first wiring layer 11 and the laminated film 10 have a high aspect ratio during simultaneous etching, for example, when the first wiring layer 11 is formed of W, the width of the bottom of W spreads in a tapered shape.
  • the second manufacturing method and the third manufacturing method since the processing of the first wiring layer 11 is performed separately, this tendency can be eliminated.
  • the first to third manufacturing methods can be appropriately selected based on the number of mask patterning steps, the size of the aspect ratio, the precision of the fine overlay step, and the line and space pattern dimensions.
  • FIGS. 31 and 32 The schematic cross-sectional structure of the nonvolatile semiconductor memory device 1 according to the eighth embodiment is expressed as shown in FIGS. 31 and 32. Further, the manufacturing method thereof is shown as shown in FIGS. 25 to 32. In each figure, the illustration of the liner film is omitted.
  • the first memory cell 10 and the first dummy cell DC include the first wiring layer 11 and the second wiring layer 12.
  • An example is shown in which one layer is arranged between them, and the second memory cell 10 and the second dummy cell DC are arranged one layer between the second wiring layer 12 and the third wiring layer 11. That is, the nonvolatile semiconductor memory device 1 according to the eighth embodiment shows an example in which the memory cells 10 and the dummy cells DC are arranged in a two-layer stack.
  • the nonvolatile semiconductor memory device 1 has a plurality of first wiring layers 11 extending in the Y direction and a plurality of first wiring layers 11 above the first wiring layers 11.
  • the plurality of second wiring layers 12 extending in the X direction intersecting the Y direction, and the second wiring layer 12 and the second wiring layer 12 at the intersections of the plurality of second wiring layers 12 and the plurality of first wiring layers 11.
  • the first memory cell 10 is disposed between the first wiring cell 11 and the first wiring cell 11, and the first dummy cell DC that is disposed adjacent to the first memory cell 10 and supports the second wiring layer 12.
  • the first dummy cell DC having the electrode layer 26D on the outermost surface is substantially the same as the second wiring layer 12 in the extending direction of the second wiring layer 12 in plan view. Are placed in duplicate.
  • a first conductive layer 11D disposed adjacent to the first wiring layer 11 is provided on the same plane as the plurality of first wiring layers 11, and the first dummy cell DC includes the first conductive layer 11D and the second wiring. It is arranged between the second wiring layer 12 and the first conductive layer 11D at the intersection with the layer 12.
  • a plurality of third wiring layers 11 extending in the first direction, and at the intersections of the plurality of third wiring layers 11 and the plurality of second wiring layers 12 are provided.
  • the second dummy cell DC having the electrode layer 26D2 on the outermost surface is substantially the same as the third wiring layer 11 in the extending direction of the third wiring layer 11 in plan view. Are placed in duplicate.
  • a second conductive layer 12D disposed adjacent to the second wiring layer 12 is provided on the same plane as the plurality of second wiring layers 12, and the second dummy cell DC includes the second conductive layer 12D and the third wiring. It is arranged between the third wiring layer 11 and the second conductive layer 12D at the intersection with the layer 11.
  • the first conductive layer 11D and the second conductive layer 12D have a rectangular shape, a circular shape, or an oval shape in a plan view, and may be arranged in an island shape.
  • the first conductive layer 11D may be arranged so as to straddle the adjacent second wiring layer 12 in a plan view.
  • the second conductive layer 12D may be disposed so as to straddle the third wiring layer 11 adjacent to each other in plan view.
  • the first dummy cell DC has the same laminated structure as the first memory cell 10.
  • the second dummy cell DC has the same laminated structure as the second memory cell 10.
  • FIGS. 25(a) and 25(b) a schematic plane pattern configuration for explaining one step is shown in FIGS. 25(a) and 25(b), FIG. 26(a) and FIG. It is represented as shown in FIG.
  • FIG. 27(a) A schematic cross-sectional structure taken along line XX in FIG. 25(a) is represented as shown in FIG. 27(a), and a schematic cross-sectional structure taken along line XI-XI in FIG. , As shown in FIG. 27(b).
  • an interlayer insulating film 31 is formed and flattened. As a result, the interlayer insulating film 31 is embedded between the patterned first wiring layer 11 and the first conductive layer 11D.
  • the laminated film 10 to be the memory cell 10 and the dummy cell DC is formed.
  • the laminated film 10 and the interlayer insulating film 31 are processed.
  • the laminated film 10 on the first wiring layer 11 is processed into a fin shape extending in the Y direction, and the laminated film DC on the first conductive layer 11D is processed into an island shape.
  • a laminated film (21, 22, 23, 24, 25, 26) which becomes the memory cell 10 and a laminated film (21D, 22D, 23D, 24D, 25D, 26D) which becomes the dummy cell DC are formed.
  • the stacked films (21, 22, 23, which are to be the memory cells 10 and the dummy cells DC are formed on the first wiring layer 11. 24, 25, 26) and then the laminated film 10 and the first wiring layer 11 are simultaneously processed into a fin shape extending in the Y direction, and the laminated film DC and the first conductive layer 11D are simultaneously processed into an island shape. Is also good.
  • the interlayer insulating film 31 is formed and planarized. As a result, as shown in FIGS. 27 (a) and 27 (b), the interlayer insulating film 31 is embedded in the trench between the laminated film 10 and the laminated film DC formed by processing.
  • FIG. 28(b) The schematic cross-sectional structure taken along line XII-XII in FIG. 25(b) is represented as shown in FIG. 28(a), and the schematic cross-sectional structure taken along line XIII-XIII in FIG. , As shown in FIG. 28(b).
  • a metal layer to be the second wiring layer 12 is formed.
  • the metal layer to be the second wiring layer 12 is processed into a line shape extending in the X direction.
  • the second wiring layer 12 is electrically connected to the electrode layer 26 of the memory cell 10 and the electrode layer 26D of the dummy cell DC.
  • the underlying laminated film 10 and the interlayer insulating film 31 between the line-shaped second wiring layers 12 are also processed to form the second wiring layer 12 and the first wiring layer 11.
  • a columnar laminated film (21, 22, 23, 24, 25, 26) including a memory cell 10 and a columnar laminated film (21D, 22D, 23D, 24D, 25D, 26D) containing a dummy cell DC are provided at the intersections of the above.
  • the interlayer insulating film 31 is formed and flattened.
  • FIG. 29 A schematic cross-sectional structure taken along line XIV-XIV in FIG. 26A is shown in FIG. 29, and a schematic cross-sectional structure taken along line XV-XV in FIG. It is expressed as shown in.
  • the laminated film 10 to be the second memory cell 10 and the second dummy cell DC is formed.
  • the laminated film 10 is processed.
  • the laminated film 10 on the second wiring layer 12 is processed into a fin shape extending in the X direction, and the laminated film DC on the second conductive layer 12D is processed into an island shape.
  • a laminated film (21, 22, 23, 24, 25, 26) that becomes the second memory cell 10 and a laminated film (21D, 22D, 23D, 24D, 25D, 26D) that becomes the second dummy cell DC are formed.
  • an interlayer insulating film 31 is formed on the entire surface of the device and flattened. As a result, as shown in FIGS. 29 and 30, the interlayer insulating film 31 is embedded in the trench between the laminated film 10 and the laminated film DC formed by processing.
  • FIG. 31 The schematic cross-sectional structure along the XVI-XVI line of FIG. 26 (b) is represented as shown in FIG. 31, and the schematic cross-sectional structure along the XVII-XVII line of FIG. 26 (b) is shown in FIG. 32. It is expressed as shown in.
  • a metal layer to be the second wiring layer 12 is formed.
  • the metal layer to be the third wiring layer 11 is processed into a line shape extending in the Y direction.
  • the third wiring layer 11 is electrically connected to the electrode layer 26 of the second memory cell 10 and the electrode layer 26D of the second dummy cell DC.
  • the underlying laminated film 10 and the interlayer insulating film 31 between the line-shaped third wiring layers 11 are also processed to form the third wiring layer 11 and the second wiring layer 12.
  • Columnar laminated film (21, 22, 23, 24, 25, 26) including the second memory cell 10 and columnar laminated film (21D, 22D, 23D, 24D, 25D) containing the second dummy cell DC at the intersection of , 26D) are formed.
  • an interlayer insulating film 31 is formed on the entire surface of the device and flattened.
  • the above steps are repeated according to the number of stacked memory cell arrays.
  • FIG. 33A A schematic sectional structure along the XZ direction of the nonvolatile semiconductor memory device according to the ninth embodiment is shown in FIG. 33A, and a schematic sectional structure along the YZ direction is shown. It is represented as shown in FIG.
  • the nonvolatile semiconductor memory device according to the ninth embodiment shows an example in which the memory cells 10 and the dummy cells DC are stacked in a multilayer structure of four layers or more.
  • FIGS. 33A and 33B a plurality of first wiring layers 11, a plurality of second wiring layers 12, a plurality of memory cells 10, a plurality of dummy cells DC, and a plurality of first conductive layers 11D.
  • a plurality of second conductive layers 12D are arranged, the regions other than these are filled with the interlayer insulating film 31.
  • the plurality of memory cells 10 are arranged in a matrix at the cross points of the plurality of first wiring layers 11 and the plurality of second wiring layers 12 in the memory cell array 1A.
  • the dummy cells DC are arranged in the word line hookup unit WHU and the bit line hookup unit BHU in the peripheral portion of the memory cell array 1A.
  • the memory cell array 1A including the first wiring layer 11, the second wiring layer 12, the memory cells 10 and the dummy cells DC is multilayered according to the number of stacked layers.
  • the nonvolatile semiconductor memory device includes a plurality of first wiring layers 11 extending in the Y direction and a plurality of first wiring layers 11 above the first wiring layers 11.
  • a plurality of second wiring layers 12 extending in the X direction intersecting the Y direction, and the second wiring layers 12 and the first wiring layers 12 at the intersections of the second wiring layers 12 and the first wiring layers 11.
  • a first memory cell 10 having a first resistance change film arranged between the wiring layer and a plurality of first conductive layers 11D arranged in an island shape on the same plane as the plurality of first wiring layers 11; Adjacent to the first memory cell 10, a plurality of first dummy cells DC that are arranged between the first conductive layer 11D and the second wiring layer 12 and support the second wiring layer 12 are provided.
  • the nonvolatile semiconductor memory device includes a plurality of second wiring layers 12 extending in the X direction and a plurality of second wiring layers 12 above the second wiring layers 12.
  • the third wiring layers 11 extending in the Y direction intersecting the X direction, and the second wiring layers 12 and the third wiring layers 12 at the intersections of the second wiring layers 12 and the third wiring layers 11.
  • a second memory cell 10 having a second resistance change film and arranged between the wiring layer 11 and a plurality of second conductive layers 12D arranged in an island shape on the same plane as the plurality of second wiring layers 12.
  • a plurality of second dummy cells that are adjacent to the second memory cell 10 and that are disposed between the second conductive layer 12D and the third wiring layer 11 and that support the third wiring layer 11.
  • the memory cell array 1A has memory cells MC arranged in a matrix (see FIGS. 4 and 5), and a bit line hookup unit BHU/word line hookup unit WHU arranged around the memory cell array 1A.
  • the first dummy cell DC/second dummy cell DC may be arranged in the bit line hookup unit BHU/word line hookup unit WHU.
  • the dummy cell DC may be laminated in two layers between the second wiring layers 12 vertically adjacent to each other in the Z direction via the first conductive layer 11D.
  • the second dummy cell DC may be laminated in two layers via the second conductive layer 12D between the first wiring layers 11 vertically adjacent to each other in the Z direction.
  • the non-volatile semiconductor storage device has an insulating separation region (Shallow Trench Isolation (STI)) portion in the peripheral portion.
  • STI Shallow Trench Isolation
  • a plurality of first wiring layers 14M0 extending in the Y direction in the insulating substrate 7, and a plurality of second wiring layers 18M1 extending in the X direction intersecting the Y direction above the plurality of first wiring layers 14M0.
  • a plurality of first laminated structures 16V arranged between the second wiring layer 18M1 and the first wiring layer 14M0 at the intersection of the plurality of second wiring layers 18M1 and the plurality of first wiring layers 14M0.
  • the first stacked structure body 16V includes a VIA electrode.
  • An interlayer insulating film 33 is arranged between the insulating substrate 7 and the second wiring layer 18M1.
  • the VIA electrode is an electrode that connects between the first wiring layer 14M0 and the second wiring layer 18M1.
  • a plurality of first semiconductor layers extending in the Y direction are formed in the peripheral insulating isolation region.
  • the second laminated structure 16VD that supports the two wiring layers 18M1 is provided.
  • the first laminated structure 16V includes a first electrode (VIA electrode), and the second laminated structure 16VD includes a second electrode (dummy VIA electrode).
  • An interlayer insulating film 33 is arranged between the insulating substrate 7 and the second wiring layer 18M1.
  • FIG. 36(b) A schematic cross-sectional structure taken along line XIX-XIX in FIG. 34A, which illustrates the step of processing the second wiring layer 18M1 by RIE, is shown in FIG. 36(b), the schematic cross-sectional structure after processing the electrode layer is shown in FIG. 36(b), and the schematic cross-sectional structure after the wet etching treatment is shown in FIG. 36(c). Represented as shown.
  • FIG. 37B a schematic cross-sectional structure taken along line XXI-XXI of FIG. 35A, which illustrates the step of processing the second wiring layer 18M1 by RIE, is shown in FIG. 37B, the schematic cross-sectional structure after processing the electrode layer is shown in FIG. 37B, and the schematic cross-sectional structure after the wet etching treatment is shown in FIG. 37C. Represented as shown.
  • FIG. 36(a) a schematic cross-sectional structure taken along line XIX-XIX viewed from the Y direction before processing the second wiring layer 18M1 is shown in FIG. 36(a).
  • FIG. 36B a schematic cross-sectional structure taken along line XIX-XIX viewed from the Y direction after RIE processing of the second wiring layer 18M1 is shown in FIG. 36B, and further wet etching is performed.
  • FIG. 36(c) A schematic cross-sectional structure taken along line XIX-XIX viewed from the Y direction after carrying out is shown in FIG. 36(c).
  • the member supporting the second wiring layer 18M1 in the peripheral portion of the VIA electrode 16V is the interlayer insulating film 33, which is weak in strength. Therefore, in the peripheral portion of the VIA electrode 16V, pattern collapse of the second wiring layer 18M1 or pattern short circuit between adjacent patterns is likely to occur.
  • FIG. 37 (b) the schematic cross-sectional structure along the XXI-XXI line seen from the Y direction after the RIE processing of the second wiring layer 18M1 using the mask 5 is shown as shown in FIG. 37 (b), and further wet-etched.
  • FIG. 37(c) A schematic cross-sectional structure taken along line XXI-XXI viewed from the Y direction after carrying out is shown in FIG. 37(c).
  • the non-volatile semiconductor storage device As shown in FIG. 37, as a reinforcing structure for supporting the second wiring layer 18M1 in the peripheral portion of the VIA electrode 16V, the same as the VIA electrode 16V. Since the dummy VIA electrode 16VD having the electrode structure is arranged, the strength is relatively higher than that of the structure of the comparative example. Therefore, in the peripheral portion of the VIA electrode 16V, it is possible to suppress the pattern collapse of the second wiring layer 18M1 and the occurrence of the pattern short circuit between the adjacent patterns.
  • the dummy cell structure having the same laminated film structure as that of the memory cell is used as the reinforcing structure for supporting the wiring layer in the peripheral portion of the memory cell.

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Abstract

実施形態によれば、不揮発性半導体記憶装置は、第１方向に延伸し、第１方向と交差する第２方向に沿って配列された複数の第１配線層と、複数の第１配線層の第１方向及び第２方向に交差した第３方向の上方に設けられ、第１方向に配列され、第２方向に延伸する複数の第２配線層と、複数の第２配線層と複数の第１配線層との交差部分において、第２配線層と第１配線層との間に配置されたメモリセルを含む複数の第１積層構造体と、複数の第１配線層と第２方向に隣り合い、第２方向に沿って配列され、第２配線層と接する第２積層構造体と、複数の第１積層構造体の間及び複数の第２積層構造体の間に設けられた絶縁層とを備え、第２積層構造体は、絶縁層よりもヤング率が大きい。機械的強度に優れ、パターンショートに強く、このため歩留まりが向上し、信頼性の高い不揮発性半導体記憶装置及びその製造方法を提供する。

Description

不揮発性半導体記憶装置及びその製造方法
　本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
　近年、膜の抵抗変化を利用した抵抗変化メモリ（ＲｅＲＡＭ）が開発されている。ＲｅＲＡＭの一種として、膜の記憶領域における結晶状態とアモルファス状態との間の熱的な相転移による抵抗値変化を利用した相変化メモリ（ＰＣＭ）が開発されている。また、２つの異なる合金を繰り返し積層した超格子型のＰＣＭは、少ない電流で膜を相変化させることができるため、省電力化が容易な記憶装置として注目されている。
米国特許第9,583,538号明細書
　本実施の形態が解決しようとする課題は、機械的強度に優れ、パターンショートに強く、歩留まりが向上し、信頼性の高い不揮発性半導体記憶装置及びその製造方法を提供することにある。
　実施の形態に係る不揮発性半導体記憶装置は、複数の第１配線層と、複数の第２配線層と、複数の第１積層構造体と、第２積層構造体と、絶縁層とを備える。複数の第１配線層は、第１方向に延伸し、第１方向と交差する第２方向に沿って配列される。複数の第２配線層は、複数の第１配線層の第１方向及び第２方向に交差した第３方向の上方に設けられ、第１方向に配列され、第２方向に延伸する。複数の第１積層構造体は、複数の第２配線層と複数の第１配線層との交差部分において、第２配線層と第１配線層との間に配置されたメモリセルを含む。第２積層構造体は、複数の第１配線層と第２方向に隣り合い、第２方向に沿って配列され、第２配線層と接する。絶縁層は、複数の第１積層構造体の間及び複数の第２積層構造体の間に設けられる。第２積層構造体は、絶縁層よりもヤング率が大きい。
実施の形態に係る不揮発性半導体記憶装置の模式的鳥瞰構成図。 図１のメモリセル部分の模式的鳥瞰構成図。 実施の形態に係る不揮発性半導体記憶装置の回路構成図。 実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン構成図。 実施の形態に係る不揮発性半導体記憶装置の模式的平面構成例。 （ａ）実施の形態に係る不揮発性半導体記憶装置の拡大された模式的平面構成例、（ｂ）周辺部ＰＥとセルアレイ部ＡＹの境界部分の拡大された模式的平面構成例。 実施の形態に係る不揮発性半導体記憶装置の機械的強度を説明するための模式的断面構造図。 （ａ）パターン倒壊を示す概念図、（ｂ）座屈変形の模式図、（ｃ）座屈変形における変位と荷重の関係の説明図。 第１の実施の形態に係る不揮発性半導体記憶装置であって、（ａ）模式的平面構成図、（ｂ）図９（ａ）のＩ－Ｉ線に沿う模式的断面構造図。 第１の実施の形態に係る不揮発性半導体記憶装置であって、（ａ）第２配線層の加工前における図９（ａ）のＩＩ－ＩＩ線に沿うＹ方向から見た模式的断面構造図、（ｂ）第２配線層の加工後における図９（ａ）のＩＩ－ＩＩ線に沿うＹ方向から見た模式的断面構造図。 比較例に係る不揮発性半導体記憶装置であって、（ａ）模式的平面構成図、（ｂ）図１１（ａ）のＩＩＩ－ＩＩＩ線に沿う模式的断面構造図。 比較例に係る不揮発性半導体記憶装置であって、（ａ）第２配線層の加工前における図１１（ａ）のＩＶ－ＩＶ線に沿うＹ方向から見た模式的断面構造図、（ｂ）第２配線層の加工後における図１１（ａ）のＩＶ－ＩＶ線に沿うＹ方向から見た模式的断面構造図。 第２の実施の形態に係る不揮発性半導体記憶装置であって、（ａ）模式的平面構成図、（ｂ）図１３（ａ）のＶ－Ｖ線に沿う模式的断面構造図。 第３の実施の形態に係る不揮発性半導体記憶装置であって、（ａ）模式的平面構成図、（ｂ）図１４（ａ）のＶＩ－ＶＩ線に沿う模式的断面構造図。 第４の実施の形態に係る不揮発性半導体記憶装置であって、（ａ）模式的平面構成図、（ｂ）図１５（ａ）のＶＩＩ－ＶＩＩ線に沿う模式的断面構造図。 第５の実施の形態に係る不揮発性半導体記憶装置であって、（ａ）模式的平面構成図、（ｂ）図１５（ａ）のＶＩＩＩ－ＶＩＩＩ線に沿う模式的断面構造図。 第６の実施の形態に係る不揮発性半導体記憶装置であって、（ａ）模式的平面構成図、（ｂ）図１５（ａ）のＩＸ－ＩＸ線に沿う模式的断面構造図。 第７の実施の形態に係る不揮発性半導体記憶装置の第１の製造方法であって、（ａ）一工程を説明する模式的鳥瞰構成図（その１）、（ｂ）一工程を説明する模式的鳥瞰構成図（その２）。 第７の実施の形態に係る不揮発性半導体記憶装置の第１の製造方法であって、（ａ）一工程を説明する模式的鳥瞰構成図（その３）、（ｂ）一工程を説明する模式的鳥瞰構成図（その４）。 第７の実施の形態に係る不揮発性半導体記憶装置の第１の製造方法であって、一工程を説明する模式的鳥瞰構成図（その５）。 第７の実施の形態に係る不揮発性半導体記憶装置の第１の製造方法であって、一工程を説明する模式的鳥瞰構成図（その６）。 第７の実施の形態に係る不揮発性半導体記憶装置の第２の製造方法であって、一工程を説明する模式的鳥瞰構成図（その１）。 第７の実施の形態に係る不揮発性半導体記憶装置の第２の製造方法であって、（ａ）一工程を説明する模式的鳥瞰構成図（その２）、（ｂ）一工程を説明する模式的鳥瞰構成図（その３）。 第７の実施の形態に係る不揮発性半導体記憶装置の第３の製造方法であって、一工程を説明する模式的鳥瞰構成図。 第８の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、（ａ）一工程を説明する模式的平面パターン構成図（その１）、（ｂ）一工程を説明する模式的平面パターン構成図（その２）。 第８の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、（ａ）一工程を説明する模式的平面パターン構成図（その３）、（ｂ）一工程を説明する模式的平面パターン構成図（その４）。 第８の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、（ａ）図２５（ａ）のＸ－Ｘ線に沿う模式的断面構造図、（ｂ）図２５（ａ）のＸＩ－ＸＩ線に沿う模式的断面構造図。 第８の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、（ａ）図２５（ｂ）のＸＩＩ－ＸＩＩ線に沿う模式的断面構造図、（ｂ）図２５（ｂ）のＸＩＩＩ－ＸＩＩＩ線に沿う模式的断面構造図。 第８の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、図２６（ａ）のＸＩＶ－ＸＩＶ線に沿う模式的断面構造図。 第８の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、図２６（ａ）のＸＶ－ＸＶ線に沿う模式的断面構造図。 第８の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、図２６（ｂ）のＸＶＩ－ＸＶＩ線に沿う模式的断面構造図。 第８の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、図２６（ｂ）のＸＶＩＩ－ＸＶＩＩ線に沿う模式的断面構造図。 第９の実施の形態に係る不揮発性半導体記憶装置の（ａ）Ｘ－Ｚ方向に沿う模式的断面構造図、（ｂ）Ｙ－Ｚ方向に沿う模式的断面構造図。 （ａ）比較例に係る不揮発性半導体記憶装置の周辺部の絶縁分離領域（シャロートレンチアイソレーショイン（ＳＴＩ:Shallow Trench Isolation））部分の模式的平面パターン構成図、（ｂ）図３４（ａ）のＸＶＩＩＩ－ＸＶＩＩＩ線に沿う模式的断面構造図。 第１０の実施の形態に係る不揮発性半導体記憶装置の周辺部のＳＴＩ部分の模式的平面パターン構成図、（ｂ）図３５（ａ）のＸＸ－ＸＸ線に沿う模式的断面構造図。 （ａ）図３４（ａ）のＸＩＸ－ＸＩＸ線に沿う模式的断面構造であって、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により、電極層を加工する工程を説明する模式的断面構造図、（ｂ）ＲＩＥにより電極層を加工した後の模式的断面構造図、（ｃ）更にウエットエッチング処理した後の模式的断面構造図。 （ａ）図３５（ａ）のＸＸＩ－ＸＸＩ線に沿う模式的断面構造であって、ＲＩＥにより、電極層を加工する工程を説明する模式的断面構造図、（ｂ）ＲＩＥにより、電極層を加工した後の模式的断面構造図、（ｃ）更にウエットエッチング処理した後の模式的断面構造図。
　次に、図面を参照して、本実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
　[実施の形態]
　実施の形態に係る不揮発性半導体記憶装置１の模式的鳥瞰構成は、図１に示すように表され、例えば、３行×３列のアレイ状に４層積層化されている。図１のメモリセル１０部分の模式的鳥瞰構成は、図２に示すように表される。
　実施の形態に係る不揮発性半導体記憶装置１は、図１に示すように、クロスポイント型メモリ構造を備え、同一平面上に配置された複数の第１配線層１１と、複数の第１配線層１１上の同一平面上に３次元的に交差して配置された複数の第２配線層１２と、それら複数の第２配線層１２と複数の第１配線層１１との交差部分において、第２配線層１２と第１配線層１１との間に配置されたメモリセル１０と備える。実施の形態に係る不揮発性半導体記憶装置１は、例えば、半導体基板上に形成された絶縁層を備える絶縁基板上に配置されていても良い。
　第１配線層１１と第２配線層１２は、非平行に３次元的に交差している。例えば、図１に示すように、複数のメモリセル１０が２次元方向（ＸＹ方向）にマトリックス状に配置され、更にそのマトリックス状のアレイが、ＸＹ平面に対して直交するＺ方向に複数層積層される。第１配線層１１は、上下のメモリセル１０間で共有され、同様に、第２配線層１２は、上下のメモリセル１０間で共有される。図１において、複数の第１配線層１１と複数の第２配線層１２との間には層間絶縁膜が配置されるが図示は省略している。
　以下の説明において、便宜上、第１配線層１１を下層配線層若しくはビット線、第２配線層１２を上層配線層若しくはワード線と称する場合がある。また、クロスポイント型メモリ構造は、複数層積層化可能である。ビット線、ワード線の呼称は、逆にしても良い。
　実施の形態に係る不揮発性半導体記憶装置には、抵抗変化メモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、相変化メモリ(ＰＣＭ:Phase-Change Memory)、強誘電体メモリ（ＦｅＲＡＭ :Ferroelectric Random Access Memory)などいずれも適用可能である。また、磁気トンネル接合（ＭＴＪ：Magneto Tunnel Junction）抵抗変化素子も適用可能である。以下の説明においては、主として、ＰＣＭについて説明する。
　（メモリセルの構成）
　実施の形態に係る不揮発性半導体記憶装置のメモリセル１０は、図２に示すように、第１配線層１１と第２配線層１２との間に直列接続された記憶素子と、セレクタ２２とを有する。記憶素子は、抵抗変化膜２４を有する。
　セレクタ２２は、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は”低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子は、テルル（Ｔｅ）、セレン（Ｓｅ）及び硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、砒素（Ａｓ）、燐（Ｐ）、アンチモン（Ｓｂ）からなる群より選択された少なくとも１種以上の元素を含んでもよい。
　また、セレクタ２２は、例えばＰＩＮ（p-intrinsic-n）構造を有するシリコンダイオードなどで構成可能である。なお、セレクタ２２は用いなくてもよい。
　抵抗変化膜２４は、相対的に抵抗が低い状態（セット状態）と抵抗が高い状態（リセット状態）とを電気的にスイッチング可能で、データを不揮発に記憶する。セレクタ２２は、選択したメモリセルへ電気的にアクセス（フォーミング／書き込み／消去／読出し）する際の回り込み電流（sneak current）を防止する。
　抵抗変化膜２４は、例えば金属酸化物を含む。その金属酸化物として、例えば、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、マンガン（Ｍｎ）、タンタル（Ｔａ）、タングステン（Ｗ）からなる群から選択された１種の金属、若しくは２種以上の金属の合金の酸化物を用いることができる。
　メモリセル１０を超格子型のＰＣＭとして形成する場合には、抵抗変化膜２４は、複数のカルコゲナイド化合物の層が積層された超格子構造により形成される。抵抗変化膜２４に用いられるカルコゲナイド化合物は、例えば、Ｓｂ２Ｔｅ３等のアンチモンテルル及びＧｅＴｅ等のゲルマニウムテルルのように、２つ以上のカルコゲナイド化合物から構成される。相変化を安定させるために、このカルコゲナイド化合物の一種はアンチモン（Ｓｂ）又はビスマス（Ｂｉ）を含むことが好ましい。セレクタ２２は、遷移金属のカルコゲナイド化合物により形成される。このカルコゲナイド化合物は、例えば、チタン（Ｔｉ）、バナジウム（Ｖ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）及びハフニウム（Ｈｆ）からなる群より選択された１種以上の遷移金属と、硫黄（Ｓ）、セレン（Ｓｅ）及びテルル（Ｔｅ）からなる群より選択された１種以上のカルコゲン元素との化合物である。より好適には、カルコゲナイド化合物は、Ｍを遷移金属、Ｘをカルコゲン元素とするとき、組成が化学式ＭＸ又はＭＸ２で表される化合物である。組成がＭＸである場合、このカルコゲナイド化合物における遷移金属Ｍの濃度は５０原子％であり、組成がＭＸ２である場合、遷移金属Ｍの濃度は３３原子％である。但し、化合物の組成には、それぞれ許容幅があるため、カルコゲナイド化合物における遷移金属Ｍの好適濃度は、２０原子％以上６０原子％以下である。本実施形態において、カルコゲナイド化合物は例えばＴｉＴｅ２である。
　抵抗変化膜２４は、導電膜２５と導電膜２３で挟まれている。導電膜２５及び導電膜２３は、金属膜または金属窒化膜を備える。導電膜２５及び導電膜２３として、例えば窒化チタン膜を用いることも可能である。
　導電膜２５と第２配線層１２との間には、電極層２６が配置されている。第１配線層１１、第２配線層１２及び電極層２６には、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、または、それらの窒化物などを適用可能である。
　また、抵抗変化膜２４がシリコン（Ｓｉ）で形成され、電極層２６がニッケル（Ｎｉ）若しくは白金（Ｐｔ）で形成されていてもよい。
　第１配線層１１とセレクタ２２との間には、導電膜２１が配置されている。導電膜２１は、金属膜または金属窒化膜を備える。導電膜２１は、例えば、チタン窒化物（ＴｉＮ）、タングステン（Ｗ）、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の導電性材料を備えていても良い。導電膜２１は、第１配線層１１に接続されている。
　導電膜２１、２３、２５は、導電膜２１、２３、２５を挟んだ上下の層間の元素の拡散を防止する。また、導電膜２１、２３、２５は、導電膜２１、２３、２５を挟んだ上下の層間の密着性を高める。
　第１配線層１１及び第２配線層１２を通じて、相対的に抵抗が低い低抵抗状態（セット状態）の抵抗変化膜２４にリセット電圧が印加されると、抵抗変化膜２４は相対的に抵抗が高い高抵抗状態（リセット状態）に切り替わることができる。
　高抵抗状態（リセット状態）の抵抗変化膜２４に、リセット電圧よりも高いセット電圧が印加されると、抵抗変化膜２４は低抵抗状態（セット状態）に切り替わることができる。
　製造方法の詳細については後述するが、図１に示す基本構造は、例えば、以下のように製造可能である。下層配線層１１上にメモリセル１０を含む積層膜を積層した後、積層膜及び下層配線層１１をＹ方向のライン状に加工し、加工によって形成された積層膜間のトレンチに層間絶縁膜を埋め込んだ後、積層膜上及び層間絶縁膜上に、上層配線層１２を形成する。上層配線層１２をＸ方向のライン状に加工し、さらにライン状に加工された上層配線層１２の間の下の積層膜も加工することで、上層配線層１２と下層配線層１１との交差部分に、略柱状（以降、単に「柱状」と称する）の複数の積層膜からなるメモリセル１０を形成することができる。
　実施の形態に係る不揮発性半導体記憶装置１の基本回路構成は、図３に示すように、第１配線層１１と、第２配線層１２とのクロスポイントにメモリセル１０が接続されている。図３において、メモリセル１０は、抵抗変化膜２４とセレクタ２２の直列構成として表されている。不揮発性半導体記憶装置１は、図１に示すように、例えば、４層の積層構造を有することから、この場合、図３に示された回路構成が４層積層化される。
　実施の形態に係る不揮発性半導体記憶装置１の模式的平面パターン構成例は、図４に示すように、複数の第１配線層（ビット線）１１と、複数の第２配線層（ワード線）１２と、複数のビット線１１と複数のワード線１２との交差部に配置されたメモリセル１０とを備える。また、複数のビット線１１が延伸されたビット線フックアップ部ＢＨＵと、複数のワード線１２が延伸されたワード線フックアップ部ＷＨＵを備える。ビット線フックアップ部ＢＨＵにおいては、ビット線１１にコンタクトを形成するためのボンディングパッド（ビット線コンタクトＢＣ）が形成され、ワード線フックアップ部ＷＨＵにおいては、ワード線１２にコンタクトを形成するためのボンディングパッド（ワード線コンタクトＷＣ）が形成される。
　実施の形態に係る不揮発性半導体記憶装置１は、図４に示すように、ワード線フックアップ部ＷＨＵにおいて、第２配線層（ワード線）１２を支えるための補強構造として、メモリセル１０と同様の積層膜構造からなる積層構造体を備える。このため、メモリセル１０の周辺部（ワード線フックアップ部ＷＨＵ）において、第２配線層（ワード線）１２のパターン倒壊や、隣接パターン間のパターンショートの発生を抑制可能である。以下の説明において、積層構造体は、メモリセル１０と同様の積層膜構造を備えることからダミーセル（ＤＣ）と表現することもある。
　図４の構成がＺ方向に多層化される場合には、例えば、ビット線フックアップ部ＢＨＵにおいても、上層の第１配線層（ビット線）１１を支えるための補強構造として、メモリセル１０と同様の積層膜構造からなるダミーセル（ＤＣ）構造が配置される。このため、ビット線フックアップ部ＢＨＵにおいても、第１配線層（ビット線）１１のパターン倒壊や、隣接パターン間のパターンショートの発生を抑制可能である。
　ここで、ダミーセルＤＣは、メモリセル１０と同様の積層膜構造を有するため、層間絶縁膜よりも強固な材質を備える。
　実施の形態に係る不揮発性半導体記憶装置は、図５に示すように、周辺部ＰＥとセル部ＡＹを有する。周辺部ＰＥはセル部ＡＹを取り囲むように配置される。周辺部ＰＥにはセル部ＡＹを制御するロジック回路などが配置可能である。また、周辺部ＰＥには外部とのデータの受け渡しを行う電極パッドＰＤを設けることができる。
　セル部ＡＹには複数のメモリセルアレイ１Ａがマトリクス状に配置されている。メモリセルアレイ１Ａは、複数の第１配線層１１と複数の第２配線層１２とを有する。
　ここで、図６（ａ）に示すように、それぞれのメモリセルアレイ１Ａから第１配線層１１及び第２配線層１２が延びている。また、隣接するメモリセルアレイ１Ａ間では、図６（ａ）に示すように、第１配線層１１が延伸して接続され、同様に隣接するメモリセルアレイ１Ａ間では、第２配線層１２が延伸して接続されている。このメモリセルアレイ１Ａ間の領域を積層構造体形成領域５２としても良い。すなわち、ビット線フックアップ部ＢＨＵ及びワード線フックアップ部ＷＨＵに加えて、メモリセルアレイ１Ａ間の領域も積層構造体形成領域５２としても良い。
　積層構造体形成領域５２において、第１配線層１１及び第２配線層１２にコンタクトを接続することができる。図６（ａ）では隣接するメモリセルアレイ１Ａ間において第１配線層１１及び第２配線層１２が直線的に延びているように見えるが、コンタクトを接続する際に、第１配線層１１及び第２配線層１２が曲がっていても良い。また、それぞれのメモリセルアレイ１Ａの角部が対向する部分にはダミーパターンＤＰを配置し、積層構造体形成領域５２とすることもできる。
　この積層構造体形成領域５２には、メモリセル１０が設けられていない。また、積層構造体形成領域５２の幅（Ｘ方向の幅Ｗ２及びＹ方向の幅Ｗ４）は、柱状の積層膜からなるメモリセル１０間の幅Ｗ１（Ｘ方向の幅及びＹ方向の幅）よりも広い。
　同様に、周辺領域ＰＥにも基本的にメモリセル１０が配置されていない。図６（ｂ）に示すようにメモリセルアレイ１Ａから周辺領域ＰＥに第１配線層１１及び第２配線層１２が延びている。ここで、メモリセルアレイ１Ａから延びた第１配線層１１の端までの距離Ｗ３は、柱状の積層膜からなるメモリセル１０間の幅Ｗ１（Ｘ方向の幅及びＹ方向の幅）よりも広い。
　ここで、図５、図６（ａ）及び図６（ｂ）に示すように、第１配線層（ビット線）１１が延伸する幅Ｗ４の積層構造体形成領域５２や幅Ｗ３の周辺領域ＰＥは、ビット線フックアップ部ＢＨＵとなる。同様に、第２配線層（ワード線）１２が延伸する幅Ｗ２の積層構造体形成領域５２や幅Ｗ３の周辺領域ＰＥは、ワード線フックアップ部ＷＨＵとなる。
　実施の形態に係る不揮発性半導体記憶装置１においては、ワード線フックアップ部ＷＨＵにおいて、第２配線層（ワード線）１２を支えるための補強構造として、メモリセル１０と同様の積層膜構造からなるダミーセルＤＣが配置される。このため、メモリセル１０の周辺部（ワード線フックアップ部ＷＨＵ）において、第２配線層（ワード線）１２のパターン倒壊や、隣接パターン間のパターンショートの発生を抑制可能である。
　図４の構成がＺ方向に多層化される場合には、例えば、ビット線フックアップ部ＢＨＵにおいて、第１配線層（ビット線）１１を支えるための補強構造として、メモリセル１０と同様の積層膜構造からなるダミーセル（ＤＣ）構造が配置される。このため、ビット線フックアップ部ＢＨＵにおいても、第１配線層（ビット線）１１のパターン倒壊や、隣接パターン間のパターンショートの発生を抑制可能である。
　（機械的強度）
　実施の形態に係る不揮発性半導体記憶装置の機械的強度を説明するための模式的断面構造は、図７に示すように表される。図７の例では、絶縁基板９と第２配線層１２との間に６個のメモリセル１０が配置されている。隣接するメモリセル１０間及び絶縁基板９と第２配線層１２との間には、層間絶縁膜３１が配置されている。層間絶縁膜３１は、例えば、ＰＳＺ（ポリシラザン）で形成可能である。ＰＳＺは、塗布膜で形成されるＳｉＯ膜であり、ＳｉＯＮ膜を水蒸気酸化してＳｉＯ化させて形成することができる。第１配線層１１及び第２配線層１２は、例えば、タングステン（Ｗ）で形成される。また、Ｗの加工には、例えば、ｄ－ＴＥＯＳ（デュアルプラズマＣＶＤ－ＳｉＯ2で作成されるテトラエトキシシラン）を用いても良い。
　ここで、Ｗのヤング率は約３４５ＧＰａ、ＳｉＯのヤング率は約８０．１ＧＰａである。メモリセル１０を含む柱状構造の部分が略Ｗ、層間絶縁膜３１がＳｉＯで形成されると仮定すると、材質の硬い部分と材質の軟い部分のヤング率の比率は約３：１となる。
　例えば、硬い部分の本数が０、軟い部分の本数が１２本の場合、第２配線層１２と絶縁基板９との間の全体強度は、０本×相対強度３＋１２本×相対強度１＝１２（任意単位）で表される。一方、例えば、硬い部分の本数が６本、軟い部分の本数が６本の場合、第２配線層１２と絶縁基板９との間の全体強度は、６本×相対強度３＋６本×相対強度１＝２４（任意単位）で表される。
　柱状構造の強度Ｐcｒは、ヤング率に比例し、高さの二乗に反比例することから、柱のヤング率が３倍あるとすると、√３倍の高さまで倒壊に耐えられるようになる。現実的に、材質の硬い部分と材質の軟い部分を１：１間隔で設置すると、上記の数値例のように、２倍のヤング率になり、√２倍の高さまで倒壊に耐えられることになる。
　実施の形態に係る不揮発性半導体記憶装置においては、メモリセル１０の周辺部（ＨＵＰ部）において、第２配線層１２を支えるための補強構造として、メモリセル１０と同様の積層膜構造からなるダミーセルＤＣ構造の柱を立てることで機械的強度を上げ倒れに強い構造とすることができる。
　パターン倒壊の原因を示す概念図は、図８（ａ）に示すように表される。図８（ａ）において、Ｐは荷重、ｄは柱間の距離、θは座屈に伴う角度を表す。図８（ａ）では、２本の隣接する柱状構造は、絶縁基板９上に配置された層間絶縁膜３１と層間絶縁膜３１上に配置された第２配線層１２とを備える。座屈変形の模式図は、図８（ｂ）に示すように表され、座屈変形における変位Δｈと荷重Ｐの関係の説明図は、図８（ｃ）に示すように表される。
　座屈とは、ラインアンドスペースで加工する際に、材料固有で保持している圧縮応力により、ラインパターンの奥行き方向が波状に構造変形する不良であり、隣接するパターン間のショートを誘発する危険性を伴う。
　図８（ｃ）に示すように、柱に圧縮方向の荷重Ｐを印加した場合、閾値以下では曲線Ａで示すように、一様圧縮変形が生じる。荷重Ｐが閾値を超えた場合、曲線Ｂで示すように、横たわみ変形が一様圧縮変形よりも安定した状態となる。この現象を座屈と呼び、座屈が発生する閾値が座屈荷重Ｐcrと定義される。この柱の座屈荷重Ｐcrは、（１）式で表される。
 
　　　　　　　　Ｐcr＝π2ＥＩ／４ｈ2　　　　　　　　　　　　（１）
 
　ここで、Ｅは材料のヤング率、Ｉは断面２次モーメント、ｈは柱の高さを示す。
　（第１の実施の形態）
　第１の実施の形態に係る不揮発性半導体記憶装置１の模式的平面構成は図９（ａ）に示すように表され、図９（ａ）のＩ－Ｉ線に沿う模式的断面構造は図９（ｂ）に示すように表される。
　第１の実施の形態に係る不揮発性半導体記憶装置１は、図９（ａ）及び図９（ｂ）に示すように、絶縁基板９上に配置され、Ｙ方向に延伸する複数の第１配線層１１が設けられている。第１配線層１１はＸ方向に沿って配列されている。複数の第１配線層１１の上方には、Ｘ方向に延伸する複数の第２配線層１２が設けられている。第２配線層１２はＹ方向に沿って配列されている。複数の第２配線層１２と複数の第１配線層１１との交差部分には、第２配線層１２と第１配線層１１との間に配置された複数の第１積層構造体と、第１積層構造体とＸ方向に隣り合って配置され、第２配線層１２に接する第２積層構造体とを備える。絶縁基板９は、例えば、半導体基板上に形成された絶縁層を備える。ここで、第１積層構造体は抵抗変化膜２４を有する複数のメモリセル（ＭＣ）１０を備え、第２積層構造体はダミーセルＤＣを備える。
　以下の説明において、積層膜（２１，２２、２３、２４、２５、２６）はメモリセル１０を構成することから、単に積層膜１０と表現し、積層膜１０と同一構造の積層膜（２１Ｄ，２２Ｄ、２３Ｄ、２４Ｄ、２５Ｄ、２６Ｄ）は、ダミーセルＤＣを構成することから、単に積層膜ＤＣと表現することもある。
　第１の実施の形態に係る不揮発性半導体記憶装置１は、メモリセル１０とダミーセルＤＣが第１配線層１１と第２配線層１２との間に１層配置される例を示す。以下、第２～第７の実施の形態に係る不揮発性半導体記憶装置１においても同様である。
　第１の実施の形態に係る不揮発性半導体記憶装置１は、複数の第１配線層１１と同一面上に、第１配線層１１に隣接して配置された複数の導電層１１Ｄを備える。ダミーセルＤＣは、第２配線層１２と導電層１１Ｄとの間に配置される。
　複数の導電層１１Ｄは、絶縁基板９上に円形の島状に配置されている。
　また、メモリセル１０を構成する積層膜（２１，２２、２３、２４、２５、２６）は、ダミーセルＤＣを構成する積層膜（２１Ｄ，２２Ｄ、２３Ｄ、２４Ｄ、２５Ｄ、２６Ｄ）と同一の積層構造を備える。
　また、第１の実施の形態に係る不揮発性半導体記憶装置１は、複数の第２配線層１２と複数の第１配線層１１との間に配置された層間絶縁膜３１（第１絶縁層３１Ｍ、第２絶縁層３１Ｄ）を備える。ダミーセルＤＣは、第２絶縁層３１Ｄよりもヤング率の大きな積層膜を備える。また、ダミーセルＤＣは、第２絶縁層３１Ｄよりも収縮率の小さな積層膜を備えていても良い。
　図９（ａ）及び図９（ｂ）において、メモリセルＭＣ側の層間絶縁膜を第１絶縁層３１Ｍ、ダミーセルＤＣ側の層間絶縁膜を第２絶縁層３１Ｄで表示した。第１絶縁層３１Ｍ及び第２絶縁層３１Ｄの境界ＤＯＬは、破線で表示した。境界ＤＯＬの位置は、設計条件及び製造工程に依存する。
　すなわち、第１の実施の形態に係る不揮発性半導体記憶装置１は、複数の第１積層構造体の間に設けられた第１絶縁層３１Ｍと、複数の第２積層構造体の間に設けられた第２絶縁層３１Ｄとを更に備え、Ｘ方向において、第２積層構造体に最も近い複数の第１積体構造体のうち１つの第１積層構造体と、第１積層構造体に最も近い複数の第２積層構造体のうち１つの第２積層構造体の間には境界ＤＯＬを挟んで第１絶縁層３１Ｍと第２絶縁層３１Ｄが設けられていても良い。また、第２絶縁層３１Ｄは第１絶縁層３１Ｍよりもヤング率が大きい膜構造を備えていても良い。
　第１絶縁層３１Ｍと第２絶縁層３１Ｄのヤング率が異なる構造では、第１絶縁層３１Ｍの形成後に第２絶縁層３１Ｄを形成するため、第１積層構造体と第２積層構造体を柱構造に加工する際、第１絶縁層３１Ｍと第２絶縁層３１Ｄの掘れ量に差が生じる。ここで、掘れ量とは、同時加工で第１積層構造体と第２積層構造体を柱構造に加工する際の第１絶縁層３１Ｍと第２絶縁層３１Ｄのエッチング量（エッチング加工深さ）である。
　ヤング率が高い膜は、硬度が高く、密度も高い。このため、エッチングされ難く、掘れ量も小さい。メモリセルＭＣ部に配置される第１絶縁層３１Ｍは、相対的にヤング率が低い、例えばポーラスな膜構造を備えることもある。つまり、製造工程によって、第２絶縁層３１Ｄを第１絶縁層３１Ｍの形成後に形成するため、第２絶縁層３１Ｄと第１絶縁層３１Ｍの掘れ量が異なる。この掘れ量の差によりヤング率の差が生じることもある。すなわち、第２絶縁層３１Ｄは第１絶縁層３１Ｍよりもヤング率が大きい膜構造を備えていても良い。
　層間絶縁膜３１Ｍ及び３１Ｄは、実質的に同様の材質を備えていても良いため、以下の説明では、層間絶縁膜３１Ｍ及び３１Ｄの表記を区別せずに、単に３１と表す。
　メモリセル１０及びダミーセルＤＣのセル材料のヤング率は、例えば、約１００ＧＰａ程度であり、層間絶縁膜３１のヤング率は、例えば、約５０ＧＰａ程度である。
一方、収縮率に関しては、収縮条件によって変わるが、メモリセル１０及びダミーセルＤＣのセル材料の収縮率は、層間絶縁膜３１の収縮率の約０．１％～１０％程度である。また、層間絶縁膜３１の材料としては、ＳｉＯ2のみならず、ＳｉＯ、ＳｉＯＣ、ＳｉＯＮなども適用可能である。また、Ｃｅｌｌ材料には、Ｗ、金属化合物及びそれらの複合体、Ｃなどを含むＰＣＭも適用可能である。
　メモリセル１０はＹ方向において同じ幅、同じ間隔で配置されている。しかし、最外のメモリセル１０の幅がそれ以外のメモリセル１０の幅よりも太くても、細くても良い。また、最外のメモリセル１０と最外のメモリセル１０から１つ内側のメモリセル１０との距離は、その他のメモリセル１０間の距離よりも大きくても、小さくても良い。また、メモリセル１０はＸ方向において同じ幅、同じ間隔で配置されている。しかし、ダミーセルＤＣに隣接する最外のメモリセル１０の幅がそれ以外のメモリセル１０の幅よりも太くても、細くても良い。また、ダミーセルＤＣに隣接する最外のメモリセル１０と最外のメモリセル１０から１つ内側のメモリセル１０との距離は、その他のメモリセル１０間の距離よりも大きくても、小さくても良い。
　ダミーセルＤＣはＸ方向に複数配置され、Ｘ方向及びＹ方向において同じ幅、同じ間隔で配置されていても良い。ダミーセルＤＣは、メモリセル１０と同じ幅、同じ間隔で配置されていても良く、メモリセル１０と異なる幅、異なる間隔で配置されていても良い。
　実施の形態に係る不揮発性半導体記憶装置１において、第２配線層１２の加工前における図９（ａ）のＩＩ－ＩＩ線に沿うＹ方向から見た模式的断面構造は図１０（ａ）に示すように表され、第２配線層１２の加工後におけるＩＩ－ＩＩ線に沿うＹ方向から見た模式的断面構造は図１０（ｂ）に示すように表される。
　比較例に係る不揮発性半導体記憶装置１Ｂにおいて、第２配線層１２の加工前における図１１（ａ）のＩＶ－ＩＶ線に沿うＹ方向から見た模式的断面構造は図１２（ａ）に示すように表され、第２配線層１２の加工後における図１１（ａ）のＩＶ－ＩＶ線に沿うＹ方向から見た模式的断面構造は図１２（ｂ）に示すように表される。
　比較例に係る不揮発性半導体記憶装置１Ｂにおいては、図１２に示すように、メモリセル１０の周辺部（ＨＵＰ部）において、第２配線層１２を支える部材が層間絶縁膜３１であり、強度的に弱い。このため、メモリセル１０の周辺部（ＨＵＰ部）において、第２配線層１２のパターン倒壊や、隣接パターン間のパターンショートが生じ易い。
　一方、第１の実施の形態に係る不揮発性半導体記憶装置１においては、図１０に示すように、メモリセル１０の周辺部（ＨＵＰ部）において、第２配線層１２を支えるための補強構造として、メモリセル１０と同様の積層膜構造からなるダミーセルＤＣ構造が配置されている。それにより、比較例の構造と比べて強度が相対的に強い。このため、メモリセル１０の周辺部（ＨＵＰ部）において、第２配線層１２のパターン倒壊や、隣接パターン間のパターンショートの発生を抑制可能である。
　（第２の実施の形態）
　第２の実施の形態に係る不揮発性半導体記憶装置１の模式的平面構成は、図１３（ａ）に示すように表され、図１３（ａ）のＶ－Ｖ線に沿う模式的断面構造は、図１３（ｂ）に示すように表される。
　複数の導電層１１Ｄは、絶縁基板９上にＹ方向に長円形状の島状に配置されている。メモリセル１０とダミーセルＤＣは同一の積層構造を備える。その他の構成は、第１の実施の形態と同様である。
　（第３の実施の形態）
　第３の実施の形態に係る不揮発性半導体記憶装置１の模式的平面構成は、図１４（ａ）に示すように表され、図１４（ａ）のＶＩ－ＶＩ線に沿う模式的断面構造は、図１４（ｂ）に示すように表される。
　複数の導電層１１Ｄは、絶縁基板９上にＸ方向に長円形状の島状に配置されている。メモリセル１０とダミーセルＤＣは同一の積層構造を備える。その他の構成は、第１の実施の形態と同様である。
　（第４の実施の形態）
　第４の実施の形態に係る不揮発性半導体記憶装置１の模式的平面構成は、図１５（ａ）に示すように表され、図１５（ａ）のＶＩＩ－ＶＩＩ線に沿う模式的断面構造は、図１５（ｂ）に示すように表される。
　複数の導電層１１Ｄは、絶縁基板９上にＹ方向に長円形状の島状に配置されている。しかも１つの導電層１１Ｄは、平面視において、隣接する２本の第２配線層１２に跨って配置されている。メモリセル１０とダミーセルＤＣは同一の積層構造を備える。
　導電層１１Ｄが、平面視において、隣接する２本の第２配線層１２に跨って配置されていても、第２配線層１２の加工工程により、第２配線層１２の間の下の積層膜１０及び積層膜ＤＣも加工されるため、ダミーセルＤＣは分断される。このため、第２配線層１２と第１導電層１１Ｄとの交差部分にダミーセルＤＣを含む柱状の積層膜ＤＣが形成され、第２配線層１２が下層の複数の導電層１１Ｄ上を走ってもいても良い。その他の構成は、第１の実施の形態と同様である。
　（第５の実施の形態）
　第５の実施の形態に係る不揮発性半導体記憶装置１の模式的平面構成は、図１６（ａ）に示すように表され、図１６（ａ）のＶＩＩＩ－ＶＩＩＩ線に沿う模式的断面構造は、図１６（ｂ）に示すように表される。
　複数のダミーセルＤＣは、絶縁基板９上に形成された層間絶縁膜３１Ｂ上にＹ方向に長円形状の島状に配置されている。メモリセル１０とダミーセルＤＣは同一の積層構造を備える。その他の構成は、第１の実施の形態と同様である。
　（第６の実施の形態）
　第６の実施の形態に係る不揮発性半導体記憶装置１の模式的平面構成は、図１７（ａ）に示すように表され、図１７（ａ）のＩＸ－ＩＸ線に沿う模式的断面構造は、図１７（ｂ）に示すように表される。
　複数のダミーセルＤＣは、絶縁基板９上に形成された層間絶縁膜３１Ｂ上にＹ方向に長円形状の島状に配置されている。しかも１つのダミーセルＤＣは、平面視において、隣接する２本の第２配線層１２に跨って配置されている。メモリセル１０とダミーセルＤＣは同一の積層構造を備える。
　１つのダミーセルＤＣは、隣接する２本の第２配線層１２に跨って配置されていてもＹ方向に隣接する２本の第２配線層１２は、分断されるため電気的な接続はない。すなわち、第２配線層１２は、ライン状に加工され、さらにライン状に加工された第２配線層１２の間の下の積層膜１０及び積層膜ＤＣも加工されるため、ダミーセルＤＣは分断される。このため、第２配線層１２と層間絶縁膜３１Ｂとの交差部分に柱状の積層膜ＤＣが形成され、第２配線層１２が下層の複数のダミーセルＤＣ上を走ってもいても良い。その他の構成は、第１の実施の形態と同様である。
　（第７の実施の形態）
　第７の実施の形態に係る不揮発性半導体記憶装置１の鳥瞰構造は、図２１に示すように表される。また、その第１の製造方法の一工程は、図１８～図２１に示すように表される。
　第７の実施の形態において、複数の導電層１１Ｄは、矩形形状を備え、メモリセル１０とダミーセルＤＣは同一の積層構造を備える。また、図２１においては、ダミーセルＤＣは２個示されているが、Ｘ方向、Ｙ方向に複数互いに離隔して配置可能である。その他の構成は、第１の実施の形態と同様である。
　（第１の製造方法＿１層セル構造）
　以下、図１８～図２１を用いて、第７の実施の形態に係る不揮発性半導体記憶装置１の第１の製造方法について説明する。第１の製造方法は、第１～第４の実施の形態においても同様に適用可能である。
　第１の製造方法は、図１８（ａ）に示すように、絶縁基板９上の第１配線層１１上に積層膜１０を積層した後、図１８（ｂ）に示すように、メモリセル形成領域５１の積層膜１０をＹ方向に延伸するフィン状に加工し、積層構造体形成領域５２の積層膜１０を島状に加工する工程を有する。次に、図１９（ａ）に示すように、層間絶縁膜３１を形成し平坦化する工程を有する。次に、図１９（ｂ）に示すように、金属層（１２）を形成後、図２０に示すように、金属層（１２）を第２方向に延伸するライン状に加工し、メモリセル形成領域５１の積層膜１０及び積層構造体形成領域５２の積層膜ＤＣと重畳する第２配線層１２を形成する工程を有する。次に、図２１に示すように、第２配線層１２の間の下の積層膜１０及び層間絶縁膜３１を加工して、メモリセル形成領域５１に柱状の積層膜を有するメモリセル１０を形成し、積層構造体形成領域５２に柱状の積層膜を有するダミーセルＤＣを形成する工程を有する。以下に詳述する。
　（ａ）まず、図１８（ａ）に示すように、絶縁基板９上に第１配線層１１を形成後、第１配線層１１上にメモリセル１０及びダミーセルＤＣとなる積層膜（２１，２２、２３、２４、２５、２６）を積層する。すなわち、第１配線層１１上に、導電膜２１、セレクタ２２、導電膜２３、抵抗変化膜２４、導電膜２５及び電極層２６が、順に形成される。
　（ｂ）次に、図１８（ｂ）に示すように、例えばＲＩＥ（Reactive Ion Etching）法により、積層膜１０及び第１配線層１１をＹ方向に延伸するフィン状に同時加工し、積層膜ＤＣ及び第１導電層１１Ｄを島状に同時加工する。結果として、積層膜１０及び積層膜ＤＣが形成される。
　複数の第１配線層１１及び第１配線層１１上の積層膜１０は、Ｙ方向に対して直交するＸ方向にトレンチを挟んで配列される。
　また、複数の第１導電層１１Ｄ及び第１導電層１１Ｄ上の積層膜ＤＣは、Ｙ方向及びＸ方向にトレンチを挟んで配列される。
　（ｃ）次に、図１９（ａ）に示すように、層間絶縁膜３１を形成し、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing)技術などを用いて、平坦化する。この結果、加工によって形成された積層膜１０や積層膜ＤＣの間のトレンチに層間絶縁膜３１が埋め込まれる。
　メモリセル形成領域５１では、Ｘ方向で隣り合う第１配線層１１間の領域、及びＸ方向で隣り合う積層膜１０の間の領域に、層間絶縁膜３１が設けられる。層間絶縁膜３１は、ライナー膜（図示省略）を介して、埋め込まれていても良い。ライナー膜は、層間絶縁膜３１を形成する前に、コンフォーマルに形成される。
　層間絶縁膜３１として、例えば、シリコン酸化膜あるいはシリコン窒化膜が、ＡＬＤ（Atomic Layer Deposition）法、低圧ＣＶＤ（Chemical Vapor Deposition）、流動性（flowable）ＣＶＤ法などにより形成される。
　流動性ＣＶＤ法は、プラズマＣＶＤ法の一種であり、例えば４００℃程度の温度下で、不純物の混入により液体に似た流動性を持つＳｉＯｘＮｘＨｘ膜を形成する。その後、例えば、２００℃程度のＯ３雰囲気中でベーク、あるいは３５０℃程度の温度下でwater vapor gas処理をすることで、ＳｉＯｘＮｘＨｘ膜中からＮＨ３（気体）を抜いて、ＳｉＯ（シリコン酸化膜）にする。
　例えば、第１配線層１１、第１導電層１１Ｄ、及び電極層２６、２６Ｄはタングステンで形成され、層間絶縁膜３１はシリコン酸化膜で形成可能である。また、ライナー膜として例えばシリコン窒化膜が形成される。そのため、ライナー膜により、タングステンは酸化などから保護される。尚、第１配線層等の材料や層間絶縁膜３１の材料によっては、ライナー膜はなくてもよい。
　尚、メモリセル形成領域５１に形成された層間絶縁膜３１及び積層構造体形成領域５２に形成された層間絶縁膜３１は多層化形成しても良い。
　層間絶縁膜３１は、例えば、ＴＥＯＳ（Tetraethyl orthosilicate, Tetraethoxysilane）を含む原料ガスを用いたプラズマＣＶＤ（Chemical Vapor Deposition）法、低圧ＣＶＤ法、ＡＬＤ法、塗布法などにより形成されるシリコン酸化膜を備えていても良い。
　層間絶縁膜３１は異種の膜、例えば、シリコン酸化膜とシリコン窒化膜の多層膜を用いることができる。また、層間絶縁膜３１は、例えば同じシリコン酸化物系の同種の多層膜にすることもできる。ただし、同種であっても、膜質が異なる多層膜にすることもできる。
　例えば、シリコン酸化膜は、原料ガスに起因して水素（Ｈ）が含まれる場合がある。そして、成膜方法や成膜条件により、シリコン酸化膜中のＳｉ－Ｈ結合の量を制御することが可能である。一般に、緻密なシリコン酸化膜ほどＳｉ－Ｈ結合の量が少ない傾向がある。したがって、層間絶縁膜３１としてシリコン酸化膜を用いた場合、層間絶縁膜中のＳｉ－Ｈ結合の量を制御して、緻密な膜にすることで、例えばフッ化炭素（Ｃ４Ｆ８、Ｃ４Ｆ６、ＣＦ４など）を含むガスを用いたＲＩＥに対して、エッチングレートを、制御することができる。
　積層膜１０や積層膜ＤＣより上に堆積した層間絶縁膜３１を、例えばＣＭＰ法により研磨して除去するとともに、メモリセル形成領域５１及び積層構造体形成領域５２上の層間絶縁膜３１の上面を平坦化する。さらに、積層膜の上面に形成されたライナー膜が除去され、図１９（ａ）に示すように、電極層２６、２６Ｄの上面が露出される。
　（ｄ）次に、図１９（ｂ）に示すように、第２配線層１２となる金属層を形成する。
　（ｅ）次に、図２０に示すように、金属層をＸ方向に延伸するライン状に加工する。この結果、第２配線層１２は、メモリセル１０の電極層２６及びダミーセルＤＣの電極層２６Ｄと接続される。ダミーセルＤＣは互いに分離されるため、第２配線層１２は、電極層２６Ｄと接続されていても良い。
　複数の第２配線層１２は、隙間をあけてＹ方向に配列され、Ｙ方向で隣り合う第２配線層１２間には、積層膜１０の上面（電極層２６の上面）、及び層間絶縁膜３１の上面が露出する。
　第２配線層１２は、積層膜１０が設けられたメモリセル形成領域５１をＸ方向に延び、更にメモリセル形成領域５１の周辺の積層構造体形成領域５２のダミーセルＤＣにも延出している。
　（ｆ）次に、図２１に示すように、図示しないマスクを用いたＲＩＥ法により、ライン状に加工された第２配線層１２の間の下の積層膜１０及び層間絶縁膜３１も加工して、第２配線層１２と第１配線層１１との交差部分に、メモリセル１０を形成し、第２配線層１２と第１導電層１１Ｄとの交差部分に、ダミーセルＤＣを形成する。
　ここで、第２配線層１２の間の下の積層膜１０や層間絶縁膜３１のエッチングには、例えば、フッ化炭素（Ｃ４Ｆ８、Ｃ４Ｆ６、ＣＦ４など）を含むガスを用いたＲＩＥ法を用いても良い。第２配線層１２の間の下の積層膜１０と層間絶縁膜３１は、同時にエッチングされて除去される。
　（第２の製造方法＿１層セル構造）
　以下、図２２～図２３を用いて、第７の実施の形態に係る不揮発性半導体記憶装置１の第２の製造方法について説明する。第２の製造方法は、第１～第６の実施の形態においても同様に適用可能である。
　第２の製造方法は、図２２に示すように、絶縁基板９上に第１配線層１１をパターン形成後、第１層間絶縁膜３１を形成し、平坦化する工程を有する。次に、図２３（ａ）に示すように、第１配線層１１及び層間絶縁膜３１上に、積層膜１０を形成する工程を有する。次に、図２３（ｂ）に示すように、メモリセル形成領域５１の第１配線層１１上の積層膜１０をＹ方向に延伸するフィン状に加工し、積層構造体形成領域５２の積層膜ＤＣを島状に加工する工程を有する。次に、図１９（ａ）と同様に、第２層間絶縁膜３１を形成し、平坦化する工程を有する。次に、図１９（ｂ）と同様に、金属層を形成後、図２０に示すように、金属層を第２方向に延伸するライン状に加工し、メモリセル形成領域５１の積層膜１０及び積層構造体形成領域５２の積層膜ＤＣと重畳する第２配線層１２を形成する工程を有する。次に、図２１に示すように、第２配線層１２の間の下の積層膜１０及び層間絶縁膜３１を加工して、メモリセル形成領域５１に柱状の積層膜を有するメモリセル１０を形成し、積層構造体形成領域５２に柱状の積層膜を有するダミーセルＤＣを形成する工程を有する。
　また、第１配線層１１をパターン形成する工程は、図２２に示すように、同時に第１導電層１１Ｄをパターン形成する工程を有しても良い。
　また、第１配線層１１上に積層膜１０を形成する工程は、図２３（ａ）に示すように、同時に第１導電層１１Ｄ上に積層膜１０を形成する工程を有しても良い。
　また、第１配線層１１上の積層膜１０をＹ方向に延伸するフィン状に加工する工程は、同時に第１導電層１１Ｄ上の積層膜ＤＣを島状に加工する工程を有しても良い。
　尚、第１導電層１１Ｄは、平面視において隣接する第２配線層１２に跨って配置されていても良い。以下に詳述する。
　（ａ）まず、図２２に示すように、絶縁基板９上に第１配線層１１及び第１導電層１１Ｄをパターン形成後、デバイス全面に層間絶縁膜３１を形成し、ＣＭＰ技術などを用いて、平坦化する。この結果、パターン形成された第１配線層１１及び第１導電層１１Ｄ間に層間絶縁膜３１が埋め込まれる。
　（ｂ）次に、図２３（ａ）に示すように、メモリセル１０及びダミーセルＤＣとなる積層膜を形成する。すなわち、第１配線層１１及び第１導電層１１Ｄ上に、導電膜２１、セレクタ２２、導電膜２３、抵抗変化膜２４、導電膜２５及び電極層２６を順次形成する。
　（ｃ）次に、図２３（ｂ）に示すように、例えばＲＩＥ法により、積層膜１０及び層間絶縁膜３１を加工する。図２３（ｂ）に示すように、第１配線層１１上の積層膜１０はＹ方向に延伸するフィン状に加工され、第１導電層１１Ｄ上の積層膜ＤＣは島状に加工される。結果として、積層膜１０及び積層膜ＤＣが形成される。
　以下の工程は、第１の製造方法と同様である。すなわち、図１９－図２１に示す工程により、第７の実施の形態に係る不揮発性半導体記憶装置１を形成する。
　（第３の製造方法＿１層セル構造）
　以下、図２４を用いて、第７の実施の形態に係る不揮発性半導体記憶装置１の第３の製造方法について説明する。第３の製造方法は、第１～第６の実施の形態においても同様に適用可能である。
　第３の製造方法は、図２２に示すように、絶縁基板９上に第１配線層１１をパターン形成後、第１層間絶縁膜３１を形成し、平坦化する工程を有する。次に、図２３（ａ）に示すように、第１配線層１１及び層間絶縁膜３１上に、積層膜１０を形成する工程を有する。次に、図２３（ｂ）に示すように、メモリセル形成領域５１の第１配線層１１上の積層膜１０をＹ方向に延伸するフィン状に加工し、積層構造体形成領域５２の積層膜ＤＣを島状に加工する工程を有する。次に、図１９（ａ）と同様に、第２層間絶縁膜３１を形成し、平坦化する工程を有する。次に、図２４に示すように、第１配線層１１上の積層膜１０をＹ方向に交差するＸ方向に加工し、メモリセル形成領域５１に柱状の積層膜１０を形成し、積層構造体形成領域５２に柱状の積層膜ＤＣを形成する工程を有する。次に、第３層間絶縁膜を形成し、平坦化する工程を有する。次に、図１９（ｂ）と同様に、金属層を形成後、図２０と同様に、金属層を第２方向に延伸するライン状に加工し、メモリセル形成領域５１の積層膜１０及び積層構造体形成領域５２の積層膜ＤＣと重畳する第２配線層１２を形成する工程を有する。
　また、第１配線層１１をパターン形成する工程は、図２２に示すように、同時に第１導電層１１Ｄをパターン形成する工程を有しても良い。
　また、第１配線層１１上に積層膜１０を形成する工程は、図２３（ａ）に示すように、同時に第１導電層１１Ｄ上に積層膜１０を形成する工程を有しても良い。
　また、第１配線層１１上の積層膜１０をＹ方向に延伸するフィン状に加工する工程は、同時に第１導電層１１Ｄ上の積層膜ＤＣを島状に加工する工程を有しても良い。
　尚、第１導電層１１Ｄは、平面視において隣接する第２配線層１２に跨って配置されていても良い。以下に詳述する。
　（ａ）まず、図２２に示すように、絶縁基板９上に第１配線層１１及び第１導電層１１Ｄをパターン形成後、デバイス全面に層間絶縁膜３１を形成し、ＣＭＰ技術などを用いて、平坦化する。この結果、パターン形成された第１配線層１１及び第１導電層１１Ｄ間に層間絶縁膜３１が埋め込まれる。
　（ｂ）次に、図２３（ａ）に示すように、メモリセル１０及びダミーセルＤＣとなる積層膜を形成する。すなわち、第１配線層１１及び第１導電層１１Ｄ上に、導電膜２１、セレクタ２２、導電膜２３、抵抗変化膜２４、導電膜２５及び電極層２６を順次形成する。
　（ｃ）次に、図２３（ｂ）に示すように、例えばＲＩＥ法により、積層膜１０及び層間絶縁膜３１を加工する。第１配線層１１上の積層膜１０はＹ方向に延伸するフィン状に加工され、第１導電層１１Ｄ上の積層膜ＤＣは島状に加工される。結果として、積層膜１０及び積層膜ＤＣが形成される。
　（ｄ）次に、図１９（ａ）と同様に、層間絶縁膜３１を形成し、ＣＭＰ技術などを用いて、平坦化する。この結果、加工によって形成された積層膜１０や積層膜ＤＣの間のトレンチに層間絶縁膜３１が埋め込まれる。
　（ｅ）次に、図２４に示すように、第１配線層１１上の積層膜１０をＹ方向に交差するＸ方向に加工し、メモリセルを含む柱状の積層膜１０及びダミーセルを含む柱状の積層膜ＤＣを形成する。
　（ｆ）次に、層間絶縁膜３１を形成し、ＣＭＰ技術などを用いて、平坦化する。この結果、加工によって形成された柱状の積層膜１０や積層膜ＤＣの間のトレンチに層間絶縁膜３１が埋め込まれる。
　（ｇ）次に、図１９（ｂ）と同様に、第２配線層１２となる金属層を形成する。
　（ｈ）次に、図２０と同様に、第２配線層１２となる金属層をＸ方向に延伸するライン状に加工する。
　この結果、第２配線層１２は、メモリセル１０の電極層２６及びダミーセルＤＣの電極層２６Ｄと接続され、第７の実施の形態に係る不揮発性半導体記憶装置１を形成する。
　（アスペクト比）
　図２２に示すように、第１配線層１１を加工する際のアスペクト比をＡＧ１とし、図２３（ｂ）に示すように、積層膜１０を加工する際のアスペクト比をＡＳ１とし、図２４に示すように、積層膜１０を加工する際のアスペクト比をＡＴ１とし、図２０に示すように、第２配線層１２を加工する際のアスペクト比をＡＧ２とすると、アスペクト比の大小関係は、ＡＧ１＜ＡＳ１、ＡＳ１とＡＴ１は略同程度、ＡＧ１とＡＧ２は、略同程度か若干ＡＧ２の方が大きい。したがって、ＡＧ１≒ＡＧ２＜ＡＳ１≒ＡＴ１が成立している。
　第１の製造方法では、図１８（ｂ）に示す構造を形成する際のアスペクト比は、ＡＧ１＋ＡＳ１となる。更に、図２１に示す構造を形成する際のアスペクト比は、ＡＧ２＋ＡＳ１となる。
　第２の製造方法では、図２２に示す構造を形成する際のアスペクト比は、ＡＧ１となる。更に、図２３（ｂ）に示す構造を形成する際のアスペクト比は、ＡＳ１となる。更に、図２１に示す構造を形成する際のアスペクト比は、ＡＧ２＋ＡＳ１となる。
　第３の製造方法では、図２２に示す構造を形成する際のアスペクト比は、ＡＧ１となる。更に、図２３（ｂ）に示す構造を形成する際のアスペクト比は、ＡＳ１となる。更に、図２４に示す構造を形成する際のアスペクト比は、ＡＴ１となる。更に、図２０に示す構造を形成する際のアスペクト比は、ＡＧ２となる。
　第１の製造方法では、マスクパターニング工程は２回であるが、エッチング時のアスペクト比は、ＡＧ１＋ＡＳ１、ＡＧ２＋ＡＳ１となり、相対的にアスペクト比の大きいエッチング工程は２回ある。一方、第１の製造方法では、第１配線層１１と積層膜１０を同時に加工し、第２配線層１２と積層膜１０を同時に加工するため、微細なオーバーレイ工程は、存在しない。
　第２の製造方法では、マスクパターニング工程は３回であるが、エッチング時のアスペクト比は、ＡＧ１、ＡＳ１、ＡＧ２＋ＡＳ１となり、相対的にアスペクト比の大きいエッチング工程は１回で済む。第２の製造方法では、第１配線層１１の加工後に積層膜１０を加工するため、積層膜１０の加工において、微細なオーバーレイ工程の精密度が要求される。一方、第２配線層１２と積層膜１０は同時に加工するため、この工程では、微細なオーバーレイ工程は、存在しない。
　第３の製造方法では、マスクパターニング工程は４回であるが、エッチング時のアスペクト比は、ＡＧ１、ＡＳ１、ＡＴ１、ＡＧ１となり、相対的にアスペクト比の大きいエッチング工程は無い。第３の製造方法では、第１配線層１１の加工後に積層膜１０を加工するため、積層膜１０の加工において、微細なオーバーレイ工程の精密度が要求される。更に、積層膜１０の加工後に第２配線層１２を加工するため、第２配線層１２の加工において、微細なオーバーレイ工程の精密度が要求される。
　第１の製造方法では、第１配線層１１と積層膜１０の同時加工エッチング時のアスペクト比が高いため、例えば、第１配線層１１をＷで形成時にＷの底部の幅がテーパー形状に広がる傾向も観測されるが、第２の製造方法及び第３の製造方法では、第１配線層１１の加工を分割して実施するため、この傾向は解消可能である。
　第１～第３の製造方法は、マスクパターニング工程の回数、アスペクト比の大小、及び微細なオーバーレイ工程の精密度、ライン＆スペースのパターン寸法に基づいて、適宜選択可能である。
　（第８の実施の形態＿２層セル）
　第８の実施の形態に係る不揮発性半導体記憶装置１の模式的断面構造は、図３１及び図３２に示すように表される。また、その製造方法は、図２５～図３２に示すように表される。各図においては、ライナー膜の図示は、省略している。
　第８の実施の形態に係る不揮発性半導体記憶装置１は、図３１及び図３２に示すように、第１メモリセル１０及び第１ダミーセルＤＣが第１配線層１１と第２配線層１２との間に１層配置され、更に第２メモリセル１０及び第２ダミーセルＤＣが第２配線層１２と第３配線層１１との間に１層配置される例を示す。すなわち、第８の実施の形態に係る不揮発性半導体記憶装置１は、メモリセル１０及びダミーセルＤＣがそれぞれ２層積層化配置される例を示す。
　第８の実施の形態に係る不揮発性半導体記憶装置１は、図３１及び図３２に示すように、Ｙ方向に延伸する複数の第１配線層１１と、複数の第１配線層１１の上方で、Ｙ方向に対して交差したＸ方向に延伸する複数の第２配線層１２と、複数の第２配線層１２と複数の第１配線層１１との交差部分において、第２配線層１２と第１配線層１１との間に配置された第１メモリセル１０と、第１メモリセル１０に隣接して配置され、第２配線層１２を支える第１ダミーセルＤＣとを備える。
　最表面に電極層２６Ｄを有する第１ダミーセルＤＣは、図２５（ａ）及び図２５（ｂ）に示すように、平面視において、第２配線層１２の延伸方向で第２配線層１２と実質的に重複して配置される。
　また、複数の第１配線層１１と同一平面上に、第１配線層１１に隣接して配置された第１導電層１１Ｄを備え、第１ダミーセルＤＣは、第１導電層１１Ｄと第２配線層１２との交差部分において、第２配線層１２と第１導電層１１Ｄとの間に配置される。
　更に、複数の第２配線層１２の上方で、第１方向に延伸する複数の第３配線層１１と、複数の第３配線層１１と複数の第２配線層１２との交差部分において、第３配線層１１と第２配線層１２との間に配置された第２メモリセル１０と、第２メモリセル１０に隣接して配置され、第３配線層１１を支える第２ダミーセルＤＣとを備える。
　最表面に電極層２６Ｄ２を有する第２ダミーセルＤＣは、図２６（ａ）及び図２６（ｂ）に示すように、平面視において、第３配線層１１の延伸方向で第３配線層１１と実質的に重複して配置される。
　また、複数の第２配線層１２と同一平面上に、第２配線層１２に隣接して配置された第２導電層１２Ｄを備え、第２ダミーセルＤＣは、第２導電層１２Ｄと第３配線層１１との交差部分において、第３配線層１１と第２導電層１２Ｄとの間に配置される。
　第１導電層１１Ｄ、第２導電層１２Ｄは、平面視において、矩形形状、円形状若しくは長円形状を有し、島状に配置されていても良い。
　第１導電層１１Ｄは、平面視において隣接する第２配線層１２に跨って配置されていても良い。
　第２導電層１２Ｄは、平面視において隣接する第３配線層１１に跨って配置されていても良い。
　第１ダミーセルＤＣは、第１メモリセル１０と同一の積層構造を備える。
　第２ダミーセルＤＣは、第２メモリセル１０と同一の積層構造を備える。
　（製造方法＿２層セル）
　第８の実施の形態に係る不揮発性半導体記憶装置の製造方法であって、一工程を説明する模式的平面パターン構成は、図２５（ａ）及び図２５（ｂ）、図２６（ａ）及び図２６（ｂ）に示すように表される。
　（Ａ）図２５（ａ）のＸ－Ｘ線に沿う模式的断面構造は、図２７（ａ）に示すように表され、図２５（ａ）のＸＩ－ＸＩ線に沿う模式的断面構造は、図２７（ｂ）に示すように表される。
　まず、図２２と同様に、絶縁基板９上に第１配線層１１及び第１導電層１１Ｄをパターン形成後、層間絶縁膜３１を形成し、平坦化する。この結果、パターン形成された第１配線層１１及び第１導電層１１Ｄ間に層間絶縁膜３１が埋め込まれる。
　次に、図２３（ａ）と同様に、メモリセル１０及びダミーセルＤＣとなる積層膜１０を形成する。
　次に、図２３（ｂ）と同様に、積層膜１０及び層間絶縁膜３１を加工する。第１配線層１１上の積層膜１０はＹ方向に延伸するフィン状に加工され、第１導電層１１Ｄ上の積層膜ＤＣは島状に加工される。結果として、メモリセル１０となる積層膜（２１、２２、２３、２４、２５、２６）及びダミーセルＤＣとなる積層膜（２１Ｄ、２２Ｄ、２３Ｄ、２４Ｄ、２５Ｄ、２６Ｄ）が形成される。
　尚、図１８（ａ）及び図１８（ｂ）に示された第１の製造方法と同様に、第１配線層１１上にメモリセル１０及びダミーセルＤＣとなる積層膜（２１，２２、２３、２４、２５、２６）を積層した後、積層膜１０及び第１配線層１１をＹ方向に延伸するフィン状に同時加工し、積層膜ＤＣ及び第１導電層１１Ｄを島状に同時加工しても良い。
　次に、図１９（ａ）と同様に、層間絶縁膜３１を形成し、平坦化する。この結果、図２７（ａ）及び図２７（ｂ）に示すように、加工によって形成された積層膜１０や積層膜ＤＣ間のトレンチに層間絶縁膜３１が埋め込まれる。
　（Ｂ）図２５（ｂ）のＸＩＩ－ＸＩＩ線に沿う模式的断面構造は、図２８（ａ）に示すように表され、図２５（ｂ）のＸＩＩＩ－ＸＩＩＩ線に沿う模式的断面構造は、図２８（ｂ）に示すように表される。
　図１９（ｂ）と同様に、第２配線層１２となる金属層を形成する。
　次に、図２０と同様に、第２配線層１２となる金属層をＸ方向に延伸するライン状に加工する。この結果、第２配線層１２は、メモリセル１０の電極層２６及びダミーセルＤＣの電極層２６Ｄと電気的に接続される。
　次に、図２１と同様に、ライン状に加工された第２配線層１２の間の下の積層膜１０及び層間絶縁膜３１も加工して、第２配線層１２と第１配線層１１との交差部分に、メモリセル１０を含む柱状の積層膜（２１、２２、２３、２４、２５、２６）及びダミーセルＤＣを含む柱状の積層膜（２１Ｄ、２２Ｄ、２３Ｄ、２４Ｄ、２５Ｄ、２６Ｄ）を形成する。
　次に、図２８（ａ）及び図２８（ｂ）に示すように、層間絶縁膜３１を形成し、平坦化する。
　（Ｃ）図２６（ａ）のＸＩＶ－ＸＩＶ線に沿う模式的断面構造は、図２９に示すように表され、図２６（ａ）のＸＶ－ＸＶ線に沿う模式的断面構造は、図３０に示すように表される。
　図２３（ａ）と同様に、第２メモリセル１０及び第２ダミーセルＤＣとなる積層膜１０を形成する。
　次に、図２３（ｂ）と同様に、積層膜１０を加工する。第２配線層１２上の積層膜１０はＸ方向に延伸するフィン状に加工され、第２導電層１２Ｄ上の積層膜ＤＣは島状に加工される。結果として、第２メモリセル１０となる積層膜（２１、２２、２３、２４、２５、２６）及び第２ダミーセルＤＣとなる積層膜（２１Ｄ、２２Ｄ、２３Ｄ、２４Ｄ、２５Ｄ、２６Ｄ）が形成される。
　次に、図１９（ａ）と同様に、デバイス全面に層間絶縁膜３１を形成し、平坦化する。この結果、図２９及び図３０に示すように、加工によって形成された積層膜１０や積層膜ＤＣ間のトレンチに層間絶縁膜３１が埋め込まれる。
　（Ｄ）図２６（ｂ）のＸＶＩ－ＸＶＩ線に沿う模式的断面構造は、図３１に示すように表され、図２６（ｂ）のＸＶＩＩ－ＸＶＩＩ線に沿う模式的断面構造は、図３２に示すように表される。
　図１９（ｂ）と同様に、第２配線層１２となる金属層を形成する。
　次に、図２０と同様に、第３配線層１１となる金属層をＹ方向に延伸するライン状に加工する。この結果、第３配線層１１は、第２メモリセル１０の電極層２６及び第２ダミーセルＤＣの電極層２６Ｄと電気的に接続される。
　次に、図２１と同様に、ライン状に加工された第３配線層１１の間の下の積層膜１０及び層間絶縁膜３１も加工して、第３配線層１１と第２配線層１２との交差部分に、第２メモリセル１０を含む柱状の積層膜（２１、２２、２３、２４、２５、２６）及び第２ダミーセルＤＣを含む柱状の積層膜（２１Ｄ、２２Ｄ、２３Ｄ、２４Ｄ、２５Ｄ、２６Ｄ）が形成される。
　次に、図３１及び図３２に示すように、デバイス全面に層間絶縁膜３１を形成し、平坦化する。尚、更に多層化する場合には、メモリセルアレイの積層数に応じて、前述した工程を繰り返す。
　（第９の実施の形態＿多層セル）
　第９の実施の形態に係る不揮発性半導体記憶装置のＸ－Ｚ方向に沿う模式的断面構造は、図３３（ａ）に示すように表され、Ｙ－Ｚ方向に沿う模式的断面構造は、図３３（ｂ）に示すように表される。第９の実施の形態に係る不揮発性半導体記憶装置は、メモリセル１０及びダミーセルＤＣが４層以上の多層構造に積層化された例を示す。尚、図３３（ａ）及び図３３（ｂ）においては、複数の第１配線層１１、複数の第２配線層１２、複数のメモリセル１０、複数のダミーセルＤＣ、複数の第１導電層１１Ｄ、複数の第２導電層１２Ｄが配置されているが、これら以外の領域は層間絶縁膜３１で充填されている。
　複数のメモリセル１０は、メモリセルアレイ１Ａ内において、複数の第１配線層１１と複数の第２配線層１２のクロスポイントにマトリックス状に配置されている。一方、ダミーセルＤＣは、メモリセルアレイ１Ａの周辺部のワード線フックアップ部ＷＨＵ及びビット線フックアップ部ＢＨＵに配置される。第１配線層１１、第２配線層１２、メモリセル１０及びダミーセルＤＣを備えるメモリセルアレイ１Ａは、積層数に応じて多層化される。
　第９の実施の形態に係る不揮発性半導体記憶装置は、図３３（ａ）に示すように、Ｙ方向に延伸する複数の第１配線層１１と、複数の第１配線層１１の上方で、Ｙ方向に対して交差したＸ方向に延伸する複数の第２配線層１２と、複数の第２配線層１２と複数の第１配線層１１との交差部分において、第２配線層１２と第１配線層との間に配置され、第１抵抗変化膜を有する第１メモリセル１０と、複数の第１配線層１１と同一平面上に島状に配置された複数の第１導電層１１Ｄと、第１メモリセル１０に隣接し、第１導電層１１Ｄと第２配線層１２との間に配置され、第２配線層１２を支える複数の第１ダミーセルＤＣとを備える。
　第９の実施の形態に係る不揮発性半導体記憶装置は、図３３（ｂ）に示すように、Ｘ方向に延伸する複数の第２配線層１２と、複数の第２配線層１２の上方で、Ｘ方向に対して交差したＹ方向に延伸する複数の第３配線層１１と、複数の第２配線層１２と複数の第３配線層１１との交差部分において、第２配線層１２と第３配線層１１との間に配置され、第２抵抗変化膜を有する第２メモリセル１０と、複数の第２配線層１２と同一平面上に島状に配置された複数の第２導電層１２Ｄと、第２メモリセル１０に隣接し、第２導電層１２Ｄと第３配線層１１との間に配置され、第３配線層１１を支える複数の第２ダミーセルとを備える。
　また、メモリセルＭＣがマトリックス状に配置されたメモリセルアレイ１Ａ（図４、図５参照）と、メモリセルアレイ１Ａの周辺に配置されたビット線フックアップ部ＢＨＵ／ワード線フックアップ部ＷＨＵとを備え、第１ダミーセルＤＣ／第２ダミーセルＤＣは、ビット線フックアップ部ＢＨＵ／ワード線フックアップ部ＷＨＵに配置されていても良い。
　また、ダミーセルＤＣは、Ｚ方向に上下に隣接する第２配線層１２間において、第１導電層１１Ｄを介して２層積層化されていても良い。
　また、第２ダミーセルＤＣは、Ｚ方向に上下に隣接する第１配線層１１間において、第２導電層１２Ｄを介して２層積層化されていても良い。
　（第１０の実施の形態＿絶縁分離領域の層構造例）
　比較例に係る不揮発性半導体記憶装置は、図３４（ａ）及び図３４（ｂ）に示すように、周辺部の絶縁分離領域（シャロートレンチアイソレーショイン（ＳＴＩ:Shallow Trench Isolation））部分において、絶縁基板７内をＹ方向に延伸する複数の第１配線層１４Ｍ０と、複数の第１配線層１４Ｍ０の上方で、Ｙ方向に対して交差したＸ方向に延伸する複数の第２配線層１８Ｍ１と、複数の第２配線層１８Ｍ１と複数の第１配線層１４Ｍ０との交差部分において、第２配線層１８Ｍ１と第１配線層１４Ｍ０との間に配置された複数の第１積層構造体１６Ｖとを備える。第１積層構造体１６ＶはＶＩＡ電極を備える。絶縁基板７と第２配線層１８Ｍ１との間には、層間絶縁膜３３が配置されている。ここで、ＶＩＡ電極とは、第１配線層１４Ｍ０と、第２配線層１８Ｍ１との間を接続する電極である。
　一方、第１０の実施の形態に係る不揮発性半導体記憶装置は、図３５（ａ）及び図３５（ｂ）に示すように、周辺部の絶縁分離領域において、Ｙ方向に延伸する複数の第１配線層１４Ｍ０と、複数の第１配線層１４Ｍ０の上方で、Ｙ方向に対して交差したＸ方向に延伸する複数の第２配線層１８Ｍ１と、複数の第２配線層１８Ｍ１と複数の第１配線層１４Ｍ０との交差部分において、第２配線層１８Ｍ１と第１配線層１４Ｍ０との間に配置された複数の第１積層構造体１６Ｖと、第１積層構造体１６Ｖに隣接して配置され、第２配線層１８Ｍ１を支える第２積層構造体１６ＶＤとを備える。
　第１積層構造体１６Ｖは第１電極（ＶＩＡ電極）を備え、第２積層構造体１６ＶＤは第２電極（ダミーＶＩＡ電極）を備える。絶縁基板７と第２配線層１８Ｍ１との間には、層間絶縁膜３３が配置されている。
　また、図３４（ａ）のＸＩＸ－ＸＩＸ線に沿う模式的断面構造であって、ＲＩＥにより、第２配線層１８Ｍ１を加工する工程を説明する模式的断面構造は、図３６（ａ）に示すように表され、電極層を加工した後の模式的断面構造は、図３６（ｂ）に示すように表され、更に、ウエットエッチング処理した後の模式的断面構造は、図３６（ｃ）に示すように表される。
　一方、図３５（ａ）のＸＸＩ－ＸＸＩ線に沿う模式的断面構造であって、ＲＩＥにより、第２配線層１８Ｍ１を加工する工程を説明する模式的断面構造は、図３７（ａ）に示すように表され、電極層を加工した後の模式的断面構造は、図３７（ｂ）に示すように表され、更に、ウエットエッチング処理した後の模式的断面構造は、図３７（ｃ）に示すように表される。
　比較例に係る不揮発性半導体記憶装置において、第２配線層１８Ｍ１の加工前におけるＹ方向から見たＸＩＸ－ＸＩＸ線に沿う模式的断面構造は図３６（ａ）に示すように表される。次にマスク５を用いて、第２配線層１８Ｍ１のＲＩＥ加工した後におけるＹ方向から見たＸＩＸ－ＸＩＸ線に沿う模式的断面構造は図３６（ｂ）に示すように表され、更にウエットエッチングを実施した後のＹ方向から見たＸＩＸ－ＸＩＸ線に沿う模式的断面構造は図３６（ｃ）に示すように表される。
　比較例に係る不揮発性半導体記憶装置においては、図３６に示すように、ＶＩＡ電極１６Ｖの周辺部において、第２配線層１８Ｍ１を支える部材が層間絶縁膜３３であり、強度的に弱い。このため、ＶＩＡ電極１６Ｖの周辺部において、第２配線層１８Ｍ１のパターン倒壊や、隣接パターン間のパターンショートが生じ易い。
　実施の形態に係る不揮発性半導体記憶装置１において、第２配線層１８Ｍ１の加工前におけるＹ方向から見たＸＸＩ－ＸＸＩ線に沿う模式的断面構造は図３７（ａ）に示すように表される。次にマスク５を用いて、第２配線層１８Ｍ１のＲＩＥ加工した後におけるＹ方向から見たＸＸＩ－ＸＸＩ線に沿う模式的断面構造は図３７（ｂ）に示すように表され、更にウエットエッチングを実施した後のＹ方向から見たＸＸＩ－ＸＸＩ線に沿う模式的断面構造は図３７（ｃ）に示すように表される。
　第１０の実施の形態に係る不揮発性半導体記憶装置においては、図３７に示すように、ＶＩＡ電極１６Ｖの周辺部において、第２配線層１８Ｍ１を支えるための補強構造として、ＶＩＡ電極１６Ｖと同様の電極構造からなるダミーＶＩＡ電極１６ＶＤが配置されているため、比較例の構造と比べて強度が相対的に強い。このため、ＶＩＡ電極１６Ｖの周辺部において、第２配線層１８Ｍ１のパターン倒壊や、隣接パターン間のパターンショートの発生を抑制可能である。
　以上説明したように、実施の形態に係る不揮発性半導体記憶装置によれば、メモリセルの周辺部において、配線層を支えるための補強構造として、メモリセルと同様の積層膜構造からなるダミーセル構造の柱を立てることで機械的強度に優れ、パターンショートに強く、このため歩留まりが向上し、信頼性の高い不揮発性半導体記憶装置及びその製造方法を提供することができる。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (20)

  1. 　第１方向に延伸し、前記第１方向と交差する第２方向に沿って配列された複数の第１配線層と、
    　前記複数の第１配線層の前記第１方向及び前記第２方向に交差した第３方向の上方に設けられ、前記第１方向に配列され、前記第２方向に延伸する複数の第２配線層と、
    　前記複数の第２配線層と前記複数の第１配線層との交差部分において、前記第２配線層と前記第１配線層との間に配置された第１メモリセルを含む複数の第１積層構造体と、
    　前記複数の第１配線層と前記第２方向に隣り合い、前記第２方向に沿って配列され、前記第２配線層と接する第２積層構造体と、
    　前記複数の第１積層構造体の間及び前記複数の第２積層構造体の間に設けられた絶縁層とを備え、前記第２積層構造体は、前記絶縁層よりもヤング率が大きい、不揮発性半導体記憶装置。
  2. 　前記第１積層構造体は、第１電極を備え、前記第２積層構造体は、第２電極を備える、請求項１に記載の不揮発性半導体記憶装置。
  3. 　前記複数の第１積層構造体の間に設けられた第１絶縁層と、
    　前記複数の第２積層構造体の間に設けられた第２絶縁層とを更に備え、
    　前記第２方向において、前記第２積層構造体に最も近い前記複数の第１積体構造体のうち１つの第１積層構造体と、前記第１積層構造体に最も近い前記複数の第２積層構造体のうち１つの第２積層構造体の間には前記第１絶縁層と前記第２絶縁層が設けられている、請求項１に記載の不揮発性半導体記憶装置。
  4. 　前記第２絶縁層は前記第１絶縁層よりもヤング率が大きい、請求項３に記載の不揮発性半導体記憶装置。
  5. 　前記第２積層構造体は、前記第１絶縁層よりも収縮率の小さな膜を備える、請求項３に記載の不揮発性半導体記憶装置。
  6. 　前記複数の第１配線層と前記第２方向に隣り合い、前記第１配線層と同一層に設けられ、前記第２方向に沿って配列された複数の第１導電層を備え、前記第２積層構造体は、前記第２配線層と前記第１導電層との間に設けられる、請求項１に記載の不揮発性半導体記憶装置。
  7. 　前記複数の第２配線層の前記第３方向の上方に設けられ、前記第１方向に延伸する複数の第３配線層と、
    　前記複数の第３配線層と前記複数の第２配線層との交差部分において、前記第３配線層と前記第２配線層との間に配置され、第２メモリセルを含む第３積層構造体と、
    　前記第３積層構造体と前記第２方向に隣り合って配置され、前記第３配線層と接する第４積層構造体とを備える、請求項１に記載の不揮発性半導体記憶装置。
  8. 　前記第１導電層は、前記第２配線層以外のいずれの配線層にも接続されていない請求項６に記載の不揮発性半導体記憶装置。
  9. 　前記第２積層構造体は、前記第１メモリセルを含む前記第１積層構造体と同一の積層構造を備える、請求項１に記載の不揮発性半導体記憶装置。
  10. 　前記複数の第２配線層と同一平面上に、前記第２配線層に隣り合って配置された第２導電層を備え、前記第４積層構造体は、前記第２導電層と前記第３配線層との交差部分において、前記第３配線層と前記第２導電層との間に配置される、請求項７に記載の不揮発性半導体記憶装置。
  11. 　第２方向に延伸する複数の第２配線層と、
    　前記複数の第２配線層の前記第３方向の上方に設けられ、第２方向に対して交差した第１方向に延伸する複数の第３配線層と、
    　前記複数の第２配線層と前記複数の第３配線層との交差部分において、前記第２配線層と前記第３配線層との間に配置され、第２メモリセルを含む第３積層構造体と、
    　前記複数の第２配線層と同一平面上に配置された複数の第２導電層と、
    　前記第２メモリセルに隣接して配置され、前記第３配線層と接する複数の第４積層構造体とを備える、請求項６に記載の不揮発性半導体記憶装置。
  12. 　前記第１メモリセル及び前記第３積層構造体がマトリックス状に配置されたメモリセルアレイと、
    　前記メモリセルアレイの周辺に配置された周辺部とを備え、前記第２積層構造体及び前記第４積層構造体は、前記周辺部に配置される、請求項１１に記載の不揮発性半導体記憶装置。
  13. 　前記第２積層構造体は、第１方向及び第２方向に直交する第３方向に隣接する前記第２配線層の間において、前記第１導電層を介して２層積層化される、請求項１１に記載の不揮発性半導体記憶装置。
  14. 　前記第４積層構造体は、第１方向及び第２方向に直交する第３方向に隣接する前記第１配線層の間において、前記第２導電層を介して２層積層化される、請求項１１に記載の不揮発性半導体記憶装置。
  15. 　基板上の第１配線層上に抵抗変化膜を備える積層膜を積層した後、メモリセル形成領域の前記積層膜を第１方向に延伸するフィン状に加工し、積層構造体形成領域の前記積層膜を島状に加工する工程と、
    　層間絶縁膜を形成し平坦化後、金属層を形成し、前記金属層を第２方向に延伸するライン状に加工し、前記積層構造体形成領域の前記積層膜と重畳する第２配線層を形成する工程と、
    　前記第２配線層の間の下の前記積層膜及び前記層間絶縁膜を加工して、前記メモリセル形成領域に柱状の前記積層膜を有するメモリセルを形成し、前記積層構造体形成領域に柱状の前記積層膜を有する積層構造体を形成する工程とを有する、不揮発性半導体記憶装置の製造方法。
  16. 　基板上に第１配線層をパターン形成後、第１層間絶縁膜を形成し平坦化後、前記第１配線層及び前記第１層間絶縁膜の上に積層膜を形成する工程と、
    　メモリセル形成領域の前記第１配線層の上の前記積層膜を第１方向に延伸するフィン状に加工し、積層構造体形成領域の前記積層膜を島状に加工する工程と、
    　第２層間絶縁膜を形成し平坦化する工程とを有する、不揮発性半導体記憶装置の製造方法。
  17. 　金属層を形成後、前記金属層を前記第１方向に交差する第２方向に延伸するライン状に加工し、前記積層構造体形成領域の前記積層膜と重畳する第２配線層を形成する工程と、
    　前記第２配線層の間の下の前記積層膜及び前記第２層間絶縁膜も加工して、前記メモリセル形成領域に柱状の前記積層膜を有するメモリセルを形成し、前記積層構造体形成領域に柱状の前記積層膜を有する積層構造体を形成する工程とを有する、請求項１６に記載の不揮発性半導体記憶装置の製造方法。
  18. 　前記第１配線層をパターン形成する工程は、同時に第１導電層をパターン形成する工程を有し、
    　前記積層膜を形成する工程は、同時に前記第１導電層の上に前記積層膜を形成する工程を有し、
    　前記第１配線層の上の前記積層膜を第１方向に延伸するフィン状に加工する工程は、同時に前記第１導電層の上の前記積層膜を島状に加工する工程を有する、請求項１７に記載の不揮発性半導体記憶装置の製造方法。
  19. 　前記第１配線層の上の前記積層膜を前記第１方向に交差する第２方向に加工し、前記メモリセル形成領域に柱状の前記積層膜及び前記積層構造体形成領域に柱状の前記積層膜を形成する工程と、
    　第３層間絶縁膜を形成し平坦化後、金属層を形成し、前記金属層を前記第２方向に延伸するライン状に加工し、前記メモリセル形成領域の前記積層膜及び前記積層構造体形成領域の前記積層膜と重畳する第２配線層を形成する工程とを有する、請求項１６に記載の不揮発性半導体記憶装置の製造方法。
  20. 　前記第１導電層は、平面視において隣接する前記第２配線層に跨って配置される、請求項１８に記載の不揮発性半導体記憶装置の製造方法。
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