TWI786760B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本揭露提供一種半導體裝置及其製造方法，其中記憶體單元係利用雙側字線結構製造的。在實施例中，一第一字線位於該些記憶體單元的一第一側上且一第二字線位於該些記憶體單元的與該第一側相反的一第二側上。

Description

半導體裝置及其製造方法
本揭露關於一種半導體裝置及其製造方法。
在用於電子應用的積體電路中使用半導體記憶體，電子應用包括例如無線電、電視、行動電話及個人計算裝置。一種類型的半導體記憶體係電阻性隨機存取記憶體(resistive random access memory，RRAM)，其涉及在電阻變化材料中儲存值。電阻變化材料可在低電阻相位與高電阻相位之間切換以指示位元碼。
根據本揭露的一些實施例中，一種製造半導體裝置的方法包括：在基板之上形成第一字線；在第一字線之上形成位元線；在形成第一字線之後，在位元線的相反側上形成第一記憶體單元及第二記憶體單元；沉積鄰近於第一記憶體單元且與第一字線電連接的第二字線；沉積鄰近於第二記憶體單元的第三功能性字線；及在沉積第三功能性字線之後，形成與第三功能性字線電連接的第四字線。
根據本揭露的一些實施例中，一種製造半導體裝置 的方法，該方法包括：在基板之上形成底部字線；在底部字線之上形成第一位元線；形成鄰近於第一位元線的RRAM材料；形成鄰近於RRAM材料的選擇器材料；在第一位元線的第一側上形成第一字線，該第一字線與底部字線電連接；在第一位元線的與該第一側相反的第二側上形成第二字線；及形成在第二字線之上且與第二字線電連接的頂部字線。
根據本揭露的一些實施例中，一種半導體裝置包括：位元線，該位元線沉積於介電層上；第一記憶體單元，該第一記憶體單元沉積於位元線的第一側壁上；第二記憶體單元，該第二記憶體單元沉積於位元線的與該第一側壁相反的第二側壁上；第一字線，該第一字線沉積於介電層上，其中第一記憶體單元沉積於位元線的第一側壁與第一字線的側壁之間；第二字線，該第二字線沉積於介電層上，其中第二記憶體單元沉積於位元線的第二側壁與第二字線的側壁之間；頂部字線，該頂部字線沉積於位元線之上且電連接至第一字線；及底部字線，該底部字線沉積於位元線之下且電連接至第二字線。
101:基板
102:第一金屬化層
103:第一字線
105:第一介電層
107:第二介電層
109:第一通孔件
110:介電層
111:第四金屬線
113:第一金屬化通孔件
201:位元線材料
203:第一硬遮罩
301:位元線
401:RRAM材料
501:RRAM間隔物
601:選擇器
701:功能性字線材料
800:記憶體單元
801:功能性字線
901:第三介電層
1001:第四介電層
1003:第二開口
1101:字線材料
1103:第二通孔件
1201:第二字線
1300:雙側字線結構
1301:第五介電層
1401:第二金屬化層
1403:第二金屬化通孔件
1405:第五金屬線
1407:介電層
1500:半導體裝置
1501:記憶體區
1503:邏輯區
1505:第三金屬化通孔件
1901:選擇器材料
A-A’、B-B’:線
當結合隨附圖式來閱讀時，根據以下詳細描述將最好地理解本揭露的態樣。請注意，根據業內的標準做法，並未按比例繪製各種特徵。事實上，為了論述的清楚起見，可任意增大或減小各種特徵的尺寸。
第1A圖至第1B圖例示根據一些實施例的第一字線的形 成。
第2A圖至第2B圖例示根據一些實施例的位元線材料的形成。
第3A圖至第3B圖例示根據一些實施例的位元線的形成。
第4A圖至第4B圖例示根據一些實施例的RRAM材料的形成。
第5A圖至第5B圖例示根據一些實施例的RRAM材料的圖案化。
第6A圖至第6B圖例示根據一些實施例的選擇器的形成。
第7A圖至第7B圖例示根據一些實施例的功能性字線材料的形成。
第8A圖至第8B圖例示根據一些實施例的功能性字線的形成。
第9A圖至第9B圖例示根據一些實施例的介電層的形成。
第10A圖至第10B圖例示根據一些實施例的穿過介電層的開口的形成。
第11A圖至第11B圖例示根據一些實施例的第二字線材料的形成。
第12A圖至第12B圖例示根據一些實施例的第二字線的形成。
第13A圖至第13C圖例示根據一些實施例的介電層的形成。
第14圖例示根據一些實施例的金屬化層的形成。
第15圖例示根據一些實施例的鄰近於邏輯區的記憶體 區。
第16A圖至第16B圖例示根據一些實施例的第一硬遮罩的置放。
第17A圖至第17B圖例示根據一些實施例的在第一硬遮罩處於適當位置的情況下功能性字線的形成。
第18A圖至第18B圖例示根據一些實施例的在第一硬遮罩處於適當位置的情況下第二字線的形成。
第19圖例示根據一些實施例的在圖案化RRAM材料之前選擇器材料的形成。
第20圖例示根據一些實施例的用選擇器材料圖案化RRAM材料以形成「L」形狀。
第21圖例示根據一些實施例的用「L」形狀的經圖案化的RRAM材料形成第二字線。
第22圖例示根據一些實施例的在第一硬遮罩處於適當位置時形成「L」形狀的RRAM材料。
以下揭示內容提供了用於實施本揭露之不同特徵的許多不同實施例或實例。以下描述了組件及配置的特定實例以簡化本揭露。當然，這些僅為實例，且不意欲具有限制性。例如，以下描述中在第二特徵之上或上形成第一特徵可包括其中第一特徵及第二特徵形成為直接接觸的實施例，且亦可包括其中額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可能不直接接觸的實施例。另外，本揭露可在各種實例中重複參考數字及/或字 母。此重複係為了簡單及清楚的目的，且本身並不表示所論述的各種實施例及/或組態之間的關係。
此外，為便於描述，本文中可使用諸如「下方」、「之下」、「下部」、「上方」、「上部」等等空間相對術語來描述一個元件或特徵與另一(些)元件或特徵的關係，如圖中所例示。除圖中所描述的定向之外，空間相對術語還意欲涵蓋裝置在使用或操作中的不同定向。可以其他方式來定向設備(旋轉90度或以其他定向)，並且同樣地可相應地解釋本文所使用的空間相對描述詞。
現在將參照特定實施例來描述實施例，其中電阻性隨機存取記憶體(RRAM)裝置連接至位於RRAM裝置的相反側上的字線，以便提供每根位元線的多個功能性垂直RRAM單元(例如，在1S1R結構中)的個別位元操作能力。然而，本文中描述的實施例意欲係說明性的，因為所呈現的想法可用於廣泛多種實施例中，且不意欲將實施例限於本文中特別描述的那些。
現在參考第1A圖至第1B圖，此圖例示第一字線103在基板101之上的形成，其中第1A圖例示第1B圖的結構沿著線A-A’的俯視圖且第1B圖例示第1A圖沿著線B-B’的橫截面視圖。基板101可包含塊狀矽(摻雜或未摻雜)，或絕緣體上矽(silicon-on-insulator，SOI)基板的作用層。一般而言，SOI基板包含一層半導體材料，諸如矽、鍺、鍺化矽、SOI、絕緣體上鍺化矽(silicon germanium on insulator，SGOI)或其組合。可使用 的其他基板包括多層基板、梯度基板或混合定向基板。
另外，基板101可包括在基板101內及/或之上形成的作用裝置(未單獨例示)及作用裝置之上的第一金屬化層102。如一般熟習此項技術者將認識到，廣泛多種作用裝置及被動裝置(諸如電晶體、電容器、電阻器、這些的組合等等)可用於產生半導體裝置的設計的所要結構性及功能性需求且可使用任何合適的方法形成。例如，在一些實施例中，作用裝置可以係FinFET裝置，其中半導體材料鰭片形成為閘極堆疊在FinFET裝置的鰭片之上，其中淺溝槽隔離(shallow trench isolation，STI)區形成於鰭片之間且其中源極/汲極區形成於閘極堆疊的相反側上的鰭片內。為了清楚起見，未單獨例示STI區及源極/汲極區。
第一金屬化層102形成於作用裝置之上，且經設計以連接各種作用裝置來形成功能性電路。在一實施例中，第一金屬化層102由介電材料(例如，低k介電材料、極低k介電材料、超低k介電材料、這些的組合等等)及導電材料的交替層形成，且可經由任何合適的製程(諸如，沉積、鑲嵌、雙重鑲嵌等)形成。
在一實施例中，第一金屬化層102可包含第一金屬層、第二金屬層、第三金屬層及第四金屬線111(為了清楚起見，僅例示其中的第四金屬線111)。另外，第一金屬化層102包含上覆於第四金屬線111的介電層110，且亦包括延伸穿過介電層110的第一金屬化通孔件113。然而， 可利用任何合適數目個金屬層、導電層及通孔件。
一旦已呈現或以其他方式製備基板101，第一字線103就可形成於基板101之上且與第一金屬化通孔件113電連接。在一實施例中，可藉由在基板101之上初始形成第一介電層105來形成第一字線103。可使用諸如CVD、PVD、PECVD的製程形成第一介電層105，但是亦可使用諸如LPCVD的其他製程。第一介電層105可包含介電材料，諸如摻雜或未摻雜的氧化矽、氮化矽、摻雜矽酸鹽玻璃，可利用其他高k材料、上述的組合或類似者。在一實施例中，第一介電層105可包含諸如磷硼矽酸鹽玻璃(boron phosphorous silicate glass，BPSG)的材料，但是任何合適的介電質可用於任一層。
在形成之後，可使用例如化學機械拋光(chemical mechanical polish，CMP)製程來平坦化第一介電層105，以便平坦化第一介電層105。然而，可使用任何其他合適的平坦化製程來將第一介電層105降低至所要高度且為第一介電層105提供平坦的輪廓。
一旦已形成第一介電層105，就可在第一介電層105內形成第一字線103。在一實施例中，可藉由首先在第一介電層105內形成開口來起始第一字線103的形成。在一實施例中，可使用合適的微影遮蔽及蝕刻製程形成開口。然而，可使用任何合適的製程形成開口。
一旦已在第一介電層105中形成開口，就可起始第一膠黏層(第1A圖至第1B圖中未單獨例示)的形成。在 一實施例中，第一膠黏層用於幫助將第一字線103的其餘部分黏合至下伏結構，且可以係使用諸如CVD、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)等等製程形成的例如鈦、氮化鈦、鉭、氮化鉭、鉬、釕、銠、鉿、銥、鈮、錸、鎢、這些的組合、這些的氧化物等等。
一旦已形成第一膠黏層，就可沉積第一字線103以填充第一介電層105中的開口的剩餘部分。在一實施例中，第一字線103可以係使用諸如CVD、電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)等等製程形成的導電材料，諸如鎢、鈷、鋁、鎳、銅、銀、金、鉬、釕、氮化鉬、其合金等等。然而，可利用任何合適的材料及製造方法。
一旦已沉積第一字線103的材料以填充及/或過度填充第一介電層105內的開口，就去除位於第二介電層107外部的第一膠黏層及第一字線103的過量材料。在一實施例中，去除製程可以係平坦化製程，諸如化學機械拋光製程。然而，可利用任何合適的平坦化製程。
另外，雖然上文描述了一個特定實施例以便例示可如何製造第一字線103，但是此描述意欲係說明性的而不意欲係限制性的。相反，可利用任何合適的製造方法。例如，在其他實施例中，可首先沉積第一字線103的材料， 然後使用例如微影遮蔽及蝕刻製程對其進行圖案化。一旦已沉積且圖案化，就可接著沉積且平坦化第一介電層105的材料以便幫助形成第一字線103。這些方法及所有其他合適的方法全部意欲包括在實施例的範疇內。
在一實施例中，第一字線103可形成為具有介於約80nm與約180nm之間的第一厚度T1，且可彼此間隔開介於約40nm與約80nm之間的第一間距S1。此外，第一字線103可形成為具有介於約40nm與約80nm之間的第一寬度W1。然而，可利用任何合適的尺寸。
一旦已形成第一字線103，就在第一字線103之上形成第二介電層107且穿過第二介電層107形成第一通孔件109。在一實施例中，使用與上文所描述的第一介電層105類似的材料及類似的製程形成第二介電層107。然而，可利用任何合適的方法及材料。
一旦已形成第二介電層107，就可穿過第二介電層107形成第一通孔件109以與第一字線103進行連接。在一實施例中，可使用與(上文所論述的)第一字線103類似的材料及製程形成第一通孔件109，諸如：在第二介電層107中形成開口、用諸如銅的導電材料填充開口且隨後平坦化導電材料。然而，可利用任何合適的方法及材料。
第2A圖至第2B圖例示在第一通孔件109之上且與第一通孔件109電連接的位元線301(第2A圖至第2B圖中未例示，但是下文參照第3A圖至第3B圖進行例示及描述)的位元線材料201的沉積。在這些圖中，第2A 圖例示第2B圖沿著線A-A’的俯視圖且第2B圖例示第2A圖沿著線B-B’的橫截面視圖。在一實施例中，位元線材料201可以係導電材料，諸如鎢、鈷、鋁、鎳、銅、銀、金、其合金等等。導電材料可藉由可接受的沉積製程(諸如ALD或CVD)、可接受的電鍍製程(諸如電子電鍍或無電電鍍)等等形成。然而，可利用任何合適的材料及製造方法。
一旦已沉積位元線材料201，就可在位元線材料201之上沉積第一硬遮罩203。在一實施例中，第一硬遮罩202可以係諸如氮化矽的材料，但是亦可利用任何合適的遮蔽材料，諸如氧化矽、氮氧化矽、SiCON、SiC、SiOC。可使用諸如化學氣相沉積或物理氣相沉積的沉積製程形成第一硬遮罩202。然而，可利用任何合適的製程或厚度。
第3A圖至第3B圖例示位元線材料201的圖案化以形成位元線301。在這些圖中，第3A圖例示第3B圖沿著線A-A’的俯視圖且第3B圖例示第3A圖沿著線B-B’的橫截面視圖。在一實施例中，一旦已在位元線材料201之上沉積第一硬遮罩203，就可使用例如一或多種微影遮蔽及蝕刻製程來圖案化第一硬遮罩203。然而，可利用任何合適的圖案化第一硬遮罩203的方法。
一旦已圖案化第一硬遮罩203，就可將第一硬遮罩203的圖案轉印至位元線材料201以形成位元線301。在一實施例中，可使用利用第一硬遮罩203作為遮蔽材料的一或多種蝕刻製程來轉印圖案。然而，可利用任何合適 的製程。
另外，在一些實施例中，一旦已形成位元線301，就可去除第一硬遮罩203(若在位元線301的圖案化期間還未去除)。在一些實施例中，可使用濕式蝕刻製程或乾式蝕刻製程、這些的組合等等去除第一硬遮罩203。然而，可利用任何合適的方法。
在一實施例中，位元線301可形成為具有介於約80nm與約180nm之間的第二厚度T2，且可彼此間隔開介於約40nm與約80nm之間的第二間距S2。此外，位元線301可形成為具有介於約40nm與約80nm之間的第二寬度W2。然而，可利用任何合適的尺寸。
最後，藉由利用不同層中的字線，第一通孔件109之間的第一間距P1可大於位元線301之間的第二間距P2。在特定實施例中，第一間距P1可為第二間距P2的約兩倍大，諸如，第一間距P1可介於約160nm與約320nm之間，而第二間距P2可介於約80nm與約160nm之間。然而，可利用任何合適的尺寸。
第4A圖至第4B圖例示RRAM材料401在位元線301紙上的沉積。在這些圖中，第4A圖例示第4B圖的俯視圖且第4B圖例示第4A圖沿著線B-B’的橫截面視圖。在一實施例中，RRAM材料401可形成為保形薄氧化物膜。根據一些實施例，RRAM材料401可使用適合於儲存數位值的一或多層可接受的介電材料形成，諸如氧化鉿(HfO2)；氧化鋯鉿(Hf(1-x)ZrxO2)；氧化鋯(ZrＯ2)； 氧化鈦(TiO2)；氧化鎳(NiO)；氧化鉭(TaOx)；氧化銅(Cu2O)；五氧化二鈮(Nb2O5)；氧化鋁(Al2O3)；組合；等等。可藉由諸如ALD、CVD、PVD等等可接受的沉積製程形成RRAM材料401的材料。然而，可利用任何合適的方法或材料。
第5A圖至第5B圖例示RRAM材料401的圖案化以便在位元線301的相反側上形成不連續的RRAM間隔物501。在這些圖中，第5A圖例示第5B圖沿著線A-A’的俯視圖且第5B圖例示第5A圖沿著線B-B’的橫截面視圖。在一實施例中，可使用各向異性蝕刻製程來圖案化RRAM材料401以形成RRAM間隔物501，各向異性蝕刻製程去除RRAM材料401的水平部分而留下RRAM材料401的垂直部分。RRAM間隔物501可形成為介於約100nm與約180nm之間的第三厚度T3及介於約3nm與約10nm之間的第一長度L1。然而，可利用任何合適的方法及厚度來形成RRAM間隔物501。
第6A圖至第6B圖例示鄰近於RRAM間隔物501的選擇器601的形成。在這些圖中，第6A圖例示第6B圖的俯視圖且第6B圖例示第6A圖沿著線B-B’的橫截面視圖。在一實施例中，選擇器601可由雙向臨限值切換(ovonic threshold switching，OTS)層形成，且可由硫族化合物材料形成，硫族化合物材料包括至少硫族元素陰離子(例如，硒(Se)、碲(Te)等等)及正電元素(例如，鍺(Ge)、矽(Si)、磷(P)、砷(As)、銻(Sb)、鉍(Bi)、 鋅(Zn)、氮(N)、硼(B)、碳(C)等等)。可接受的硫族化合物材料包括但不限於GeSb2Te5(GST)。選擇器601的材料經保形沉積，且可使用PVD、CVD、ALD等等來沉積。然而，可利用任何合適的材料及任何合適的沉積方法。
一旦已沉積選擇器601的材料，就可使用一或多種各向異性蝕刻製程(必要時，連同任何合適的微影遮蔽及蝕刻製程)來圖案化選擇器601的材料，各向異性蝕刻製程去除選擇器601的材料的沿著第二介電層107的水平部分而留下選擇器601的材料的不連續的垂直部分以形成選擇器601且亦留下選擇器601的材料沿著位元線301及RRAM間隔物501的頂表面的水平部分。然而，可利用任何合適的方法來形成選擇器601。
在一實施例中，選擇器601可形成為介於約100nm與約180nm之間的第四厚度T4。另外，選擇器601可形成為具有鄰近於RRAM間隔物501的介於約5nm與約30nm之間的第二長度L2，及在位元線301之上延伸的介於約50nm與約120nm之間的第三長度L3。然而，可利用任何合適的尺寸。
第7A圖至第7B圖例示功能性字線材料701圍繞選擇器601的沉積。在這些圖中，第7A圖例示第7B圖的俯視圖且第7B圖例示第7A圖沿著線B-B’的橫截面視圖。在一實施例中，可使用與第一字線103(上文參照第1A圖至第1B圖進行描述)類似的材料及類似的方法 沉積功能性字線材料701。例如，第一字線103的材料可以係使用化學氣相沉積製程沉積的鎢。然而，可利用任何方法及/或材料。
一旦已沉積功能性字線材料701，就可利用選擇器601來平坦化功能性字線材料701。在一實施例中，可使用化學機械拋光製程來平坦化功能性字線材料701。然而，亦可利用任何其他合適的製程，諸如研磨製程或甚至一系列蝕刻製程。
第8A圖至第8B圖例示：一旦已沉積功能性字線材料701以填充位元線301之間的區，就可將功能性字線材料701圖案化成位元線301之間的功能性字線801。在這些圖中，第8A圖例示第8B圖的俯視圖且第8B圖例示第8A圖沿著線B-B’的橫截面視圖。在一實施例中，可利用微影遮蔽及蝕刻製程以便圖案化功能性字線材料701。然而，可利用任何合適的方法。
在一實施例中，功能性字線801可形成為具有寬於第一字線103的第一寬度W1的第三寬度W3。在一實施例中，第三寬度W3可介於約40nm與約80nm之間。另外，功能性字線801的第一部分可在選擇器601的不同區段之間延伸介於約40nm與約80nm之間的第一距離D1，而第二部分可延伸超出第一字線103介於約5nm與約10nm之間的第二距離D2。然而，可利用任何合適的尺寸。
另外，一旦功能性字線801已彼此分離，功能性 字線801中的僅一些電連接至功能性字線801之下的第一字線103。例如，在第8B圖所例示的實施例中，三根功能性字線801中的兩根與第一通孔件109實體接觸，第一通孔件109將功能性字線801電連接至第一字線103。剩餘的功能性字線801(位於第8B圖所例示的兩根位元線301之間)在製造製程中的此刻未電連接至第一字線103(或任何其他字線)。因而，可與位於兩個位元線301之間的功能性字線801進行單獨連接，如下文進一步描述。
最後，一旦已圖案化且形成功能性字線801，選擇器601與RRAM間隔物501的組合就在位元線301的相反側上形成多個記憶體單元(第8A圖至第8B圖中由標記為800的虛線圓圈表示)。另外，在製造製程中的此階段，鄰近於位元線301中之任何單獨一者的記憶體單元800中之僅一者由第一字線103控制。
第9A圖至第9B圖例示：一旦已圖案化功能性字線801，就可沉積第三介電層901以便將功能性字線801彼此分離及隔離。在這些圖中，第9A圖例示第9B圖的俯視圖且第9B圖例示第9A圖沿著線B-B’的橫截面視圖。在一實施例中，可使用與第一介電層105(上文參照第1A圖至第1B圖進行描述)類似的材料及方法沉積第三介電層901。然而，可利用任何材料及方法來形成第三介電層901。
一旦已沉積第三介電層901的材料，就可利用位元線301來平坦化第三介電層901的材料。在一實施例中， 可使用化學機械拋光製程來平坦化第三介電層901。然而，亦可利用任何其他合適的製程，諸如研磨製程或甚至一系列蝕刻製程。
第10A圖至第10B圖例示：一旦已平坦化第三介電層901，就可在位元線301之上沉積第四介電層1001。在這些圖中，第10A圖例示第10B圖沿著線A-A’的俯視圖且第10B圖例示第10A圖沿著線B-B’的橫截面視圖。在一實施例中，可使用與第一介電層105(上文參照第1A圖至第1B圖進行描述)類似的材料及方法製造第四介電層1001。然而，可利用任何合適的方法及材料。
第10A圖至第10B圖另外例示第四介電層1001的圖案化以形成第二開口1003以便開始形成第二通孔件1103(第10A圖至第10B圖中未例示，但是下文參照第11A圖至第11B圖進行例示及描述)。在一實施例中，可使用例如微影遮蔽及蝕刻製程來圖案化第四介電層1001。然而，可利用任何合適的方法。
第11A圖至第11B圖例示向第二開口1003中且在第四介電層1001之上沉積字線材料1101以便形成第二通孔件1103(例示為與字線材料1101的剩餘部分分離，但是其中可存在或可不存在實體分離)且開始形成第二字線1201(第11A圖至第11B圖中未例示，但是下文參照第12A圖至第12B圖進一步進行例示及描述)。在這些圖中，第11A圖例示第11B圖的俯視圖且第11B圖例示第11A圖沿著線B-B’的橫截面視圖。在一實施例中，可使 用與第一字線103(上文參照第1A圖至第1B圖進行描述)類似的方法及材料沉積字線材料1101。例如，字線材料1101可使用化學氣相沉積製程沉積為鎢。然而，可利用任何合適的方法及材料。
一旦已沉積字線材料1101，就可平坦化字線材料1101以便使字線材料1101準備好進行進一步處理。在一實施例中，可使用化學機械拋光製程來平坦化字線材料1101。然而，亦可利用任何其他合適的製程，諸如研磨製程或甚至一系列蝕刻製程。
另外，雖然第11A圖至第11B圖中未明確例示，但是第二通孔件1103中之多者係同時製造的，以使得功能性字線801中之每一者電連接至單獨的字線而非相鄰的功能性字線。在此種實施例中，第二通孔件1103亦可藉由第一間距P1彼此分離。然而，可利用任何合適的間距。
第12A圖至第12B圖例示：一旦已平坦化字線材料1101，就可圖案化字線材料1101以便形成第二字線1201中之多者。在這些圖中，第12A圖例示第12B圖的俯視圖且第12B圖例示第12A圖沿著線B-B’的橫截面視圖。在一實施例中，可利用微影遮蔽及蝕刻製程以便圖案化字線材料1101。然而，可利用任何合適的方法。
在一實施例中，第二字線1201可形成為具有寬於功能性字線801的第三寬度W3的第四寬度W4。在一實施例中，第四寬度W4可介於約40nm與約80nm之間。另外，第二字線1201可彼此間隔開介於約40nm與約 80nm之間的第三間距S3。然而，可利用任何合適的尺寸。
一旦形成，第二字線1201就可電連接至未另外連接(例如，未連接至第一字線103)的功能性字線801的不同部分，且因此控制與由第一字線103控制的那些位於位元線301的相反側上的記憶體單元800。特別地，第二字線1201實體連接至第二通孔件1103，第二通孔件1103將第二字線1201電連接至功能性字線801的位於位元線301之間的那些部分。因而，功能性字線801中之每一者連接至第一字線103或第二字線1201中之一者，其中不同的字線位於功能性字線801的不同側上。
第13A圖至第13B圖例示第五介電層1301的沉積以便將第二字線1201彼此分離及隔離且完成雙側字線結構1300的一個實施例。在這些圖中，第13A圖例示第13B圖的俯視圖且第13B圖例示第13A圖沿著線B-B’的橫截面視圖。在一實施例中，可使用與第一介電層105(上文參照第1A圖至第1B圖進行描述)類似的材料及方法沉積第五介電層1301。然而，可利用任何合適的沉積方法及材料。
一旦已沉積第五介電層1301的材料，就可平坦化第五介電層1301以便使第五介電層1301準備好進行進一步處理。在一實施例中，可使用化學機械拋光製程來平坦化第五介電層1301。然而，亦可利用任何其他合適的製程，諸如研磨製程或甚至一系列蝕刻製程。
第13C圖例示擴大的俯視圖，其幫助例示記憶體 單元800以及其相關聯的字線的整體單元方案，其中為了清楚起見已從此圖中去除其他結構。如所例示，位元線301具有位於兩側上的記憶體單元800，其中一側上的記憶體單元800經由第一通孔件109與第一字線103電連接，且其中在位元線301的另一側上的記憶體單元800經由第二通孔件1103與第二字線1201電連接。
第14圖例示：一旦已沉積且平坦化第五介電層1301，就可在第二字線1201之上形成第二金屬化層1401以便將第二字線1201電連接至其他功能性電路。在一實施例中，可與第一金屬化層102(上文參照第1A圖至第1B圖進行描述)以類似的方式且利用類似的材料形成第二金屬化層1401。在一特定實施例中，第二金屬化層1401可包含具有第二金屬化通孔件1403的介電層1407，及連接至第二金屬化通孔件1403的第五金屬線1405。然而，可利用任何合適的或所要數目個介電層、金屬化通孔件及金屬線。
藉由如上文所描述來製造實施例，將單獨的字線(例如，第一字線103及第二字線1201)形成為在功能性字線801上方及下方的兩個單獨的層。因而，一根字線(例如，第一字線103)可經由底部通孔件連接控制位於位元線301的一側上的記憶體單元800，且第二字線(例如，第二字線1201)可經由頂部通孔件連接控制位於位元線301的第二側上的記憶體單元800。因而，藉由將單獨的字線放在不同的層中，可在相同大小區域中使單元數加倍而不會 有區域懲罰且亦無需使用虛設單元。
第15圖例示另一實施例，其中雙側字線結構1300併入更大的半導體裝置1500的金屬化層內。在此實施例中，半導體裝置1500具有在基板101之上的記憶體區1501及邏輯區1503。在記憶體區1501內，雙側字線結構1300製造於第一金屬化層102與第二金屬化層1401之間(例如，第四金屬線111與第五金屬線1405之間)。在一實施例中，可如上文參照第1A圖至第14圖所描述來製造雙側字線結構1300。
然而，在邏輯區1503中，半導體裝置1500包含作用裝置及其他邏輯裝置。因而，邏輯區1503不存在諸如雙側字線結構1300的記憶體結構。因而，在邏輯區1503內且與雙側字線結構1300位於相同層級的那些區由一或多種介電材料填充，介電材料包括介電層110、第二介電層107、第四介電層1001、介電層1407及其他介電材料。為了清楚起見，未將這些各種介電層單獨地例示為邏輯區1503內的個別層，而是表示為單個通用層。
第15圖另外例示穿過一或多種介電材料的第三金屬化通孔件1505的形成以便連接邏輯區1503內的第四金屬線111及第五金屬線1405。在一實施例中，可使用與上文針對第二金屬化通孔件1403所描述的類似的材料及類似的方法製造第三金屬化通孔件1505。在更具體的實施例中，第三金屬化通孔件1505可與第二金屬化通孔件1403同時製造，但是在其他實施例中，第三金屬化通孔件 1505可在第二金屬化通孔件1403之前或之後製造。在此類實施例中，可使用合適的微影遮蔽及蝕刻技術形成第三金屬化通孔件1505，微影遮蔽及蝕刻技術使用一或多種各向異性蝕刻製程來形成穿過介電材料到達第四金屬線111的開口。一旦已形成開口，就可用一或多種導電材料填充及/或過度填充開口，隨後平坦化導電材料。然而，可利用任何合適的方法。
藉由將雙側字線結構1300併入金屬化層中，可獲得更穩健的裝置。特別地，藉由將雙側字線結構1300併入半導體裝置1500的記憶體區1501中，且藉由利用彼此垂直重疊的多根字線，路由靈活性有所增加，這允許不同的字線連接至不同的邏輯金屬層。
第16A圖至第16B圖例示另一實施例，其中可製造雙側字線結構1300。在這些圖中，第16A圖例示第16B圖的俯視圖且第16B圖例示第16A圖沿著線B-B’的橫截面視圖。在此實施例中，用於圖案化位元線301的第一硬遮罩203在已(如上文參照第3A至第3B圖所描述)圖案化位元線301之後並未經去除，而是在後續處理期間留在適當位置。因而，如第16A圖至第16B圖中可看出，第一硬遮罩203仍然覆蓋位元線301的頂表面。
在此實施例中，在形成位元線301之後，第一硬遮罩203可形成為具有介於約5nm與約30nm之間的第五厚度T5。此外，位元線103可形成為具有第二寬度W2。然而，可利用任何合適的尺寸。
第17A圖至第17B圖例示：在第一硬遮罩203仍然在位元線301之上處於適當位置的情況下，製造製程可如上文所描述來繼續，其中第17A圖例示第17B圖的俯視圖且第17A圖例示第17A圖沿著線B-B’的橫截面視圖。在一特定實施例中，如上文參照第5A圖至第5B圖所描述來沉積且圖案化RRAM間隔物501，如上文參照第6A圖至第6B圖所描述來沉積且圖案化選擇器601，且如上文參照第8A圖至第8B圖所描述來沉積且圖案化功能性字線801。然而，在這些實施例中，RRAM間隔物501、選擇器601及功能性字線801中之每一者可具有第六厚度T6，第六厚度T6等於位元線301與第一硬遮罩203的組合厚度，諸如介於約110nm與約200nm之間。然而，可使用任何合適的尺寸。
第18A圖至第18B圖進一步例示在第一硬遮罩203仍然在位元線301之上處於適當位置的情況下製造製程的繼續，其中第18A圖例示第18B圖的俯視圖且第18A圖例示第18A圖沿著線B-B’的橫截面視圖。在一特定實施例中，如上文參照第10A圖至第10B圖所描述來沉積且圖案化第四介電層1001，如上文參照第11A圖至第11B圖所描述來製造第二通孔件1103，且如上文參照第12A圖至第12B圖所描述來形成第二字線1201。必要時，在已形成第二字線1201之後，可如上文參照第14圖所描述來形成第二金屬化層1401(第18A圖至第18B圖中未例示)。當然，同樣可利用任何其他合適的方法或步驟。
如這些圖中可看出，在第一硬遮罩203在後續製造製程期間處於適當位置的情況下，第四介電層1001直接沉積在第一硬遮罩203上且與第一硬遮罩203實體接觸。因而，第一硬遮罩203可幫助放大產率窗口且幫助防止後續製造製程(諸如第二通孔件1103的製造)期間的洩漏。即使在第一硬遮罩203已用於製造位元線301之後，第一硬遮罩203亦處於適當位置以進一步電隔離位元線301。這些中的每一者藉由減少缺陷來幫助改良製造製程的總產率且幫助改良正在製造的結構的操作。
第19圖至第21圖例示另一實施例，其利用「L」狀RRAM結構(而不是上文參照第1A圖至第18B圖所描述的「條」狀結構)。在此實施例中，製造製程的初始步驟於與上文參照第1A圖至第4B圖所描述的製程類似。特別地，製造第一字線103，在第一字線103之上製造位元線301，且在位元線301之上沉積RRAM材料401。
然而，在此實施例中，RRAM材料401不是如上文參照第5A圖至第5B圖所描述圖案化成條形。相反，如第19圖所例示，且在不圖案化RRAM材料401的情況下，在RRAM材料401之上沉積選擇器材料1901。在一實施例中，如上文參照第6A圖至第6B圖所描述(諸如藉由在RRAM材料401之上保形沉積)來沉積選擇器材料1901。然而，可利用任何合適的方法及材料。
第20圖例示：一旦已在未圖案化的RRAM材料401之上沉積選擇器材料1901，就可將選擇器材料1901 及RRAM材料401兩者一起圖案化。在一實施例中，可使用一或多種各向異性蝕刻(例如，反應性離子蝕刻)來圖案化選擇器材料1901及RRAM材料401以便去除選擇器材料1901及RRAM材料401兩者的水平部分，以便形成RRAM間隔物501及選擇器601。
然而，藉由等到已沉積選擇器材料1901之後才圖案化RRAM材料401，選擇器材料1901的一部分處於適當位置以保護RRAM材料401的鄰近於位元線301的水平部分。因而，雖然選擇器材料1901具有藉由RRAM間隔物501與第二介電層107分離的「條」形，但是RRAM間隔物501將呈「L」形，其中RRAM間隔物501的一部分沿著第二介電層107延伸。
一旦形成，選擇器601就可具有介於約5nm與約30nm之間的第七長度L7。另外，因為選擇器601保護RRAM材料401的下伏部分，所以RRAM間隔物501將沿著第二介電層107延伸一定距離，該距離等於第七長度L7。然而，可利用任何合適的尺寸。
第21圖例示：一旦已形成RRAM間隔物501(具有「L」形結構)及選擇器601，就可如上文參照第7A圖至第14圖所描述來執行進一步處理。例如，在一些實施例中，製造功能性字線801，沉積第四介電層1001，且形成第二字線1201。然而，可利用任何合適的方法及結構。
第22圖例示又一實施例，其利用具有「L」形結構的RRAM間隔物501。然而，在此實施例中，第一硬遮 罩203在位元線301之上留在適當位置。特別地，如上文參照第16A圖至第16B圖所描述來製造位元線301及第一硬遮罩203，藉此，第一硬遮罩203在位元線301之上留在適當位置。
一旦已形成位元線301，就在位元線301及第一硬遮罩203兩者之上沉積RRAM材料401。類似地，在RRAM材料401之上沉積選擇器材料1901而不對RRAM材料401進行中間圖案化。在已沉積RRAM材料401及選擇器材料1901之後，如上文參照第20圖所描述將RRAM材料401及選擇器材料1901一起圖案化。因而，RRAM間隔物501具有「L」形狀且結構亦保留第一硬遮罩203的存在。
藉由如上文所描述來製造實施例(例如，藉由利用在記憶體單元的相反側上的單獨的字線)，可去除字線的實體限制且可使給定區域內的單元數加倍。特別地，藉由將第一字線103及第二字線1201製造為在功能性字線801上方及下方的兩個單獨的層，可去除通常加諸於相鄰字線的限制。因而，一根字線(例如，第一字線103)可經由底部通孔件連接控制單元的一側，且第二字線(例如，第二字線1201)可經由頂部通孔件連接控制單元的第二側。
根據一實施例，一種製造半導體裝置的方法包括：在基板之上形成第一字線；在第一字線之上形成位元線；在形成第一字線之後，在位元線的相反側上形成第一記憶體單元及第二記憶體單元；沉積鄰近於第一記憶體單元且 與第一字線電連接的第二字線；沉積鄰近於第二記憶體單元的第三功能性字線；及在沉積第三功能性字線之後，形成與第三功能性字線電連接的第四字線。在一實施例中，形成第一記憶體單元之步驟進一步包括：沉積RRAM材料；圖案化RRAM材料；在圖案化RRAM材料之後，沉積選擇器材料；及圖案化選擇器材料。在一實施例中，形成第一記憶體單元之步驟進一步包括：沉積RRAM材料；在圖案化RRAM材料之前，沉積選擇器材料；圖案化選擇器材料；及圖案化RRAM材料。在一實施例中，形成位元線之步驟包括：沉積位元線材料；沉積且圖案化硬遮罩；圖案圖案化位元線材料以形成位元線；及去除硬遮罩。在一實施例中，形成位元線之步驟包括：沉積位元線材料；沉積且圖案化硬遮罩；及圖案化位元線材料以形成位元線，其中形成第一記憶體單元之步驟係在硬遮罩處於適當位置的情況下執行。在一實施例中，第一記憶體單元形成於鄰近於邏輯區的記憶體區內。在一實施例中，在基板之上形成第一字線之步驟在第一金屬化層之上形成第一字線。
在另一實施例中，一種製造半導體裝置的方法，該方法包括：在基板之上形成底部字線；在底部字線之上形成第一位元線；形成鄰近於第一位元線的RRAM材料；形成鄰近於RRAM材料的選擇器材料；在第一位元線的第一側上形成第一字線，該第一字線與底部字線電連接；在第一位元線的與該第一側相反的第二側上形成第二字線；及形成在第二字線之上且與第二字線電連接的頂部字線。在 一實施例中，該方法進一步包括將RRAM材料圖案化成條形。在一實施例中，該方法進一步包括將RRAM材料圖案化成「L」形。在一實施例中，該方法進一步包括將選擇器材料圖案化成條形。在一實施例中，形成第一位元線之步驟包括：沉積第一材料；沉積且圖案化硬遮罩；使用硬遮罩作為遮罩來圖案化第一材料；及去除硬遮罩。在一實施例中，形成第一位元線之步驟包括：沉積第一材料；沉積且圖案化硬遮罩；及使用硬遮罩作為遮罩來圖案化第一材料，其中形成RRAM材料之步驟形成鄰近於硬遮罩的RRAM材料。在一實施例中，該方法進一步包括將RRAM材料圖案化成「L」形。
在又一實施例中，一種半導體裝置包括：位元線，該位元線沉積於介電層上；第一記憶體單元，該第一記憶體單元沉積於位元線的第一側壁上；第二記憶體單元，該第二記憶體單元沉積於位元線的與該第一側壁相反的第二側壁上；第一字線，該第一字線沉積於介電層上，其中第一記憶體單元沉積於位元線的第一側壁與第一字線的側壁之間；第二字線，該第二字線沉積於介電層上，其中第二記憶體單元沉積於位元線的第二側壁與第二字線的側壁之間；頂部字線，該頂部字線沉積於位元線之上且電連接至第一字線；及底部字線，該底部字線沉積於位元線之下且電連接至第二字線。在一實施例中，第一記憶體單元包含條形RRAM材料。在一實施例中，第一記憶體單元包含「L」形RRAM材料。在一實施例中，該半導體裝置進一步包括 與位元線實體接觸的第一硬遮罩，其中第一硬遮罩及位元線具有對準的側壁。在一實施例中，第一記憶體單元包含「L」形RRAM材料。在一實施例中，第一記憶體單元位於鄰近於邏輯區的記憶體區內。
前述內容概述了若干實施例的特徵，以便熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，他們可容易使用本揭露作為基礎來設計或修改其他製程及結構以便實現本文所介紹的實施例的相同目的及/或達成此等實施例的相同優點。熟習此項技術者亦應意識到，此類等效構造不脫離本揭露的精神及範疇，且他們可在不脫離本揭露的精神及範疇的情況下在本文中進行各種改變、替代及變更。
101:基板
102:第一金屬化層
111:第四金屬線
113:第一金屬化通孔件
1300:雙側字線結構
1401:第二金屬化層
1403:第二金屬化通孔件
1405:第五金屬線
1500:半導體裝置
1501:記憶體區
1503:邏輯區
1505:第三金屬化通孔件

Claims (10)

  1. 一種製造半導體裝置的方法，該方法包含以下步驟：在一基板之上形成一第一字線；在該第一字線之上形成一位元線；在該形成該第一字線之後，在該位元線的相反側上形成一第一記憶體單元及一第二記憶體單元；沉積鄰近於該第一記憶體單元且與該第一字線電連接的一第二字線；沉積鄰近於該第二記憶體單元的一第三功能性字線；及在沉積該第三功能性字線之後，形成與該第三功能性字線電連接的一第四字線。
  2. 如請求項1所述之方法，其中該形成該第一記憶體單元之步驟進一步包含以下步驟：沉積RRAM材料；圖案化該RRAM材料；在該圖案化該RRAM材料之後，沉積一選擇器材料；及圖案化該選擇器材料。
  3. 如請求項1所述之方法，其中該形成該第一記憶體單元之步驟進一步包含以下步驟：沉積RRAM材料；在將該RRAM材料圖案化之前，沉積一選擇器材料； 圖案化該選擇器材料；及圖案化該RRAM材料。
  4. 如請求項1所述之方法，其中該形成該位元線之步驟包含以下步驟：沉積一位元線材料；沉積且圖案化一硬遮罩；圖案化該位元線材料以形成該位元線；及去除該硬遮罩。
  5. 如請求項1所述之方法，其中該形成該位元線之步驟包含以下步驟：沉積一位元線材料；沉積且圖案化一硬遮罩；及圖案化該位元線材料以形成該位元線，其中形成該第一記憶體單元之該步驟係在該硬遮罩處於適當位置的情況下執行。
  6. 一種製造半導體裝置之方法，該方法包含以下步驟：在一基板之上形成一底部字線；在該底部字線之上形成一第一位元線；形成鄰近於該第一位元線的RRAM材料；形成鄰近於該RRAM材料的一選擇器材料； 在該第一位元線的一第一側上形成一第一字線，該第一字線與該底部字線電連接；在該第一位元線的與該第一側相反的一第二側上形成一第二字線；及形成在該第二字線之上且與該第二字線電連接的一頂部字線。
  7. 如請求項6所述之方法，其中該形成該第一位元線之步驟包含以下步驟：沉積一第一材料；沉積且圖案化一硬遮罩；使用該硬遮罩作為一遮罩來圖案化該第一材料；及去除該硬遮罩。
  8. 如請求項6所述之方法，其中該形成該第一位元線之步驟包含以下步驟：沉積一第一材料；沉積且圖案化一硬遮罩；及使用該硬遮罩作為一遮罩來圖案化該第一材料，其中形成該RRAM材料之該步驟形成鄰近於該硬遮罩的該RRAM材料。
  9. 一種半導體裝置，其包含：一位元線，該位元線沉積於一介電層上； 一第一記憶體單元，該第一記憶體單元沉積於該位元線的一第一側壁上；一第二記憶體單元，該第二記憶體單元沉積於該位元線的與該第一側壁相反的一第二側壁上；一第一字線，該第一字線沉積於該介電層上，其中該第一記憶體單元沉積於該位元線的該第一側壁與該第一字線的一側壁之間；一第二字線，該第二字線沉積於該介電層上，其中該第二記憶體單元沉積於該位元線的該第二側壁與該第二字線的一側壁之間；一頂部字線，該頂部字線沉積於該位元線之上且電連接至該第一字線；及一底部字線，該底部字線沉積於該位元線之下且電連接至該第二字線。
  10. 如請求項9所述之半導體裝置，其進一步包含與該位元線實體接觸的一第一硬遮罩，其中該第一硬遮罩及該位元線具有對準的側壁。
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