CN114823777A - 半导体器件和制造方法 - Google Patents
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Abstract
提供了半导体器件和制造方法，其中制造具有双侧字线结构的存储器单元。在实施例中，第一字线位于存储器单元的第一侧上，第二字线位于存储器单元的与第一侧相反的第二侧上。
Description
技术领域
本发明的实施例涉及半导体器件和制造方法。
背景技术
半导体存储器用于集成电路中以用于包括例如收音机、电视、手机和个人计算机器件的电子应用。一种类型的半导体存储器是电阻式随机存取存储器(RRAM)，其涉及在电阻变化的材料中存储值。电阻变化的材料可以具有低电阻相和高电阻相之间进行切换以指示位码。
发明内容
根据本发明实施例的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上方形成第一字线；在第一字线上方形成位线；在形成第一字线之后，在位线的相反侧上形成第一存储器单元和第二存储器单元；沉积与第一存储器单元相邻且与第一字线电连接的第二字线；沉积与第二存储器单元相邻的第三功能字线；以及在沉积第三功能字线之后，形成与第三功能字线电连接的第四字线。
根据本发明实施例的另一个方面，提供了一种制造半导体器件的方法，方法包括：在衬底上方形成底部字线；在底部字线上方形成第一位线；形成与第一位线相邻的RRAM材料；形成与RRAM材料相邻的选择器材料；在第一位线的第一侧上形成第一字线，第一字线与底部字线电连接；在第一位线的与第一侧相反的第二侧上形成第二字线；以及在第二字线上方形成与第二字线电连接的顶部字线。
根据本发明实施例的又一个方面，提供了一种半导体器件，包括：位线，设置在介电层上；第一存储器单元，设置在位线的第一侧壁上；第二存储器单元，设置在位线的与第一侧壁相反的第二侧壁上；第一字线，设置在介电层上，其中，第一存储器单元设置在位线的第一侧壁与第一字线的侧壁之间；第二字线，设置在介电层上，其中，第二存储器单元设置在位线的第二侧壁与第二字线的侧壁之间；顶部字线，设置在位线上方且电连接到第一字线；以及底部字线，设置在位线下方且电连接到第二字线。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A-图1B示出根据一些实施例的第一字线的形成。
图2A-图2B示出根据一些实施例的位线材料的形成。
图3A-图3B示出根据一些实施例的位线的形成。
图4A-图4B示出根据一些实施例的RRAM材料的形成。
图5A-图5B示出根据一些实施例的RRAM材料的图案化。
图6A-图6B示出根据一些实施例的选择器的形成。
图7A-图7B示出根据一些实施例的功能字线材料的形成。
图8A-图8B示出根据一些实施例的功能字线的形成。
图9A-图9B示出根据一些实施例的介电层的形成。
图10A-图10B示出根据一些实施例的穿过介电层的开口的形成。
图11A-图11B示出根据一些实施例的第二字线材料的形成。
图12A-图12B示出根据一些实施例的第二字线的形成。
图13A-图13C示出根据一些实施例的介电层的形成。
图14示出根据一些实施例的金属化层的形成。
图15示出根据一些实施例的与逻辑区域相邻的存储器区域。
图16A-图16B示出根据一些实施例的第一硬掩模的放置。
图17A-图17B示出根据一些实施例的具有就位的第一硬掩模的功能字线的形成。
图18A-图18B示出根据一些实施例的具有就位的第一硬掩模的第二字线的形成。
图19示出根据一些实施例在图案化RRAM材料之前的选择器材料的形成。
图20示出根据一些实施例的具有选择器材料的RRAM材料的图案化以形成“L”形。
图21示出根据一些实施例的具有“L”形的图案化的RRAM材料的第二字线的形成。
图22示出根据一些实施例的在第一硬掩模就位时形成“L”形的RRAM材料。
具体实施方式
以下公开内容提供了多种不同实施例或实例，以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
现在将针对特定实施例描述实施例，其中电阻式随机存取存储器(RRAM)器件连接到位于RRAM器件相反侧的字线，以便提供每条位线上多功能竖直RRAM单元(例如，在1S1R结构中)的单独位操作能力。然而，本文描述的实施例旨在说明，因为所呈现的构思可以用于多种实施例，并且不旨在将实施例限制为本文具体描述的那些实施例。
现在参考图1A-图1B，该图示出在衬底101上方形成第一字线103，图1A示出图1B的结构沿线A-A'的俯视图，图1B示出图1A沿线B-B'的截面图。衬底101可以包括掺杂或未掺杂的体硅、或绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括诸如硅、锗、锗硅、SOI、绝缘体上锗硅(SGOI)或其组合的半导体材料的层。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
另外，衬底101可以包括形成在衬底101内和/或上方的有源器件(未单独示出)和位于有源器件上方的第一金属化层102。本领域中的普通技术人员将意识到，诸如晶体管、电容器、电阻器、这些的组合等的多种有源器件和无源器件可以用于生成用于半导体器件的设计的期望的结构和功能需求，并且可以使用任何合适的方法来形成。例如，在一些实施例中，有源器件可以是FinFET器件，其中半导体材料的鳍形成有位于FinFET器件的鳍上方的栅极堆叠件(在鳍之间形成浅沟槽隔离(STI)区域)以及于鳍内在栅极堆叠件的相反侧形成的源极/漏极区域。为清楚起见，STI区域和源极/漏极区域未单独示出。
第一金属化层102可以形成在有源器件上方并且设计为连接各个有源器件以形成功能电路。在实施例中，第一金属化层102由电介质(例如，低k介电材料、极低k介电材料、超低k介电材料、这些的组合等)和导电材料的交替层形成，并且可以通过任何合适的工艺(例如沉积、镶嵌、双镶嵌等)形成。
在实施例中，第一金属化层102可以包括第一金属层、第二金属层、第三金属层和第四金属线111(为了清楚起见，仅示出第四金属线111)。此外，第一金属化层102包括位于第四金属线111上面的介电层110，并且还包括延伸穿过介电层110的第一金属化通孔113。然而，可以使用任何合适数量的金属层、导电层和通孔。
一旦衬底101已经呈现或以其他方式准备，则第一字线103可以形成在衬底101上方并与第一金属化通孔113电连接。在实施例中，第一字线103可以通过最初在衬底101上方形成第一介电层105来形成。第一介电层105可以使用诸如CVD、PVD、PECVD的工艺形成，但是也可以使用其他工艺，诸如LPCVD。第一介电层105可以包括介电材料，诸如掺杂或未掺杂的氧化硅、氮化硅、掺杂硅酸盐玻璃、其他高k材料、这些的组合等。在实施例中，第一介电层105可以包括诸如硼磷硅玻璃(BPSG)的材料，但是任何合适的介电层都可以用于任一层。
在形成之后，可以使用例如化学机械抛光(CMP)工艺来平坦化第一介电层105，以便平坦化第一介电层105。然而，可以使用任何其他合适的平坦化工艺来将第一介电层105减少到期望的高度并为第一介电层105提供平坦的轮廓。
一旦形成第一介电层105，则第一字线103可以形成在第一介电层105内。在实施例中，第一字线103的形成可以通过首先在第一介电层105内形成开口来开始。在实施例中，可以使用合适的光刻掩蔽和蚀刻工艺来形成开口。然而，可以使用任何合适的工艺来形成开口。
一旦在第一介电层105中形成开口，则可以开始形成第一胶层(图1A-图1B中未单独示出)。在实施例中，第一胶层用于帮助将第一字线103的其余部分粘附到下面的结构，并且可以是例如钛、氮化钛、钽、氮化钽、钼、钌、铑、铪、铱、铌、铼、钨、这些的组合、这些的氧化物等，其使用诸如CVD、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)等的工艺来形成。
一旦形成第一胶层，则可以沉积第一字线103以填充第一介电层105中的开口的剩余部分。在实施例中，第一字线103可以是诸如钨、钴、铝、镍、铜、银、金、钼、钌、氮化钼、其合金等的导电材料，其使用诸如CVD、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)等工艺形成。然而，可以使用任何合适的材料及制造方法。
一旦第一字线103的材料被沉积以填充和/或过填充第一介电层105内的开口，则去除位于第二介电层107外侧的第一字线103和第一胶层的多余材料。在实施例中，去除工艺可以是平坦化工艺，诸如化学机械抛光工艺。然而，可以使用任何合适的平坦化工艺。
附加地，虽然上文描述了一个特定实施例以说明如何制造第一字线103，但该描述旨在说明而非限制。相反，可以使用任何合适的制造方法。例如，在其他实施例中，可以首先沉积第一字线103的材料，然后使用例如光刻掩蔽和蚀刻工艺图案化。一旦沉积和图案化，然后可以沉积和平坦化第一介电层105的材料以帮助形成第一字线103。这些方法和所有其他合适的方法完全旨在包括在实施例的范围内。
在实施例中，第一字线103可以形成为具有介于约80nm和约180nm之间的第一厚度Tl，并且可以彼此间隔开介于约40nm和约80nm之间的第一间隔Sl。此外，第一字线103可以形成为具有介于约40nm和约80nm之间的第一宽度W1。然而，可以使用任何适当的尺寸。
一旦形成第一字线103，则在第一字线103上方形成第二介电层107，并且穿过第二介电层107形成第一通孔109。在实施例中，第二介电层107使用与上述第一介电层105类似的材料和类似的工艺来形成。然而，可以使用任何合适的方法和材料。
一旦形成第二介电层107，则可以穿过第二介电层107形成第一通孔109以与第一字线103连接。在实施例中，可以使用类似于第一字线103(上面讨论的)的材料和工艺来形成第一通孔109，诸如在第二介电层107中形成开口，用诸如铜的导电材料填充开口，然后平坦化导电材料。然而，可以使用任何合适的方法和材料。
图2A-图2B示出位于第一通孔109上方并与之电连接的位线301(在图2A-图2B中未图示，但在下面关于图3A-图3B示出和描述)的位线材料201材料的沉积。在这些图中，图2A示出图2B沿线A-A'的俯视图，图2B示出图2A沿线B-B'的截面图。在实施例中，位线材料201可以是诸如钨、钴、铝、镍、铜、银、金、其合金等的导电材料。导电材料可以通过可接受的沉积工艺(诸如ALD或CVD)、可接受的镀敷工艺(诸如电镀或化学镀)等形成。然而，可以使用任何合适的材料及制造方法。
一旦沉积位线材料201，则第一硬掩模203可以沉积在位线材料201上方。在实施例中，第一硬掩模203可以是诸如氮化硅的材料，但是也可以使用任何合适的掩蔽材料，诸如氧化硅、氮氧化硅、SiCON、SiC、SiOC。可以使用诸如化学气相沉积或物理气相沉积的沉积工艺来形成第一硬掩模203。然而，可以使用任何合适的工艺或厚度。
图3A-图3B示出位线材料201的图案化以形成位线301。在这些图中，图3A示出图3B沿线A-A'的俯视图，图3B示出图3A沿线B-B'的截面图。在实施例中，一旦第一硬掩模203沉积在位线材料201上方，则可以使用例如一个或多个光刻掩蔽和蚀刻工艺来图案化第一硬掩模203。然而，可以使用图案化第一硬掩模203的任何合适的方法。
一旦第一硬掩模203被图案化，则第一硬掩模203的图案可以转移到位线材料201以形成位线301。在实施例中，可以使用一个或多个蚀刻工艺来转移图案，其使用第一硬掩模203作为掩蔽材料。然而，可以使用任何合适的工艺。
附加地，在一些实施例中，一旦形成位线301，则可以去除第一硬掩模203(如果在位线301的图案化期间还没有去除)。在一些实施例中，可以使用湿蚀刻工艺或干蚀刻工艺、这些的组合等去除第一硬掩模203。然而，可以使用任何合适的方法。
在实施例中，位线301可以形成为具有介于约80nm和约180nm之间的第二厚度T2，并且可以彼此间隔开介于约40nm和约80nm之间的第二间隔S2。此外，位线301可以形成为具有介于约40nm和约80nm之间的第二宽度W2。然而，可以使用任何适当的尺寸。
最后，通过在不同层中使用字线，第一通孔109之间的第一间距P1可以大于位线301之间的第二间距P2。在特定实施例中，第一间距P1可以大约是第二间距P的两倍，诸如第一间距P1介于约160nm和约320nm之间，而第二间距P2可以介于约80nm和约160nm之间。然而，可以使用任何适当的尺寸。
图4A-图4B示出RRAM材料401在位线301上方的沉积。在这些图中，图4A示出图4B的俯视图，图4B示出图4A沿线B-B'的截面图。在实施例中，RRAM材料401可以形成为共形薄氧化物膜。根据一些实施例，RRAM材料401可以使用适合存储数字值的一层或多层可接受的介电材料形成，诸如氧化铪(HfO2)、氧化锆铪(Hf(1-x)ZrxO2)、氧化锆(ZrO2)、氧化钛(TiO2)、氧化镍(NiO)、氧化钽(TaOx)、氧化铜(Cu2O)、五氧化二铌(Nb2O5)、氧化铝(Al2O3)、组合等。可以通过诸如ALD、CVD、PVD等的可接受的沉积工艺来形成RRAM材料401的材料。然而，可以使用任何合适的方法或材料。
图5A-图5B示出RRAM材料401的图案化以在位线301的相反侧上形成不连续的RRAM间隔件501。在这些图中，图5A示出图5B沿线A-A'的俯视图，图5B示出图5A沿线B-B'的截面图。在实施例中，可以使用各向异性蚀刻工艺对RRAM材料401进行图案化，其去除RRAM材料401的水平部分，同时留下RRAM材料401的竖直部分以形成RRAM间隔件501。RRAM间隔件501可以形成为介于约100nm和约180nm之间的第三厚度T3，以及介于约3nm和约10nm之间的第一长度L1。然而，可以使用任何合适的方法和厚度来形成RRAM间隔件501。
图6A-图6B示出与RRAM间隔件501相邻的选择器601的形成。在这些图中，图6A示出图6B的俯视图，图6B示出图6A沿线B-B'的截面图。在实施例中，选择器601可以由双向阈值开关(OTS)层形成，并且可以由至少包括硫族元素阴离子(例如，硒(Se)、碲(Te)等)和正电元素(例如，锗(Ge)、硅(Si)、磷(P)、砷(As)、锑(Sb)、铋(Bi)、锌(Zn)、氮(N)、硼(B)、碳(C)等)的硫族化物材料形成。可接受的硫族化物材料包括但不限于GeSb2Te5(GST)。用于选择器601的材料是共形沉积的，并且可以使用PVD、CVD、ALD等来沉积。然而，可以使用任何合适的材料和任何合适的沉积方法。
一旦选择器601的材料被沉积，则选择器601的材料可以使用一个或多个各向异性蚀刻工艺(如果需要，连同任何合适的光刻掩蔽和蚀刻工艺)来图案化，其去除选择器601的材料沿第二介电层107的水平部分，同时留下选择器601的材料的不连续的竖直部分以形成选择器601，并且还留下选择器601的材料沿位线301和RRAM间隔件501的顶面的水平部分。然而，可以使用任何合适的方法来形成选择器601。
在实施例中，选择器601可以形成为介于约100nm和约180nm之间的第四厚度T4。附加地，选择器601可以形成为具有介于约5nm和约30nm之间的与RRAM间隔件501相邻的第二长度L2，以及介于约50nm和约120nm之间在位线301上方延伸的第三长度L3。然而，可以使用任何适当的尺寸。
图7A-图7B示出功能字线材料701在选择器601周围的沉积。在这些图中，图7A示出图7B的俯视图，图7B示出图7A沿线B-B'的截面图。在实施例中，功能字线材料701可以使用与第一字线103(上面关于图1A-图1B描述的)相似的材料和相似的方法来沉积。例如，第一字线103的材料可以是使用化学气相沉积工艺沉积的钨。然而，可以使用任何方法和/或材料。
一旦功能字线材料701被沉积，则功能字线材料701可以与选择器601一起平坦化。在实施例中，功能字线材料701可以使用化学机械抛光工艺来平坦化。然而，也可以使用任何其他合适的工艺，诸如研磨工艺或甚至一系列蚀刻工艺。
图8A-图8B示出，一旦功能字线材料701被沉积以填充位线301之间的区域，则功能字线材料701可以被图案化为位线301之间的功能字线801。在这些图中，图8A示出图8B的俯视图，图8B示出图8A沿线B-B'的截面图。在实施例中，可以使用光刻掩蔽和蚀刻工艺来图案化功能字线材料701。然而，可以使用任何合适的方法。
在实施例中，功能字线801可以形成为具有比第一字线103的第一宽度Wl更宽的第三宽度W3。在实施例中，第三宽度W3可以介于约40nm和约80nm。附加地，功能字线801的第一部分可以在选择器601的不同部分之间延伸介于40nm和约80nm之间的第一距离D1，而第二部分可以超出第一字线103延伸介于约5nm和约10nm之间的第二距离D2。然而，可以使用任何适当的尺寸。
附加地，一旦功能字线801彼此分离，则只有一些功能字线801电连接到功能字线801下方的第一字线103。例如，在图8B所示的实施例中，三个功能字线801中的两个与将功能字线801电连接到第一字线103的第一通孔109物理接触。剩下的功能字线801(位于图8B所示的两条位线301之间)在制造过程中没有电连接到第一字线103(或任何其他字线)。因此，如下文进一步描述的，可以对位于两条位线301之间的功能字线801进行单独的连接。
最后，一旦功能字线801被图案化并形成，则选择器601和RRAM间隔件501的组合在位线301的相反侧上形成多个存储器单元(在图8A-图8B中由标记为800的虚线圆圈表示)。附加地，在制造过程的这个阶段，与任何单个位线301相邻的存储器单元800中只有一个由第一字线103控制。
图9A-图9B示出，一旦功能字线801被图案化，则可以沉积第三介电层901以将功能字线801彼此分离和隔离。在这些图中，图9A示出图9B的俯视图，图9B示出图9A沿线B-B'的截面图。在实施例中，可以使用与上文关于图1A-图1B描述的第一介电层105类似的材料和方法来沉积第三介电层901。然而，可以使用任何材料和方法来形成第三介电层901。
一旦第三介电层901的材料被沉积，则第三介电层901的材料可以与位线301一起平坦化。在实施例中，可以使用化学机械抛光工艺平坦化第三介电层901。然而，也可以使用任何其他合适的工艺，诸如研磨工艺或甚至一系列蚀刻工艺。
图10A-图10B示出，一旦第三介电层901被平坦化，则第四介电层1001可以沉积在位线301上方。在这些图中，图10A示出图10B沿线A-A'的俯视图，图10B示出图10A沿线B-B'的截面图。在实施例中，可以使用与上文关于图1A-图1B描述的第一介电层105类似的材料和方法来制造第四介电层1001。然而，可以使用任何合适的方法和材料。
图10A-图10B附加示出第四介电层1001的图案化以形成第二开口1003，以便开始形成第二通孔1103(图10A-图10B中未示出，但在下面关于图11A-图11B示出和描述)。在实施例中，可以使用例如光刻掩蔽和蚀刻工艺来图案化第四介电层1001。然而，可以使用任何合适的方法。
图11A-图11B示出将字线材料1101沉积到第二开口1003中和第四介电层1001上方以形成第二通孔1103(示出为与字线材料1101的其余部分分离，但其中可以存在或不存在物理分离)并开始形成第二字线1201(未在图11A-图11B中示出，但在下面关于图12A-图12B进一步示出和描述)。在这些图中，图11A示出图11B的俯视图，图11B示出图11A沿线B-B'的截面图。在实施例中，字线材料1101可以使用与第一字线103类似的方法和材料来沉积，如上文关于图1A-图1B所述。例如，可以使用化学气相沉积工艺将字线材料1101沉积为钨。然而，可以使用任何合适的方法和材料。
一旦沉积字线材料1101，则可以平坦化字线材料1101，以便为进一步处理准备字线材料1101。在实施例中，字线材料1101可以使用化学机械抛光工艺来平坦化。然而，也可以使用任何其他合适的工艺，诸如研磨工艺或甚至一系列蚀刻工艺。
附加地，虽然在图11A-图11B中没有明确示出，但是同时制造多个第二通孔1103，使得每条功能字线801电连接到与相邻功能字线不同的单独字线。在这样的实施例中，第二通孔1103也可以彼此分离第一间距P1。然而，可以使用任何合适的间距。
图12A-图12B示出，一旦字线材料1101被平坦化，则字线材料1101可以被图案化以形成多个第二字线1201。在这些图中，图12A示出图12B的俯视图，图12B示出图12A沿线B-B'的截面图。在实施例中，可以使用光刻掩蔽和蚀刻工艺来图案化字线材料1101。然而，可以使用任何合适的方法。
在实施例中，第二字线1201可以形成为具有比功能字线801的第三宽度W3更宽的第四宽度W4。在实施例中，第四宽度W4可以介于约40nm和约80nm。附加地，第二字线1201可以彼此间隔开介于约40nm和约80nm之间的第三间隔S3。然而，可以使用任何适当的尺寸。
一旦形成，则第二字线1201电连接到功能字线801的不同部分，其没有以其他方式连接(例如，没有连接到第一字线103)，因此控制位于位线301的相反侧上的由第一字线103控制的存储器单元之外的存储器单元800。具体地，第二字线1201物理连接到第二通孔1103，其将第二字线1201电连接到功能字线801的位于位线301之间的那些部分。这样，每条功能字线801连接到第一字线103或第二字线1201之一，其中不同的字线位于功能字线801的不同侧上。
图13A-图13B示出第五介电层1301的沉积，以便将第二字线1201彼此分离和隔离并且完成双侧字线结构1300的一个实施例。在这些图中，图13A示出图13B的俯视图，图13B示出图3A沿线B-B'的截面图。在实施例中，可以使用与上文关于图1A-图1B描述的第一介电层105类似的材料和方法来沉积第五介电层1301。然而，可以使用任何合适的沉积方法和材料。
一旦沉积第五介电层1301的材料，则可以平坦化第五介电层1301以准备第五介电层1301用于进一步处理。在实施例中，可以使用化学机械抛光工艺平坦化第五介电层1301。然而，也可以使用任何其他合适的工艺，诸如研磨工艺或甚至一系列蚀刻工艺。
图13C示出放大的俯视图，其有助于示出存储器单元800的整体单元方案及其相关联的字线，其中为了清楚起见，已经从该图中去除了其他结构。如图所示，位线301具有位于两侧上的存储器单元800，其中一侧上的存储器单元800通过第一过孔109与第一字线103电连接，其中位于位线301的另一侧上的存储器单元800通过第二通孔1103与第二字线1202电连接。
图14示出，一旦第五介电层1301被沉积和平坦化，则可以在第二字线1201上方形成第二金属化层1401，以将第二字线1201电连接至其它功能电路。在实施例中，第二金属化层1401可以以与第一金属化层102(上文关于图1A-图1B所述)相似的方式和材料形成。在特定实施例中，第二金属化层1401可以包括具有第二金属化通孔1403和连接到第二金属化通孔1403的第五金属线1405的介电层1407。然而，可以使用任何合适或期望数量的介电层、金属化通孔和金属线。
通过制造如上所述的实施例，单独的字线(例如，第一字线103和第二字线1201)形成为功能字线801上方和下方的两个单独层。因此，一条字线(例如，第一字线103)可以通过底部通孔连接控制位于位线301的一侧上的存储器单元800，并且第二字线(例如，第二字线1201)可以通过顶部通孔连接控制位于位线301的第二侧上的存储器单元800。因此，通过将单独的字线放置在不同的层中，可以在相同大小的区域中将单元的数量加倍，而不会造成面积损失，也无需使用伪单元。
图15示出另一实施例，其中将双侧字线结构1300并入较大半导体器件1500的金属化层内。在该实施例中，半导体器件1500具有位于衬底101上方的存储器区域1501和逻辑区域1503。在存储器区域1501内，在第一金属化层102和第二金属化层1401之间(例如，在第四金属线111和第五金属线1405之间)制造双侧字线结构1300。在实施例中，双侧字线结构1300可以如以上关于图1A-图14所述的那样制造。
然而，在逻辑区域1503中，半导体器件1500包括有源器件和其他逻辑器件。如此，逻辑区域1503内不存在诸如双侧字线结构1300的存储器结构。如此，逻辑区域1503内且与双侧字线结构1300处于同一层级的那些区域填充具有一种或多种介电材料，包括介电层110、第二介电层107、第四介电层1001、介电层1407和其他介电材料。为清楚起见，这些不同的介电层没有被单独示出为逻辑区域1503内的单独层，而是被表示为单个通用层。
图15附加地示出通过一种或多种介电材料形成第三金属化通孔1505以连接逻辑区域1503内的第四金属线111和第五金属线1405。在实施例中，第三金属化通孔1505可以使用与上述第二金属化通孔1403相似的材料和相似方法制造。在更具体的实施例中，第三金属化通孔1505可以与第二金属化通孔1403同时制造，但是在其他实施例中，第三金属化通孔1505可以在第二金属化通路1403之前或之后制造。在这样的实施例中，可以使用合适的光刻掩蔽和蚀刻技术，使用一种或多种各向异性蚀刻工艺来形成第三金属化通孔1505，以形成穿过介电材料到第四金属线111的开口。一旦形成开口，则开口可以填充和/或过填充有一种或多种导电材料，然后将其平坦化。然而，可以使用任何合适的方法。
通过将双侧字线结构1300结合到金属化层中，可以获得更坚固的器件。具体地，通过将双侧字线结构1300并入半导体器件1500的存储器区域1501中，并且通过使用相互竖直重叠的多条字线，增加了布线灵活性，允许不同的字线连接到不同的逻辑金属层。
图16A-图16B示出其中可以制造双侧字线结构1300的另一实施例。在这些图中，图16A示出图16B的俯视图，图16B示出图16A沿线B-B'的截面图。在该实施例中，用于对位线301进行图案化的第一硬掩模203(而不是在位线301被图案化之后去除(如上文关于图3A-图3B所述)，而是在后续处理中保持就位。如此，如图16A-图16B中可见，第一硬掩模203保持覆盖位线301的顶面。
在该实施例中，在形成位线301之后，第一硬掩模203可以形成为具有介于约5nm和约30nm之间的第五厚度T5。此外，位线103可以形成为具有第二宽度W2。然而，可以使用任何适当的尺寸。
图17A-图17B示出，在第一硬掩模203仍在位线301上方就位的情况下，制造工艺可以如上所述继续，图17A示出图17B的俯视图，图17B示出图17A沿线B-B'的截面图。在特定实施例中，如上文关于图5A-图5B所述沉积和图案化RRAM间隔件501，如上文关于图6A-图6B所述沉积和图案化选择器601，并且如上文关于图8A-图8B所述沉积和图案化功能字线801。然而，在这些实施例中，RRAM间隔件501、选择器601和功能字线801中的每一个可以具有等于位线301和第一硬掩模203的组合厚度的第六厚度T6，诸如介于约110nm和约200nm之间。然而，可以使用任何合适的尺寸。
图18A-图18B进一步示出制造工艺的继续，其中第一硬掩模203保持在位线301上方就位，其中图18A示出图18B的俯视图，图18B示出图18A沿线B-B'的截面图。在特定实施例中，如上文关于图10A-图10B所述沉积和图案化第四介电层1001，如上文关于图11A-图11B所述制造第二通孔1103，并且如上文关于图12A-图12B所述形成第二字线1201。如果需要，在形成第二字线1201之后，可以如上文关于图14所述形成第二金属化层1401(图18A-图18B中未示出)。当然，也可以使用任何其他合适的方法或步骤。
从这些图中可以看出，随着第一硬掩模203在后续制造过程中就位，第四介电层1001直接沉积在第一硬掩模203上并与之物理接触。如此，第一硬掩模203可以帮助扩大良率窗口并有助于在后续制造过程(例如第二通孔1103的制造)期间防止泄漏。即使在第一硬掩模203已被用于制造位线301之后，第一硬掩模203也处于适当位置以进一步电隔离位线301。这些中的每一个都有助于通过减少缺陷来提高制造过程的整体产量，并有助于改善正在制造的结构的操作。
图19-图21示出利用“L”状RRAM结构(而不是上面关于图1A-图18B所述的“条”状结构)的另一实施例。在该实施例中，制造过程的初始步骤类似于以上关于图1A-图4B描述的过程。具体地，制造第一字线103，在第一字线103上方制造位线301，并且在位线301上方沉积RRAM材料401。
然而，在该实施例中，RRAM材料401没有被图案化为如上文关于图5A-图5B所述的条形。相反，如图19所示，并且没有图案化RRAM材料401，选择器材料1901沉积在RRAM材料401上方。在实施例中，选择器材料1901如上文关于图6A-图6B所述那样沉积，诸如通过共形沉积在RRAM材料401上方。然而，可以使用任何合适的方法和材料。
图20示出，一旦选择器材料1901沉积在未图案化的RRAM材料401上方，则选择器材料1901和RRAM材料401两者可以一起被图案化。在实施例中，可以使用一个或多个各向异性蚀刻(例如，反应离子蚀刻)来图案化选择器材料1901和RRAM材料401，以便去除选择器材料1901和RRAM材料401的水平部分，从而形成RRAM间隔件501和选择器601。
然而，通过等待图案化RRAM材料401直到在选择器材料1901被沉积之后，选择器材料1901的一部分就位以保护与位线301相邻的RRAM材料401的水平部分。因此，虽然选择器材料1901具有通过RRAM间隔件501与第二介电层107分离的“条”形，但RRAM间隔件501将呈现“L”形，其中RRAM间隔件501的一部分沿第二介电层107延伸。
一旦形成，选择器601可以具有介于约5nm和约30nm之间的第七长度L7。附加地，因为选择器601保护RRAM材料401的下面部分，所以RRAM间隔件501将沿第二介电层107延伸等于第七长度L7的距离。然而，可以使用任何适当的尺寸。
图21示出，一旦形成RRAM间隔件501(具有“L”形结构)和选择器601，则可以如上文关于图7A-图14所述的那样执行进一步的处理。例如，在一些实施例中，制造功能字线801，沉积第四介电层1001，以及形成第二字线1201。然而，可以使用任何合适的方法和结构。
图22示出使用具有“L”形结构的RRAM间隔件501的又一实施例。然而，在该实施例中，第一硬掩模203留在位线301上方的适当位置。具体地，如上文关于图16A-图16B所述制造位线301和第一硬掩模203，由此第一硬掩模203留在位线301上方的适当位置。
一旦位线301形成，则RRAM材料401沉积在位线301和第一硬掩模203两者上方。类似地，选择器材料1901沉积在RRAM材料401上方，而无需中间图案化RRAM材料401。在沉积RRAM材料401和选择器材料1901之后，RRAM材料401和选择器材料1901被一起图案化，如上文关于图20所述。如此，RRAM间隔件501具有“L”形，并且结构也保留了第一硬掩模203的存在。
通过制造如上所述的实施例(例如，通过在存储器单元的相反侧上使用单独的字线)，可以去除字线的物理限制并且给定区域内的单元数量可以加倍。具体地，通过将第一字线103和第二字线1201制造为功能字线801上方和下方的两个单独层，可以去除通常对相邻字线施加的限制。如此，一条字线(例如，第一字线103)可以通过底部通孔连接控制单元的一侧，第二字线(例如，第二字线1201)可以通过顶部通孔连接控制单元的第二侧。
根据实施例，一种制造半导体器件的方法包括：在衬底上方形成第一字线；在第一字线上方形成位线；在形成第一字线之后，在位线的相反侧上形成第一存储器单元和第二存储器单元；沉积与第一存储器单元相邻且与第一字线电连接的第二字线；沉积与第二存储器单元相邻的第三功能字线；以及在沉积第三功能字线之后，形成与第三功能字线电连接的第四字线。在实施例中，形成第一存储器单元还包括：沉积RRAM材料；图案化RRAM材料；在图案化RRAM材料之后，沉积选择器材料；以及图案化选择器材料。在实施例中，形成第一存储器单元还包括：沉积RRAM材料；在RRAM材料的图案化之前，沉积选择器材料；图案化选择器材料；以及图案化RRAM材料。在实施例中，形成位线包括：沉积位线材料；沉积并图案化硬掩模；图案化位线材料以形成位线；以及去除硬掩模。在实施例中，形成位线包括：沉积位线材料；沉积并图案化硬掩模；以及图案化位线材料以形成位线，其中形成第一存储器单元在硬掩模就位的情况下进行。在实施例中，第一存储器单元形成在与逻辑区域相邻的存储器区域内。在实施例中，在衬底上方形成第一字线在第一金属化层上方形成第一字线。
在另一实施例中，一种制造半导体器件的方法，该方法包括：在衬底上方形成底部字线；在底部字线上方形成第一位线；形成与第一位线相邻的RRAM材料；形成与RRAM材料相邻的选择器材料；在第一位线的第一侧上形成第一字线，第一字线与底部字线电连接；在第一位线的与第一侧相反的第二侧上形成第二字线；以及在第二字线上方形成与第二字线电连接的顶部字线。在实施例中，该方法还包括将RRAM材料图案化为条形。在实施例中，该方法还包括将RRAM材料图案化为“L”形。在实施例中，该方法还包括将选择器材料图案化为条形。在实施例中，形成第一位线包括：沉积第一材料；沉积并图案化硬掩模；使用硬掩模作为掩模来图案化第一材料；以及去除硬掩模。在实施例中，形成第一位线包括：沉积第一材料；沉积并图案化硬掩模；以及使用硬掩模作为掩模来图案化第一材料，其中形成RRAM材料形成与硬掩模相邻的RRAM材料。在实施例中，该方法还包括将RRAM材料图案化为“L”形。
在又一实施例中，一种半导体器件包括：位线，设置在介电层上；第一存储器单元，设置在位线的第一侧壁上；第二存储器单元，设置在位线的与第一侧壁相反的第二侧壁上；第一字线，设置在介电层上，其中第一存储器单元设置在位线的第一侧壁与第一字线的侧壁之间；第二字线，设置在介电层上，其中第二存储器单元设置在位线的第二侧壁与第二字线的侧壁之间；顶部字线，设置在位线上方且电连接到第一字线；以及底部字线，设置在位线下方且电连接到第二字线。在实施例中，第一存储器单元包括条形RRAM材料。在实施例中，第一存储器单元包括“L”形RRAM材料。在实施例中，半导体器件还包括与位线物理接触的第一硬掩模，其中第一硬掩模和位线具有对准的侧壁。在实施例中，第一存储器单元包括“L”形RRAM材料。在实施例中，第一存储器单元位于与逻辑区域相邻的存储器区域内。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
Claims (10)
1.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成第一字线；
在所述第一字线上方形成位线；
在形成所述第一字线之后，在所述位线的相反侧上形成第一存储器单元和第二存储器单元；
沉积与所述第一存储器单元相邻且与所述第一字线电连接的第二字线；
沉积与所述第二存储器单元相邻的第三功能字线；以及
在沉积所述第三功能字线之后，形成与所述第三功能字线电连接的第四字线。
2.根据权利要求1所述的方法，其中，形成所述第一存储器单元还包括：
沉积电阻式随机存取存储器材料；
图案化所述电阻式随机存取存储器材料；
在图案化所述电阻式随机存取存储器材料之后，沉积选择器材料；以及
图案化所述选择器材料。
3.根据权利要求1所述的方法，其中，形成所述第一存储器单元还包括：
沉积电阻式随机存取存储器材料；
在所述电阻式随机存取存储器材料的图案化之前，沉积选择器材料；
图案化所述选择器材料；以及
图案化所述电阻式随机存取存储器材料。
4.根据权利要求1所述的方法，其中，形成所述位线包括：
沉积位线材料；
沉积并图案化硬掩模；
图案化所述位线材料以形成所述位线；以及
去除所述硬掩模。
5.根据权利要求1所述的方法，其中，形成所述位线包括：
沉积位线材料；
沉积并图案化硬掩模；以及
图案化所述位线材料以形成所述位线，其中，形成所述第一存储器单元在所述硬掩模就位的情况下进行。
6.根据权利要求1所述的方法，其中，所述第一存储器单元形成在与逻辑区域相邻的存储器区域内。
7.根据权利要求1所述的方法，其中，在所述衬底上方形成第一字线的步骤在第一金属化层上方形成所述第一字线。
8.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成底部字线；
在所述底部字线上方形成第一位线；
形成与所述第一位线相邻的电阻式随机存取存储器材料；
形成与所述电阻式随机存取存储器材料相邻的选择器材料；
在所述第一位线的第一侧上形成第一字线，所述第一字线与所述底部字线电连接；
在所述第一位线的与所述第一侧相反的第二侧上形成第二字线；以及
在所述第二字线上方形成与所述第二字线电连接的顶部字线。
9.根据权利要求8所述的方法，还包括将所述电阻式随机存取存储器材料图案化为条形。
10.一种半导体器件，包括：
位线，设置在介电层上；
第一存储器单元，设置在所述位线的第一侧壁上；
第二存储器单元，设置在所述位线的与所述第一侧壁相反的第二侧壁上；
第一字线，设置在所述介电层上，其中，所述第一存储器单元设置在所述位线的第一侧壁与所述第一字线的侧壁之间；
第二字线，设置在所述介电层上，其中，所述第二存储器单元设置在所述位线的第二侧壁与所述第二字线的侧壁之间；
顶部字线，设置在所述位线上方且电连接到所述第一字线；以及
底部字线，设置在所述位线下方且电连接到所述第二字线。
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