CN113113445B - 半导体器件及其形成方法 - Google Patents

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Abstract

在实施例中，器件包含：位于衬底上方的第一金属化层，该衬底包含有源器件；位于第一金属化层上方的第一位线，该第一位线连接至第一金属化层的第一互连件，该第一位线沿第一方向延伸，该第一方向与有源器件的栅极平行；位于第一位线上方的第一相变随机存取存储器(PCRAM)单元；位于第一PCRAM单元上方的字线，该字线沿第二方向延伸，该第二方向与有源器件的栅极垂直；以及位于该字线上方的第二金属化层，该字线连接至该第二金属化层的第二互连件。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体存储器用于电子应用集成电路，例如包括收音机、电视、手机和个人计算设备。其中一种类型半导体存储器是涉及相变材料(诸如硫化物材料)中的存储值的相变随机存取存储器(PCRAM)。相变材料可在非晶相(它们的电阻率低)和结晶相(它们的电阻率高)之间进行切换，以指示位码。PCRAM单元通常包含两个电极之间的相变材料(PCM)元件。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：第一金属化层，位于衬底上方，所述衬底包括有源器件；第一位线，位于所述第一金属化层上方，所述第一位线连接至所述第一金属化层的第一互连件，所述第一位线沿第一方向延伸，所述第一方向与所述有源器件的栅极平行；第一相变随机存取存储器(PCRAM)单元，位于所述第一位线上方；字线，位于所述第一相变随机存取存储器单元上方，所述字线沿第二方向延伸，所述第二方向与所述有源器件的所述栅极垂直；以及第二金属化层，位于所述字线上方，所述字线连接至所述第二金属化层的第二互连件。
本申请的另一些实施例提供了一种半导体器件，包括：第一金属间介电(IMD)层；第一导电通孔，延伸穿过所述第一金属间介电层；第一导电部件，具有位线焊盘部和位线部，所述位线焊盘部设置于所述第一导电通孔上，所述位线部设置于所述第一金属间介电层上；相变随机存取存储器(PCRAM)单元，位于所述第一导电部件的所述位线部上；第二金属间介电层，围绕所述相变随机存取存储器单元和所述第一导电部件；以及第二导电部件，具有字线焊盘部和字线部，所述字线焊盘部设置于所述第二金属间介电层上，所述字线部设置于所述相变随机存取存储器单元上。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在包括有源器件的衬底上方形成位线层；在所述位线层上方沉积相变材料(PCM)层；对所述相变材料层和所述位线层进行图案化以分别形成相变材料带和位线，所述相变材料带和所述位线在俯视图中分别沿第一方向延伸，所述第一方向与所述有源器件的栅极平行；在所述相变材料带和所述位线周围沉积第一金属间介电(IMD)层；在所述第一金属间介电层和所述相变材料带上方沉积字线层；以及对所述字线层和所述相变材料带进行图案化以分别形成字线和相变材料元件，所述字线在所述俯视图中沿第二方向延伸，所述第二方向与所述有源器件的所述栅极垂直，所述相变材料元件在所述俯视图中设置于所述字线和所述位线的相交点处。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应当注意，根据行业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意增大或减小。
图1是根据一些实施例的半导体器件的框图。
图2是根据一些实施例的半导体器件的截面图。
图3至图21B是根据一些实施例的半导体器件制造过程中的中间阶段的各个视图。
图22是根据一些其他实施例的半导体器件的截面图。
图23A至图23E是根据一些实施例的形成PCRAM单元的自对准图案化工艺中的中间阶段的三维视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，PCRAM单元以具有多个图案化工艺的自对准方式形成。因此，可形成间距更小并且临界尺寸更小的PCRAM单元。从而可提高PCRAM单元的性能和密度。
图1是根据一些实施例的半导体器件50的框图。半导体器件50包含PCRAM阵列52、行解码器54和列解码器56。PCRAM阵列52包含按行和列排列的PCRAM单元58。行解码器54可为，例如静态CMOS解码器、伪NMOS解码器等。在操作期间，行解码器54通过激活该行的相应字线62来选择一行PCRAM阵列52中所需的PCRAM单元58。列解码器56可为，例如静态CMOS解码器、伪NMOS解码器等，并且也可包含写入驱动器、读出放大器及其组合等。在操作期间，列解码器56从所选行中的PCRAM阵列52的列选择所需PCRAM单元58的位线66，并使用位线66从所选PCRAM单元58读取数据或向所选PCRAM单元写入数据。
尽管在PCRAM上下文中描述了本文中的实施例，但是应当理解，可在使用可编程电阻元件的其它存储器中采用类似技术。例如，类似技术可用于制造磁阻式随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)、具有选择器结构的存储器等。
图2是根据一些实施例的半导体器件50的截面图。图2是简化视图，且为了清楚地说明，省略了半导体器件50(如下所述)的一些部件。半导体器件50包含逻辑区50L和存储区50M。存储器件(例如，PCRAM)形成于存储区50M中，而逻辑器件(例如，逻辑电路)形成于逻辑区50L中。例如，PCRAM阵列52可形成于存储器区50M中(参见图1)，而行解码器54和列解码器56可形成于逻辑区50L中(参见图1)。逻辑区50L可占据半导体器件50的大部分面积。例如，逻辑区50L可占据半导体器件50的95％至99％面积，而存储区50M则占据半导体器件50的剩余面积。存储区50M可设置于逻辑区50L的边缘，或逻辑区50L可围绕存储区50M。
逻辑区50L和存储区50M形成于同一半导体衬底(例如，半导体衬底70)上方。半导体衬底70可为掺杂或未掺杂的硅，或绝缘体上半导体(SOI)衬底的有源层。半导体衬底70可包含其它半导体材料，诸如锗；包含碳化硅、砷化镓、磷化镓、氮化镓、磷化铟，砷化铟和/或锑化铟等复合半导体；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP等合金半导体；或其组合。此外，还可用其它衬底，诸如多层衬底或梯度衬底。
器件72形成于半导体衬底70的有源表面(例如，图2所示的向上表面)上。器件72可为有源器件或无源器件。例如，电气部件可为通过任何合适的形成方法形成的晶体管/二极管、电容器、电阻器等。器件72进行互连以形成半导体器件50的存储器件和逻辑器件。例如，一些器件72可为PCRAM单元58的存取晶体管。
在半导体衬底70上形成一个或多个层间介电(ILD)层74，并且形成电连接至器件72的导电部件，诸如接触塞76。ILD层74可由任何合适的介电材料形成，例如，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等氧化物；诸如氮化硅等氮化物。ILD层可通过任何合适的沉积工艺形成，诸如旋涂、物理气相沉积(PVD)、化学气相沉积(CVD)工艺等或其组合。ILD层中的导电部件可通过任何合适的工艺形成，诸如沉积、镶嵌(例如，单镶嵌、双镶嵌等)工艺等或其组合。
互连结构78形成于半导体衬底70(例如，ILD层74)的上方。互连结构78与器件72互连，以在逻辑区50L和存储区50M的每一个中形成集成电路。互连结构78包含多个金属化层M1-M6。尽管示出了六个金属化层，但是应当理解，互连结构可包含更多或更少的金属化层。每一金属化层M1-M6中均包含有介电层中的金属化图案。金属化图案电耦合至半导体衬底70的器件72，并且分别包含形成于一个或多个金属间介电(IMD)层中的金属线L1-L6和通孔V1-V6。互连结构78可通过镶嵌工艺形成，诸如单镶嵌工艺、双镶嵌工艺等。在一些实施例中，接触塞76也是金属化图案的一部分，诸如最下层金属通孔V1的一部分。
PCRAM阵列52的PCRAM单元58(参见图1)形成于互连结构78中。PCRAM单元58可形成于金属化层M1-M6中的任一个中，并图示为形成于中间金属化层M5中。每个PCRAM单元58包含底电极82、底电极82上的PCM元件84、和PCM元件84上的顶电极86。字线62沿PCRAM单元58的相应行延伸，并连接至PCRAM单元58相应行的顶电极86。位线66沿PCRAM单元58的相应列延伸，并且连接至PCRAM单元58相应列的底电极82。一个或多个附加IMD层88可形成于PCRAM单元58的周围。IMD层88围绕并保护PCRAM单元58的部件。PCM元件84的电阻是可进行编程的，并且可在可表示诸如“1”的代码的高电阻(RAP)和可表示诸如“0”的代码的低电阻(Rp)之间进行改变。如此，可通过利用其相应的存取晶体管对其PCM元件84的电阻进行编程将代码写入PCRAM单元58，并且可通过利用其相应的存取晶体管测量其PCM元件84的电阻从PCRAM单元58读出代码。
PCRAM单元58电耦合至器件72。位线66通过导电通孔92连接至下金属化图案的导电部件(例如，互连件)，诸如在示示例中连接至金属化层M4。字线62通过导电通孔94连接至上金属化图案的导电部件(例如，互连件)，诸如在所示示例中连接至金属化层M6。诸如行解码器54的器件等器件72(例如，存取晶体管)的第一子集电耦合至字线62。位线66电耦合至器件72的第二子集，诸如列解码器56的器件。
首先参考图21B，示出了存储区50M的部分简化俯视图。为了清楚地说明，省略了半导体器件50的一些部件(在下文中详述)。示出了PCRAM阵列的部分。如下文将更详细地描述，PCRAM单元58以棋盘布局形式形成。PCRAM单元58的阵列通过两次蚀刻一叠导电和相变材料(PCM)层以自对准的方式形成：首先使用位线66的图案，然后再次使用字线62的图案。蚀刻工艺形成了字线62、位线66和PCRAM单元58，其中在俯视图中，每个PCRAM单元58设置于字线62和位线66的相交点。
位线66沿第一方向D1延伸，该第一方向D1与半导体衬底70的有源表面平行(参见图2)，并且与器件72(例如，晶体管)的栅极纵轴平行。位线66来自位线焊盘68。每个位线焊盘68均能耦合至至少一条位线66。尽管如下文将更详细地描述为单独元件，但是每个位线焊盘68及其对应的位线66实际上是单个连续导电部件。位线焊盘68通过导电通孔92连接至下金属化图案的导电部件(例如，互连件)，诸如在图2所示示例中连接至金属化层M4。如下文将更详细地描述，导电通孔92电耦合至PCRAM单元58的底电极82(参见图2)。如此，每个导电通孔92也可称为底电极通孔(BEVA)。
字线62沿第二方向D2延伸，该第二方向D2与半导体衬底70的有源表面平行(参见图2)，并与第一方向D1垂直(例如，与器件72(例如，晶体管)的栅极纵轴垂直)。字线62来自字线焊盘64。每个字线焊盘64耦合至至少一条字线62。尽管如下文将更详细地描述为单独元件，但是每个字线焊盘64及其对应的字线62实际上是单个连续导电部件。字线焊盘64通过导电通孔94连接至上金属化图案的导电部件(例如，互连件)，诸如在图2所示示例中连接至金属化层M6。如下文将更详细地描述，导电通孔94电耦合至PCRAM单元58的顶电极86(参见图2)。如此，每个导电通孔94也可称为顶电极通孔(TEVA)。
图21B还示出了几个参考横截面。横截面50C横跨多个PCRAM单元58。横截面50P1与横截面50C平行，并跨越位线焊盘68。横截面50P2与横截面50C垂直，并跨越字线焊盘64。为了清楚地说明，后续附图参考这些横截面。
图3至图21B是根据一些实施例的半导体器件50制造过程中的各中间阶段视图。具体地，示出了半导体器件50的互连结构78的制造过程(参见图2)。如上所述，互连结构78包含PCRAM阵列52的PCRAM单元58(参见图1)。
图3、图4、图5、图6、图7、图8、图9、图10、图11A、图12A、图13、图14、图15、图16、图17A、图18A、图19、图20和图21A是示出逻辑区50L和存储区50M的截面图，包含单元区50C(其示出了图21B中的横截面50C)、第一焊盘区50P1(其示出了图21B中的横截面50P1)，以及第二焊盘区50P2(其示出了图21B中的横截面50P2)。如下文将更详细地描述，位线焊盘68(参见图12A)形成于第一焊盘区50P1中，字线焊盘64(参见图18A)形成于第二焊盘区50P2中，并且PCRAM单元58(参见图18A)形成于单元区50C中。尽管第一焊盘区50P1、第二焊盘区50P2和单元区50C各自在相同截面图中示出，但是应理解，各区均处于不同横截面中，如图21B所示。
图11B、图12B、图17B、图18B和图21B是示出存储区50M的俯视图。图11B、图12B、图17B、图18B和图21B分别示出了半导体器件50的处理步骤与图11A、图12A、图17A、图18A和图21A类似。图11B、图12B、图17B、图18B和图21B是简化视图，且为了清楚地说明，省略了一些部件。
在图3中，形成了互连结构的金属化层(例如，M4，参见图2)。金属化层包含IMD层102和导电部件104(其可对应于金属线L4，参见图2)。IMD层102形成于ILD层74的上方。IMD层102可由任何合适的介电材料形成，例如，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等氧化物；诸如氮化硅等氮化物。IMD层102可通过任何合适的沉积工艺形成，诸如旋涂、PVD、CVD等或其组合。IMD层102可为由k值低于约3.0的低k介电材料形成的层。IMD层102可为由k值低于约2.5的超低k(ELK)介电材料形成的层。
导电部件104形成于IMD层102中，并且电耦合至器件72。根据一些实施例，导电部件104包含扩散阻挡层和位于扩散阻挡层上方的导电材料。采用例如蚀刻工艺在IMD层102中形成开口。这些开口暴露了下导电部件，诸如下金属通孔。扩散阻挡层可由氮化钽、钽、氮化钛、钛、钴钨等形成，并且也可通过诸如原子层沉积(ALD)等沉积工艺形成于开口中。导电材料可包含铜、铝、钨、银及其组合等，且也可通过电化学镀工艺、CVD、ALD、PVD等或其组合形成于开口中的扩散阻挡层上方。在实施例中，导电材料为铜，扩散阻挡层为防止铜扩散至IMD层102中的薄阻挡层。在形成扩散阻挡层和导电材料后，例如可通过诸如化学机械抛光(CMP)工艺之类的平坦化工艺去除去除多余的扩散阻挡层和导电材料。在一些实施例中，导电部件104为金属线(其可对应于金属线L4，参见图2)。
在导电部件104和IMD层102上形成蚀刻停止层106。蚀刻停止层106可由诸如氮化铝、氧化铝、氧化硅、氮化硅、氧氮化硅、碳化硅等介电材料及其组合形成。蚀刻停止层106可通过CVD、PVD、ALD、旋涂电介质工艺等或其组合形成。蚀刻停止层106也可为由多个不同介电子层形成的复合层。例如，蚀刻停止层106可包含碳化硅子层和形成于碳化硅子层上的氧化铝子层。碳化硅子层可用作粘合层，以提高氧化铝子层与IMD层102之间的粘合性。
在蚀刻停止层106上形成IMD层108。在一些实施例中，IMD层108由正硅酸乙酯(TEOS)氧化物(例如，使用诸如以TEOS为前体的CVD工艺沉积的氧化硅)来形成。在一些实施例中，IMD层108可使用PSG、BSG、BPSG、未掺杂硅酸盐玻璃(USG)、氟硅酸盐玻璃(FSG)、SiOCH、可流动氧化物、多孔氧化物等或其组合形成。例如，IMD层108也可由k值小于约3.0的低k介电材料形成。IMD层108可形成约50nm至约150nm的厚度。
在IMD层108中图案化通孔开口110。这些通孔开口110可通过采用合适的光刻和蚀刻技术来形成。在一些实施例中，可在IMD层108上形成抗反射层，诸如无氮抗反射涂层(NFARC)(未示出)，以在图案化通孔开口110的过程中保护下层。
在图4中，导电通孔92形成于开口110中。导电通孔92也可称为BEVA。在一些实施例中，导电通孔92包含主要导电区和内衬主要导电区的侧壁和底面的导电阻挡层。导电阻挡层可由钛、氮化钛、钽、氮化钽、钴及其组合等形成。主要导电区可由诸如铜、铝、钨、钴及其合金等金属形成。形成导电通孔92可包含共形形成延伸至通孔开口110中的导电阻挡层，在导电阻挡层上方沉积金属材料，并执行平坦化工艺，诸如CMP工艺或机械研磨工艺，以去除去除导电阻挡层的多余部分和IMD层108顶面的金属材料。
在图5中，在导电通孔92和IMD层108上方形成多个存储单元层。具体地，沉积位线层114、底电极层116、PCM层118和顶电极层120。位线层114会在随后的处理中进行图案化(参见图12A和图12B)，以形成位线66和位线焊盘68。顶电极层120、PCM层118和底电极层116也将在随后的处理中会进行图案化(参见图18A和图18B)，以分别形成相应PCRAM单元58的顶电极86、PCM元件84和底电极82。
位线层114形成于导电通孔92和IMD层108上。位线层114由诸如钨、钛、钴、镍等金属或其组合形成，并且也可通过CVD、PVD、ALD等来沉积。位线层114是共形形成的，并且可使用CVD、PVD、ALD、电化学镀、化学镀等来形成。在一些实施例中，位线层114是由CVD形成的钨层。
底电极层116形成于位线层114上。底电极层116由诸如钛、钽、铝、钨、铂、镍、铬、钌、其氮化物等导电材料及其组合和多层形成。底电极层116是共形形成的，并且可使用CVD、PVD、ALD、电化学镀、化学镀等来形成。在一些实施例中，底电极层116是由PVD形成的氮化钛层。
PCM层118形成于底电极层116上。PCM层118由硫化物材料形成。硫化物材料至少包含硫属阴离子(例如硒(Se)、碲(Te)等)及阳电元素(例如锗(Ge)、硅(Si)、磷(P)、砷(As)、锑(Sb)、铋(Bi)、锌(Zn)、氮(N)、硼(B)、碳(C)等)。可接受的硫化物材料包含但不限于GeSb2Te5(GST)。PCM层118是共形形成的，并且可使用PVD、CVD、ALD等来形成。在一些实施例中，PCM层118是由PVD形成的GST层。通过PVD形成PCM层118可实现良好的膜质量，并且可减少空隙填充问题。
顶电极层120形成于PCM层118上。顶电极层120可由选自底电极层116的同一组候选材料中的材料形成，并且可使用选自形成底电极层116的同一组候选方法组中的方法来形成。底电极层116和顶电极层120可由相同的材料形成，或者可包含不同的材料。
在图6至图12B中，对位线层114进行图案化，以形成位线66和位线焊盘68(参见图12A和图12B)。也对顶电极层120、PCM层118和底极层116进行图案化，以形成顶电极带150、PCM带148和底电极带146(参见图12A和图12B)。该图案化工艺是以自对准方式形成PCRAM单元58(参见图2)的两种图案化工艺中的第一种。在随后的处理中，对顶电极带150、PCM带148和底电极带146再次进行图案化，以形成PCRAM单元58。
如下文更详细地描述，图6至图12B示出了形成具有位线66的图案的第一掩模136(参见图10)，并且形成具有位线焊盘68的图案的第二掩模138(参见图11A和图11B)的一种工艺。在所示实施例中，第一掩模136通过多重图案化工艺形成，并且第二掩模138通过单图案化工艺形成，因此第一掩模136的部件可小于第二掩模138的部件。然后使用掩模136、掩模138作为组合型蚀刻掩模对位线层114进行图案化，以同时形成位线66和位线焊盘68(参见图12A和图12B)。
在图6中，在存储单元层上方形成多个掩模层，例如，在顶电极层120上方。具体而言，沉积一个或多个介电层122和芯轴层124。对介电层122进行图案化以形成蚀刻掩模，以在随后的处理中对位线层114进行图案化。
介电层122形成于顶电极层120上。在所示实施例中，介电层122包含顶电极层120上方的第一介电层122A和第一介电层122A上方的第二介电层122B。第一介电层122A可为掩模层，诸如硬掩模层；可由氮化硅、氧氮化硅、氮化钛等氮化物形成；并且可通过诸如PECVD、ALD等沉积工艺而形成。第二介电层122B可为焊盘层；可由诸如氧化硅、TEOS氧化物等氧化物形成；并且可通过诸如PECVD、ALD等沉积工艺而形成。
芯轴层124形成于介电层122上，例如第二介电层122B上。芯轴层124由对下层(例如，介电层122)具有高蚀刻选择比的材料形成。芯轴层124可由诸如非晶硅、多晶硅、氮化硅、氧化硅等材料或其组合形成，并且可使用诸如CVD、PECVD等工艺来形成。
一个或多个掩模形成于芯轴层124上方。掩模将用于对芯轴层124进行图案化并形成芯轴。在一些实施例中，一个或多个掩模可包括一个或多个硬掩模、三层掩模及其组合等。例如，硬掩模层126可形成于芯轴层124上方，且光敏掩模128可形成于硬掩模层126上方。在一些实施例中，硬掩模层126由诸如氧氮化硅、氧化硅、氧化钛等氧化物及其组合形成。光敏掩模128可为光刻胶，诸如单层光刻胶、双层光刻胶、三层光刻胶等。
在图7中，对芯轴层124进行图案化以形成芯轴130。在所示实施例中，光敏掩模128的图案转移至硬掩模层126，而硬掩模层126的图案随后转移至芯轴层124。每个图案均可通过可接受的蚀刻工艺进行转移，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可为各向异性的。在一些实施例中，最终蚀刻对芯轴层124来说是选择性的，例如，以比下介电层122(例如，第二介电层122B)的材料更快的速率选择性地蚀刻芯轴层124的材料。光敏掩模128和硬掩模层126可利用芯轴层124的材料任选地去除去除，或可在随后的清洁工序中去除去除。
进行图案化之后，芯轴130可在约40nm到约80nm的范围内以间距D3分开。每个芯轴130的宽度W1可在约40nm至约80nm的范围内。芯轴130用于在介电层122上方对间隔件进行图案化。芯轴130的间距D3和宽度W1确定了随后进行图案化的间隔件之间的间距。
在图8中，间隔层132形成于芯轴130和介电层122上方。形成后，间隔层132沿芯轴130的顶面、芯轴130的侧壁以及下介电层122(例如，第二介电层122B)的顶面延伸。间隔层132由对下层(例如，介电层122)具有高蚀刻选择比的材料形成。间隔层132可由氮化硅、氧化铝、氮化铝、氮化钽、氮化钛、氧化钛等或其组合形成，且可使用诸如ALD、CVD等工艺形成。间隔层132具有高度一致性，其垂直部分的厚度T1等于或略小于其水平部分的厚度T2。例如，厚度T1可为厚度T2的大约80％到大约100％。厚度T1可在约15nm至约30nm的范围内且厚度T2可在约15nm至约30nm的范围内。对间隔层132进行图案化，以在介电层122上方形成间隔件。间隔层132的垂直部分的厚度T1确定了随后进行图案化的间隔件的宽度。
在图9中，对间隔层132进行图案化以在介电层122上方形成间隔件134。进行合适的蚀刻工艺以去除去除间隔层132的水平部分。蚀刻工艺采用比芯轴130和间隔层132的垂直部分更快的速率选择性地蚀刻间隔层132的水平部分。例如，当间隔层132由氮化硅形成时，蚀刻工艺可为利用甲烷(CH4)、氯(Cl2)、氮(N2)等进行的各向异性干法蚀刻工艺。在进行蚀刻工艺后，间隔件134包括间隔层132的剩余垂直部分。芯轴130可任选地与间隔层132的水平部分一起去除去除，或可在随后的清洁工序中去除去除。在一些实施例中，芯轴130在形成间隔件134后进行去除去除，也可通过合适的蚀刻工艺以比间隔件134更快的速率选择性地蚀刻芯轴130来实现去除去除。
在进行图案化之后，间隔件134具有宽度W2并且以间距D4隔开。间隔件134之间的间距D4可在约20nm到约50nm的范围内，并且间隔件134的宽度W2可在约15nm到约30nm的范围内。如上所述，芯轴130的间距D3和宽度W1(见图7)决定了间隔件134之间的间距D4，而间隔层132的垂直部分的厚度T1(参见图8)决定了间隔件134的宽度W2。由于采用使用选择性蚀刻工艺来形成间隔件134，因此形成间隔件134时，间隔层132的垂直部分的厚度T1略有下降。间隔件134用于对位线层114进行图案化。间隔件134的间距D4和宽度W2确定了由此产生的位线66的间距和宽度(参见图12A和图12B)。
在图10中，在切割工艺中去除去除非所需位置上的间隔件134。可采用合适的光刻和蚀刻技术来执行切割工艺。例如，间隔件134的第一子集可由诸如光刻胶等掩模覆盖，并且随后可采用蚀刻去除去除间隔件134的第二未覆盖子集，其中该蚀刻以比下介电层122(例如，第二介电层122B)的材料更快的速率选择性地蚀刻间隔件134的材料。在一些实施例中，间隔件134最初形成于逻辑区50L和存储区50M中，而且采用切割工艺从逻辑区50L、第一焊盘区50P1和第二焊盘区50P2去除去除间隔件134，因此仅在单元区50C中保留间隔件134。其余间隔件134在单元区50C中形成第一掩模136。
在图11A中，第二掩模138形成于第一焊盘区50P1中。第二掩模138可为光敏掩模，诸如单层光刻胶、双层光刻胶、三层光刻胶等光刻胶。第二掩模138并不是由图案间隔件形成的。因此，第二掩模138的部件大于第一掩模136的部件。例如，第二掩模138的部件可具有大于宽度W2的宽度W3(参见图9)。例如，宽度W3可在约50nm到约500nm的范围内。
如图11B所示，第一掩模136的部分与第二掩模138的部分重叠。因此，一些图案部件是相互连续的。此外，如下文更详细地描述，位线66沿相同的方向D1延伸(参见图12B)。因此，将对位线66进行图案化的间隔件134也沿相同的方向D1延伸。
在图12A中，掩模136、掩模138用作组合型蚀刻掩模以对介电层122进行蚀刻和图案化。至少一个介电层122(例如，第一介电层122A)进行蚀刻之后保持并形成图案化硬掩模。然后将图案化的硬掩模用作蚀刻掩模以对顶电极层120、PCM层118、底电极层116和位线层114进行蚀刻和图案化。图案化可包含一个或多个蚀刻工艺。蚀刻可包含等离子蚀刻，诸如离子束蚀刻(IBE)。IBE提供高精度等级(例如，高各向异性)，有助于控制所产生位线66的轮廓。蚀刻可利用辉光放电等离子体(GDP)、电容耦合等离子体(CCP)、电感耦合等离子体(ICP)等来实现。第一掩模136、第二掩模138和/或介电层122可在蚀刻工艺中消耗掉，或可在蚀刻工艺后去除去除。在所示实施例中，第一介电层122A在蚀刻工艺后保留。
蚀刻工艺会形成位线66和位线焊盘68。位线66和位线焊盘68设置于顶电极带150的下方。位线66和位线焊盘68包括位线层114的剩余部分。
蚀刻工艺还会形成顶电极带150、PCM带148和底电极带146。顶电极带150、PCM带148和底电极带146分别包括顶电极层120、PCM层118和底电极层116的剩余部分。尽管未示出，但是应当理解，图案化层可具有倾斜侧壁，也可在所示横截面中具有梯形形状。在俯视图中，每一图案化层均具有与掩模136、掩模138的组合形状相同的形状(参见图11B)。
如图12B所示，每条位线66均沿相同方向D1延伸并来自位线焊盘68的金属带。因此，尽管位线66和位线焊盘68示为单独元件，但是应当理解每个位线焊盘68及其对应的位线66实际上是由位线层114图案化而成的单个连续导电部件。换言之，图12A中所示的图案化形成了具有位线部和位线焊盘部的第一导电部件。
应当理解，图6到图12B示出了对位线层114进行图案化的示例性工艺，并且可使用其他工艺来对位线层114进行图案化。例如，位线层114也可使用下一代光刻技术来进行图案化，诸如极紫外(EUV)光刻、深紫外(DUV)光刻、X射线光刻、软X射线(SX)光刻、离子束投影光刻、电子束投影光刻等。如使用下一代光刻技术，使得位线层114可通过单图案化光刻工艺进行图案化，从而免除了对多重图案化光刻工艺的需要。
在图13中，间隔件156形成于位线焊盘68和位线66的侧壁上。间隔件156还形成于顶电极带150、PCM带148和底电极带146的侧壁上。间隔件156可通过共形沉积绝缘材料，再蚀刻绝缘材料来形成。绝缘材料可为氮化物(例如，氮化硅、氮化铝等)、氧化物(例如，氧化硅、氧化铝等)、碳化物(例如，碳化硅)、及其组合(例如，氧氮化硅、碳氮化硅等)和其多层等。蚀刻可为各向异性的。
随后，在间隔件156、IMD层108和第一介电层122A(如有)或顶电极带150上方形成IMD层158。IMD层158可由选自IMD层108的相同候选材料组中的材料来形成，并且可利用选自形成IMD层108的相同候选方法组中的方法来形成。IMD层108和IMD层158可由相同的材料形成，或可包含不同的材料。
在图14中，进行平坦化工艺，去除IMD层158的多余材料。平坦化工艺可为CMP、机械研磨、蚀刻等。平坦化工艺去除去除第一介电层122A(如有)以暴露顶电极带150。进行平坦化工艺后，IMD层158、间隔件156和顶电极带150的顶面发生共面(在工艺变化范围内)。
在图15中，字线层160形成于IMD层158、间隔件156和顶电极带150的平坦化顶面上。字线层160可由选自位线层114的相同候选材料组中的材料来形成，并且可利用选自形成位线层114的相同候选方法组中的方法来形成。位线层114和字线层160可由相同的材料形成，或可包含不同的材料。
在图16至图18B中，对字线层160进行图案化以形成字线62和字线焊盘64(参见图18A和图18B)。顶电极带150、PCM带148和底电极带146也在字线层160图案化过程中进行图案化，从而形成PCRAM单元58(参见图18A和图18B)。该图案化工艺是以自对准方式形成PCRAM单元58(参见图18A和图18B)的两种图案化工艺中的第二种。
如下文更详细地描述，图16至图18B示出形成具有字线62的图案的第三掩模166(参见图16)，并且形成具有字线焊盘64的图案的第四掩模168(参见图17A和图17B)。在所示实施例中，第三掩模166通过多重图案化工艺形成，并且第四掩模168通过单一图案化工艺形成，因此第三掩模166的部件可小于第四掩模168的部件。然后，利用掩模166、掩模168作为组合型蚀刻掩模对字线层160进行图案化以同时形成字线62和字线焊盘64(参见图18A和图18B)。
在图16中，多个掩模层形成于字线层160上方。具体而言，沉积一层或多层介电层162。对介电层162进行图案化以形成在随后的处理中对字线层160进行图案化的蚀刻掩模。
介电层162形成于字线层160上。在所示实施例中，介电层162包含字线层160上方的第一介电层162A和第一介电层162A上方的第二介电层162B。第一介电层162A可为掩模层，诸如硬掩模层；可由氮化硅、氧氮化硅、氮化钛等氮化物形成；并且可通过诸如PECVD、ALD等沉积工艺而形成。第二介电层162B可为焊盘层；可由诸如氧化硅、TEOS氧化物等氧化物形成；并且可通过诸如PECVD、ALD等沉积工艺而形成。
然后在介电层162上方形成间隔件164。间隔件164可由选自间隔件134的相同候选材料组中的材料来形成，并且可利用选自形成间隔件134的相同候选方法组中的方法来形成。例如，间隔件164可通过以下工艺形成：沉积芯轴层(参见，例如图6)，对芯轴层进行图案化以形成芯轴(参见，例如图7)，将间隔层沉积于芯轴上方(参见，例如图8)，对间隔层进行图案化以形成间隔件164(参见，例如图9)，以及在切割工艺中去除去除非所需间隔件164(参见，例如图10)。间隔件134和间隔件164可由相同的材料形成，或可包含不同的材料。剩余间隔件164在单元区50C中形成第三掩模166，以对字线层160进行图案化。
在图17A中，在第二焊盘区50P2中形成第四掩模168。第四掩模168可为光敏掩模，诸如单层光刻胶、双层光刻胶、三层光刻胶等光刻胶。第四掩模168并不是由图案间隔件形成的。因此，第四掩模168的部件大于第三掩模166的部件。在一些实施例中，第三掩模166和第四掩模168的部件尺寸分别与第一掩模136和第二掩模138的部件类似。在一些实施例中，第三掩模166和第四掩模168的部件尺寸与第一掩模136和第二掩模138的部件不同。
如图17B所示，第三掩模166的部分与第四掩模168的部分重叠。因此，一些图案部件是相互连续的。此外，如下文更详细地描述，字线62沿同一方向D2延伸(参见图18B)。间隔件164用于对字线62进行图案化，因此也沿相同方向D2延伸。
在图18A中，掩模166、掩模168用作组合型蚀刻掩模来对介电层162进行蚀刻和图案化。至少一个介电层162(例如，第一介电层162A)进行蚀刻后保持并形成图案化硬掩模。然后，使用图案化硬掩模作为蚀刻掩模对字线层160、顶电极带150、PCM带148和底电极层146进行蚀刻和图案化。图案化可包含一个或多个蚀刻工艺，且在IMD层158内形成凹槽170。蚀刻可包含等离子蚀刻，诸如离子束蚀刻(IBE)。IBE提供高精度等级(例如，高各向异性)，有助于控制所产生字线62的轮廓。蚀刻可利用辉光放电等离子体(GDP)、电容耦合等离子体(CCP)、电感耦合等离子体(ICP)等来实现。第三掩模166、第四掩模168和/或介电层162可在蚀刻工艺中消耗掉，或可在蚀刻工艺后去除去除。在所示实施例中，第一介电层162A在蚀刻工艺后保留。
蚀刻工艺会形成字线62和字线焊盘64。字线62设置于顶电极86上方，字线焊盘64设置于IMD层158的未图案化部上方。字线62和字线焊盘64包括字线层160的剩余部分。尽管未示出，但是应当理解，字线层62可具有倾斜侧壁，也可在所示横截面中具有梯形形状。俯视图的图案化字线层160具有与掩模166、掩模168的组合形状相同的形状(参见图17B)。
如图18B所示，每条字线62均为沿相同方向D2延伸并来自字线焊盘64的金属带。因此，尽管字线62和字线焊盘64示为单独元件，但是应当理解，每个字线焊盘64及其对应的字线62实际上是由字线层160图案化而成的单个连续导电部件。换言之，图18A中所示的图案化形成具有字线部和字线焊盘部的第二导电部件。
蚀刻工艺还对顶电极带150、PCM带148和底电极带146进行图案化，以分别形成一起构成PCRAM单元58的底电极82、PCM元件84和顶电极86。每个PCRAM单元58包含底电极82、PCM元件84和顶电极86，其中PCM元件84设置于底电极82和顶电极86之间。底电极82包括底电极带146的剩余部分。PCM元件84包括PCM带148的其余部分。顶电极86包括顶电极带150的剩余部分。尽管未示出，但是应当理解，底电极82、PCM元件84和顶电极86可具有倾斜侧壁，并且可在所示横截面中具有梯形形状。
蚀刻工艺去除去除未由掩模166、掩模168覆盖的顶电极带150、PCM带148和底电极带146的部分，诸如位线焊盘68上方那些层的部分。因此，如图18B所示，在俯视图中，每一PCRAM单元58设置于字线62和位线66的相交点。因此，PCRAM单元58以自对准方式来形成，使得PCRAM单元58的间距D5和宽度W4变小。例如，间距D5可在约20mm到约50nm的范围内，并且宽度W4可在约15nm到约30nm的范围内。间距D5既对应于相邻PCRAM单元58之间的距离，也对应于字线62和位线66的相邻相交点之间的距离。
使用IMD层158的部分形成凹槽170。具体而言，凹槽170通过蚀刻IMD层158和未由掩模166、掩模168覆盖的任何顶电极带150、PCM带148或底电极带146来形成。因此，凹槽170暴露位线焊盘68。在凹槽170达到所需深度后，可使用定时蚀刻工艺来停止对凹槽170进行的蚀刻。虽然在图18A中未示出，但是应当理解，凹槽170还暴露了未设置于字线62和字线焊盘64下方的位线66的部分。凹槽170可通过使用带多种蚀刻的蚀刻工艺(如上所述)来形成。例如，蚀刻工艺可包含第一蚀刻和第二蚀刻。第一蚀刻能够以比IMD层158、顶电极带150、PCM带148和底电极带146的材料更快的速率选择性地蚀刻字线层160的材料。第二蚀刻可比位线66和位线焊盘68的材料更快的速率选择性地蚀刻IMD层158、顶电极带150、PCM带148和底电极带146的材料。在一些实施例中，第一蚀刻为持续20秒至60秒的采用六氟化硫(SF6)、氩(Ar)、氧(O2)和二氟甲烷(CH2F2)的离子束蚀刻。第二蚀刻为持续15秒至75秒的采用氯(Cl2)、溴化氢(HBr)、氩(Ar)和二氟甲烷(CH2F2)的离子束蚀刻。在制造磁阻式随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)、具有选择器结构的存储器等时，可使用其它蚀刻参数。此外，蚀刻参数可根据蚀刻膜的材料及膜厚度改变。
形成凹槽170之后，IMD层158包含凹进部分158R和未凹进部分158U。凹进部分158R围绕位线66和位线焊盘68，未凹进部分158U围绕PCRAM单元58。凹进部分158R设置于字线62和字线焊盘64的下方。凹进部分158R无图案，因此比未凹进部分158U更高。
应当理解，图16至图18B示出了对字线层160进行图案化的示例性工艺，并且可使用其它工艺来对字线层160进行图案化。例如，字线层160也可使用下一代光刻技术来进行图案化，诸如极紫外(EUV)光刻、深紫外(DUV)光刻、X射线光刻、软X射线(SX)光刻、离子束投影光刻、电子束投影光刻等。如使用下一代光刻技术，则字线层160可通过单图案化光刻工艺进行图案化，从而免除了对多重图案化光刻工艺的需要。
在图19中，IMD层178形成于IMD层158、位线焊盘68和第一介电层162A(如有)或字线62和字线焊盘64上方。IMD层178可由选自IMD层108的相同候选材料组中的材料来形成，并且可利用选自形成IMD层108的相同候选方法组中的方法来形成。IMD层108和IMD层178可由相同的材料形成，或可包含不同的材料。形成后，IMD层178设置于IMD层158的位线66和凹进部分158上方。因此，IMD层178围绕字线62、字线焊盘64和IMD层158的未凹进部分158U。此外，IMD层158、IMD层178的组合围绕在PCRAM单元58的四周。将PCRAM单元58的四周限制在介电材料中，可改善PCRAM单元58在操作期间的性能，因为介电材料有助于吸收PCM元件84改变相位时产生的热量。
在图20中，执行平坦化工艺，去除去除IMD层178的多余材料。平坦化工艺可为CMP、机械研磨、蚀刻等。通过平坦化工艺去除去除第一介电层162A(如有)以暴露字线62和字线焊盘64。进行平坦化工艺后，IMD层178、字线焊盘64和字线62的顶面共面(在工艺变化范围内)。
在图21A中，蚀刻停止层182形成于IMD层178、字线焊盘64和字线62的平坦化顶面上。蚀刻停止层182可由选自蚀刻停止层106的相同候选材料组中的材料来形成，并且可使用选自形成蚀刻停止层106的相同候选方法组中的方法来形成。蚀刻停止层106和蚀刻停止层182可由相同的材料形成，或者可包含不同的材料。
然后在蚀刻停止层182上形成IMD层184。IMD层184可由选自IMD层108的相同候选材料组中的材料来形成，并且可利用选自形成IMD层108的相同候选方法组中的方法来形成。IMD层108和IMD层184可由相同的材料形成，或可包含不同的材料。
然后形成导电部件186(例如，互连件)，延伸穿过IMD层184和蚀刻停止层182。导电部件186包含导电通孔186V(可对应于金属通孔V5，参见图2；以及导电通孔94，参见图1)和导电线186L(可对应于金属线L5，参见图2)。导电部件186形成于存储区50M和逻辑区50L中。导电部件186可通过镶嵌工艺形成，诸如单镶嵌工艺、双镶嵌工艺等。导电部件186电耦合至在存储区50M中形成的存储器件(例如，PCRAM)和在逻辑区50L中形成的逻辑器件(例如，逻辑电路)。导电部件186A的第一子集形成于存储区50M中并连接至字线焊盘64。导电部件186B的第二子集形成于逻辑区50L中，并进一步延伸穿过IMD层178、IMD层158、IMD层108和蚀刻停止层106以连接至导电部件104。在一些实施例中，导电部件186将存储器件电耦合至逻辑器件。例如，导电部件186可用于将一些导电部件104电耦合至诸如在所示金属化层中或在另一金属化层中的一些字线焊盘64。尽管每个导电通孔186V和相应的导电线186L示为单独元件，但是应当理解，诸如在由双镶嵌工艺形成的实施例中，它们可为连续导电部件。
每个PCRAM单元58连接至导电部件186和导电部件104。具体地，每个顶电极86通过字线62、字线焊盘64和导电通孔94连接至导电线186L。同样，每个底电极82通过位线66、位线焊盘68和导电通孔92连接至导电部件104。字线焊盘64设置于导电通孔94下方，并物理和电耦合至导电过孔。位线焊盘68设置于上方，并物理和电耦合至导电通孔92。因此，导电通孔92将位线焊盘68连接至下金属化图案(例如，图2中的金属化层M4)的导电部件(例如，互连件)，而导电过孔94将字线焊盘64连接至上金属化图案(例如，互连件)的导电部件(例如，图2中的金属化层M6)。此外，导电部件186B将下金属化图案的导电部件连接至上金属化图案的导电部件。
如图21B所示，来自每个位线焊盘68的所有位线66可相互交错。例如，来自第一位线焊盘68A的位线66可与来自第二位线焊盘68B的位线66相互交错。来自每个字线焊盘64的字线62可相互交错。例如，来自第一字线焊盘64A的字线62可与来自第二字线焊盘64B的字线62相互交错。
图22是根据一些其他实施例的半导体器件50的截面图。除了在底电极82和位线66之间形成双向阈值切换(OTS)层192外，该实施例与按图21A描述的实施例类似。OTS层192可由硫化物材料形成，并且可由不同于PCM元件84的硫化物材料形成。OTS层192可用于存储选择器。与晶体管的功能类似，存储选择器具有阈值电压(Vth)值。只有施加电压大于PCRAM单元58的Vth，才能创建至PCRAM单元58的电流通路，从而实现存储器读/写操作。
图23A至图23E是根据一些实施例的形成PCRAM单元的自对准图案化工艺中的中间阶段三维视图。图23A至图23E为简化视图，且为了清楚地说明，省略了一些部件。图23A至图23B示出了按图3至图21B在上述过程中描述的半导体器件50的附加视图。
在图23A中，位线层114沉积于衬底上方，并且存储单元层(例如，底电极层116、PCM层118和顶电极层120)沉积于位线层114上方。位线层114和存储单元层均按图5描述的方式沉积。
在图23B中，对底电极层116、PCM层118、顶电极层120和位线层114进行图案化。对位线层114进行图案化，形成位线66和位线焊盘68。对底电极层116、PCM层118和顶电极层120进行图案化，分别形成底电极带146、PCM带148和顶电极带150。底电极带146、PCM带148、顶电极带150和位线66各沿第一方向D1延伸。底电极层116、PCM层118、顶电极层120和位线层114均按图6至图12B描述的方式进行图案化。
在图23C中，IMD层158沉积于底电极带146、PCM带148、顶电极带150、位线66和位线焊盘68的周围。然后，对IMD层158进行平坦化，以暴露顶电极带150。IMD层158按图13和图14描述的方式进行沉积和平坦化。
在图23D中，字线层160沉积于IMD层158、顶电极带150和其它下带上方。字线层160按图15描述的方式沉积。
在图23E中，对字线层160、底电极带146、PCM带148及顶电极带150进行图案化。对字线层160进行图案化，以形成字线62和字线焊盘64。对底电极带146、PCM带148和顶电极带150进行图案化，以形成PCRAM单元58。字线62沿着垂直于第一方向D1的第二方向D2延伸。如上所述，在俯视图中，PCRAM单元58分别设置于字线62和位线66的相交点。字线层160、底电极带146、PCM带148和顶电极带150按图16至图18B描述的方式进行图案化。
实施例可以实现一些优点。以具有多个图案化工艺的自对准方式形成PCRAM单元58，使得形成的PCRAM单元58间距和宽度均更小，从而提高PCRAM单元58的密度和性能。具体而言，PCRAM单元58越小，在其PCM元件84改变相位时产生的热量就越少。此外，实施例中的图案化工艺使得PCRAM阵列的字线62和位线66与PCRAM单元58同时进行图案化，从而降低制造成本。
在实施例中，器件包含：位于衬底上方的第一金属化层，该衬底包含有源器件；位于第一金属化层上方的第一位线，该第一位线连接至第一金属化层的第一互连件，该第一位线沿第一方向延伸，该第一方向与有源器件的栅极平行；位于第一位线上方的第一PCRAM单元；位于第一PCRAM单元上方的字线，该字线沿第二方向延伸，该第二方向与有源器件的栅极垂直；以及位于该字线上方的第二金属化层，该字线连接至该第二金属化层的第二互连件。
在一些实施例中，该器件还包含：位于第一金属化层上方的第二位线，该第二位线沿第一方向延伸；位于第二位线上方的第二PCRAM单元，字线设置于第二PCRAM单元上方，第一PCRAM单元与第二PCRAM单元以20nm到50nm的距离分隔开。在该器件的一些实施例中，第一PCRAM单元与第二PCRAM单元的宽度在15nm至30nm范围内。在一些实施例中，该器件还包含：位于第一金属化层上方的位线焊盘，该位线焊盘和第一位线为第一连续导电部件；将位线焊盘连接至第一金属化层的第一互连件的第一导电通孔；以及围绕第一导电通孔的第一金属间介电(IMD)层，第一连续导电部件设置于第一IMD层。在一些实施例中，该器件还包含：位于位线焊盘上方的字线焊盘，该字线焊盘和字线为第二连续导电部件；将字线焊盘连接至第二金属化层的第二互连件的第二导电通孔；以及围绕第二导电通孔的第二IMD层，该第二IMD层设置于第二连续导电部件。在一些实施例中，该器件还包含：延伸穿过第一IMD层和第二IMD层的第三导电通孔，第三导电通孔将第一金属化层的第一互连件连接至第二金属化层的第二互连件。在一些实施例中，该器件还包含：具有第一部分和第二部分的第一介电层，第一部分围绕第一位线，第二部分围绕第一PCRAM单元，第一部分具有第一高度，第二部分具有第二高度，第二高度大于第一高度，字线设置于第二部分的上方。在一些实施例中，该器件还包含：位于第一位线和第一介电层的第一部分上方的第二介电层，第二介电层围绕字线和第一介电层的第二部分。在该器件的一些实施例中，第一PCRAM单元包含：连接至第一位线的底电极；连接至字线的顶电极；以及在上电极和下电极之间的相变材料(PCM)元件。在一些实施例中，该器件还包含：位于底电极与第一位线之间的双向阈值切换层。
在实施例中，器件包含：第一金属间介电(IMD)层；延伸穿过第一IMD层的第一导电通孔；具有位线焊盘部和位线部的第一导电部件，位线焊盘部设置于第一导电通孔上，位线部设置于第一IMD层上；位于第一导电部件的位线部上的PCRAM单元；围绕PCRAM单元和第一导电部件的第二IMD层；以及具有字线焊盘部和字线部的第二导电部件，字线焊盘部设置于第二IMD层上，字线部设置于PCRAM单元上。
在一些实施例中，该器件还包含：位于第二导电部件的字线焊盘部上的第二导电通孔；以及围绕第二导电通孔的第三IMD层。
在实施例中，方法包含：在包含有源器件的衬底上方形成位线层；将PCM层沉积于位线层上方；对PCM层和位线层进行图案化以分别形成PCM带和位线，PCM带和位线在俯视图中各沿第一方向延伸，第一方向与有源器件的栅极平行；将第一IMD层沉积于PCM带和位线周围；将字线层沉积于第一IMD层和PCM带上方；以及对字线层和PCM带进行图案化以分别形成字线和PCM元件，字线在俯视图中沿第二方向延伸，第二方向与有源器件的栅极垂直，PCM元件在俯视图中设置于字线和位线的相交点处。
在该方法的一些实施例中，对PCM层和位线层进行图案化包含：在PCM层上方形成第一掩模，第一掩模的部件沿第一方向延伸，且第一掩模的部件具有第一宽度；在PCM层上方形成第二掩模，第二掩模的部件沿第二方向延伸，第二掩模的部件具有第二宽度，第一掩模的部分与所述第二掩模的部分重叠；以及使用第一掩模和第二掩模作为第一组合型蚀刻掩模来蚀刻PCM层和位线层，以形成第一导电部件，第一导电部件包含位线和位线焊盘。在该方法的一些实施例中，对字线层和PCM带进行图案化包含：在字线层上方形成第三掩模，第三掩模的部件具有第一宽度；在PCM层上方形成第四掩模，第四掩模的部件具有第二宽度，第三掩模的部分与第四掩模的部分重叠；以及使用第三掩模和第四掩模作为第二组合型蚀刻掩模来蚀刻字线层和PCM带以形成第二导电部件，该第二导电部件包含字线和字线焊盘。在该方法的一些实施例中，蚀刻字线层和PCM带包含：利用六氟化物(SF6)、氩(Ar)、氧(O2)和二氟甲烷(CH2F2)离子束工艺对字线层蚀刻20秒至60秒；以及利用氯(Cl2)、溴化氢(HBr)、氩(Ar)和二氟甲烷(CH2F2)离子束工艺对PCM带和第一IMD层蚀刻15秒至75秒。在一些实施例中，该方法还包含：将位线层沉积于第一导电通孔上，位线焊盘与第一导电通孔接触；以及形成接触字线焊盘的第二导电通孔。在该方法的一些实施例中，对字线层和PCM带进行图案化包含暴露由PCM带覆盖的位线层的部分。在该方法的一些实施例中，对字线层及PCM带进行图案化包含，使第一IMD层的部分凹进，字线设置于第一IMD层的未凹进部分上。在一些实施例中，该方法还包含：将第二IMD层沉积于字线和第一IMD层的未凹进部分周围。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本公开的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
第一金属化层，位于衬底上方，所述衬底包括有源器件；
第一位线，位于所述第一金属化层上方，所述第一位线连接至所述第一金属化层的第一互连件，所述第一位线沿第一方向延伸，所述第一方向与所述有源器件的栅极平行；
第一相变随机存取存储器(PCRAM)单元，位于所述第一位线上方；
字线，位于所述第一相变随机存取存储器单元上方，所述字线沿第二方向延伸，所述第二方向与所述有源器件的所述栅极垂直；以及
第二金属化层，位于所述字线上方，所述字线连接至所述第二金属化层的第二互连件。
2.根据权利要求1所述的半导体器件，还包括：
第二位线，位于所述第一金属化层上方，所述第二位线沿所述第一方向延伸；以及
第二相变随机存取存储器单元，位于所述第二位线上方，所述字线设置在所述第二相变随机存取存储器单元上方，所述第一相变随机存取存储器单元与所述第二相变随机存取存储器单元以20nm到50nm的距离分隔开。
3.根据权利要求2所述的半导体器件，其中，所述第一相变随机存取存储器单元与所述第二相变随机存取存储器单元分别具有15nm至30nm的宽度。
4.根据权利要求1所述的半导体器件，还包括：
位线焊盘，位于所述第一金属化层上方，所述位线焊盘和所述第一位线为第一连续导电部件；
第一导电通孔，将所述位线焊盘连接至所述第一金属化层的所述第一互连件；以及
第一金属间介电(IMD)层，围绕所述第一导电通孔，所述第一连续导电部件设置在所述第一金属间介电层上。
5.根据权利要求4所述的半导体器件，还包括：
字线焊盘，位于所述位线焊盘上方，所述字线焊盘和所述字线为第二连续导电部件；
第二导电通孔，将所述字线焊盘连接至所述第二金属化层的所述第二互连件；以及
第二金属间介电层，围绕所述第二导电通孔，所述第二金属间介电层设置在所述第二连续导电部件上。
6.根据权利要求5所述的半导体器件，还包括：
第三导电通孔，延伸穿过所述第一金属间介电层和所述第二金属间介电层，所述第三导电通孔将所述第一金属化层的所述第一互连件连接至所述第二金属化层的所述第二互连件。
7.根据权利要求1所述的半导体器件，还包括：
第一介电层，具有第一部分和第二部分，所述第一部分围绕所述第一位线，所述第二部分围绕所述第一相变随机存取存储器单元，所述第一部分具有第一高度，所述第二部分具有第二高度，所述第二高度大于所述第一高度，所述字线设置在所述第二部分上方。
8.根据权利要求7所述的半导体器件，还包括：
第二介电层，位于所述第一位线和所述第一介电层的所述第一部分上方，所述第二介电层围绕所述字线和所述第一介电层的所述第二部分。
9.根据权利要求1所述的半导体器件，其中，所述第一相变随机存取存储器单元包括：
底电极，连接至所述第一位线；
顶电极，连接至所述字线；以及
相变材料(PCM)元件，位于所述顶电极和所述底电极之间。
10.根据权利要求9所述的半导体器件，还包括：
双向阈值切换层，位于所述底电极与所述第一位线之间。
11.一种半导体器件，包括：
第一金属间介电(IMD)层；
第一导电通孔，延伸穿过所述第一金属间介电层；
第一导电部件，具有位线焊盘部和位线部，所述位线焊盘部设置于所述第一导电通孔上，所述位线部设置于所述第一金属间介电层上；
相变随机存取存储器(PCRAM)单元，位于所述第一导电部件的所述位线部上；
第二金属间介电层，围绕所述相变随机存取存储器单元和所述第一导电部件；以及
第二导电部件，具有字线焊盘部和字线部，所述字线焊盘部设置于所述第二金属间介电层上，所述字线部设置于所述相变随机存取存储器单元上。
12.根据权利要求11所述的半导体器件，还包括：
第二导电通孔，位于所述第二导电部件的所述字线焊盘部上；以及
第三金属间介电层，围绕所述第二导电通孔。
13.一种形成半导体器件的方法，包括：
在包括有源器件的衬底上方形成位线层；
在所述位线层上方沉积相变材料(PCM)层；
对所述相变材料层和所述位线层进行图案化以分别形成相变材料带和位线，所述相变材料带和所述位线在俯视图中分别沿第一方向延伸，所述第一方向与所述有源器件的栅极平行；
在所述相变材料带和所述位线周围沉积第一金属间介电(IMD)层；
在所述第一金属间介电层和所述相变材料带上方沉积字线层；以及
对所述字线层和所述相变材料带进行图案化以分别形成字线和相变材料元件，所述字线在所述俯视图中沿第二方向延伸，所述第二方向与所述有源器件的所述栅极垂直，所述相变材料元件在所述俯视图中设置于所述字线和所述位线的相交点处。
14.根据权利要求13所述的方法，其中，对所述相变材料层和所述位线层进行图案化包括：
在所述相变材料层上方形成第一掩模，所述第一掩模的部件沿所述第一方向延伸，且所述第一掩模的所述部件具有第一宽度；
在所述相变材料层上方形成第二掩模，所述第二掩模的部件沿所述第二方向延伸，所述第二掩模的所述部件具有第二宽度，所述第一掩模的部分与所述第二掩模的部分重叠；以及
使用所述第一掩模和所述第二掩模作为第一组合型蚀刻掩模来蚀刻所述相变材料层和所述位线层，以形成第一导电部件，所述第一导电部件包括所述位线和所述位线焊盘。
15.根据权利要求14所述的方法，其中，对所述字线层和所述相变材料带进行图案化包括：
在所述字线层上方形成第三掩模，所述第三掩模的部件具有所述第一宽度；
在所述相变材料层上方形成第四掩模，所述第四掩模的部件具有所述第二宽度，所述第三掩模的部分与所述第四掩模的部分重叠；以及
使用所述第三掩模和所述第四掩模作为第二组合型蚀刻掩模来蚀刻所述字线层和所述相变材料带以形成第二导电部件，所述第二导电部件包括所述字线和字线焊盘。
16.根据权利要求15所述的方法，其中，对所述字线层和所述相变材料带进行蚀刻包括：
利用采用六氟化物(SF6)、氩(Ar)、氧(O2)和二氟甲烷(CH2F2)的离子束蚀刻，对所述字线层蚀刻20秒至60秒的范围内；以及
利用采用氯(Cl2)、溴化氢(HBr)、氩(Ar)和二氟甲烷(CH2F2)的离子束蚀刻，对所述相变材料带和所述第一金属间介电层蚀刻15秒至75秒的范围内。
17.根据权利要求15所述的方法，还包括：
将所述位线层沉积于第一导电通孔上，所述位线焊盘接触所述第一导电通孔；以及
形成接触所述字线焊盘的第二导电通孔。
18.根据权利要求13所述的方法，其中，对所述字线层和所述相变材料带进行图案化包括暴露由所述相变材料带覆盖的所述位线层的部分。
19.根据权利要求13所述的方法，其中，对所述字线层及所述相变材料带进行图案化包括使所述第一金属间介电层的部分凹进，所述字线设置于所述第一金属间介电层的未凹进部分上。
20.根据权利要求19所述的方法，还包括：
将第二金属间介电层沉积于所述字线和所述第一金属间介电层的所述未凹进部分周围。
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