TWI773165B - 半導體裝置和製造半導體裝置的方法 - Google Patents

半導體裝置和製造半導體裝置的方法 Download PDF

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Abstract

在一實施方式中，一種裝置包括：第一金屬化層，在基板上方，基板包括主動裝置；第一位元線，在第一金屬化層上方，第一位元線連接到第一金屬化層的第一互連件，第一位元線在第一方向上延伸，第一方向平行於主動裝置的閘極；第一相變隨機存取記憶體(PCRAM)單元，在第一位元線上方；字線，在第一相變隨機存取記憶體單元上方，字線在第二方向上延伸，第二方向垂直於主動裝置的閘極；以及第二金屬化層，在字線上方，字線連接到第二金屬化層的第二互連件。

Description

半導體裝置和製造半導體裝置的方法
本揭示內容係關於相變記憶體裝置和其製造方法。
半導體記憶體在積體電路中用於電子應用，例如，包括無線電、電視、手機、和個人電腦裝置。一種類型的半導體記憶體是相變隨機存取記憶體(phase-change random access memory；PCRAM)，此相變隨機存取記憶體涉及將值儲存在相變材料中，例如硫屬化物材料。相變材料可以在非晶相(其中相變材料具有低電阻率)與結晶相(其中相變材料具有高電阻率)之間切換以指示位元碼。相變隨機存取記憶體單元通常包括在兩個電極之間的相變材料(phase change material；PCM)元件。
本揭示內容的一些實施方式提供了一種半導體裝置，包含：第一金屬化層、第一位元線、第一相變隨機存取記憶體(PCRAM)單元、字線、以及第二金屬化層。第 一金屬化層在基板上方，基板包含多個主動裝置。第一位元線在第一金屬化層上方，第一位元線連接到第一金屬化層的多個第一互連件，第一位元線在第一方向上延伸，第一方向平行於這些主動裝置的多個閘極。第一相變隨機存取記憶體(PCRAM)單元在第一位元線上方。字線在第一相變隨機存取記憶體單元上方，字線在第二方向上延伸，第二方向垂直於這些主動裝置的這些閘極。第二金屬化層在字線上方，字線連接到第二金屬化層的多個第二互連件。
本揭示內容的另一些實施方式提供了一種半導體裝置，包含：第一金屬間介電(IMD)層、第一導電通孔、第一導電特徵、相變隨機存取記憶體(PCRAM)單元、第二金屬間介電層、以及第二導電特徵。第一導電通孔延伸穿過第一金屬間介電層。第一導電特徵具有位元線墊部分和位元線部分，位元線墊部分在第一導電通孔上設置，位元線部分在第一金屬間介電層上設置。相變隨機存取記憶體(PCRAM)單元在第一導電特徵的位元線部分上。第二金屬間介電層圍繞相變隨機存取記憶體單元和第一導電特徵。第二導電特徵具有字線墊部分和字線部分，字線墊部分在第二金屬間介電層上設置，字線部分在相變隨機存取記憶體單元上設置。
本揭示內容的又另一些實施方式提供了一種製造半導體裝置的方法，包含：在包含主動裝置的基板上方形成位元線層；在位元線層上方沉積相變材料(PCM)層；圖 案化相變材料層和位元線層以分別地形成相變材料條帶和位元線，在一俯視圖中相變材料條帶和位元線各自在第一方向上延伸，第一方向平行於這些主動裝置的多個閘極；圍繞相變材料條帶和位元線沉積第一金屬間介電(IMD)層；在第一金屬間介電層和相變材料條帶上方沉積字線層；以及圖案化字線層和相變材料條帶以分別地形成字線和相變材料元件，在此俯視圖中字線在第二方向上延伸，第二方向垂直於這些主動裝置的這些閘極，在此俯視圖中相變材料元件在字線與位元線的交叉點處設置。
50:半導體裝置
50C:單元區域(橫截面)
50L:邏輯區域
50M:記憶體區域
50P1:第一墊區域(橫截面)
50P2:第二墊區域(橫截面)
52:相變隨機存取記憶體陣列
54:列解碼器
56:行解碼器
58:相變隨機存取記憶體單元
62:字線
64:字線墊
64A:第一字線墊
64B:第二字線墊
66:位元線
68:位元線墊
68A:第一位元線墊
68B:第二位元線墊
70:半導體基板
72:裝置
74:層間介電層
76:接觸栓塞
78:互連結構
82:底部電極
84:相變材料元件
86:頂部電極
88:金屬間介電層
92:導電通孔
94:導電通孔
102:金屬間介電層
104:導電特徵
106:蝕刻終止層
108:金屬間介電層
110:通孔開口
114:位元線層
116:底部電極層
118:相變材料層
120:頂部電極層
122:介電層
122A:第一介電層
122B:第二介電層
124:心軸層
126:硬遮罩層
128:光敏遮罩
130:心軸
132:間隔物層
134:間隔物
136:遮罩
138:遮罩
146:底部電極條帶
148:相變材料條帶
150:頂部電極條帶
156:間隔物
158:金屬間介電層
158R:凹陷的部分
158U:未凹陷的部分
160:字線層
162:介電層
162A:第一介電層
162B:第二介電層
164:間隔物
166:遮罩
168:遮罩
170:凹陷
178:金屬間介電層
182:蝕刻終止層
184:金屬間介電層
186:導電特徵
186A:導電特徵的第一子集
186B:導電特徵的第二子集
186L:導線
186V:導電通孔
192:雙向閾值切換層
D1:第一方向
D2:第二方向
D3:間隔距離
D4:間隔距離
D5:間隔距離
L1:金屬線
L2:金屬線
L3:金屬線
L4:金屬線
L5:金屬線
L6:金屬線
M1:金屬化層
M2:金屬化層
M3:金屬化層
M4:金屬化層
M5:金屬化層
M6:金屬化層
T1:厚度
T2:厚度
V1:通孔
V2:通孔
V3:通孔
V4:通孔
V5:通孔
V6:通孔
W1:寬度
W2:寬度
W3:寬度
W4:寬度
當結合隨附圖式閱讀時，自以下詳細描述將最佳地理解本揭示的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰的目的，可任意增加或減小各個特徵的尺寸。
第1圖係根據一些實施方式的半導體裝置的方塊圖。
第2圖係根據一些實施方式的半導體裝置的橫截面圖。
第3圖直至第21B圖係根據一些實施方式的在製造半導體裝置時的中間階段的各個視圖。
第22圖係根據一些其他的實施方式的半導體裝置的橫截面圖。
第23A圖直至第23E圖係根據一些實施方式的用於 形成相變隨機存取記憶體單元的自對準圖案化製程中的中間階段的三維視圖。
以下揭示內容提供許多不同實施方式或實施例，以便實施本揭示內容的不同特徵。下文描述組件和佈置的具體實施例以簡化本揭示。當然，此等僅為實施例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵和第二特徵的實施方式，且亦可包括在第一特徵與第二特徵之間形成額外的特徵以使得第一特徵和第二特徵可不處於直接接觸的實施方式。此外，本揭示可在各個實施例中重複元件符號和/或字母。此重複係出於簡便性和清晰的目的且本身並不指示所論述的各個實施方式和/或構造之間的關係。
另外，為了便於描述，本文可使用空間相對性用語(諸如「下方」、「之下」、「下部」、「之上」、「上部」和類似者)來描述諸圖中所圖示的一個元件或特徵與另一元件或特徵的關係。除了諸圖所描繪的定向外，空間相對性術語意欲涵蓋使用或操作中元件的不同定向。設備可經其他的方式定向(旋轉90度或處於其他的定向)且由此可同樣地解讀本文所使用的空間相對性描述詞。
根據一些實施方式，相變隨機存取記憶體單元以自對準方式用多個圖案化製程形成。相變隨機存取記憶體單 元可以因此以較小的節距並且以較小的關鍵尺寸而形成。相變隨機存取記憶體單元的效能和密度可因此改進。
第1圖係根據一些實施方式的半導體裝置50的方塊圖。半導體裝置50包括相變隨機存取記憶體陣列52、列解碼器54、以及行解碼器56。相變隨機存取記憶體陣列52包括以列和行排列的多個相變隨機存取記憶體單元58。列解碼器54可例如是靜態CMOS解碼器、虛擬NMOS解碼器、或類似者。在操作期間，列解碼器54經由針對此列啟動相應的字線62來在相變隨機存取記憶體陣列52的列中選擇期望的相變隨機存取記憶體單元58。行解碼器56可例如是靜態CMOS解碼器、虛擬NMOS解碼器、或類似者，並且可包括寫入器驅動器、感應放大器、其組合、或類似者。在操作期間，行解碼器56從所選列中的相變隨機存取記憶體陣列52的行中為期望的相變隨機存取記憶體單元58選擇位元線66，並且用位元線66從所選的相變隨機存取記憶體單元58讀取資料或將資料寫入所選的相變隨機存取記憶體單元58。
儘管本文的實施方式在相變隨機存取記憶體的上下文中描述，但應當瞭解，類似技術可以應用於使用可程式設計的電阻元件的其他記憶體。例如，類似技術可以用於製造磁阻式隨機存取記憶體(MRAMs)、電阻式隨機存取記憶體(RRAMs)、具有選擇器結構的記憶體、或類似者。
第2圖係根據一些實施方式的半導體裝置50的橫 截面圖。第2圖係簡化視圖，並且半導體裝置50的一些特徵(下文論述)為了清楚說明而省略。半導體裝置50包括邏輯區域50L和記憶體區域50M。記憶體裝置(例如，相變隨機存取記憶體)在記憶體區域50M中形成，並且邏輯裝置(例如，邏輯電路)在邏輯區域50L中形成。例如，相變隨機存取記憶體陣列52(參見第1圖)可以在記憶體區域50M中形成，並且列解碼器54和行解碼器56(參見第1圖)可以在邏輯區域50L中形成。邏輯區域50L可佔據半導體裝置50的大部分面積。例如，邏輯區域50L可佔據半導體裝置50的95%至99%的面積，其中記憶體區域50M佔據半導體裝置50的剩餘的面積。記憶體區域50M可以在邏輯區域50L的邊緣處設置，或邏輯區域50L可以圍繞記憶體區域50M。
邏輯區域50L和記憶體區域50M在相同基板(例如，半導體基板70)上方形成。半導體基板70可係摻雜或未摻雜的矽、或絕緣體上半導體(semiconductor-on-insulator；SOI)基板的主動層。半導體基板70可包括：其他的半導體材料，諸如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦、和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其組合。亦可使用其他的基板，諸如多層的或梯度的基板。
裝置72在半導體基板70的主動表面(例如，第2 圖中的面向上表面)處形成。裝置72可係主動裝置或被動裝置。例如，電子組件可係經由任何適宜形成方法來形成的電晶體、二極體、電容器、電阻器、或類似者。裝置72互連以形成半導體裝置50的記憶體裝置和邏輯裝置。例如，一些裝置72可係用於相變隨機存取記憶體單元58的存取電晶體。
一或多個層間介電(ILD)層74在半導體基板70上形成，並且形成物理性和電性耦合到裝置72的導電特徵(諸如接觸栓塞76)。層間介電層74可由任何適宜的介電材料來形成，例如，氧化物，諸如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、或類似者；氮化物，諸如氮化矽；或類似者。層間介電層層可經由任何適宜的沉積製程形成，諸如旋塗、物理氣相沉積(PVD)、化學氣相沉積(CVD)、類似者、或其組合。在層間介電層中的導電特徵可經由任何適宜的製程形成，諸如沉積、鑲嵌(例如，單鑲嵌、雙鑲嵌、等等)、類似者、或其組合。
互連結構78在半導體基板70上方(例如，在層間介電層74上方)形成。互連結構78將多個裝置72互連以在邏輯區域50L和記憶體區域50M的每一者中形成積體電路。互連結構78包括多個金屬化層M1至M6。儘管繪示了六個金屬化層，但應當瞭解，可包括更多或更少的金屬化層。金屬化層M1至M6的每一者包括在介電層中的金屬化圖案。金屬化圖案電性耦合到半導體基板70的裝置 72，並且分別地包括在一或多個金屬間介電(inter-metal dielectric；IMD)層中形成的金屬線L1至L6和通孔V1至V6。互連結構78可經由鑲嵌製程形成，諸如單鑲嵌製程、雙鑲嵌製程、或類似者。在一些實施方式中，接觸栓塞76亦係金屬化圖案的部分，諸如金屬通孔V1的最底層的部分。
相變隨機存取記憶體陣列52的相變隨機存取記憶體單元58(參見第1圖)在互連結構78中形成。相變隨機存取記憶體單元58可以在金屬化層M1至M6的任一者中形成，並且繪示為在中間的金屬化層M5中形成。每個相變隨機存取記憶體單元58包括底部電極82、在底部電極82上的相變材料元件84、和在相變材料元件84上的頂部電極86。字線62沿著相變隨機存取記憶體單元58的相應的列延伸，並且連接到相變隨機存取記憶體單元58的相應的列的頂部電極86。位元線66沿著相變隨機存取記憶體單元58的相應的行延伸，並且連接到相變隨機存取記憶體單元58的相應的行的底部電極82。一或多個額外的金屬間介電層88可以在相變隨機存取記憶體單元58周圍形成。金屬間介電層88圍繞並且保護相變隨機存取記憶體單元58的多個組件。相變材料元件84的電阻係可程式設計的，並且可以在高電阻(RAP)與低電阻(RP)之間改變，高電阻可以表示代碼諸如「1」，低電阻可以表示代碼諸如「0」。因此，代碼可以經由用其對應的存取電晶體程式設計其相變材料元件84的電阻來寫入相變隨機存取記憶體單元58， 並且代碼可以經由用其對應的存取電晶體量測其相變材料元件84的電阻來從相變隨機存取記憶體單元58讀取。
相變隨機存取記憶體單元58電性耦合到裝置72。位元線66經由導電通孔92連接到在下方的金屬化圖案的導電特徵(例如，互連件)，諸如連接到所繪示的實施例中的金屬化層M4。字線62經由導電通孔94連接到在上方的金屬化圖案的導電特徵(例如，互連件)，諸如連接到所繪示的實施例中的金屬化層M6。裝置72的第一子集(例如，存取電晶體)，諸如列解碼器54的裝置，電性耦合到字線62。位元線66電性耦合到裝置72的第二子集，諸如行解碼器56的裝置。
起初參見第21B圖，示出了記憶體區域50M的一部分的簡化俯視圖。半導體裝置50的一些特徵(在下文更詳細論述)為了清楚說明而省略。示出了相變隨機存取記憶體陣列的一部分。如將在下文更詳細描述，相變隨機存取記憶體單元58在棋盤式佈局中形成。相變隨機存取記憶體單元58的此種陣列以自對準方式經由蝕刻導電的和相變材料(PCM)多個層的堆疊兩次來形成：首先使用位元線66的圖案，並且再來使用字線62的圖案。蝕刻製程形成字線62、位元線66、和相變隨機存取記憶體單元58，其中在俯視圖中每個相變隨機存取記憶體單元58在字線62與位元線66的交叉點處設置。
位元線66沿著第一方向D1延伸，此第一方向平行於半導體基板70的主動表面(參見第2圖)並且平行於 裝置72(例如，電晶體)的閘極的縱軸。位元線66各自從位元線墊68發出。每個位元線墊68耦合到至少一個位元線66。儘管繪示為單獨的元件，但如將在下文更詳細描述，每個位元線墊68和其對應的位元線66實際上係單個連續的導電特徵。位元線墊68經由導電通孔92連接到在下方的金屬化圖案(諸如連接到在第2圖的實施例中的金屬化層M4)的導電特徵(例如，互連件)。如將在下文更詳細描述，導電通孔92電性耦合到相變隨機存取記憶體單元58的底部電極82(參見第2圖)。因此，每個導電通孔92亦可以被稱為底部電極通孔(bottom electrode via；BEVA)。
字線62沿著第二方向D2延伸，此第二方向平行於半導體基板70的主動表面(參見第2圖)並且垂直於第一方向D1(例如，垂直於裝置72(例如，電晶體)的閘極的縱軸)。字線62各自從字線墊64發出。每個字線墊64耦合到至少一個字線62。儘管繪示為單獨的元件，但如將在下文更詳細描述，每個字線墊64和其對應的字線62實際上係單個連續的導電特徵。字線墊64經由導電通孔94連接到在上方的金屬化圖案(諸如連接到在第2圖的實施例中的金屬化層M6)的導電特徵(例如，互連件)。如將在下文更詳細描述，導電通孔94電性耦合到相變隨機存取記憶體單元58的頂部電極86(參見第2圖)。因此，每個導電通孔94亦可以被稱為頂部電極通孔(top electrode via；TEVA)。
第21B圖進一步繪示了數個參考橫截面。橫截面50C跨過數個相變隨機存取記憶體單元58。橫截面50P1平行於橫截面50C，並且跨過位元線墊68。橫截面50P2垂直於橫截面50C，並且跨過字線墊64。為了清楚起見，隨後的圖指的是這些橫截面。
第3圖直至第21B圖係根據一些實施方式的在製造半導體裝置50時的中間階段的各個視圖。具體地，示出了製造用於半導體裝置50的互連結構78(參見第2圖)。如上文提及，互連結構78包括相變隨機存取記憶體陣列52的相變隨機存取記憶體單元58(參見第1圖)。
第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11A圖、第12A圖、第13圖、第14圖、第15圖、第16圖、第17A圖、第18A圖、第19圖、第20圖、和第21A圖係繪示邏輯區域50L和記憶體區域50M的橫截面圖，包括單元區域50C(其繪示在第21B圖中的橫截面50C)、第一墊區域50P1(其繪示在第21B圖中的橫截面50P1)、和第二墊區域50P2(其繪示在第21B圖中的橫截面圖50P2)。如下文將更詳細描述，位元線墊68(參見第12A圖)將在第一墊區域50P1中形成，字線墊64(參見第18A圖)將在第二墊區域50P2中形成，並且相變隨機存取記憶體單元58(參見第18A圖)將在單元區域50C中形成。儘管第一墊區域50P1、第二墊區域50P2、和單元區域50C各自在相同橫截面圖中繪示，但應當瞭解，如第21B圖所示，每個區域在不同的橫 截面圖中。
第11B圖、第12B圖、第17B圖、第18B圖、和第21B圖係繪示記憶體區域50M的俯視圖。第11B圖、第12B圖、第17B圖、第18B圖、和第21B圖分別地示出了在如第11A圖、第12A圖、第17A圖、第18A圖、和第21A圖的處理的類似步驟處的半導體裝置50。第11B圖、第12B圖、第17B圖、第18B圖、和第21B圖係簡化視圖，並且為了清楚說明而省略一些特徵。
在第3圖中，形成互連結構的金屬化層(例如，M4，參見第2圖)。金屬化層包括金屬間介電層102和導電特徵104(其可以對應於金屬線L4，參見第2圖)。金屬間介電層102在層間介電層74上方形成。金屬間介電層102可由任何適宜的介電材料來形成，例如，氧化物，諸如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、或類似者；氮化物，諸如氮化矽；或類似者。金屬間介電層102可經由任何適宜的沉積製程形成，諸如旋塗、物理氣相沉積、化學氣相沉積(CVD)、類似者、或其組合。金屬間介電層102可係由低介電常數介電材料形成的層，此介電材料具有低於約3.0的介電常數值。金屬間介電層102可係由超低介電常數(extra-low-k；ELK)介電材料形成的層，此介電材料具有小於2.5的介電常數值。
導電特徵104在金屬間介電層102中形成，並且電性耦合到裝置72。根據一些實施方式，導電特徵104 包括擴散阻障層和在擴散阻障層上方的導電材料。開口使用例如蝕刻製程在金屬間介電層102中形成。開口暴露出在下方的導電特徵，諸如在下方的金屬通孔。擴散阻障層可由氮化鉭、鉭、氮化鈦、鈦、鈷-鎢、或類似者形成，並且可經由沉積製程(諸如原子層沉積(ALD)或類似者)在開口中形成。導電材料可包括銅、鋁、鎢、銀、和其組合、或類似者，並且可經由電化學電鍍製程、化學氣相沉積、原子層沉積、物理氣相沉積、類似者、或其組合在開口中的擴散阻障層上方形成。在一實施方式中，導電材料係銅，並且擴散阻障層係防止銅擴散到金屬間介電層102中的薄阻障層。在形成擴散阻障層和導電材料之後，可例如經由平坦化製程(諸如化學機械研磨(CMP)製程)移除過量的擴散阻障層和導電材料。在一些實施方式中，導電特徵104係金屬線(其可以對應於金屬線L4，參見第2圖)。
蝕刻終止層106在導電特徵104和金屬間介電層102上形成。蝕刻終止層106可由介電材料來形成，諸如氮化鋁、氧化鋁、氧化矽、氮化矽、氮氧化矽、碳化矽、其組合、或類似者。蝕刻終止層106可經由化學氣相沉積(CVD)、物理氣相沉積、原子層沉積、旋塗介電製程、類似者、或其組合形成。蝕刻終止層106亦可係由複數個不同介電的子層形成的複合層。例如，蝕刻終止層106可包括碳化矽子層和在碳化矽子層上形成的氧化鋁子層。碳化矽子層可以用作膠層以改進在介於氧化鋁子層與金屬間介電層102之間的黏附性。
金屬間介電層108在蝕刻終止層106上形成。在一些實施方式中，金屬間介電層108由四乙基正矽酸鹽(tetraethyl orthosilicate；TEOS)氧化物形成(例如，使用例如化學氣相沉積(CVD)製程沉積的氧化矽，其中TEOS作為前驅物)。在一些實施方式中，金屬間介電層108可使用PSG、BSG、BPSG、未摻雜的矽酸鹽玻璃(undoped silicate glass；USG)、氟矽酸鹽玻璃(fluorosilicate glass；FSG)、SiOCH、可流動氧化物、多孔氧化物、或類似者、或其組合形成。金屬間介電層108亦可由低介電常數介電材料來形成，例如，介電常數值低於約3.0。金屬間介電層108可以形成達在約50nm至約150nm的範圍內的厚度。
通孔開口110在金屬間介電層108中圖案化。通孔開口110可使用適宜的光微影和蝕刻技術來形成。在一些實施方式中，抗反射層，諸如無氮抗反射塗層(nitrogen-free anti-reflective coating；NFARC)(未圖示)，可以在金屬間介電層108上形成，以在通孔開口110的圖案化期間保護在下方的多個層。
在第4圖中，導電通孔92在通孔開口110中形成。導電通孔92亦可以被稱為BEVA(底部電極通孔)。在一些實施方式中，導電通孔92包括主導電區域、以及導電阻障層，導電阻障層加襯主導電區域的側壁和底表面。導電阻障層可由鈦、氮化鈦、鉭、氮化鉭、鈷、其組合、或類似者形成。主導電區域可由金屬形成，諸如銅、鋁、 鎢、鈷、其合金、或類似者。導電通孔92的形成可包括保形地形成延伸到通孔開口110中的導電阻障層，在導電阻障層上方沉積金屬材料，並且執行平坦化製程，諸如化學機械研磨製程或機械研磨製程，以從金屬間介電層108的頂表面移除導電阻障層和金屬材料的過量部分。
在第5圖中，複數個記憶體單元層在導電通孔92和金屬間介電層108上方形成。具體地，沉積位元線層114、底部電極層116、相變材料層118、和頂部電極層120。位元線層114將在後續的處理(參見第12A圖和第12B圖)中圖案化以形成位元線66和位元線墊68。頂部電極層120、相變材料層118、和底部電極層116亦將在後續的處理(參見第18A圖和第18B圖)中圖案化以分別形成相應的相變隨機存取記憶體單元58的頂部電極86、相變材料元件84、和底部電極82。
位元線層114在導電通孔92和金屬間介電層108上形成。位元線層114由金屬形成，諸如鎢、鈦、鈷、鎳、類似者、或其組合，並且可經由化學氣相沉積、物理氣相沉積、原子層沉積、或類似者而沉積。位元線層114保形地形成，並且可使用化學氣相沉積、物理氣相沉積、原子層沉積、電化學電鍍、無電電鍍、或類似者而形成。在一些實施方式中，位元線層114係經由化學氣相沉積形成的鎢的一層。
底部電極層116在位元線層114上形成。底部電極層116由導電材料來形成，諸如鈦、鉭、鋁、鎢、鉑、 鎳、鉻、釕、其氮化物、其組合、其多層、或類似者。底部電極層116保形地形成，並且可使用化學氣相沉積、物理氣相沉積、原子層沉積、電化學電鍍、無電電鍍、或類似者而形成。在一些實施方式中，底部電極層116係經由物理氣相沉積形成的氮化鈦的一層。
相變材料層118在底部電極層116上形成。相變材料層118由硫屬化物材料來形成。硫屬化物材料至少包括硫屬元素陰離子(例如，硒(Se)、碲(Te)、和類似者)以及正電性元素(例如，鍺(Ge)、矽(Si)、磷(P)、砷(As)、銻(Sb)、鉍(Bi)、鋅(Zn)、氮(N)、硼(B)、碳(C)、和類似者)。可接受的硫屬化物材料包括但不限於GeSb2Te5(GST)。相變材料層118保形地形成，並且可使用物理氣相沉積、化學氣相沉積、原子層沉積、或類似者而形成。在一些實施方式中，相變材料層118係經由物理氣相沉積形成的GeSb2Te5(GST)的層。經由物理氣相沉積形成相變材料層118允許良好的膜品質並且可減少間隙填充問題。
頂部電極層120在相變材料層118上形成。頂部電極層120可由選自底部電極層116的候選材料的相同群組的材料來形成，並且可使用選自用於形成底部電極層116的候選方法的相同群組的方法來形成。底部電極層116和頂部電極層120可由相同材料來形成，或可包括不同材料。
在第6圖直至第12B圖中，位元線層114經圖案 化以形成多個位元線66和多個位元線墊68(參見第12A圖和第12B圖)。頂部電極層120、相變材料層118、和底部電極層116亦經圖案化以形成多個頂部電極條帶150、多個相變材料條帶148、和多個底部電極條帶146(參見第12A圖和第12B圖)。此種圖案化製程係執行以自對準方式形成的相變隨機存取記憶體單元58(參見第2圖)的兩個圖案化製程中的第一個圖案化製程。在後續的處理中，多個頂部電極條帶150、多個相變材料條帶148、和多個底部電極條帶146將再次圖案化，以形成相變隨機存取記憶體單元58。
如將在下文更詳細論述，第6圖直至第12B圖繪示了一製程，其中形成具有位元線66的圖案的第一遮罩136(參見第10圖)，並且形成具有位元線墊68的圖案的第二遮罩138(參見第11A圖和第11B圖)。在所繪示的實施方式中，利用多圖案化製程形成第一遮罩136，並且利用單圖案化製程形成第二遮罩138，使得第一遮罩136的特徵可以小於第二遮罩138的特徵。位元線層114隨後使用遮罩136、138兩者作為組合的蝕刻遮罩來圖案化，以同時地形成位元線66和位元線墊68(參見第12A圖和第12B圖)。
在第6圖中，複數個遮罩層在記憶體單元層上方形成，例如，在頂部電極層120上方形成。具體地，沉積一或多個介電層122和心軸層124。介電層122將經圖案化以形成蝕刻遮罩，此等蝕刻遮罩將用於後續的處理中， 以圖案化位元線層114。
介電層122在頂部電極層120上形成。在所繪示的實施方式中，介電層122包括在頂部電極層120上方的第一介電層122A和在第一介電層122A上方的第二介電層122B。第一介電層122A可係遮罩層，諸如硬遮罩層；可由氮化物形成，諸如氮化矽、氮氧化矽、氮化鈦、或類似者；並且可經由沉積而形成，諸如經由電漿促進化學氣相沉積、原子層沉積、或類似者。第二介電層122B可係墊層；可由氧化物形成，諸如氧化矽、四乙基正矽酸鹽(TEOS)氧化物、或類似者；並且可經由沉積而形成，諸如經由電漿促進化學氣相沉積、原子層沉積、或類似者。
心軸層124在介電層122上形成，例如，在第二介電層122B上。心軸層124由與蝕刻在下方的層(例如，介電層122)相比具有高蝕刻選擇性的材料來形成。心軸層124可由一材料來形成，諸如非晶矽、聚矽、氮化矽、氧化矽、類似者、或其組合，並且可使用一製程來形成，諸如化學氣相沉積、電漿促進化學氣相沉積、或類似者。
一或多個遮罩在心軸層124上方形成。遮罩將用於圖案化心軸層124並且形成多個心軸。在一些實施方式中，一或多個遮罩可包含一或多個硬遮罩、三層遮罩、其組合、或類似者。例如，硬遮罩層126可以在心軸層124上方形成並且光敏遮罩128可以在硬遮罩層126上方形成。在一些實施方式中，硬遮罩層126由氧化物來形成，諸如氮氧化矽、氧化矽、氧化鈦、其組合、或類似者。光敏遮 罩128可係光阻，諸如單層光阻、雙層光阻、三層光阻、或類似者。
在第7圖中，心軸層124經圖案化以形成多個心軸130。在所繪示的實施方式中，光敏遮罩128的圖案轉移到硬遮罩層126，並且硬遮罩層126的圖案之後轉移到心軸層124。每個圖案可經由可接受的蝕刻製程來轉移，諸如反應性離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)、濕式蝕刻、或其組合。蝕刻可係各向異性的。在一些實施方式中，最終的蝕刻對心軸層124具有選擇性，例如，與在下方的介電層122(例如，第二介電層122B)的材料相比以較快的速率來選擇性地蝕刻心軸層124的材料。光敏遮罩128和硬遮罩層126可以視情況與心軸層124的材料一起移除，或可以在後續的清潔製程中移除。
在圖案化之後，多個心軸130可以經由在約40nm至約80nm的範圍內的間隔距離D3而分離。每個心軸130可以具有在約40nm至約80nm的範圍內的寬度W1。多個心軸130將用於在介電層122上方圖案化多個間隔物。多個心軸130的間隔距離D3和寬度W1決定了在後續的圖案化的多個間隔物之間的間隔距離。
在第8圖中，間隔物層132在多個心軸130和介電層122上方形成。在形成之後，間隔物層132沿著多個心軸130的頂表面、心軸130的側壁、和在下方的介電層122(例如，第二介電層122B)的頂表面延伸。間隔物層 132由與蝕刻在下方的層(例如，介電層122)相比具有高蝕刻選擇性的材料來形成。間隔物層132可由氮化矽、氧化鋁、氮化鋁、氮化鉭、氮化鈦、氧化鈦、類似者、或其組合形成，並且可使用一製程形成，諸如原子層沉積、化學氣相沉積、或類似者。間隔物層132具有高的保形程度，其中其垂直的部分的厚度T1等於或略微小於其水平的部分的厚度T2。例如，厚度T1可以係厚度T2的約80%至約100%。厚度T1可以在約15nm至約30nm的範圍內，並且厚度T2可以在約15nm至約30nm的範圍內。間隔物層132將圖案化以在介電層122上方形成多個間隔物。間隔物層132的垂直的部分的厚度T1決定了隨後的圖案化的多個間隔物的寬度。
在第9圖中，間隔物層132經圖案化以在介電層122上方形成多個間隔物134。執行適宜的蝕刻製程以移除間隔物層132的水平的多個部分。蝕刻製程與心軸130和間隔物層132的垂直的多個部分相比以較快的速率選擇性地蝕刻間隔物層132的水平的多個部分。例如，當間隔物層132由氮化矽形成時，蝕刻製程可以係用甲烷(CH4)、氯(Cl2)、氮(N2)、或類似者執行的各向異性乾式蝕刻。在蝕刻製程之後，多個間隔物134包含間隔物層132的剩餘的垂直的部分。多個心軸130可以視情況與間隔物層132的水平部分一起移除，或可以在後續的清潔製程中移除。在一些實施方式中，多個心軸130在形成間隔物134之後移除，並且可以經由與間隔物134相比以較快的速率 選擇性地蝕刻心軸130的適宜蝕刻製程來移除。
在圖案化之後，間隔物134具有寬度W2並且經由間隔距離D4而分離。介於多個間隔物134之間的間隔距離D4可以在約20nm至約50nm的範圍內，並且多個間隔物134的寬度W2可以在約15nm至約30nm的範圍內。如上文提及，多個心軸130的間隔距離D3和寬度W1(參見第7圖)決定了在多個間隔物134之間的間隔距離D4，並且間隔物層132的垂直部分的厚度T1(參見第8圖)決定多個間隔物134的寬度W2。因為選擇性蝕刻製程用於形成多個間隔物134，當形成多個間隔物134時，間隔物層132的垂直的部分的厚度T1減小了一小量。多個間隔物134將用於圖案化位元線層114。多個間隔物134的間隔距離D4和寬度W2決定所得的多個位元線66的間隔距離和寬度(參見第12A圖和第12B圖)。
在第10圖中，在不期望的位置中的多個間隔物134在切割製程中移除。切割製程可使用適宜的光微影和蝕刻技術來執行。例如，多個間隔物134的第一子集可用例如遮罩(諸如光阻)來覆蓋，並且多個間隔物134的未覆蓋的第二子集可隨後利用蝕刻來移除，此蝕刻與在下方的介電層122(例如，第二介電層122B)的材料相比以較快的速率來選擇性地蝕刻間隔物134的材料。在一些實施方式中，多個間隔物134最初在邏輯區域50L和記憶體區域50M兩者中形成，並且切割製程用於從邏輯區域50L、第一墊區域50P1、和第二墊區域50P2移除多個間隔物134， 使得多個間隔物134僅保留在單元區域50C中。剩餘的多個間隔物134在單元區域50C中形成第一遮罩136。
在第11A圖中，第二遮罩138在第一墊區域50P1中形成。第二遮罩138可係光敏遮罩，諸如光阻，諸如單層光阻、雙層光阻、三層光阻、或類似者。第二遮罩138並未經由圖案化多個間隔物來形成，並且因此，第二遮罩138的特徵大於第一遮罩136的特徵。例如，第二遮罩138的特徵可以具有大於寬度W2(參見第9圖)的寬度W3。例如，寬度W3可以在約50nm至約500nm的範圍內。
如第11B圖所示，第一遮罩136的多個部分和第二遮罩138的多個部分重疊。因此，一些圖案化的特徵將彼此繼續。另外，如下文將更詳細論述，多個位元線66沿著相同的方向D1延伸(參見第12B圖)。將用於圖案化位元線66的多個間隔物134因此亦沿著相同的方向D1延伸。
在第12A圖中，遮罩136、138用作組合的蝕刻遮罩，以蝕刻和圖案化介電層122。介電層122中的至少一個(例如，第一介電層122A)在蝕刻之後保留並且形成圖案化的硬遮罩。圖案化的硬遮罩隨後用來作為蝕刻遮罩，以蝕刻和圖案化頂部電極層120、相變材料層118、底部電極層116、和位元線層114。圖案化可包括一或多個蝕刻製程。蝕刻方法可包括電漿蝕刻方法，諸如離子束蝕刻(ion beam etching；IBE)。離子束蝕刻提供高水準的精確度(例如，高的各向異性)，這可以幫助控制所得的多 個位元線66的分佈。蝕刻可使用輝光放電電漿(glow discharge plasma；GDP)、電容耦合電漿(capacitive coupled plasma；CCP)、感應耦合電漿(inductively coupled plasma；ICP)、或類似者來實施。第一遮罩136、第二遮罩138、和/或介電層122可在蝕刻製程中消耗，或可在蝕刻製程之後移除。在所繪示的實施方式中，第一介電層122A在蝕刻製程之後保留。
蝕刻製程形成多個位元線66和多個位元線墊68。多個位元線66和多個位元線墊68在多個頂部電極條帶150下方設置。多個位元線66和多個位元線墊68包含位元線層114的剩餘的多個部分。
蝕刻製程亦形成多個頂部電極條帶150、多個相變材料條帶148、和多個底部電極條帶146。多個頂部電極條帶150、多個相變材料條帶148、和多個底部電極條帶146分別地包含頂部電極層120、相變材料層118、和底部電極層116的剩餘的多個部分。儘管未圖示，但應當瞭解，圖案化的多個層可以具有傾斜的側壁，並且在所繪示的橫截面中可以具有梯形的形狀。圖案化的多個層中的每一者具有在俯視圖中與遮罩136、138(參見第11B圖)的組合的形狀相同的形狀。
如第12B圖所示，多個位元線66中的每一者係沿著相同的方向D1延伸並且從位元線墊68發出的金屬條帶。因此，儘管將位元線66和位元線墊68繪示為單獨的元件，但應當瞭解，每個位元線墊68和其對應的位元線 66實際上係從位元線層114圖案化的單一連續的導電特徵。換言之，第12A圖中所示的圖案化形成了具有多個位元線部分和多個位元線墊部分的第一導電特徵。
應當瞭解，第6圖直至第12B圖繪示了用於圖案化位元線層114的示例製程，並且其他的製程可用於圖案化位元線層114。例如，位元線層114亦可使用下一代微影技術圖案化，諸如極紫外線(extreme ultraviolet；EUV)微影、深紫外線(deep ultraviolet；DUV)微影、X射線微影、軟X射線(soft X-ray；SX)微影、離子束投射微影、電子束投射微影、或類似者。使用下一代微影技術可允許經由單圖案化光微影製程來圖案化位元線層114，從而避免對多重圖案化光微影製程的需要。
在第13圖中，多個間隔物156在位元線墊68和位元線66的側壁上形成。多個間隔物156亦在多個頂部電極條帶150、多個相變材料條帶148、和多個底部電極條帶146的側壁上形成。多個間隔物156可經由保形地沉積絕緣材料並且隨後蝕刻絕緣材料來形成。絕緣材料可係氮化物(例如，氮化矽、氮化鋁等等)、氧化物(例如，氧化矽、氧化鋁等等)、碳化物(例如，碳化矽)、其組合(例如，氮氧化矽、氮碳化矽等等)、其多層、或類似者。蝕刻可係各向異性的。
金屬間介電層158隨後在多個間隔物156、金屬間介電層108、和第一介電層122A(若存在)或頂部電極條帶150上方形成。金屬間介電層158可由選自金屬間介 電層108的候選材料的相同群組的材料來形成，並且可使用選自用於形成金屬間介電層108的候選方法的相同群組的方法來形成。金屬間介電層108和金屬間介電層158可由相同的材料來形成，或可包括不同的材料。
在第14圖中，執行平坦化製程以移除金屬間介電層158的過量材料。平坦化製程可以係化學機械研磨、機械研磨、回蝕、或類似者。平坦化製程移除第一介電層122A(若存在)以暴露多個頂部電極條帶150。在平坦化製程之後，金屬間介電層158、多個間隔物156、和多個頂部電極條帶150的頂表面為共平面的(在製程變化內)。
在第15圖中，字線層160在金屬間介電層158、間隔物156、和頂部電極條帶150的平坦化的頂表面上形成。字線層160由選自位元線層114的候選材料的相同群組的材料來形成，並且可使用選自用於形成位元線層114的候選方法的相同群組的方法來形成。位元線層114和字線層160可由相同的材料來形成，或可包括不同的材料。
在第16圖直至第18B圖中，字線層160經圖案化以形成多個字線62和多個字線墊64(參見第18A圖和第18B圖)。多個頂部電極條帶150、多個相變材料條帶148、和多個底部電極條帶146亦在用於圖案化字線層160的製程期間圖案化，因此形成相變隨機存取記憶體單元58(參見第18A圖和第18B圖)。此圖案化製程係執行來以自對準方式形成相變隨機存取記憶體單元58(參見第18A圖和第18B圖)的兩個圖案化製程中的第二個圖案化 製程。
如將在下文更詳細論述，第16圖直至第18B圖繪示了一製程，其中形成具有字線62的圖案的第三遮罩166(參見第16圖)，並且形成具有字線墊64的圖案的第四遮罩168(參見第17A圖和第17B圖)。在所繪示的實施方式中，第三遮罩166用多重圖案化製程形成，並且第四遮罩168用單圖案化製程形成，使得第三遮罩166的特徵可以小於第四遮罩168的特徵。字線層160之後使用遮罩166、168兩者作為組合的蝕刻遮罩來圖案化，以同時地形成多個字線62和多個字線墊64(參見第18A圖和第18B圖)。
在第16圖中，複數個遮罩層在字線層160上方形成。具體地，沉積一或多個介電層162。介電層162將經圖案化以形成蝕刻遮罩，此等蝕刻遮罩將在後續的處理中用於圖案化字線層160。
介電層162在字線層160上形成。在所繪示的實施方式中，介電層162包括在字線層160上方的第一介電層162A以和在第一介電層162A上方的第二介電層162B。第一介電層162A可係遮罩層，諸如硬遮罩層；可由氮化物形成，諸如氮化矽、氮氧化矽、氮化鈦、或類似者；並且可經由沉積而形成，諸如經由電漿促進化學氣相沉積、原子層沉積、或類似者。第二介電層162B可係墊層；可由氧化物形成，諸如氧化矽、四乙基正矽酸鹽(TEOS)氧化物、或類似者；並且可經由沉積而形成，諸如經由電 漿促進化學氣相沉積、原子層沉積、或類似者。
多個間隔物164隨後在介電層162上方形成。多個間隔物164可由選自多個間隔物134的候選材料的相同群組的材料來形成，並且可使用選自用於形成多個間隔物134的候選方法的相同群組的方法來形成。例如，多個間隔物164可以經由以下步驟形成：沉積心軸層(例如，參見第6圖)，圖案化心軸層以形成多個心軸(例如，參見第7圖)，在心軸上方沉積間隔物層(例如，參見第8圖)，圖案化間隔物層以形成多個間隔物164(例如，參見第9圖)，以及在切割製程中移除不期望的位置中的多個間隔物164(例如，參見第10圖)。多個間隔物134和多個間隔物164可由相同的材料來形成，或可包括不同的材料。剩餘的多個間隔物164在單元區域50C中形成第三遮罩166，此第三遮罩將用於圖案化字線層160。
在第17A圖中，第四遮罩168在第二墊區域50P2中形成。第四遮罩168可係光敏遮罩，諸如光阻，諸如單層光阻、雙層光阻、三層光阻、或類似者。第四遮罩168未經由圖案化多個間隔物而形成，並且因此，第四遮罩168的特徵大於第三遮罩166的特徵。在一些實施方式中，第三遮罩166和第四遮罩168的特徵具有分別與第一遮罩136和第二遮罩138的特徵類似的尺寸。在一些實施方式中，第三遮罩166和第四遮罩168的特徵具有與第一遮罩136和第二遮罩138的特徵不同的尺寸。
如第17B圖所示，第三遮罩166的多個部分和第 四遮罩168的多個部分重疊。因此，一些圖案化特徵將彼此繼續。另外，如將在下文更詳細論述，多個字線62沿著相同的方向D2延伸(參見第18B圖)。將用於圖案化字線62的多個間隔物164因此亦沿著相同的方向D2延伸。
在第18A圖中，遮罩166、168用作組合的蝕刻遮罩，以蝕刻且圖案化介電層162。介電層162中的至少一個(例如，第一介電層162A)在蝕刻之後保留並且形成圖案化的硬遮罩。圖案化的硬遮罩隨後用作蝕刻遮罩，以蝕刻和圖案化字線層160、多個頂部電極條帶150、多個相變材料條帶148、和多個底部電極條帶146。圖案化可包括一或多個蝕刻製程，並且可以在金屬間介電層158中形成凹陷170。蝕刻方法可包括電漿蝕刻方法，諸如離子束蝕刻(IBE)。離子束蝕刻提供高水準的精確度(例如，高的各向異性)，這可以幫助控制所得多個字線62的分佈。蝕刻可使用輝光放電電漿(GDP)、電容耦合電漿(CCP)、感應耦合電漿(ICP)、或類似者來實施。第三遮罩166、第四遮罩168、和/或介電層162可在蝕刻製程中消耗，或可在蝕刻製程之後移除。在所繪示的實施方式中，第一介電層162A在蝕刻製程之後保留。
蝕刻製程形成多個字線62和多個字線墊64。多個字線62在多個頂部電極86上方設置，並且多個字線墊64在金屬間介電層158的未圖案化的多個部分上方設置。多個字線62和多個字線墊64包含字線層160的剩餘的多個部分。儘管未圖示，但應當瞭解，多個字線62可以具有 傾斜的側壁，並且在所繪示的橫截面中可以具有梯形的形狀。圖案化的字線層160具有在俯視圖中與遮罩166、168(參見第17B圖)的組合的形狀相同的形狀。
如第18B圖所示，多個字線62中的每一者係沿著相同的方向D2延伸並且從字線墊64發出的金屬條帶。因此，儘管將字線62和字線墊64繪示為單獨的元件，但應當瞭解，每個字線墊64和其對應的字線62實際上係從字線層160圖案化的單一連續的導電特徵。換言之，第18A圖所示的圖案化形成了具有多個字線部分和多個字線墊部分的第二導電特徵。
蝕刻製程亦圖案化多個頂部電極條帶150、多個相變材料條帶148、和多個底部電極條帶146，以分別地形成多個底部電極82、多個相變材料元件84、和多個頂部電極86，此些一起形成多個相變隨機存取記憶體單元58。每個相變隨機存取記憶體單元58包括底部電極82、相變材料元件84、和頂部電極86，其中相變材料元件84設置在介於底部電極82與頂部電極86之間。多個底部電極82包含多個底部電極條帶146的剩餘的多個部分。多個相變材料元件84包含多個相變材料條帶148的剩餘的多個部分。多個頂部電極86包含多個頂部電極條帶150的剩餘的多個部分。儘管未圖示，但應當瞭解，多個底部電極82、多個相變材料元件84、和多個頂部電極86可以具有傾斜的側壁，並且在所繪示的橫截面中可以具有梯形的形狀。
蝕刻製程移除多個頂部電極條帶150、多個相變材料條帶148、和多個底部電極條帶146的未由遮罩166、168覆蓋的多個部分，諸如在多個位元線墊68上方的那些層的多個部分。因此，如第18B圖所示，在俯視圖中，每個相變隨機存取記憶體單元58在字線62與位元線66的交叉點處設置。相變隨機存取記憶體單元58因此以自對準方式形成，這允許相變隨機存取記憶體單元58的間隔距離D5和寬度W4是小的。例如，間隔距離D5可以在約20nm至約50nm的範圍內，並且寬度W4可以在約15nm至約30nm的範圍內。間隔距離D5對應於在介在相鄰的相變隨機存取記憶體單元58之間的距離，並且亦對應於在字線62與位元線66的相鄰的交叉點之間的距離。
凹陷170在金屬間介電層158的多個部分中形成。具體地，凹陷170經由蝕刻金屬間介電層158和未由遮罩166、168覆蓋的任何頂部電極條帶150、相變材料條帶148、或底部電極條帶146來形成。因此，凹陷170暴露出多個位元線墊68。定時蝕刻製程可用於在凹陷170達到期望的深度之後終止凹陷170的蝕刻。儘管未在第18A圖中示出，但應當瞭解，凹陷170亦暴露出位元線66的未設置在字線62和字線墊64下方的部分。形成凹陷170可以經由執行利用多重蝕刻的蝕刻製程(上文描述)。例如，蝕刻製程可以包括第一蝕刻和第二蝕刻。第一蝕刻可以與金屬間介電層158、頂部電極條帶150、相變材料條帶148、和底部電極條帶146的材料相比以較快的速率選擇性地蝕 刻字線層160的材料。第二蝕刻可以與位元線66和位元線墊68的材料相比以較快的速率選擇性地蝕刻金屬間介電層158、頂部電極條帶150、相變材料條帶148、和底部電極條帶146的材料。在一些實施方式中，第一蝕刻係使用六氟化硫(SF6)、氬(Ar)、氧(O2)、和二氟甲烷(CH2F2)達20秒至60秒的範圍內的持續時間的離子束蝕刻，並且第二蝕刻係使用氯(Cl2)、溴化氫(HBr)、氬(Ar)、和二氟甲烷(CH2F2)達15秒至75秒的範圍內的持續時間的離子束蝕刻。當製造磁阻式隨機存取記憶體(MRAM)、電阻式隨機存取記憶體(RRAM)、具有選擇器結構的記憶體、或類似者時可使用其他的蝕刻參數。另外，蝕刻參數可以基於所蝕刻的膜的材料和膜厚度而變化。
在形成凹陷170之後，金屬間介電層158包括凹陷的部分158R和未凹陷的部分158U。凹陷的部分158R圍繞位元線66和位元線墊68，並且未凹陷的部分158U圍繞相變隨機存取記憶體單元58。凹陷的部分158R在字線62和字線墊64下方設置。凹陷的部分158R未圖案化並且因此具有與未凹陷的部分158U相比較大的高度。
應當瞭解，第16圖直至第18B圖繪示了用於圖案化字線層160的示例製程，並且其他的製程可用於圖案化字線層160。例如，字線層160亦可使用下一代微影技術圖案化，諸如極紫外線(EUV)微影、深紫外線(DUV)微影、X射線微影、軟X射線(SX)微影、離子束投射微影、電子束投射微影、或類似者。使用下一代微影技術可允許 經由單圖案化光微影製程來圖案化字線層160，從而避免對多重圖案化光微影製程的需要。
在第19圖中，金屬間介電層178在金屬間介電層158、位元線墊68、和第一介電層162A(若存在)或字線62和字線墊64上方形成。金屬間介電層178可由選自金屬間介電層108的候選材料的相同群組的材料來形成，並且可使用選自用於形成金屬間介電層108的候選方法的相同群組的方法來形成。金屬間介電層108和金屬間介電層178可由相同的材料來形成，或可包括不同的材料。在形成之後，金屬間介電層178在位元線66和金屬間介電層158的凹陷的部分158R上方設置。金屬間介電層178因此圍繞字線62、字線墊64、和金屬間介電層158的未凹陷的部分158U。另外，金屬間介電層158、178的組合在所有四個側面上圍繞相變隨機存取記憶體單元58。將相變隨機存取記憶體單元58的所有四個側面限制在介電材料中可以改進相變隨機存取記憶體單元58在操作期間的效能，這是由於介電材料幫助吸收當相變材料元件84改變相位時產生的熱。
在第20圖中，執行平坦化製程以移除金屬間介電層178的過量材料。平坦化製程可以係化學機械研磨、機械研磨、回蝕、或類似者。平坦化製程移除第一介電層162A(若存在)以暴露出字線62和字線墊64。在平坦化製程之後，金屬間介電層178、字線墊64、和字線62的頂表面為共平面的(在製程變化內)。
在第21A圖中，蝕刻終止層182在金屬間介電層178、字線墊64、和字線62的平坦化的頂表面上形成。蝕刻終止層182可由選自蝕刻終止層106的候選材料的相同群組的材料來形成，並且可使用選自用於形成蝕刻終止層106的候選方法的相同群組的方法來形成。蝕刻終止層106和蝕刻終止層182可由相同的材料來形成，或可包括不同的材料。
金屬間介電層184隨後在蝕刻終止層182上形成。金屬間介電層184可由選自金屬間介電層108的候選材料的相同群組的材料來形成，並且可使用選自用於形成金屬間介電層108的候選方法的相同群組的方法來形成。金屬間介電層108和金屬間介電層184可由相同的材料來形成，或可包括不同材料。
隨後形成延伸穿過金屬間介電層184和蝕刻終止層182的導電特徵186(例如，互連件)。導電特徵186包括導電通孔186V(其可以對應於金屬通孔V5，參見第2圖，並且對應於導電通孔94，參見第1圖)和導線186L(其可以對應於金屬線L5，參見第2圖)。導電特徵186在記憶體區域50M和邏輯區域50L兩者中形成。導電特徵186可經由鑲嵌製程形成，諸如單鑲嵌製程、雙鑲嵌製程、或類似者。導電特徵186電性耦合到在記憶體區域50M中形成的記憶體裝置(例如，相變隨機存取記憶體)和在邏輯區域50L中形成的邏輯裝置(例如，邏輯電路)。導電特徵的第一子集186A在記憶體區域50M中形成，並 且連接到字線墊64。導電特徵的第二子集186B在邏輯區域50L中形成，並且進一步延伸穿過金屬間介電層178、金屬間介電層158、金屬間介電層108、和待連接到導電特徵104的蝕刻終止層106。在一些實施方式中，導電特徵186將記憶體裝置電性耦合到邏輯裝置。例如，導電特徵186可以用於將一些導電特徵104電性耦合到一些字線墊64，諸如在所繪示的金屬化層中，或在另一金屬化層中。儘管將每個導電通孔186V和對應的導線186L繪示為單獨的元件，但應當瞭解，此些可係連續的導電特徵，諸如在此些經由雙鑲嵌製程形成的實施方式中。
每個相變隨機存取記憶體單元58連接到導電特徵186和導電特徵104。具體地，每個頂部電極86經由字線62、字線墊64、和導電通孔94連接到導線186L。類似地，每個底部電極82經由位元線66、位元線墊68、和導電通孔92連接到導電特徵104。字線墊64在導電通孔94下方設置並且物理性和電性耦合到導電通孔94。位元線墊68在導電通孔92上方設置並且物理性和電性耦合到導電通孔92。因此，導電通孔92將位元線墊68連接到在下方的金屬化圖案(例如，第2圖中的金屬化層M4)的導電特徵(例如，互連件)，並且導電通孔94將字線墊64連接到在上方的金屬化圖案(例如，第2圖中的金屬化層M6)的導電特徵(例如，互連件)。另外，導電特徵186B將在下方的金屬化圖案的導電特徵連接到在上方的金屬化圖案的導電特徵。
如第21B圖所示，從每個位元線墊68發出的多個位元線66可以交錯。例如，從第一位元線墊68A發出的多個位元線66可以與從第二位元線墊68B發出的多個位元線66交錯。類似地，從每個字線墊64發出的多個字線62可以交錯。例如，從第一字線墊64A發出的多個字線62可以與從第二字線墊64B發出的多個字線62交錯。
第22圖係根據一些其他的實施方式的半導體裝置50的橫截面圖。此實施方式與關於第21A圖描述的實施方式類似，不同之處在於雙向閾值切換(ovonic threshold switching；OTS)層192在介於底部電極82與位元線66之間形成。OTS層192可由硫屬化物材料來形成，並且可以由與相變材料元件84不同的硫屬化物材料來形成。雙向閾值切換(OTS)層192可用於記憶體選擇器。記憶體選擇器功能類似於電晶體，具有閾值電壓(Vth)值。只有大於相變隨機存取記憶體單元58的Vth的所施加電壓可以產生到相變隨機存取記憶體單元58的電流路徑，因此實現記憶體讀取/寫入操作。
第23A圖直至第23E圖係根據一些實施方式的在用於形成相變隨機存取記憶體單元的自對準圖案化製程中的中間階段的三維視圖。第23A圖直至第23E圖係簡化視圖，並且一些特徵為了清楚說明而省略。第23A圖直至第23E圖繪示了在上文關於第3圖直至第21B圖描述的製程期間的半導體裝置50的額外的視圖。
在第23A圖中，位元線層114在基板上方沉積， 並且記憶體單元層(例如，底部電極層116、相變材料層118、和頂部電極層120)在位元線層114上方沉積。位元線層114和記憶體單元層以關於第5圖所描述的方式來沉積。
在第23B圖中，圖案化底部電極層116、相變材料層118、頂部電極層120、和位元線層114。圖案化位元線層114形成多個位元線66和位元線墊68。圖案化底部電極層116、相變材料層118、和頂部電極層120分別地形成底部電極條帶146、相變材料條帶148、和頂部電極條帶150。底部電極條帶146、相變材料條帶148、頂部電極條帶150、和位元線66各者在第一方向D1上延伸。底部電極層116、相變材料層118、頂部電極層120、和位元線層114以關於第6圖直至第12B圖所描述的方式來圖案化。
在第23C圖中，金屬間介電層158在底部電極條帶146、相變材料條帶148、頂部電極條帶150、位元線66、和位元線墊68周圍沉積。金屬間介電層158隨後平坦化以暴露頂部電極條帶150。金屬間介電層158以關於第13圖和第14圖所描述的方式來沉積和平坦化。
在第23D圖中，字線層160在金屬間介電層158、頂部電極條帶150、和其他的在下方的條帶上方沉積。字線層160以關於第15圖所描述的方式來沉積。
在第23E圖中，圖案化字線層160、底部電極條帶146、相變材料條帶148、和頂部電極條帶150。圖案 化字線層160形成字線62和字線墊64。圖案化底部電極條帶146、相變材料條帶148、和頂部電極條帶150形成相變隨機存取記憶體單元58。字線62各自在第二方向D2上延伸，此第二方向垂直於第一方向D1。如上文提及，在俯視圖中，相變隨機存取記憶體單元58各自在字線62與位元線66的交叉點處設置。字線層160、底部電極條帶146、相變材料條帶148、和頂部電極條帶150以關於第16圖直至第18B圖所描述的方式來圖案化。
實施方式可實現多個優點。用多重圖案化製程以自對準方式來形成多個相變隨機存取記憶體單元58允許了形成具有較小的間隔距離和寬度的多個相變隨機存取記憶體單元58，從而改進了多個相變隨機存取記憶體單元58的密度和效能。具體地，較小的多個相變隨機存取記憶體單元58當其相變材料元件84改變相位時產生較少的熱。另外，實施方式圖案化製程允許了與多個相變隨機存取記憶體單元58同時地圖案化用於相變隨機存取記憶體陣列的多個字線62和多個位元線66，從而允許降低製造成本。
在一實施方式中，一種裝置包括：第一金屬化層，在基板上方，基板包括主動裝置；第一位元線，在第一金屬化層上方，第一位元線連接到第一金屬化層的第一互連件，第一位元線在第一方向上延伸，第一方向平行於主動裝置的閘極；第一相變隨機存取記憶體(PCRAM)單元，在第一位元線上方；字線，在第一相變隨機存取記憶體單 元上方，字線在第二方向上延伸，第二方向垂直於主動裝置的閘極；以及第二金屬化層，在字線上方，字線連接到第二金屬化層的第二互連件。
在一些實施方式中，裝置進一步包括：第二位元線，在第一金屬化層上方，第二位元線在第一方向上延伸；以及第二相變隨機存取記憶體單元，在第二位元線上方，字線在第二相變隨機存取記憶體單元上方設置，第一相變隨機存取記憶體單元與第二相變隨機存取記憶體單元分離達20nm至50nm的範圍內的距離。在裝置的一些實施方式中，第一相變隨機存取記憶體單元和第二相變隨機存取記憶體單元各自具有在15nm至30nm的範圍內的寬度。在一些實施方式中，裝置進一步包括：位元線墊，在第一金屬化層上方，位元線墊和第一位元線係第一連續的導電特徵；第一導電通孔，將位元線墊連接到第一金屬化層的第一互連件；以及第一金屬間介電(IMD)層，在第一導電通孔周圍，第一連續的導電特徵在第一金屬間介電層上設置。在一些實施方式中，裝置進一步包括：字線墊，在位元線墊上方，字線墊和字線係第二連續的導電特徵；第二導電通孔，將字線墊連接到第二金屬化層的第二互連件；以及第二金屬間介電層，在第二導電通孔周圍，第二金屬間介電層在第二連續的導電特徵上設置。在一些實施方式中，裝置進一步包括：第三導電通孔，延伸穿過第一金屬間介電層和第二金屬間介電層，第三導電通孔將第一金屬化層的第一互連件連接到第二金屬化層的第二互連件。在 一些實施方式中，裝置進一步包括：第一介電層，具有第一部分和第二部分，第一部分圍繞第一位元線，第二部分圍繞第一相變隨機存取記憶體單元，第一部分具有第一高度，第二部分具有第二高度，第二高度大於第一高度，字線在第二部分上方設置。在一些實施方式中，裝置進一步包括：第二介電層，在第一位元線和第一介電層的第一部分上方，第二介電層圍繞字線和第一介電層的第二部分。在裝置的一些實施方式中，第一相變隨機存取記憶體單元包括：底部電極，連接到第一位元線；頂部電極，連接到字線；以及相變材料(PCM)元件，在介於頂部電極與底部電極之間。在一些實施方式中，裝置進一步包括：雙向閾值切換層，在介於底部電極與第一位元線之間。
在一實施方式中，一種裝置包括：第一金屬間介電(IMD)層；第一導電通孔，延伸穿過第一金屬間介電層；第一導電特徵，具有位元線墊部分和位元線部分，位元線墊部分在第一導電通孔上設置，位元線部分在第一金屬間介電層上設置；相變隨機存取記憶體(相變隨機存取記憶體)單元，在第一導電特徵的位元線部分上；第二金屬間介電層，圍繞相變隨機存取記憶體單元和第一導電特徵；以及第二導電特徵，具有字線墊部分和字線部分，字線墊部分在第二金屬間介電層上設置，字線部分在相變隨機存取記憶體單元上設置。
在一些實施方式中，裝置進一步包括：第二導電通孔，在第二導電特徵的字線墊部分上；以及第三金屬間介 電層，圍繞第二導電通孔。
在一實施方式中，方法包括：在基板上方形成位元線層，基板包括主動裝置；在位元線層上方沉積相變材料(PCM)層；圖案化相變材料層和位元線層以分別地形成相變材料條帶和位元線，在俯視圖中相變材料條帶和位元線各自在第一方向上延伸，第一方向平行於主動裝置的閘極；圍繞相變材料條帶和位元線沉積第一金屬間介電(IMD)層；在第一金屬間介電層和相變材料條帶上方沉積字線層；以及圖案化字線層和相變材料條帶以分別地形成字線和相變材料元件，在俯視圖中字線在第二方向上延伸，第二方向垂直於主動裝置的閘極，在俯視圖中相變材料元件在字線與位元線的交叉點處設置。
在方法的一些實施方式中，圖案化相變材料層和位元線層包括：在相變材料層上方形成第一遮罩，第一遮罩的特徵在第一方向上延伸，第一遮罩的特徵具有第一寬度；在相變材料層上方形成第二遮罩，第二遮罩的特徵在第二方向上延伸，第二遮罩的特徵具有第二寬度，第一遮罩和第二遮罩的部分重疊；以及使用第一遮罩和第二遮罩作為第一組合的蝕刻遮罩來蝕刻相變材料層和位元線層以形成第一導電特徵，第一導電特徵包括位元線和位元線墊。在方法的一些實施方式中，圖案化字線層和相變材料條帶包括：在字線層上方形成第三遮罩，第三遮罩的特徵具有第一寬度；在相變材料層上方形成第四遮罩，第四遮罩的特徵具有第二寬度，第三遮罩的部分和第四遮罩的部分重疊； 以及使用第三遮罩和第四遮罩作為第二組合的蝕刻遮罩來蝕刻字線層和相變材料條帶以形成第二導電特徵，第二導電特徵包括字線和字線墊。在方法的一些實施方式中，蝕刻字線層和相變材料條帶包括：利用離子束蝕刻使用六氟化物(SF6)、氬(Ar)、氧(O2)、和二氟甲烷(CH2F2)來蝕刻字線層達20秒至60秒的範圍內的持續時間；以及利用離子束蝕刻使用氯(Cl2)、溴化氫(HBr)、氬(Ar)、和二氟甲烷(CH2F2)來蝕刻相變材料條帶和第一金屬間介電層達15秒至75秒的範圍內的持續時間。在一些實施方式中，方法進一步包括：在第一導電通孔上沉積位元線層，位元線墊接觸第一導電通孔；以及形成接觸字線墊的第二導電通孔。在方法的一些實施方式中，圖案化字線層和相變材料條帶包括暴露出由相變材料條帶覆蓋的位元線層的一部分。在方法的一些實施方式中，圖案化字線層和相變材料條帶包括凹陷化第一金屬間介電層的一部分，字線在第一金屬間介電層的未凹陷的部分上設置。在一些實施方式中，方法進一步包括：圍繞字線和第一金屬間介電層的未凹陷的部分沉積第二金屬間介電層。
上文概述若干實施方式的特徵，使得熟習此項技術者可更好地理解本揭示的態樣。熟習此項技術者應瞭解，可輕易使用本揭示作為設計或修改其他的製程和結構的基礎，以便執行本文所介紹的實施方式的相同目的和/或實現相同優點。熟習此項技術者亦應認識到，這樣的均等建構並未脫離本揭示的精神和範疇，且他們可進行各種改種、 替換、和變更而不脫離本揭示的精神和範疇。
50:半導體裝置
50C:單元區域(橫截面)
50L:邏輯區域
50M:記憶體區域
50P1:橫截面(橫截面)
50P2:橫截面(橫截面)
58:相變隨機存取記憶體單元
62:字線
64:字線墊
66:位元線
68:位元線墊
70:半導體基板
72:裝置
74:層間介電層
82:底部電極
84:相變材料元件
86:頂部電極
92:導電通孔
94:導電通孔
102:金屬間介電層
104:導電特徵
106:蝕刻終止層
108:金屬間介電層
156:間隔物
158:金屬間介電層
158R:凹陷的部分
158U:未凹陷的部分
178:金屬間介電層
182:蝕刻終止層
184:金屬間介電層
186:導電特徵
186A:導電特徵的第一子集
186B:導電特徵的第二子集
186L:導線
186V:導電通孔
192:雙向閾值切換層

Claims (10)

  1. 一種半導體裝置，包含：一第一金屬化層，在一基板上方，該基板包含多個主動裝置；一第一位元線，在該第一金屬化層上方，該第一位元線連接到該第一金屬化層的多個第一互連件，該第一位元線在一第一方向上延伸，該第一方向平行於該些主動裝置的多個閘極；一第一相變隨機存取記憶體(PCRAM)單元，在該第一位元線上方；一字線，在該第一相變隨機存取記憶體單元上方，該字線在一第二方向上延伸，該第二方向垂直於該些主動裝置的該些閘極；以及一第二金屬化層，在該字線上方，該字線連接到該第二金屬化層的多個第二互連件。
  2. 如請求項1所述之半導體裝置，進一步包含：一第二位元線，在該第一金屬化層上方，該第二位元線在該第一方向上延伸；以及一第二相變隨機存取記憶體單元，在該第二位元線上方，該字線在該第二相變隨機存取記憶體單元上方設置，該第一相變隨機存取記憶體單元與該第二相變隨機存取記憶體單元分離達在20nm至50nm的一範圍內的一距離。
  3. 如請求項1所述之半導體裝置，進一步包含：一位元線墊，在該第一金屬化層上方，該位元線墊和該第一位元線係一第一連續的導電特徵；一第一導電通孔，將該位元線墊連接到該第一金屬化層的該些第一互連件；以及一第一金屬間介電(IMD)層，圍繞該第一導電通孔，該第一連續的導電特徵在該第一金屬間介電層上設置。
  4. 如請求項1所述之半導體裝置，進一步包含：一第一介電層，具有一第一部分和一第二部分，該第一部分圍繞該第一位元線，該第二部分圍繞該第一相變隨機存取記憶體單元，該第一部分具有一第一高度，該第二部分具有一第二高度，該第二高度大於該第一高度，該字線在該第二部分上方設置。
  5. 如請求項1所述之半導體裝置，其中該第一相變隨機存取記憶體單元包含：一底部電極，連接到該第一位元線；一頂部電極，連接到該字線；以及一相變材料(PCM)元件，在介於該頂部電極與該底部電極之間。
  6. 一種半導體裝置，包含：一第一金屬間介電(IMD)層； 一第一導電通孔，延伸穿過該第一金屬間介電層；一第一導電特徵，具有一位元線墊部分和一位元線部分，該位元線墊部分在該第一導電通孔上設置，該位元線部分在該第一金屬間介電層上設置；一相變隨機存取記憶體(PCRAM)單元，在該第一導電特徵的該位元線部分上；一第二金屬間介電層，圍繞該相變隨機存取記憶體單元和該第一導電特徵；以及一第二導電特徵，具有一字線墊部分和一字線部分，該字線墊部分在該第二金屬間介電層上設置，該字線部分在該相變隨機存取記憶體單元上設置。
  7. 如請求項6所述之半導體裝置，進一步包含：一第二導電通孔，在該第二導電特徵的該字線墊部分上；以及一第三金屬間介電層，圍繞該第二導電通孔。
  8. 一種製造半導體裝置的方法，包含：在包含主動裝置的一基板上方形成一位元線層；在該位元線層上方沉積一相變材料(PCM)層；圖案化該相變材料層和該位元線層以分別地形成一相變材料條帶和一位元線，在一俯視圖中該相變材料條帶和該位元線各自在一第一方向上延伸，該第一方向平行於該些主動裝置的多個閘極； 圍繞該相變材料條帶和該位元線沉積一第一金屬間介電(IMD)層；在該第一金屬間介電層和該相變材料條帶上方沉積一字線層；以及圖案化該字線層和該相變材料條帶以分別地形成一字線和一相變材料元件，在該俯視圖中該字線在一第二方向上延伸，該第二方向垂直於該些主動裝置的該些閘極，在該俯視圖中該相變材料元件在該字線與該位元線的一交叉點處設置。
  9. 如請求項8所述之製造半導體裝置的方法，其中圖案化該相變材料層和該位元線層包含：在該相變材料層上方形成一第一遮罩，該第一遮罩的特徵在該第一方向上延伸，該第一遮罩的該些特徵具有一第一寬度；在該相變材料層上方形成一第二遮罩，該第二遮罩的特徵在該第二方向上延伸，該第二遮罩的該些特徵具有一第二寬度，該第一遮罩和該第二遮罩的部分重疊；以及使用該第一遮罩和該第二遮罩作為一第一組合的蝕刻遮罩來蝕刻該相變材料層和該位元線層以形成一第一導電特徵，該第一導電特徵包含該位元線和一位元線墊。
  10. 如請求項8所述之製造半導體裝置的方法，其中圖案化該字線層和該相變材料條帶包含暴露出由該相 變材料條帶覆蓋的該位元線的一部分。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11244722B2 (en) * 2019-09-20 2022-02-08 Arizona Board Of Regents On Behalf Of Arizona State University Programmable interposers for electrically connecting integrated circuits
US11935843B2 (en) 2019-12-09 2024-03-19 Arizona Board Of Regents On Behalf Of Arizona State University Physical unclonable functions with silicon-rich dielectric devices
US11489111B2 (en) * 2021-03-29 2022-11-01 International Business Machines Corporation Reversible resistive memory logic gate device
US11910722B2 (en) * 2021-12-06 2024-02-20 International Business Machines Corporation Subtractive top via as a bottom electrode contact for an embedded memory
KR20240034974A (ko) 2022-09-08 2024-03-15 고려대학교 산학협력단 나노 스케일 필라멘트 히터를 갖는 tip-array 전극 구조 기반의 상변화 메모리 소자 및 이의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201015763A (en) * 2008-10-02 2010-04-16 Macronix Int Co Ltd Dielectric mesh isolated phase change structure for phase change memory
US20100259960A1 (en) * 2009-04-08 2010-10-14 George Samachisa Three-Dimensional Array of Re-Programmable Non-Volatile Memory Elements Having Vertical Bit Lines
US20110297911A1 (en) * 2010-06-02 2011-12-08 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
US20140220763A1 (en) * 2008-10-30 2014-08-07 Micron Technology, Inc. Memory Devices and Formation Methods
US20150194602A1 (en) * 2014-01-07 2015-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM RETENTION BY DEPOSITING Ti CAPPING LAYER BEFORE HK HfO

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204742A (ja) * 1998-01-20 1999-07-30 Sony Corp メモリ及び情報機器
KR100533958B1 (ko) 2004-01-05 2005-12-06 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
DE602005009793D1 (de) * 2005-01-21 2008-10-30 St Microelectronics Srl Phasenwechselspeicher-Vorrichtung und Verfahren zu ihrer Herstellung
US7122386B1 (en) * 2005-09-21 2006-10-17 Magic Technologies, Inc. Method of fabricating contact pad for magnetic random access memory
WO2008155832A1 (ja) 2007-06-20 2008-12-24 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
JP5175525B2 (ja) 2007-11-14 2013-04-03 株式会社東芝 不揮発性半導体記憶装置
KR101034975B1 (ko) 2009-07-09 2011-05-19 서울대학교산학협력단 Ｐｒａｍ 물질층을 삽입층으로 갖는 ｒｒａｍ 셀 및 이를 이용한 ｒｒａｍ 어레이
US8765581B2 (en) 2009-11-30 2014-07-01 Micron Technology, Inc. Self-aligned cross-point phase change memory-switch array
JP2011199186A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性記憶装置およびその製造方法
JP5723253B2 (ja) 2011-01-31 2015-05-27 ルネサスエレクトロニクス株式会社 半導体装置
KR20140042986A (ko) 2012-09-28 2014-04-08 삼성전자주식회사 단위 셀이 단일 소자로 구성된 메모리 소자 및 그 제조방법
US9196352B2 (en) * 2013-02-25 2015-11-24 United Microelectronics Corp. Static random access memory unit cell structure and static random access memory unit cell layout structure
KR102054181B1 (ko) * 2013-02-26 2019-12-10 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9373663B2 (en) 2013-09-20 2016-06-21 Avalanche Technology, Inc. Landing pad in peripheral circuit for magnetic random access memory (MRAM)
US9412752B1 (en) * 2015-09-22 2016-08-09 Macronix International Co., Ltd. Reference line and bit line structure for 3D memory
US9847481B2 (en) 2015-10-27 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing on top electrode of RRAM
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
KR102557405B1 (ko) * 2018-08-24 2023-07-20 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
US11245071B2 (en) * 2019-06-25 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell, method of forming the same, and semiconductor device having the same
US11152565B2 (en) * 2019-09-17 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
CN113192929B (zh) * 2020-01-14 2023-07-25 联华电子股份有限公司 电阻式存储器结构及其制作方法
US11411180B2 (en) * 2020-04-28 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-change memory device and method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201015763A (en) * 2008-10-02 2010-04-16 Macronix Int Co Ltd Dielectric mesh isolated phase change structure for phase change memory
US20140220763A1 (en) * 2008-10-30 2014-08-07 Micron Technology, Inc. Memory Devices and Formation Methods
US20100259960A1 (en) * 2009-04-08 2010-10-14 George Samachisa Three-Dimensional Array of Re-Programmable Non-Volatile Memory Elements Having Vertical Bit Lines
US20110297911A1 (en) * 2010-06-02 2011-12-08 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
US20150194602A1 (en) * 2014-01-07 2015-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM RETENTION BY DEPOSITING Ti CAPPING LAYER BEFORE HK HfO

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