TW202236617A - 半導體裝置的製造方法 - Google Patents

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Abstract

一種半導體裝置(例如三維記憶體陣列裝置)以及其製造方法在此作敘述。此製造方法包含在多層堆疊中蝕刻第一溝槽以及第二溝槽，多層堆疊包含交替的介電層以及犧牲層。製造方法進一步包含藉由以導電材料取代犧牲層以形成字元線。形成字元線後，在第一溝槽中形成第一電晶體，第一電晶體包含第一通道隔離結構。在第二溝槽中形成通道切割插塞，通道切割插塞的中線對準第一通道隔離結構的中線。製造方法進一步包含在第二溝槽中形成相鄰於通道切割插塞的第二電晶體，且字元線電性耦接至第一電晶體以及第二電晶體。

Description

半導體裝置的製造方法
本發明實施例係有關於半導體裝置的製造方法，特別係有關於三維記憶體裝置的製造方法。
半導體記憶體被使用於電子裝置的積體電路之中，一些範例包含收音機、電視、行動電話、個人計算機裝置。半導體記憶體包含兩種主要類別。一個類別是揮發性記憶體，而另一類別為非揮發性記憶體。揮發性記憶體包含隨機存取記憶體(random access memory：RAM)，其可以更進一步分為兩個子類別，靜態隨機存取記憶體(static random access memory：SRAM)以及動態隨機存取記憶體(dynamic random access memory：DRAM)。靜態隨機存取記憶體以及動態隨機存取記憶體兩者為揮發性的，因為當其沒有接收電源時，其所儲存的資料就會遺失。
而在另一方面，非揮發性記憶體可以保留儲存於非揮發性記憶體上的資料。非揮發性記憶體的一種為鐵電隨機存取記憶體(ferroelectric random access memory：FeRAM或者FRAM)。鐵電隨機存取記憶體的優點為其快速的寫入/讀取速率以及小尺寸。
本發明實施例提供一種半導體裝置的製造方法，包含在多層堆疊中蝕刻第一溝槽以及第二溝槽，多層堆疊包含交替的介電層以及犧牲層；藉由以導電材料取代犧牲層以形成字元線；在第一溝槽中形成第一電晶體，第一電晶體包含第一通道隔離結構；以及在第二溝槽中形成相鄰於第一通道切割插塞的第二電晶體，其中第一通道切割插塞沿著線段覆蓋第一通道隔離結構，此線段平行於第一通道切割插塞的中線。
本發明實施例亦提供另一種半導體裝置的製造方法，包含形成第一介電材料以及犧牲材料的交替堆疊；在第一介電材料以及犧牲材料的交替堆疊中蝕刻第一溝槽以及第二溝槽；在第一溝槽以及第二溝槽之間形成第一字元線；沿著第一溝槽以及第二溝槽的側壁沉積電荷捕捉材料；沉積相鄰於電荷捕捉材料的通道材料；在第一溝槽中形成第一隔離結構；沿著該第二溝槽的側壁移除該通道材料的部分以及該電荷捕捉材料的部分；以及在第二溝槽中形成第一通道切割結構，且第一通道切割結構相鄰於第一字元線，第一通道切割結構的中線對準第一隔離結構的中線。
本發明實施例提供一種半導體裝置，包含第一記憶體單元，包含：第一電荷捕捉條(charge trapping strip)，從基板向外延伸；第一通道層，相鄰於第一電荷捕捉條的第一側；以及第一通道隔離結構，與第一通道層在相對於第一電荷捕捉條的一側上鄰接；第二記憶體單元，包含：第二電荷捕捉條，從基板向外延伸；以及第二通道層，相鄰於第二電荷捕捉條的第一側；第一字元線，設置於第一電荷捕捉條的第二側以及第二電荷捕捉條的第二側之間，並且與第一電荷捕捉條的第二側以及第二電荷捕捉條的第二側電性耦接；以及第一通道切割結構，相鄰於第二記憶體單元，其中第一通道切割結構的第一部分在第一方向對準第一通道隔離結構的第二部分，第一方向平行於第一通道切割結構的側壁。
以下揭露內容提供了用於實施所提供標的的不同特徵的許多不同實施例或實例。以下描述了部件以及佈置等的特定實例以簡化本揭露內容。當然，該等僅僅是實例，而並不旨在為限制性的。例如，在以下描述中在第二特徵上方或之上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，並且亦可以包括可以在第一特徵與第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複參考數字及/或字母。該重複是為了簡單和清楚的目的，並且本身並不代表所論述的各種實施例及/或配置之間的關係。
在空間上相對的用語，例如“之下”，“下部”，“下方”，“上方”，“之上”等，如圖式所描繪，可用以使本揭露更容易地描述一個特徵與另一特徵之間的關係。 空間相對術語意在除了涵蓋裝置在圖式所描述的取向，亦涵蓋在操作當中或使用當中的裝置的不同取向。設備可以以其他方式取向(旋轉90度或在其他方向上)，並且可以類似地相應解釋在此使用的空間相對描述詞。
第1A圖至第20B圖根據一些實施例，為許多記憶體陣列的製造中的中間階段的一些圖示。描繪了許多記憶體陣列的部分。一些特徵，例如字元線的階梯配置，為了描繪的清晰度，並沒有在每個圖式中展示。第1A圖、第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16B圖、第19A圖、以及第20A圖為許多記憶體陣列的俯視圖。第1B圖、第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、以及第16A圖為許多記憶體陣列的剖面圖。第10C圖、第11C圖、第13C圖、第15C圖、第16C圖、第19C圖、以及第20B圖為在俯視圖中的一強調區域的的放大圖。第15D圖以及第19B圖為根據一些實施例中許多記憶體陣列的三維圖。第17圖為根據一些實施例中第一記憶體陣列100的電路圖。第18圖為根據一些實施例中記憶體陣列的方塊圖。
在第1A圖以及第1B圖中，提供基板101以製造一第一記憶體陣列100。基板101可為一半導體基板，例如塊狀(bulk)半導體、半導體在絕緣體上(semiconductor on insulator；SOI)基板，或者類似的半導體，且可受摻雜(例如，以p型或者n行摻雜物)，或者沒受摻雜。基板101可為一晶圓，例如一矽晶圓。一般而言，半導體在絕緣體上(SOI)基板為形成在一絕緣層上的半導體材料層。舉例而言，絕緣層可為埋入氧化層(buried oxide (BOX) layer)、一氧化矽層(silicon oxide)，或者類似的層。絕緣層係提供於一基板上，通常是一矽基板或者一玻璃基板。亦可以使用其他基板，例如多層或者漸層基板。在一些實施例中，基板101的半導體材料可包含矽(silicon)；鍺(germanium)；一半導體化合物，包含碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、 磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銻化銦(indium antimonide)；一半導體合金，包含矽鍺(silicon germanium)、磷砷化鎵(gallium arsenide phosphide)、砷化銦鋁(aluminum indium arsenide)、砷化鎵鋁(aluminum gallium arsenide)、砷化銦鎵(gallium indium arsenide)、磷化銦鎵(gallium indium phosphide)、及/或磷砷化銦鎵(gallium indium arsenide phosphide)，或者前述的組合。基板101可包含一介電材料。例如，基板101可為一介電基板，或者可包含位於半導體基板上的介電層。介電基板可接受的介電材料包含氧化物(例如氧化矽)、氮化物(例如氮化矽(silicon nitride))碳化物(例如碳化矽(silicon carbide))、 類似的介電材料，或者前述的組合，例如氮氧化矽(silicon oxynitride)、碳氧化矽(silicon oxycarbide)、碳氮化矽(silicon carbonitride)、或者類似的介電材料。在一些實施例中，基板101由碳化矽所形成。
在基板101上形成一多層堆疊103。多層堆疊103包含交替的第一介電層103A以及第二介電層103B。第一介電層103A由一第一介電材料所形成，而第二介電層103B由一第二介電材料所形成。該等介電材料可各別從基板101的候選介電材料中選出。在所描述的實施例中，多層堆疊103包含五層第一介電層103A以及四層第二介電層103B。值得注意的是多層堆疊103可包含任何數量的第一介電層103A以及第二介電層103B。
多層堆疊103將會在後續的製程中進行圖案化。因此，第一介電層103A以及第二介電層103B兩者的介電材料對基板101的蝕刻具有高蝕刻選擇性。第一介電層103A中被圖案化的材料將用以隔開後續所形成的薄膜電晶體(thin film transistors；TFTs)。第二介電層103B中被圖案化的材料為犧牲層(或者虛置層)，其將在後續的製程中移除，並且以薄膜電晶體的字元線取而代之。因此，第二介電層103B的第二介電材料亦對第一介電層103A的第一介電材料的蝕刻具有高蝕刻選擇性。在基板101是由碳化矽所形成的實施例中，第一介電層103A可由氧化物(例如氧化矽)所形成，而第二介電層103B可由氮化物(例如氮化矽)所形成。亦可使用相互具有可接受的蝕刻選擇性的介電材料的其他組合。
多層堆疊103的每一層可由一可接受的沉積製程所形成，例如化學氣相沉積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)、或者類似的沉積製程。每層的厚度可在大約15奈米至大約90奈米的一範圍之內。在一些實施例中，第一介電層103A所形成的厚度不同於第二介電層103B的厚度。例如，第一介電層103A形成的厚度為一第一厚度T1，而第二介電層103B形成的厚度為一第二厚度T2，第二厚度T2為大約0%至大約100%大於(大於/小於)第一厚度T1。在一些實施例中，第一介電層103A的最底層可具有一第三厚度T3，第三厚度T3為大約0%至大約100%大於(大於/小於)第一厚度T1。多層堆疊103可具有在大約1000奈米至大約10000奈米(例如大約2000奈米)的一範圍內的一第一高度H1，且可具有在大約100微米至大約200微米(例如大於大約100微米)的一範圍內的一第一長度L1。
除此之外，雖然上面所述的實施例描繪第一記憶體陣列100是在前段製程(front end of line)直接於基板101(例如半導體基板)上形成，但這僅是描述性而非意旨對實施例有所限制。相反地，第一記憶體陣列100亦可在前段製程或者是後段製程(back end of line)的其中之一之中形成，且可形成為嵌入式記憶體陣列或者是單獨結構。第一記憶體陣列100的任何合適的形成方法皆可以使用，且所有的形成方法都完全意旨為涵蓋於實施例的範圍內。
第2A圖至第15D圖(第2A圖、第2B圖、第3A圖、第3B圖、第4A圖、第4B圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第15C圖、第15D圖)描繪一個製程，其中在多層堆疊103中圖案化以形成溝槽，並在在溝槽內形成薄膜電晶體(TFTs)，如以下的詳細內容所述。在一些實施例中，使用單一圖案化製程以形成薄膜電晶體。然而，亦可使用雙重圖案化製程。例如，多重圖案化製程可為雙重圖案化製程、四重圖案化製程、或者類似的製程。第2A圖至第15D圖描繪一單一圖案化製程。在單一圖案化製程中，係以第一蝕刻製程在多層堆疊103中圖案化出第一溝槽201(參見第2A圖以及第2B圖)，而薄膜電晶體的部件係形成在第一溝槽201中。
特別而言，第2A圖以及第2B圖描繪在多層堆疊103中形成的第一溝槽201。在所繪的實施例中，第一溝槽201延伸穿過多層堆疊103並且曝露出基板101。在另一實施例中，第一溝槽201延伸穿過多層堆疊103的一些層，但不是所有的層。形成第一溝槽201的操作可利用合適的微影技術以及蝕刻技術，例如對多層堆疊103有選擇性的蝕刻製程(例如，對第一介電層103A以及第二介電層103B的介電材料的蝕刻速率比對基板101的材料的蝕刻速率更快)。此蝕刻可為任何合適的蝕刻製程，例如反應式離子蝕刻(reactive ion etch；RIE)、中性粒子束蝕刻(neutral beam etch；NBE)、類似的蝕刻製程、或者前述的組合。蝕刻可為非等向性的(anisotropic)。在基板101為碳化矽(silicon carbide)所形成的實施例中，第一介電層103A係以氧化矽(silicon oxide)所形成，以及第二介電層103B係以氮化矽(silicon nitride)所形成，第一溝槽201可由利用氟(fluorine)基氣體(例如六氟丁二烯；C 4F 6)混合氫氣(H 2)或者氧氣(O 2)的乾蝕刻所形成。
多層堆疊103的一部分設置在每一對第一溝槽201之間。多層堆疊103的每一部分可具有在大約50奈米至大約500奈米的範圍之內的一寬度W1(例如大約240奈米)，以及具有第1A圖以及第1B圖所述的第一高度H1。進一步而言，多層堆疊103的每一部分由一分離距離S1所隔開，分離距離S1可在大約50奈米至大約200奈米(例如大約80奈米)的範圍之內。多層堆疊103的每一部分的高寬比(aspect ratio；AR)為多層堆疊103的此一部分的第一高度H1對其最窄特徵的寬度的比值，此寬度在這個製程操作中為寬度W1。根據一些實施例，當形成第一溝槽201時，多層堆疊103的每一部分的高寬比在大約5至大約15的範圍內。形成高寬比大於大約5的多層堆疊103的每一部分使得第一記憶體陣列100可具有足夠的記憶體單元密度。形成高寬比小於大約15的多層堆疊103的每一部分可幫助多層堆疊103在後續的製程中避免扭轉或者崩塌。
第3A圖以及第3B圖係根據一些實施例，描繪在第一溝槽201中形成第一導電特徵301以及介電間隔物303。形成第一導電特徵301可在一開始先擴張第一溝槽201。具體而言，由第一溝槽201所曝露的第二介電層103B的側壁的部分被移除或者凹陷(recessed)。此移除可由合適的蝕刻製程所形成，例如選擇性地蝕刻第二介電層103B的材料的蝕刻製程(例如，選擇性蝕刻第二介電層103B的材料的速率大於選擇性蝕刻第一介電層103A以及基板101的材料的速率)而仰賴在圖式中沒有分開描繪的結構來支撐多層堆疊103的剩餘部分。此蝕刻可以為等向性的。在基板101是由碳化矽所形成的實施例中，第一介電層103A可由氧化矽所形成，而第二介電層103B可由氮化矽所形成。可由利用磷酸(phosphoric acid；H 3PO 4)的濕蝕刻進行移除。然而，任何合適的蝕刻製程，例如乾選擇性蝕刻，亦可以被利用。
一旦該部分被移除後，形成第一導電特徵301以填充第一溝槽201及/或將第一溝槽201過量填充。每一個第一導電特徵301可包含一個或者多個層，例如種子層(seed layer)、粘著層、阻障層、擴散層、以及填充層、以及類似的層。在一些實施例中，每一個第一導電特徵301包含種子層301A(或者粘著層)以及主層301B，雖然在其他實施例中，可以省略種子層301A。種子層301A由一第一導電材料所形成，此第一導電材料可被用以幫助後續沉積的材料的成長或者附著，且第一導電材料可為氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)、鈦(titanium)、鉭(tantalum)、鉬(molybdenum)、釕(ruthenium)、銠(rhodium)、鉿(hafnium)、銥(iridium)、鈮(niobium)、錸(rhenium)、鎢(tungsten)、前述的組合、前述的氧化物、或者類似的材料。 主層301B可由第二導電材料所形成，例如金屬，例如鎢、鈷(cobalt)、鋁(aluminum)、鎳(nickel)、銅(copper)、銀(silver)、金(gold)、鉬、釕、氮化鉬(molybdenum nitride)、前述的合金、或者類似的金屬。種子層301A的材料為一種與第一介電層103A的材料有良好的附著力(adhesion)的材料，而主層301B材料為一種與種子層301A的材料有良好的附著力的材料。在第一介電層103A的材料為例如氧化矽的氧化物所形成的實施例中，種子層301A可由氮化鈦所形成，而主層301B可由鎢所形成。種子層301A以及主層301B可各別由一合適的沉積製程所形成，例如化學氣相沉積、原子層沉積、或者類似的製程以局部或者完全填充第一溝槽201。
在主層301B並不完全填充第一溝槽201的實施例中，一旦在第一溝槽201沉積主層301B之後，以介電材料形成介電間隔物303，並且沉積介電間隔物303以填充第一溝槽201的剩餘空間及/或將第一溝槽201的剩餘空間過量填充。合適的介電材料包含氧化物(例如氧化矽、氧化鋁(aluminum oxide))、氮化物(例如氮化矽；碳化物，例如碳化矽)、類似的材料或者前述的組合(例如氮氧化矽、碳氧化矽、碳氮化矽、或者類似的材料)。介電間隔物303的材料可由合適的沉積製程所形成，例如原子層沉積、化學氣相沉積、可流動的化學氣相沉積(flowable CVD；FCVD)、或者類似的製程。介電間隔物303的材料亦可對第一介電層103A的第一介電材料具有高蝕刻選擇性。在第一介電層103A由例如氧化矽的氧化物所形成的實施例中，介電間隔物303的材料可由例如氮化矽的氮化物所形成。亦可使用相互具有合適的高蝕刻選擇性的介電材料的其他組合。
一旦沉積了介電間隔物303以填充第一溝槽201及/或將第一溝槽201過量填充，可平坦化介電間隔物303以及第一導電特徵301以移除在第一溝槽201外的多餘材料。在一實施例，可利用例如化學機械研磨(chemical mechanical planarization；CMP)製程來平坦化介電間隔物303以及第一導電特徵301。然而，亦可利用任何合適的平坦化製程，例如研磨製程。介電間隔物303提供堅固的結構以及幫助第一導電特徵301避免在平坦化當中彎折。介電間隔物303在此亦可被稱為隔離層或者犧牲層(虛置層)。
第4A圖以及第4B圖描繪介電間隔物303從第一溝槽201被移除。在介電間隔物303由例如氮化矽的氮化物所形成，而第一介電層103A由例如氧化矽的氧化物所形成的實施例中，介電間隔物303可由利用磷酸的濕蝕刻所移除。然而任何合適的蝕刻製程，例如乾選擇性蝕刻，亦可以被用以移除介電間隔物303的材料。
除此之外，雖然在上面描繪單一圖案化製程以形成第一導電特徵301，亦可利用多重圖案化製程，並且全部的如前述的圖案化製程皆在實施例的範圍之內。例如，亦可使用多重圖案化製程，並且在此實施例中，一旦以第一蝕刻製程在多層堆疊103中圖案化出第一溝槽201，就於第一溝槽201中形成第一導電特徵301的第一子集的部件。接著，利用第二蝕刻製程在第一導電特徵301的第一子集之間的多層堆疊103中圖案化出第二溝槽，並且在第二溝槽中形成一導電特徵301的第二子集。以多重圖案化製程形成第一導電特徵301允許以低圖案密度執行每一個圖案化製程，其可幫助減少缺陷而仍允許第一記憶體陣列100具有足夠的記憶體單元密度，且亦幫助避免高寬比變得過高以及避免造成結構不穩定性的問題。
第5A圖以及第5B圖描繪在形成字元線501的過程中藉由移除第一導電特徵301的多餘部分以及曝露第一介電層103A的回蝕製程。在一實施例中，可利用例如非等向性蝕刻製程執行回蝕製程。然而，可利用任何合適的蝕刻製程。
在一實施例中，執行回蝕製程直到第一導電特徵301中未被第一介電層103A所覆蓋的材料被移除。因此，第一導電特徵301的剩餘材料與第一介電層103A的剩餘部分具有相似的寬度(例如80奈米)。然而，可利用任何合適的尺寸。
第6A圖以及第6B圖描繪在第一溝槽201中形成薄膜電晶體薄膜堆疊。具體而言，在每一個第一溝槽201中形成一個或者兩個鐵電條(ferroelectric strips)601、一半導體條(semiconductor strip)603、以及介電條(dielectric  strip)605。在本實施例中，在第一溝槽201中沒有形成其他層。
鐵電條601為資料儲存層，其可由施加橫跨鐵電條601的合適的電壓差在一個或者兩個不同方向極化。依據鐵電條601的一特定區域的極化方向，相應的薄膜電晶體1511(在第6A圖至第6C圖中未圖示，但後續將分別在第15A圖至第15D圖更進一步作描繪以及敘述)的臨界電壓會變動且可以儲存一數位數值(例如0或者1)。例如，當鐵電條601的一區域具有第一電性極化方向，相應的薄膜電晶體1511可具有相對低的臨界電壓，且當鐵電條601的該區域具有第二電性極化方向，相應的薄膜電晶體1511可具有相對高的臨界電壓。兩個臨界電壓之間的差異可被稱為臨界電壓偏移。一個較大的臨界電壓偏移可以使得讀取所儲存的數位數值更為容易(例如，更不容易出錯)。
鐵電條601可由合適的鐵電材料或者其他電荷捕捉材料所形成以儲存數位數值，例如鋯酸鉿(hafnium zirconium oxide；HfZrO)、氧化鉿鋁(hafnium aluminum oxide；HfAlO)、氧化鋯(zirconium oxide；ZrO)、摻雜鑭(lanthanum；La)、矽、鋁、或者類似的材料的氧化鉿(hafnium oxide；HfO)；未經摻雜的氧化鉿；或者類似的材料。鐵電條601的材料可由合適的沉積製程例如原子層沉積、化學氣相沉積、物理氣相沉積(physical vapor deposition；PVD)、或者類似的沉積製程所形成。鐵電條601或者其他電荷捕捉材料亦可在此稱為資料儲存條、資料儲存材料、電荷捕捉材料、電荷捕捉條、記憶體材料、及/或記憶體條。
半導體條603為薄膜電晶體1511(在第6A圖至第6C圖中未圖示，但後續將分別在第15A圖至第15D圖更進一步作描繪以及敘述)提供通道區。例如，當透過對應的字元線501進行施加一合適的電壓(例如，高於相應的薄膜電晶體1511的各自臨界電壓(V th))時，半導體條603中相交於字元線501的區域可允許電流從位元線1501流至源極線1503(在第6A圖至第6C圖中未圖示，但後續將分別在第15A圖至第15D圖更進一步作描繪以及敘述)。
在一實施例中，半導體條603由合適的半導體材料所形成，以提供薄膜電晶體的通道區，例如氧化鋅(zinc oxide；ZnO)、氧化鎢銦(indium tungsten oxide；InWO)、氧化鋅鎵銦(indium gallium zinc oxide；InGaZnO)、氧化鋅銦(indium zinc oxide；InZnO)、氧化錫銦(indium tin oxide；ITO)、氧化錫鋅鎵銦(indium gallium zinc tin oxide；IGZTO)、多晶矽、非晶矽、或者類似的材料。半導體條603的材料可由合適的沉積製程例如原子層沉積、化學氣相沉積、物理氣相沉積、或者類似的沉積製程所形成。半導體條603在此亦可稱為半導體材料條、通道材料條、通道層、及/或通道材料。
介電條605由介電材料所形成。合適的介電材料包含氧化物(例如氧化矽以及氧化鋁)、氮化物(例如氮化矽)、碳化物(例如碳化矽)、類似的材料或者前述的組合(例如氮氧化矽、碳氧化矽、碳氮化矽、或者類似的材料)。介電條605的材料可由合適的沉積製程所形成，例如原子層沉積、化學氣相沉積、可流動的化學氣相沉積(FCVD)、或者類似的製程。
第7A圖以及第7B圖係根據一些實施例，描繪沿著介電層以及半導體層的水平部分進行非等向性蝕刻移除介電層以及半導體層，因而曝露沿著在第一溝槽201的底部之鐵電條601的水平部分。在第一溝槽201剩餘的鐵電條層、半導體層、以及介電層的部分分別形成鐵電條601、半導體條603、以及介電條605。
第8A圖以及第8B圖根據一些實施例，描繪沉積第一層間介電質801，以填充第一溝槽201及/或將第一溝槽201過量填充。可利用適合形成介電條605的任何材料來形成第一層間介電質801。介電條605以及第一層間介電質801之間的介面以虛線代表。雖然介面在所繪的實施例中展示，根據介電條605以及第一層間介電質801的材料，介電條605以及第一層間介電質801之間可能存在介面，也可能不存在介面。在一些實施例中，在例如可流動的化學氣相沉積的製程中利用二氧化矽填充材料來形成第一層間介電質801。然而，可以使用任何合適的介電材料以及沉積製程。一旦沉積第一層間介電質801完成了，可利用例如化學機械研磨的製程來平坦化第一層間介電質801。
第9A圖以及第9B圖描繪透過第一層間介電質801形成源極/汲極開口901，以及曝露位在源極/汲極開口901底部的鐵電條601以及半導體條603。源極/汲極開口901進一步延伸通過第一介電層103A以及第二介電層103B的任何剩餘部分。可利用合適的微影技術以及蝕刻技術來形成源極/汲極開口901。源極/汲極開口901設置在將形成薄膜電晶體之源極/汲極區的位置上。例如，可以成對的方式形成源極/汲極開口901，在對應的汲極區(例如標記“D”)之中以及對應的源極區(例如標記“S”)之中曝露每一個半導體條603。
第10A圖至第10C圖係根據一些實施例，描繪通道隔離結構1001的拉回(pullback)製程與形成。可利用合適的微影技術以及蝕刻技術來執行拉回製程以移除第一層間介電質801的材料。因此，在一些實施例中，第一層間介電質801的剩餘部分形成通道隔離結構1001。通道隔離結構1001係形成在將形成的薄膜電晶體之通道區的位置上。因此，通道隔離結構1001(例如在第10A圖中所標註的“C”)可形成於沿著第一溝槽201的側壁設置的半導體條603之間且相應的汲極區以及相應的源極區(在第9A圖所示)之間的位置上。在一些實施例中，通道隔離結構1001具有在大約20奈米至大約1000奈米之間的一第二長度L2。然而，可以使用任何合適的長度。第二長度L2在此可稱為所形成的裝置的閘極長度。閘極長度可取決於所形成的裝置所期望的目的及/或功能。
第10A圖至第10C圖係根據一些實施例，進一步描繪拉回製程在與第一介電層103A的最頂層的共面表面中，重新曝露出半導體條603的頂部(例如，標註為半導體條頂部603A)以及鐵電條601的頂部(例如，標註為鐵電條頂部601A)。除此之外，在一些實施例中，半導體條603的底部(例如，標註為半導體條底部603B)以及鐵電條601的底部(例如，標註為鐵電條底部601B)可曝露於通道隔離結構1001之間的第一溝槽201的底部。
第11A圖至第11C圖係根據一些實施例，描繪一第二層間介電質1101以及通過第二層間介電質1101的通道切割開口1103的形成。可利用適合形成第一層間介電質801的任何材料來形成第二層間介電質1101。然而，為第二層間介電質1101所選的材料可具有蝕刻選擇性不同於為第一層間介電質801所選的材料的蝕刻選擇性。例如，在使用氧化物材料(例如二氧化矽)作為第一層間介電質801以及因此作為通道隔離結構1001的實施例中，可在製程中(例如可流動的化學氣相沉積)由氮化物(例如氮化矽填充材料)形成第二層間介電質1101。第二層間介電質1101可形成在通道隔離結構1001上第二層間介電質1101並且填充第一溝槽201及/或將第一溝槽201過量填充。然而，可以利用任何合適的介電材料以及沉積製程。
一旦沉積了第二層間介電質1101，可利用製程如化學機械研磨來平坦化第二層間介電質1101，而通道切割開口1103在此形成。可利用合適的微影技術以及蝕刻技術以移除第二層間介電質1101的材料，以透過第二層間介電質1101形成通道切割開口1103的圖案。根據一些實施例，透過通道切割開口1103的圖案曝露了鐵電條底部601B、半導體條底部603B、以及半導體條頂部603A。通道切割開口1103設置在將形成的薄膜電晶體之間的位置。
第12A圖以及第12B圖係根據一些實施例，描繪通道切割插塞(cut channel plug)1201的形成。在一些實施例中，可形成介電填充材料以填充通道切割開口1103及/或將通道切割開口1103過量填充。可利用適合形成第二層間介電質1101的任何介電材料來形成介電填充材料。然而，為介電填充材料所選的材料可具有蝕刻選擇性不同於為第二層間介電質1101所選的材料的蝕刻選擇性。例如，在為第二層間介電質1101選擇氮化矽的實施例中，可利用氧化矽在例如可流動的化學氣相沉積的製程中形成填充材料。一旦形成了介電填充材料，利用合適的平坦化製程，例如化學機械研磨、回蝕製程、前述的組合、或者類似的製程以平坦化介電填充材料以及第二層間介電質1101。因此，通道切割插塞1201的頂部(例如，在第12A圖中標註為“Cut”)曝露於第二層間介電質1101的平面表面。通道切割插塞1201在此亦可稱為通道切割結構(cut channel structure)。在一些實施例中，通道切割插塞1201具有在大約20奈米至大約1000奈米之間的第三長度L3(在第12A圖以及第12B圖中未圖示，但描繪於第13C圖中)。根據一些實施例，第三長度L3可大約相同於第二長度L2。然而，可以使用任何合適的長度。第三長度L3在此可稱為兩個相鄰裝置之間的一隔離空間。隔離空間可取決於所形成的裝置所期望的設計的目的及/或功能。
第13A圖以及第13B圖係根據一些實施例，描繪第二層間介電質1101的移除。在一些實施例中，移除製程利用一前驅物，其對第二層間介電質1101的材料具有選擇性，而相對而言對通道隔離結構1001以及通道切割插塞1201的材料不具選擇性。例如，在第二層間介電質1101為氮化矽所形成，而通道隔離結構1001以及通道切割插塞1201為氧化矽所形成的實施例中，可由利用磷酸的濕蝕刻移除第二層間介電質1101。然而，亦可以利用任何合適的蝕刻製程，例如乾選擇性蝕刻。因此，在一些實施例中，通道隔離結構1001的側壁以及通道切割插塞1201的側壁係曝露於第一溝槽201中。
第13A圖以及第13B圖根據一些實施例，進一步描繪該移除操作，重新曝露半導體條603的頂部(例如，標註為半導體條頂部603A)以及鐵電條601的頂部(例如，標註為鐵電條頂部601A)。除此之外，半導體條603的底部(例如，標註為半導體條底部603B)以及鐵電條601的底部(例如，標註為鐵電條底部601B)在第一溝槽201的底部於對應的汲極區(例如標記“D”)以及對應的源極區(例如標記“S”)的位置亦重新曝露出來。
第13A圖進一步描繪通道隔離結構1001可對準或者覆蓋在第一記憶體陣列100中的相鄰薄膜電晶體的通道切割插塞1201。例如，在一些實施例中，根據一些實施例，通道隔離結構1001可對準在第一記憶體陣列100中的相鄰薄膜電晶體的的通道切割插塞1201的中線1301。例如，在第13A圖所繪示的實施例中，在通道隔離結構1001以及通道切割插塞1201的頂列中，穿過通道隔離結構1001的主軸的中線1301對準穿過通道切割插塞1201的主軸的中線1301。在其他實施例中，通道切割插塞1201沿著平行於通道切割插塞1201的中線的一條線段覆蓋通道隔離結構1001，或者通道切割插塞1201的第一部分在平行於通道切割插塞1201的一側壁的方向對準通道隔離結構1001的第二部分。
進一步而言，在一些實施例中，通道切割插塞1201的第三長度L3與通道隔離結構1001的第二長度L2大約相同。在此實施例中，第三長度L3對第二長度L2的比值可在大約1：1之間。然而，可以利用任何合適的比值。在一些實施例中，第三長度L3與第二長度L2大約相同以允許相鄰的位元線形成一致的間隔寬度(例如，參見第20A圖)。在此實施例中，位元線可形成在將形成第一記憶體陣列100中的相鄰薄膜電晶體的源極區以及汲極區之上(例如，參見第20A圖)。
第14A圖以及第14B圖係根據一些實施例，描繪一金屬的沉積製程。金屬的沉積可為順應性(conformal)沉積，雖然可利用任何合適的沉積製程。在一些實施例中，根據一些實施例，金屬沉積製程包含一個或者多個導電材料1401，例如粘著層以及在第一溝槽201中的塊狀導電材料。合適的導電材料包含金屬(例如鎢、鈷、鋁、鎳、圖、銀、金、前述的合金)、氮化鈦、氮化鉭、前述的組合、或者類似的材料。導電材料1401合適的沉積製程所形成，例如原子層沉積或者化學氣相沉積，以及合適的鍍膜製程所形成，例如電鍍或者無電子鍍膜製程，或者類似的製程。
第15A圖至第15D圖係根據一些實施例，描繪第一記憶體陣列100的形成。特別而言，第15A圖至第15D圖描繪，施加於導電材料1401的許多層上之一平坦化製程，用以移除第一介電層103A的最頂層上的多餘材料。平坦化製程可為化學機械研磨、回蝕製程、前述的組合、或者類似的製程。剩餘的導電材料形成在第一溝槽201中的位元線1501以及源極線1503。
根據一些實施例，一個或者多個位元線1501以及源極線1503延伸穿過第一介電層103A，並作為薄膜電晶體1511的源極/汲極區。位元線1501以及源極線1503以成對的導電行(conductive columns)所形成，而每一個半導體條603接觸相應的位元線1501以及相應的源極線1503。每一個薄膜電晶體1511包含一位元線1501、一源極線1503、一字元線501、以及半導體條603與鐵電條601中交錯於字元線501的區域。每一個通道切割插塞1201設置在薄膜電晶體1511的位元線1501以及相鄰的薄膜電晶體1511的源極線1503之間。換句話說，一薄膜電晶體1511的位元線1501以及相鄰的薄膜電晶體1511的源極線1503設置在每一個通道切割插塞1201的相反(opposing)側上。因此，每一個通道切割插塞1201實體上分開以及電性隔離相鄰的薄膜電晶體1511。
第15B圖根據一些實施例，亦描繪形成穿過基板101的導電通孔1509。導電通孔1509為了穿過基板101作外部連接，電性耦接了位元線1501及/或源極線1503。根據一些實施例，在形成位元線1501以及源極線1503之後可形成導電通孔1509。在此實施例中，可藉由在一開始形成穿過在基板101的背側的開口，形成導電通孔1509。在此實施例中，可對基板101執行選擇性(optional)的薄化製程，以在形成開口之前將基板101薄化至一理想的厚度。開口可在導電通孔1509的理想位置中形成，利用合適的微影技術以及蝕刻技術以移除基板101的材料以及曝露在開口的底部的鐵電條601。一旦鐵電條601曝露出來了，可利用非等向性蝕刻移除鐵電條601，並曝露在開口的底部的位元線1501及/或源極線1503。接著，可在開口形成導電通孔1509以透過基板101電性耦接位元線1501及/或源極線1503，並接著利用例如化學機械研磨製程平坦化導電通孔1509。
在其他實施例中，可在形成位元線1501及/或源極線1503時形成導電通孔1509。在此實施例中，可利用非等向性蝕刻以在形成第二層間介電質1101之前，移除在第一溝槽201底部的鐵電條601的水平部分。例如，如上面有關於第7A圖以及第7B圖所述，在非等向性蝕刻當中，可移除在第一溝槽201底部的鐵電條601的水平部分。在另一個範例中，如上面有關於第13A圖以及第13B圖所述，在移除第二層間介電質1101之後的非等向性蝕刻中，可移除在第一溝槽201底部的鐵電條601的水平部分。一旦移除了在第一溝槽201底部的鐵電條601的水平部分，可繼續非等向性蝕刻以在基板101中的理想的導電通孔1509的位置形成開口。在此實施例中，基板101中的開口為在源極/汲極區中的第一溝槽201的延伸。因此，如上面有關於第14A圖以及第14B圖所述，導電通孔1509係在導電材料1401的金屬沉積過程當中，形成在位元線1501及/或源極線1503的底部部分。
在還有其他的實施例中，在基板101上形成多層堆疊103之前，在基板101中形成導電通孔1509。在此實施例中，可在基板101之中導電通孔1509的理想位置上形成開口，但是開口不會穿過基板101。一旦在基板101之中形成開口，可執行金屬沉積以在基板101的開口中形成導電通孔1509。如上所述，可利用任何導電材料1401及/或適合形成位元線1501及/或源極線1503的製程以形成導電通孔1509。一旦形成後，可利用平坦化製程以移除任何在開口之外的導電材料1401。因此，導電通孔1509曝露於基板101的平面表面，而多層堆疊103係形成在所曝露的導電通孔1509以及基板101上。在此實施例中，如上面有關於第13A圖以及第13B圖所述，在移除第二層間介電質1101之後，移除第一溝槽201底部的鐵電條601。一旦移除了鐵電條601，則可曝露在第一溝槽201底部的導電通孔1509。因此，位元線1501及/或源極線1503形成於導電通孔1509之上，並且電性耦接至導電通孔1509。
根據一些實施例，可執行背側薄化製程以移除基板101的多餘材料，以及曝露在基板101的背側的導電通孔1509。因此，可曝露導電通孔1509以對基板101的背側進行更進一步的製程，並電性連接至下方的電路。
更進一步，第15A圖以及第15C圖係根據一些實施例，描繪薄膜電晶體1511的第一記憶體單元1507(例如單位單元(unit cell)。除此之外，在某些實施例中，虛線1505(例如1505A與1505B)係表示通道隔離結構1001覆蓋或者對準相鄰列的薄膜電晶體1511的通道切割插塞1201。例如，在第15A圖的描繪的實施例中，第一虛線1505A繪示通道隔離結構1001的第一邊緣對準在相鄰的記憶體單元中的通道切割插塞1201的第一邊緣。第15A圖進一步描繪第二虛線1505B，其繪示通道隔離結構1001的第二邊緣對準在相鄰的記憶體單元中的通道切割插塞1201的第二邊緣。因此，薄膜電晶體1511的通道區與第一記憶體陣列100的相鄰第一記憶體單元1507之間的隔離區相互交錯。
第16A圖、第16B圖、以及第16C圖係根據一些實施例，描繪分別在第一記憶體陣列100之上形成第一互連結構1601、在第一記憶體陣列100之下形成第二互連結構1615、以及第一記憶體陣列100的單一記憶體單元的形成。特別而言，第16A圖繪示設置於第一記憶體陣列100之上的第一互連結構1601與設置於第一記憶體陣列100之下的第二互連結構1615的剖面圖。第16B圖描繪在第16A圖中所描繪的結構在第一金屬化圖案1603的層級的俯視圖，第一金屬化圖案1603延伸於第一方向D1且字元線501(標記為“WL”)延伸於第二方向D2。為了繪示的清晰度，位元線1501(標記為“D”)，以及源極線1503(標記為“S”)，並且第16C圖描繪在第16B圖中所示的第一記憶體陣列100的單位單元。
第一互連結構1601可包含在第一介電材料1605中的第一金屬化圖案1603。第一介電材料1605可包含一個或者多個介電材料，例如一個或者多個低介電係數(low-k；LK)或者極低介電係數(extra low-k；ELK)介電材料的層。第一金屬化圖案1603可為形成於一個或者多個介電層中的金屬內連結構(interconnects)(例如，金屬線以及導孔(亦可為導電通孔)。可由鑲嵌製程來形成第一互連結構1601，例如單鑲嵌製程、雙鑲嵌製程，或者類似的製程。
在所繪示的一特定實施例中，第一互連結構1601的第一金屬化圖案1603包含接觸位元線1501的第一導孔1607(例如第一導孔(via0))、第一金屬線1609(例如，第一頂部金屬線)、第二導孔1611(例如，第二導孔(via1))、以及電性耦接至位元線1501的位元線內連結構1613。位元線內連結構1613亦可在此稱為第二金屬線或者第二頂部金屬線。前述部件的形成方法為沉積第一介電材料1605的一部份(為了清楚起見而不在第16B圖以及第16C圖中分開描繪)、在第一介電材料1605的一部份中形成圖案、以一個或者多個導電材料填充這些圖案、以及平坦化第一介電材料1605與導電材料。然而，可利用任何合適的導孔以及導電線數量，並且所有此連接層都完全意旨為包含在實施例的範圍內。
第16A圖係根據一些實施例，進一步描繪第二互連結構1615的構造。在所繪的一特定實施例中，第二互連結構1615的第二金屬化圖案1617包含接觸源極線1503的第三導孔1621(例如第三導孔(via3))、第三金屬線1623(例如第一底部金屬線)、第四導孔1625(例如第四導孔(via4))、以及電性耦接至源極線1503的源極線內連結構1627。前述部件的形成方法為沉積第二介電材料1619的一部份(為了清楚起見而不在第16B圖以及第16C途中分開描繪)、在第二介電材料1619的一部份中形成圖案、以一個或者多個導電材料填充這些圖案、以及平坦化第一介電材料1605與導電材料。然而，可利用任何合適的導孔以及導電線數量，並且所有此連接層都完全意旨為包含在實施例的範圍內。
現在參考第16B圖，在一些實施例中，虛線1505描繪相鄰的第一記憶體單元1507之間的通道切割插塞1201覆蓋相鄰的第一記憶體單元1507的通道隔離結構1001或者對準相鄰的第一記憶體單元1507的通道隔離結構1001。根據一些實施例，藉由形成具有第二長度L2的通道隔離結構1001以及形成具有第三長度L3的通道切割插塞1201，可以達成前述的對準。如上所述，第二長度L2對第三長度L3的比值在理想的比值以內。換句話說，通道隔離結構1001的位置交錯相鄰的第一記憶體單元1507的通道切割插塞1201的位置。因此，相鄰的位元線1501連接至位元線內連結構1613的不同不同位元線1501，當其共用的字元線501導通(activated)時能幫助避免相鄰的位元線1501短路。相似地，相鄰的源極線1503連接至源極線內連結構1627的不同位元線1501，當其共用的字元線501導通(activated)時能幫助避免相鄰的源極線1503短路。此配置允許在覆蓋在上方的第一金屬化圖案1603之中有筆直的導電段(例如第一金屬線1609)。相似地，此配置允許在位於上方的第二金屬化圖案1617之中有筆直的導電段(例如第三金屬線1623)。可以看出，由於下方的連接以交錯的形式所形成，可以設置位元線內連結構1613以及源極線內連結構1627為直線構造而不需要側向內連結構。此對準大幅增加位元線內連結構1613以及在金屬化層之中的源極線內連結構1627的線密度。
第17圖為第一記憶體陣列100的電路圖。在一實施例中，每一個第一記憶體單元1507為包含薄膜電晶體1511的其中之一的快閃記憶體單元。每一個薄膜電晶體1511的閘極電性連接至各自的字元線501，每一個薄膜電晶體1511的第一源極/汲極區電性連接至各自的位元線1501，以及每一個薄膜電晶體1511的第二源極/汲極區電性連接至各自的源極線1503(源極線1503電性連接至接地)。在第一記憶體陣列100的相同列之中的第一記憶體單元1507共享共用的字元線501，而在第一記憶體陣列100的相同行之中的第一記憶體單元1507共享共用的位元線1501與共用的源極線1503。
為了在一特定的第一記憶體單元1507中執行寫入操作，將寫入電壓施加於鐵電條601中對應於第一記憶體單元1507的一區域。例如，可以對對應於第一記憶體單元1507的字元線501、位元線1501、以及源極線1503施加合適的電壓的做法以施加寫入電壓。藉由將寫入電壓施加於鐵電條601的該區域，鐵電條601的區域的極化方向可以被改變。因此，對應的薄膜電晶體1511的對應的臨界電壓可從一低臨界電壓轉變成一高臨界電壓(或者反之亦然)，使得一數位數值可以儲存於第一記憶體單元1507中。由於字元線501以及位元線1501在第一記憶體陣列100中相交錯，可以選取以及寫入個別的第一記憶體單元1507。
為了在一特定的第一記憶體單元1507中執行讀取操作，將讀取電壓(在低臨界電壓以及高臨界電壓之間的電壓)施加於對應於第一記憶體單元1507的字元線501。根據鐵電條601的對應區域的極化方向，第一記憶體單元1507的薄膜電晶體1511可能會被開啟，或者可能不會被開啟。因此，位元線1501透過源極線1503可能會放電，也可能不會放電(例如放電至接地)，使得儲存於第一記憶體單元1507的數位數值可被確定。由於字元線501以及位元線1501在第一記憶體陣列100中相交錯，可以選取以及讀取個別的第一記憶體單元1507。
第18圖為根據一些實施例中之隨機存取記憶體1800的方塊圖。隨機存取記憶體1800包含第一記憶體陣列100、列解碼器1801、以及行解碼器1803。第一記憶體陣列100、列解碼器1801、以及行解碼器1803可各別為同一個半導體晶粒(semiconductor die)的一部分，或者可為不同半導體晶粒的部分。例如，第一記憶體陣列100可為第一半導體晶粒的部分，而列解碼器1801、以及行解碼器1803可為第二半導體晶粒的部分。
第一記憶體陣列100包含第一記憶體單元1507、字元線501、以及位元線1501。第一記憶體單元1507配置為列與行。字元線501以及位元線1501電性連接至第一記憶體單元1507。字元線501為沿著第一記憶體單元1507的多個列延伸的導線。位元線1501為沿著第一記憶體單元1507的多個行延伸的導線。
例如，列解碼器1801可為靜態互補式金氧半導體(CMOS)解碼器、偽 N 型金氧半導體(pseudo-NMOS)解碼器、或者類似的解碼器。在操作中，列解碼器1801藉由啟動一列的字元線501，在第一記憶體陣列100的該列中選取理想的第一記憶體單元1507。例如，行解碼器1803可為靜態互補式金氧半導體解碼器、偽 N 型金氧半導體解碼器、或者類似的解碼器，且可以包含寫入驅動器、感測放大器、前述的組合、或者類似的元件。在操作當中，行解碼器1803從在所選的列之中的第一記憶體陣列100的多個行，選取所要的第一記憶體單元1507的位元線1501，以及從有位元線1501的所選的第一記憶體單元1507讀取資料或者將資料寫入有位元線1501的所選的第一記憶體單元1507。
第19A圖至第19C圖係根據一些其他的實施例，描繪包含第二記憶體單元1903的第二記憶體陣列1900。特別而言，第19A圖描繪第二記憶體陣列1900的俯視圖。第19B圖係根據一些實施例，描繪第二記憶體陣列1900的透視圖。第19C圖係根據一些實施例，描繪第二記憶體陣列1900的單位單元(例如，第二記憶體單元1903)的放大圖。
第19A圖以及第19C圖的第二記憶體陣列1900相似於在第15A圖至第15D圖中所繪的第一記憶體陣列100，除了第二記憶體陣列1900包含第二記憶體單元1903，而非第一記憶體單元1507。第二記憶體單元1903相似於第一記憶體單元1507，除了第二記憶體單元1903包含可選用(optional)的通道間隔物1901。可選用的通道間隔物1901在第一溝槽201中沿著半導體條603的側壁形成，並且沿著通道的長度延伸且延伸至薄膜電晶體1511的源極/汲極區。因此，通道層、源極線以及位元線之間的高介電係數的層間介電層或者介電物(氧化物)可藉由縮小源極線以及位元線之間的面積可減少寄生電容。根據一些實施例，通道間隔物1901形成為具有第四長度L4，其為大約30奈米以及大約1500奈米之間。然而，可以利用任何合適的長度。根據一些實施例，第四長度L4可相等於第二長度L2加上第六長度L6的一半。
根據一些實施例，通道間隔物1901係在利用回蝕製程以形成通道隔離結構1001(描繪於第10A圖至第10C圖)之後以及在沉積導電材料1401(描繪於第14A圖以及第14B圖)之前形成。通道間隔物1901利用介電膜所形成，例如高介電係數的介電材料、氧化物材料、前述的組合、或者類似的材料。高介電係數的介電材料可具有介電係數(k)值大於大約7.0，且可包含金屬氧化物或者鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)的矽化物、前述的多層、或者前述的組合。介電膜可被順應性地沉積在描繪的結構上，例如藉由電漿增強化學氣相沉積(plasma-enhanced CVD；PECVD)、原子層沉積(ALD)、分子束沉積(molecular-beam deposition；MBD)、或者另一個沉積技術。在一實施例中，利用高介電係數的介電材料形成通道間隔物1901，例如在原子層沉積製程中的氧化鉿(HfO)。然而，可以利用任何合適的材料以及製程。因此，介電膜形成於第10A圖至第10C圖中所繪的結構的通道隔離結構1001、半導體條603、及/或鐵電條601的曝露表面之上。
根據一些實施例，可一開始在第一溝槽201中沉積介電膜，以及在通道隔離結構1001、半導體條603、及/或鐵電條601的曝露表面之上沉積介電膜，以形成可選的通道間隔物1901。一旦沉積後，利用合適的微影技術以及蝕刻技術圖案化此介電膜以移除介電膜的材料。因此，根據一些實施例，介電膜的剩餘部分形成可選的通道間隔物1901。
在其他實施例中，藉由一開始在可選的通道間隔物1901的理想位置形成在第二層間介電質1101中的開口，來形成可選的通道間隔物1901。一旦圖案化第二層間介電質1101以在理想的位置有開口，介電膜可沉積在開口中以及在第二層間介電質1101之上。在此實施例中，可利用相似於如上面有關於第13A圖至第13C圖所述的回蝕製程及/或平坦化製程，以移除沿著半導體條603的水平部分的介電膜的水平部分。回蝕製程及/或平坦化製程重新曝露半導體條603的頂部(例如，標註為半導體條頂部603A)以及鐵電條601的頂部(例如，標註為鐵電條頂部601A)。除此之外，鐵電條601的底部(例如，標註為鐵電條底部601B)在第一溝槽201的底部於對應的汲極區(例如標記“D”)以及對應的源極區(例如標記“S”)的位置進行重新曝露。在此實施例中，介電膜的剩餘部分形成沿著第一溝槽201的側壁以及相鄰於半導體條603的可選的通道間隔物1901。在此實施例中，通道間隔物1901在形成如第11A圖至第11C圖所繪的通道切割插塞1201的開口之前且在形成如第12A圖以及第12B圖所繪的通道切割插塞1201之後形成。
第20A圖以及第20B圖係根據一些實施例，描繪第三記憶體陣列2000。第三記憶體陣列2000相似於第16A圖至第16C圖所繪的第一記憶體陣列100，除了通道隔離結構1001以及通道切割插塞1201以不同長度形成。特別而言，第20A圖為第三記憶體陣列2000的俯視圖，且相似於第16B圖的俯視圖。第20B圖為由在第20A中的虛線所標示(highlighted)的第三記憶體陣列200的一區域2001的放大圖。在此實施例中，通道隔離結構1001的中線對準通道切割插塞1201的中線，如虛線2003所示。例如，通道隔離結構1001的中線沿第一方向D1在對應的第三記憶體陣列2000的列中對準通道切割插塞1201的中線。進一步而言，根據一些實施例，位元線1501以及源極線1503的間距以及位置亦可沿第一方向D1在對應的第三記憶體陣列2000的列作對準。因此，通道隔離結構1001沿第一方向D1在對應的第三記憶體陣列2000的列交錯通道切割插塞1201。
根據一些實施例，以大約20奈米以及大約1000奈米之間的第六長度L6形成通道隔離結構1001。進一步而言，可以大約20奈米以及大約1000奈米之間的第七長度L7形成通道切割插塞1201。然而可以利用任何合適的長度。根據一些實施例，第七長度L7對第六長度L6的比值可為大約1：1之間。然而，可以利用任何合適的比值。在一些實施例中，第七長度L7可為大約相等於第六長度L6以允許相鄰的位元線以一致的間距(space)寬度形成(例如，參見第20A圖)。在此實施例中，位元線可形成在所形成的第一記憶體陣列100中的相鄰的薄膜電晶體的源極區以及汲極區之上(例如，參見第20A圖)。
藉由利用以上所描述的製程，可形成一個三維陣列，其具有通道隔離結構，對準相鄰記憶體單元的通道切割插塞。因此，提供三維記憶體陣列具有鬆弛的(relaxed)位元線1501以及源極線1503間距，其通道隔離結構對準橫跨三維記憶體陣列的相鄰記憶體單元的通道切割插塞，並且與通道切割插塞交錯。此對準與交錯可防止位元線內連結構(interconnects)以及源極線內連結構有佈線阻塞，並且允許字元線的兩側皆能隨機存取記憶體單元。特別的是，通道隔離結構以及相鄰記憶體單元的通道切割插塞，可以其中線相互對準及/或具有相同的長度來形成。因此，為了形成高密度記憶體單元，及/或為了對金屬線提供了電阻/電容最佳化而提供了大的空間，且允許每個記憶體單元的隨機存取。除此之外，形成記憶體單元的高密度陣列可由簡單的製程流程所達成。
本發明實施例提供一種半導體裝置的製造方法，包含在多層堆疊中蝕刻第一溝槽以及第二溝槽，多層堆疊包含交替的介電層以及犧牲層；藉由以導電材料取代犧牲層以形成字元線；在第一溝槽中形成第一電晶體，第一電晶體包含第一通道隔離結構；以及在第二溝槽中形成相鄰於第一通道切割插塞的第二電晶體，其中第一通道切割插塞沿著線段覆蓋第一通道隔離結構，線段平行於第一通道切割插塞的中線。
在一些實施例中，第一通道隔離結構的第一長度等於第一通道切割插塞的第二長度。在一些實施例中，製造方法進一步包含形成第一電晶體的第一源極線以及第一位元線；以及形成第二電晶體的第二源極線以及第二位元線，第二源極線的中線對準第一位元線的中線。在一些實施例中，形成第一電晶體進一步包含沿著第一溝槽的側壁形成鐵電條；形成相鄰於鐵電條的半導體條；以及形成相鄰於半導體條的通道間隔物。在一些實施例中，第一通道切割插塞的第一長度大於第一通道隔離結構的第二長度。在一些實施例中，製造方法進一步包含在多層堆疊中蝕刻出相鄰於第一溝槽的第三溝槽；在第三溝槽中形成第二通道切割插塞，其中第一通道切割插塞沿著線段覆蓋第二通道隔離結構。在一些實施例中，第一通道切割插塞的中線對準第一通道隔離結構的中線。
本發明實施例亦提供另一種半導體裝置的製造方法，包含形成第一介電材料以及犧牲材料的交替堆疊；在第一介電材料以及犧牲材料的交替堆疊中蝕刻第一溝槽以及第二溝槽；在第一溝槽以及第二溝槽之間形成第一字元線；沿著第一溝槽以及第二溝槽的側壁沉積電荷捕捉材料；沉積相鄰於電荷捕捉材料的通道材料；在第一溝槽中形成第一隔離結構；沿著該第二溝槽的側壁移除該通道材料的部分以及該電荷捕捉材料的部分；以及在第二溝槽中形成第一通道切割結構，且第一通道切割結構相鄰於第一字元線，第一通道切割結構的中線對準第一隔離結構的中線。
在一些實施例中，第一隔離結構的第一長度相等於第一通道切割結構的第二長度。在一些實施例中，製造方法進一步包含在第二溝槽中形成第二隔離結構；在第一溝槽中形成第一源極線以及第一汲極線，第一源極線以及第一位元線由第一隔離結構所分開；以及在第二溝槽中形成第二源極線以及第二位元線，第二源極線以及第二位元線由第二隔離結構所分開，第二位元線的中線對準第一源極線的中線。在一些實施例中，製造方法進一步包含形成相鄰於通道材料的間隔材料(spacer material)，間隔材料將第一隔離結構從通道材料分開。在一些實施例中，第一通道切割結構的第一長度大於第一隔離結構的第二長度。在一些實施例中，製造方法進一步包含在第一介電材料以及犧牲材料的交替堆疊中蝕刻第三溝槽，第三溝槽相鄰於第一溝槽；以及在第三溝槽中形成第二通道切割結構，第一隔離結構與第一通道切割結構以及第二通道切割結構交錯。在一些實施例中，第一通道切割結構的側壁對準第一隔離結構的側壁。
本發明實施例提供一種半導體裝置，包含第一記憶體單元，包含：第一電荷捕捉條(charge trapping strip)，從基板向外延伸；第一通道層，相鄰於第一電荷捕捉條的第一側；以及第一通道隔離結構，與第一通道層在相對於第一電荷捕捉條的一側上鄰接；第二記憶體單元，包含：第二電荷捕捉條，從基板向外延伸；以及第二通道層，相鄰於第二電荷捕捉條的第一側；第一字元線，設置於第一電荷捕捉條的第二側以及第二電荷捕捉條的第二側之間，並且與第一電荷捕捉條的第二側以及第二電荷捕捉條的第二側電性耦接；以及第一通道切割結構，相鄰於第二記憶體單元，其中第一通道切割結構的第一部分在第一方向對準第一通道隔離結構的第二部分，第一方向平行於第一通道切割結構的側壁。
在一些實施例中，第一通道隔離結構的長度相等於第一通道切割結構的長度。在一些實施例中，第一記憶體單元進一步包含源極線，源極線與第一通道層在相對於第一電荷捕捉條的一側上鄰接，並且耦接至第一通道層；以及第二記憶體單元進一步包含位元線，位元線與第二通道層在相對於第二電荷捕捉條的一側上鄰接，並且耦接至第二通道層，第一記憶體單元的源極線對準第二記憶體單元的位元線。在一些實施例中，第一通道切割結構的長度不同於第一通道隔離結構的長度。在一些實施例中，第一記憶體單元進一步包含通道間隔物，設置在第一通道層以及第一通道隔離結構之間。在一些實施例中，第一通道切割結構的中線對準第一通道隔離結構的中線。
前述內容概述了幾個實施例的特徵。本領域技術人員應該理解，他們可以容易地將本揭露用作設計的基礎或修改其他製程和結構以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該認知到，等效的構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以進行各種改變，替換和變更。
100:第一記憶體陣列 101:基板 103:多層堆疊 103A:第一介電層 103B:第二介電層 201:第一溝槽 301:第一導電特徵 303:介電間隔物 301A:種子層 501,WL:字元線 601:鐵電條 601A:鐵電條頂部 601B:鐵電條底部 603:半導體條 603A:半導體條頂部 603B:半導體條底部 605:介電條 801:第一層間介電質 901:源極/汲極開口 1001,C:通道隔離結構 1101:第二層間介電質 1103:通道切割開口 1201,Cut:通道切割插塞 1301:中線 1401:導電材料 1501,BL:位元線 1503,SL:源極線 1505:虛線 1505A:第一虛線 1505B:第二虛線 1507:第一記憶體單元 1509:導電通孔 1511:薄膜電晶體 1601:第一互連結構 1603:第一金屬化圖案 1605:第一介電材料 1607:第一導孔 1609:第一金屬線 1611:第二導孔 1613:位元線內連結構 1615:第二互連結構 1617:第二金屬化圖案 1619:第二介電材料 1621:第三導孔 1623:第三金屬線 1625:第四導孔 1627:源極線內連結構 1800:隨機存取記憶體 1801:列解碼器 1803:行解碼器 1900:第二記憶體陣列 1901:通道間隔物 1903:第二記憶體單元 2000:第三記憶體陣列 2001:區域 2003:虛線 D:汲極區/位元線 D1:第一方向 D2:第二方向 H1:第一高度 S:源極區/源極線 S1:分離距離 T1:第一厚度 T2:第二厚度 T3:第三厚度 L1:第一長度 L2:第二長度 L3:第三長度 L4:第四長度 L6:第六長度 L7:第七長度 W1:寬度
本揭露的各項層面在以下的實施方式搭配附帶的圖示一同閱讀會有最好的理解。需要強調的是，依據產業的標準慣例，許多特徵並沒有按比例描繪。事實上，為了討論的清晰度，許多特徵的尺寸可為任意的增加或縮減。 第1A圖、第1B圖、第2A圖、第2B圖、第3A圖、第3B圖、第4A圖、第4B圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖、第15A圖、第15B圖、第15C圖、第15D圖為根據一些實施例製造一記憶體陣列的中間階段的一些圖示。 第16A圖至第16C圖描繪在第15A圖至第15D圖中所示的中間結構之上的一位元線互連結構的構造以及在中間結構之下的一源極線互連結構的構造的一些圖示。 第17圖為根據一些實施例中該記憶體陣列的一電路圖。 第18圖為根據一些實施例中一隨機存取記憶體的一方塊圖。 第19A圖至第19C圖為根據一些實施例中一記憶體陣列的一些圖示。 第20A圖以及第20B圖為根據一些實施例中一記憶體陣列的俯視圖。
無
100:第一記憶體陣列
103A:第一介電層
1001,C:通道隔離結構
1201,Cut:通道切割插塞
1501,D:位元線
1503,S:源極線
1505A:第一虛線
1505B:第二虛線
1507:第一記憶體單元

Claims (1)

  1. 一種半導體裝置的製造方法，包含： 在一多層堆疊中蝕刻一第一溝槽以及一第二溝槽，該多層堆疊包含交替的介電層以及犧牲層； 藉由以一導電材料取代該等犧牲層以形成字元線； 在該第一溝槽中形成一第一電晶體，該第一電晶體包含一第一通道隔離結構；以及 在該第二溝槽中形成相鄰於一第一通道切割插塞的一第二電晶體，其中該第一通道切割插塞沿著一線段覆蓋該第一通道隔離結構，該線段平行於該第一通道切割插塞的一中線。
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