TWI759074B - 半導體元件及其製造方法 - Google Patents

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TWI759074B
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林孟漢
王聖禎
漢中 賈
林仲德
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Abstract

本發明實施例提供一種記憶陣列，用多重圖案化製程形 成。在實施例中，在多層堆疊內形成第一溝渠且將第一導電材料沈積至第一溝渠中。在沈積第一導電材料之後，在多層堆疊內形成第二溝渠，且將第二導電材料沈積至第二溝渠中。蝕刻第一導電材料及第二導電材料。

Description

半導體元件及其製造方法
本發明實施例是有關於數種半導體元件及其製造方法。
半導體記憶體在用於電子應用的積體電路中使用，所述電子應用(做為實例)包含收音機、電視、行動電話以及個人計算元件。半導體記憶體包含兩個主類別。一個類別為揮發性記憶體；另一類別為非揮發性記憶體。揮發性記憶體包含隨機存取記憶體(random access memory；RAM)，其可進一步劃分成兩個子類別：靜態隨機存取記憶體(static random access memory；SRAM)及動態隨機存取記憶體(dynamic random access memory；DRAM)。SRAM及DRAM均為揮發性的，此是由於其在未供電時將丟失其儲存的資訊。
另一方面，非揮發性記憶體可保持儲存於其上的資料。非揮發性半導體記憶體的一種類型為鐵電隨機存取記憶體(ferroelectric random access memory；FeRAM，或FRAM)。FeRAM的優勢包含其快速寫入/讀取速度及較小大小。
一種製造半導體元件的方法，所述方法包括：在多層堆疊中蝕刻第一溝渠，所述多層堆疊包括交替的介電層及犧牲層；沈積第一導電材料以填充所述第一溝渠；在所述沈積所述第一導電材料之後，在所述多層堆疊中蝕刻第二溝渠；沈積第二導電材料以填充所述第二溝渠；以及蝕刻所述第一導電材料及所述第二導電材料。
一種製造半導體元件的方法，所述方法包括：形成第一介電材料及犧牲材料的交替的堆疊；在所述第一介電材料及犧牲材料的交替的堆疊內形成第一字元線的第一部分；以及在所述形成所述第一字元線的所述第一部分之後，在所述第一介電材料及犧牲材料的交替的堆疊內形成所述第一字元線的第二部分。所述形成所述第一字元線的所述第一部分包括：在所述第一介電材料及犧牲材料的交替的堆疊中蝕刻第一溝渠；使所述犧牲材料暴露於所述第一溝渠內的部分凹入，以形成第一凹部；以及將第一導電材料沈積至所述第一凹部中以填充所述第一溝渠。所述形成所述第一字元線的所述第二部分包括：在所述第一介電材料及犧牲材料的交替的堆疊中蝕刻第二溝渠；藉由移除所述犧牲材料的剩餘部分來形成第二凹部；以及將第二導電材料沈積至所述第二凹部中以填充所述第二溝渠。
一種半導體元件，包括：鐵電材料，遠離基底延伸；通道材料，位於所述鐵電材料的第一側上；第一介電材料，遠離所述鐵電材料的第二側延伸，所述第二側與所述第一側相對；第二介電材料，遠離所述鐵電材料的所述第二側延伸；第一導電材料，在所述第一介電材料與所述第二介電材料之間遠離所述鐵電材料的所述 第二側延伸，所述第一導電材料包括第一塊狀材料及第一晶種層；以及第二導電材料，在所述第一介電材料與所述第二介電材料之間遠離所述第一導電材料延伸，所述第二導電材料包括第二塊狀材料及第二晶種層，所述第二晶種層與所述第一晶種層實體接觸，所述第二導電材料具有大於所述第一導電材料的寬度。
50:隨機存取記憶體
52:記憶陣列
54:列解碼器
56:行解碼器
58:記憶胞
62、112:字元線
62A:最頂部字元線
62B:最底部字元線
64、134:位元線
66、136:源極線
68:薄膜電晶體
72、74、118、150、192:介電層
76、132:介電插塞
82、116:半導體帶
84、114:鐵電帶
102:基底
104:多層堆疊
104A、150A:第一介電層
104B、150B:第二介電層
106:第一溝渠
110:第一側壁凹部
112A:第一導電特徵
112AM、112BM:主層
112AS、112BS:晶種層
112B:第二導電特徵
120:第二溝渠
124:第二側壁凹部
140、170:內連線結構
142、172:金屬化圖案
142B、172B:位元線內連線
142S:源極線內連線
144、174:介電材料
146、176:橫向內連線
148、178:筆直內連線
150C:第三介電層
160:導電帶
162:第一通孔
164:第一金屬線
166:第二通孔
168:第二金屬線
180:導通孔
B-B:參考橫截面
D1:第一方向
D2:第二方向
D3、D4:深度
H1:高度
S1、S2:分離距離
T1:第一厚度
T2:第二厚度
T3、T4:厚度
W1、W2、W3、W4、W5:寬度
結合隨附圖式閱讀以下實施方式時會最佳地理解本揭露內容的態樣。應注意，根據業界中之標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1為根據一些實施例的隨機存取記憶體的方塊圖。
圖2A及圖2B為根據一些實施例的記憶陣列的各種視圖。
圖3A至圖13D為根據一些實施例的在記憶陣列的製造中的中間階段的各種視圖。
圖14A及圖14B為根據一些其他實施例的記憶陣列的各種視圖。
圖15A及圖15B為根據一些其他實施例的記憶陣列的各種視圖。
圖16A及圖16B為根據一些其他實施例的記憶陣列的各種視圖。
圖17A及圖17B為根據一些其他實施例的記憶陣列的各種視圖。
圖18A及圖18B為根據一些其他實施例的記憶陣列的各種視 圖。
圖19A至圖20B為根據一些其他實施例的在記憶陣列的製造中的中間階段的各種視圖。
以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露內容。當然，此等僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵形成於第二特徵之上或第二特徵上可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清楚的目的，且本身並不規定所述的各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在......之下(beneath)」、「在......下方(below)」、「下部(lower)」、「在......上方(above)」、「上部(upper)」以及類似者的空間相對術語，以描述如圖式中所示出的一個部件或特徵與另一部件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
根據各種實施例，用於記憶陣列的字元線藉由多重圖案化製程形成，其中在第一圖案化製程中形成字元線的第一部分及 用於記憶陣列的第一電晶體子集，且其中隨後在第二圖案化製程中形成字元線的第二部分及用於記憶陣列的第二電晶體子集。因此，可改良記憶陣列的行的寬高比，同時避免特徵在形成期間扭曲或塌陷。
圖1為根據一些實施例的隨機存取記憶體50的方塊圖。隨機存取記憶體50包含記憶陣列52、列解碼器54以及行解碼器56。記憶陣列52、列解碼器54以及行解碼器56可各自為同一半導體晶粒的部分，或可為不同半導體晶粒的部分。舉例而言，記憶陣列52可為第一半導體晶粒的部分，而列解碼器54及行解碼器56可為第二半導體晶粒的部分。
記憶陣列52包含記憶胞58、字元線62以及位元線64。記憶胞58按列及行配置。字元線62及位元線64電連接至記憶胞58。字元線62為沿記憶胞58的列延伸的導電線。位元線64為沿記憶胞58的行延伸的導電線。
列解碼器54可為例如靜態CMOS解碼器、偽NMOS解碼器或類似者。在操作期間，列解碼器54藉由開啟記憶陣列52的列的字元線62來選擇所述列中的所要記憶胞58。行解碼器56可為例如靜態CMOS解碼器、偽NMOS解碼器或類似者，且可包含寫入器驅動器、感測放大器、其組合或類似者。在操作期間，行解碼器56自選定列中的記憶陣列52的行選擇用於所要記憶胞58的位元線64，且用位元線64自選定記憶胞58讀取資料或將資料寫入至選定記憶胞58。
圖2A及圖2B為根據一些實施例的記憶陣列52的各種視圖。圖2A為記憶陣列52的電路圖。圖2B為記憶陣列52的一 部分的三維視圖。
記憶陣列52為：快閃記憶陣列，諸如反或快閃記憶陣列；高速記憶陣列，諸如DRAM或SRAM；非揮發性記憶體，諸如RRAM或MRAM，或類似者。記憶胞58中的每一者為包含薄膜電晶體(thin film transistor；TFT)68的快閃記憶胞。每一TFT 68的閘極電連接至各別字元線62，每一TFT 68的第一源極/汲極區電連接至各別位元線64，且每一TFT 68的第二源極/汲極區電連接至各別源極線66(所述源極線66電連接至接地)。記憶陣列52的同一列中的記憶胞58共用公用字元線62，而記憶陣列52的同一行中的記憶胞共用公用位元線64及公用源極線66。
記憶陣列52包含多個配置的導電線(例如，字元線62)，其中介電層72位於字元線62中的相鄰者之間。字元線62在平行於之下的基底(圖2B中未繪示，但在下文相對於圖3A至圖21B更詳細地論述)的主表面的第一方向D1上延伸。字元線62可具有階梯配置，使得下部字元線62長於上部字元線62且橫向地延伸超過上部字元線62的端點。舉例而言，在圖2B中，示出字元線62的多個堆疊層，其中最頂部字元線62A為最短線且最底部字元線62B為最長線。字元線62的各別長度在朝向之下的基底延伸的方向上增大。以此方式，可自記憶陣列52上方存取每一字元線62的一部分，使得導電接點可形成至每一字元線62的暴露部分。
記憶陣列52更包含多個配置的導電線，諸如位元線64及源極線66)。位元線64及源極線66在垂直於第一方向D1及之下的基底的主表面的第二方向D2上延伸。介電層74安置於位元線64及源極線66中的相鄰者之間且隔離位元線64及源極線66 中的相鄰者。每一記憶胞58的邊界由位元線64及源極線66對以及相交的字元線62界定。介電插塞76安置於相鄰的位元線64及源極線66對之間且隔離相鄰的位元線64及源極線66對。儘管圖2A及圖2B示出位元線64關於源極線66的特定置放，但應瞭解，在其他實施例中，位元線64及源極線66的置放可翻轉。
記憶陣列52更包含鐵電帶84及半導體帶82。鐵電帶84與字元線62接觸。半導體帶82安置於鐵電帶84與介電層74之間。
半導體帶82提供用於記憶胞58的TFT 68的通道區。舉例而言，當經由對應字元線62施加適當的電壓(例如，高於對應TFT 68的各別臨限電壓(Vth))時，與字元線62相交的半導體帶82的區可允許電流(例如，在D1方向上)自位元線64流動至源極線66。
鐵電帶84為可藉由在鐵電帶84兩端施加適當的電壓差而在兩個不同方向中的一者上極化的資料儲存層。取決於鐵電帶84的特定區的極化方向，對應TFT 68的臨限電壓變化且可儲存數位值(例如，0或1)。舉例而言，當鐵電帶84的區具有第一電極化方向時，對應TFT 68可具有相對低臨限電壓，且當鐵電帶84的區具有第二電極化方向時，對應TFT 68可具有相對高臨限電壓。兩個臨限電壓之間的差可稱為臨限電壓移位。更大臨限電壓移位使得更易於(例如，更不易出錯)讀取儲存於對應記憶胞58中的數位值。因此記憶陣列52亦可稱為鐵電隨機存取記憶(FeRAM)陣列。
為了對特定記憶胞58進行寫入操作，在鐵電帶84的對 應於記憶胞58的區兩端施加寫入電壓。可例如藉由將適當的電壓施加至對應於記憶胞58的字元線62、位元線64以及源極線66來施加寫入電壓。藉由在鐵電帶84的區兩端施加寫入電壓，可改變鐵電帶84的區的極化方向。因此，對應TFT 68的對應臨限電壓可自低臨限電壓切換至高臨限電壓(或反之亦然)，使得可將數位值儲存於記憶胞58中。由於字元線62及位元線64在記憶陣列52中相交，故可選擇及寫入至個別記憶胞58。
為了對特定記憶胞58進行讀取操作，將讀取電壓(低臨限電壓與高臨限電壓之間的電壓)施加至對應於記憶胞58的字元線62。取決於鐵電帶84的對應區的極化方向，記憶胞58的TFT 68可或可不導通。因此，位元線64可或可不經由源極線66放電(例如，至接地)，使得可判定儲存於記憶胞58中的數位值。由於字元線62及位元線64在記憶陣列52中相交，故可選擇個別記憶胞58及自個別記憶胞58讀取。
圖3A至圖15B為根據一些實施例的在記憶陣列52的製造中的中間階段的各種視圖。示出記憶陣列52的一部分。為圖示清楚起見，有一些特徵未繪示出來，諸如字元線的階梯配置(見圖2B)。圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A以及圖15A為記憶陣列52的三維視圖。圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B、圖14B以及圖15B為沿圖12A中的參考橫截面B-B繪示的橫截面視圖。
在圖3A及圖3B中，設置基底102。基底102可為半導體基底，諸如塊狀半導體、絕緣層上半導體(semiconductor-on- insulator；SOI)基底或類似者，所述半導體基底可為(例如，用p型摻雜劑或n型摻雜劑)摻雜或未摻雜的。基底102可為晶圓，諸如矽晶圓。一般而言，SOI基底為形成於絕緣體層上的半導體材料的一層。絕緣體層可為例如內埋氧化物(buried oxide；BOX)層、氧化矽層或類似者。絕緣體層設置於基底(通常為矽或玻璃基底)上。亦可使用其他基底，諸如多層或梯度基底。在一些實施例中，基底102的半導體材料可包含：矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含矽鍺、砷化鎵磷化物、砷化銦鋁、砷化鎵鋁、砷化銦鎵、磷化銦鎵及/或砷化銦鎵磷化物；或其組合。基底102可包含介電材料。舉例而言，基底102可為介電基底，或可包含半導體基底上的介電層。用於介電基底的可接受的介電材料包含：氧化物，諸如氧化矽；氮化物，諸如氮化矽；碳化物，諸如碳化矽；類似者；或其組合，諸如氮氧化矽、碳氧化矽、碳氮化矽或類似者。在一些實施例中，基底102由碳化矽形成。
在基底102之上形成多層堆疊104。多層堆疊104包含交替的第一介電層104A及第二介電層104B。第一介電層104A由第一介電材料形成，且第二介電層104B由第二介電材料形成。介電材料可各自由基底102的候選介電材料中選出。在所示出的實施例中，多層堆疊104包含五層第一介電層104A及四層第二介電層104B。應瞭解，多層堆疊104可包含任何數目個第一介電層104A及第二介電層104B。
多層堆疊104將在後續處理中圖案化。因此，第一介電層104A及第二介電層104B的介電材料均對基底102的蝕刻具有 高蝕刻選擇性。圖案化的第一介電層104A將用以隔離隨後形成的TFT。圖案化的第二介電層104B為犧牲層(或虛設層)，其將在後續處理中移除且用用於TFT的字元線替換。因此，第二介電層104B的第二介電材料亦對第一介電層104A的第一介電材料的蝕刻具有高蝕刻選擇性。在基底102由碳化矽形成的實施例中，第一介電層104A可由諸如氧化矽的氧化物形成，且第二介電層104B可由諸如氮化矽的氮化物形成。亦可使用彼此具有可接受的蝕刻選擇性的介電材料的其他組合。
多層堆疊104中的每一層可藉由可接受的沈積製程形成，諸如化學氣相沈積(chemical vapor deposition；CVD)、原子層沈積(atomic layer deposition；ALD)或類似者。層中的每一者的厚度可在約15奈米至約90奈米範圍內。在一些實施例中，第一介電層104A形成為不同於第二介電層104B的厚度。舉例而言，第一介電層104A可形成為第一厚度T1且第二介電層104B可形成為第二厚度T2，其中第二厚度T2比第一厚度T1小約0%至約100%。多層堆疊104可具有在約1000奈米至約10000奈米範圍內(諸如約2000奈米)的總高度H1。
如將在下文更詳細地論述，圖4A至圖11B示出在多層堆疊104中使溝渠圖案化且在溝渠中形成TFT的製程。具體而言，使用多重圖案化製程來形成TFT。多重圖案化製程可為雙重圖案化製程、四重圖案化製程或類似者。圖4A至圖11B示出雙重圖案化製程。在雙重圖案化製程中，用第一蝕刻製程在多層堆疊104中使第一溝渠106(見圖4A及圖4B)圖案化，且在第一溝渠106中形成用於第一TFT子集的組件。接著用第二蝕刻製程在多層堆疊 104中使第二溝渠120(見圖8A及圖8B)圖案化，且在第二溝渠120中形成第二TFT子集。用多重圖案化製程形成TFT允許以低圖案密度進行每一圖案化製程，此可有助於減少缺陷，同時仍允許記憶陣列52具有足夠的記憶胞密度，同時亦有助於防止寬高比變得過高且導致結構不穩定性的問題。
另外，儘管上文所述的實施例示出記憶陣列52在前段生產線製程中直接形成於基底102(例如，半導體基底)之上，但此意欲為示出性的且不意欲對實施例進行限制。實情為，記憶陣列52可形成於前段生產線製程或後段生產線製程中，且可形成為嵌入式記憶陣列或形成為獨立結構。可採用記憶陣列52的任何合適的形式，且所有此類形式全部意欲包含於實施例的範圍內。
在圖4A及圖4B中，在多層堆疊104中形成第一溝渠106。在所示出的實施例中，第一溝渠106延伸穿過多層堆疊104且暴露基底102。在另一實施例中，第一溝渠106延伸穿過多層堆疊104中的一些層但不是所有層。可使用可接受的微影及蝕刻技術(諸如用對多層堆疊104具有選擇性(例如，以快於基底102的材料的速率蝕刻第一介電層104A及第二介電層104B的介電材料)的蝕刻製程)來形成第一溝渠106。蝕刻可為任何可接受的蝕刻製程，諸如反應性離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)、類似者或其組合。蝕刻可為非等向性的。在基底102由碳化矽形成的實施例中，第一介電層104A由氧化矽形成，且第二介電層104B由氮化矽形成，第一溝渠106可藉由使用與氫(H2)氣或氧(O2)氣混合的氟基氣體(例如，C4F6)的乾式蝕刻形成。
多層堆疊104的一部分安置於每一第一溝渠106對之間。多層堆疊104的每一部分可具有在約50奈米至約500奈米範圍內(諸如約240奈米)的寬度W1，且具有相對於圖3A及圖3B所述的高度H1。另外，多層堆疊104的每一部分以分離距離S1分離，所述分離距離S1可在約50奈米至約200奈米範圍內(諸如約80奈米)。多層堆疊104的每一部分的寬高比(aspect ratio；AR)為高度H1與多層堆疊104的所述部分的最窄特徵的寬度的比率，所述寬度為此處理步驟處的寬度W1。根據一些實施例，當第一溝渠106形成時，多層堆疊104的每一部分的寬高比在約5至約15範圍內。形成具有小於約5的寬高比的多層堆疊104的每一部分可能不允許記憶陣列52具有足夠的記憶胞密度。形成具有大於約15的寬高比的多層堆疊104的每一部分可能導致多層堆疊104在後續處理中扭曲或塌陷。
在圖5A及圖5B中，將第一溝渠106擴大以形成第一側壁凹部110。具體而言，第二介電層104B的側壁的藉由第一溝渠106暴露的部分自第一側壁凹部110凹入。儘管將第二介電層104B的側壁示出為筆直的，但側壁可為凹的或凸的。第一側壁凹部110可藉由可接受的蝕刻製程形成，諸如對第二介電層104B的材料具有選擇性(例如，以快於第一介電層104A及基底102的材料的速率選擇性地蝕刻第二介電層104B的材料)的蝕刻製程。蝕刻可為等向性的。在基底102由碳化矽形成的實施例中，第一介電層104A由氧化矽形成，且第二介電層104B由氮化矽形成，第一溝渠106可藉由使用磷酸(H3PO4)的濕式蝕刻來擴大。然而，亦可採用任何合適的蝕刻製程，諸如乾式選擇性蝕刻。
在形成之後，第一側壁凹部110具有延伸超過第一介電層104A的側壁的深度D3。可使用定時蝕刻製程以在第一側壁凹部110達到所要深度D3之後停止蝕刻第一側壁凹部110。舉例而言，當使用磷酸來蝕刻第二介電層104B時，此可使得第一側壁凹部110具有在約10奈米至約60奈米範圍內(諸如約40奈米)的深度D3。形成第一側壁凹部110減小第二介電層104B的寬度。繼續先前實例，在蝕刻之後，第二介電層104B可具有在約50奈米至約450奈米範圍內(諸如約160奈米)的寬度W2。如上文所提及，多層堆疊104的每一部分的寬高比(AR)為高度H1與多層堆疊104的所述部分的最窄特徵的寬度的比率，所述寬度為此處理步驟處的寬度W2。因此，形成第一側壁凹部110增大多層堆疊104的每一部分的寬高比。根據一些實施例，在形成第一側壁凹部110之後，多層堆疊104的每一部分的寬高比仍在上文所述的範圍(例如約5至約15的範圍)內。因此，仍可達成此寬高比的優勢(在上文論述)。
在圖6A及圖6B中，在第一側壁凹部110中形成第一導電特徵112A且填充及/或過度填充第一溝渠106，從而完成用於替換第二介電層104B的第一部分的製程。第一導電特徵112A可各自包括一或多個層，諸如晶種層、黏膠層、障壁層、擴散層以及填充層，以及類似者。在一些實施例中，第一導電特徵112A各自包含晶種層112AS(或黏膠層)及主層112AM，但在其他實施例中可省略晶種層112AS。每一晶種層112AS沿位於第一側壁凹部110內的對應主層112AM的材料的三個側(例如，頂部表面、側壁以及底部表面)延伸。晶種層112AS由可用以有助於生長或有助於黏 著隨後沈積的材料的第一導電材料形成，所述第一導電材料諸如氮化鈦、氮化鉭、鈦、鉭、鉬、釕、銠、鉿、銥、鈮、錸、鎢、此等的組合、此等的氧化物或類似者。主層112AM可由第二導電材料形成，諸如金屬，諸如鎢、鈷、鋁、鎳、銅、銀、金、鉬、釕、氮化鉬、其合金或類似者。晶種層112AS的材料為對第一介電層104A的材料具有良好黏著力的材料，且主層112AM的材料為對晶種層112AS的材料具有良好黏著力的材料。在第一介電層104A由諸如氧化矽的氧化物形成的實施例中，晶種層112AS可由氮化鈦形成且主層112AM可由鎢形成。晶種層112AS及主層112AM可各自藉由可接受的沈積製程形成，諸如化學氣相沈積(CVD)、原子層沈積(ALD)或類似者。
一旦所沈積的第一導電特徵112A填充及/或過度填充第一溝渠106，則可使第一導電特徵112A平坦化以移除第一溝渠106外部的多餘材料，使得在使第一導電特徵112A平坦化之後，第一導電特徵112A完全跨越第一溝渠106的頂部部分。在實施例中，可使用例如化學機械平坦化(chemical mechanical planarization；CMP)製程使第一導電特徵112A平坦化。然而，亦可採用任何合適的平坦化製程，諸如輪磨製程。
在圖7A及圖7B中，在多層堆疊104中形成第二溝渠120。在所示出的實施例中，第二溝渠120延伸穿過多層堆疊104且暴露基底102。在另一實施例中，第二溝渠120延伸穿過多層堆疊104中的一些層但不是所有層。可使用可接受的微影及蝕刻技術(諸如用對多層堆疊104具有選擇性(例如，以快於基底102的材料的速率蝕刻第一介電層104A及第二介電層104B的介電材 料)的蝕刻製程)來形成第二溝渠120。蝕刻可為任何可接受的蝕刻製程，且在一些實施例中，可類似於用以形成相對於圖4A及圖4B所述的第一溝渠106的蝕刻。
多層堆疊104的一部分安置於每一第二溝渠120與每一第一溝渠106之間。多層堆疊104的每一部分可具有在約50奈米至約500奈米範圍內的寬度W3，且具有相對於圖3A及圖3B所述的高度H1。另外，多層堆疊104的每一部分以分離距離S2分離，所述分離距離S2可在約50奈米至約200奈米範圍內。多層堆疊104的每一部分的寬高比(AR)為高度H1與多層堆疊104的所述部分的最窄特徵的寬度的比率，所述寬度為此處理步驟處的寬度W3。根據一些實施例，當第二溝渠120形成時，多層堆疊104的每一部分的寬高比在約5至約15範圍內。形成具有小於約5的寬高比的多層堆疊104的每一部分可能不允許記憶陣列52具有足夠的記憶胞密度。形成具有大於約15的寬高比的多層堆疊104的每一部分可能導致多層堆疊104在後續處理中扭曲或塌陷。
在圖8A及圖8B中，將第二溝渠120擴大以形成第二側壁凹部124。具體而言，移除第二介電層104B的剩餘部分以形成第二側壁凹部124。因此，第二側壁凹部124暴露第一導電特徵112A的部分，例如，晶種層112AS或主層112AM(在不存在晶種層112AS的實施例中)。第二側壁凹部124可藉由可接受的蝕刻製程形成，諸如對第二介電層104B的材料具有選擇性(例如，以快於第一介電層104A及基底102的材料的速率選擇性地蝕刻第二介電層104B的材料)的蝕刻製程。蝕刻可為任何可接受的蝕刻製程，且在一些實施例中，可類似於用以形成相對於圖5A及圖5B 所述的第一側壁凹部110的蝕刻。在形成之後，第二側壁凹部124具有延伸超過第一介電層104A的側壁的深度D4。在一些實施例中，深度D4類似於相對於圖5A及圖5B所述的深度D3。在另一實施例中，深度D4不同於(例如，大於或小於)相對於圖5A及圖5B所述的深度D3。
在圖9A及圖9B中，在第二側壁凹部124中形成第二導電特徵112B且填充及/或過度填充第二溝渠120，從而完成用於替換第二介電層104B的第二部分的製程，此使得將第一導電特徵112A及第二導電特徵112B的內部層(例如，黏膠層或晶種層)內埋於字元線112內)。第二導電特徵112B可由由第一導電特徵112A的候選材料的同一群組中選出的材料形成，且可使用由用於形成第一導電特徵112A的材料的候選方法的同一群組中選出的方法來形成。第一導電特徵112A及第二導電特徵112B可由相同材料形成，或可包含不同材料。在一些實施例中，第二導電特徵112B各自包含晶種層112BS及主層112BM，但在其他實施例中，可省略晶種層112BS。第二導電特徵112B的晶種層112BS及主層112BM可分別具有與第一導電特徵112A的晶種層112AS及主層112AM類似的厚度。在一些實施例中，晶種層112AS及晶種層112BS由類似材料形成，在此情況下晶種層112AS及晶種層112BS可在形成期間合併，使得在其之間不存在可辨別的界面。在另一實施例(下文進一步論述)中，晶種層112AS及晶種層112BS由不同材料形成，在此情況下晶種層112AS及晶種層112BS可能不在形成期間合併，使得在其之間存在可辨別的界面。
一旦所沈積第二導電特徵112B填充及/或過度填充第二 溝渠120，則可使第二導電特徵112B平坦化以移除第二溝渠120外部的多餘材料，使得在使第二導電特徵112B平坦化之後，第二導電特徵112B完全跨越第二溝渠120的頂部部分。在實施例中，可使用例如化學機械平坦化(CMP)製程使第二導電特徵112B平坦化。然而，亦可採用任何合適的平坦化製程，諸如輪磨製程。
第一導電特徵112A及第二導電特徵112B統稱為記憶陣列52的字元線112。相鄰的第一導電特徵112A及第二導電特徵112B對彼此實體接觸且彼此電耦接。因此，每一第一導電特徵112A及第二導電特徵112B對充當單一字元線112。
圖10A至圖10B示出回蝕製程以移除第一導電特徵112A及第二導電特徵112B的多餘部分及暴露第二介電層104B。在實施例中，可使用例如非等向性蝕刻製程來進行回蝕製程。然而，可採用任何合適的蝕刻製程。
在實施例中，進行回蝕製程，直至移除未被第一介電層104A覆蓋的第一導電特徵112A及第二導電特徵112B的材料。因此，第一導電特徵112A及第二導電特徵112B的剩餘材料具有與第一介電層104A的剩餘部分類似的寬度(例如，80奈米)。然而，可採用任何合適的尺寸。
另外，如可清楚地見於圖10B中，字元線112內的第一導電特徵112A及第二導電特徵112B可具有彼此相等的寬度，諸如各約40奈米。另外，晶種層(例如，晶種層112AS及晶種層112BS)可具有「H」形狀且亦具有沿第一導電特徵112A及第二導電特徵112B的頂部及底部的厚度T3，以及內埋於字元線112內的厚度T4，其中晶種層112AS與晶種層112BS合併，使得晶種層 112AS及晶種層112BS中的每一者對厚度有貢獻。在實施例中，厚度T3可在約1埃與約100埃之間，而厚度T4可在約2埃與約200埃之間。然而，可採用任何合適的厚度。
圖10C示出另一實施例，其中字元線112內的第一導電特徵112A可具有不同於字元線112內的第二導電特徵112B的寬度。舉例而言，在實施例中，第二溝渠120可形成為自第一溝渠106中的兩者之間的中間點偏移(例如，藉由罩幕的有意未對準)。因此，儘管字元線112可具有總體相同的寬度，但第二側壁凹部124可具有大於第一側壁凹部110的寬度，此使得字元線112內的第二導電特徵112B具有大於第一導電特徵112A的寬度。舉例而言，第一導電特徵112A可具有在約10埃與約500埃之間的寬度W4，而第二導電特徵112B可具有在約15埃與約1000埃之間的更大寬度W5。然而，可採用任何合適的寬度。
圖11A至圖11B示出在第一溝渠106及第二溝渠120中形成TFT膜堆疊。具體而言，在第一溝渠106及第二溝渠120中的每一者中形成兩個鐵電帶114、半導體帶116以及介電層118。在此實施例中，在第一溝渠106及第二溝渠120中未形成其他層。在另一實施例(下文進一步論述)中，在第一溝渠106及第二溝渠120中形成額外層。
鐵電帶114是以可接受的鐵電材料形成以用於儲存數位值的資料儲存帶，所述可接受的鐵電材料諸如鉿氧化鋯(hafnium zirconium oxide；HfZrO)；鉿氧化鋁(hafnium aluminum oxide；HfAlO)、氧化鋯(zirconium oxide；ZrO)；摻雜有鑭(lanthanum；La)、矽(silicon；Si)、鋁(aluminum；Al)或類似者的氧化鉿(hafnium oxide；HfO)；未摻雜氧化鉿(HfO)；或類似者。鐵電帶114的材料可藉由可接受的沈積製程形成，諸如ALD、CVD、物理氣相沈積(physical vapor deposition；PVD)或類似者。
半導體帶116由可接受的半導體材料形成以用於提供TFT的通道區，所述可接受的半導體材料諸如氧化鋅(zinc oxide；ZnO)、氧化銦鎢(indium tungsten oxide；InWO)、氧化銦鎵鋅(indium gallium zinc oxide；InGaZnO)、氧化銦鋅(indium zinc oxide；InZnO)、氧化銦錫(indium tin oxide；ITO)、氧化銦鎵鋅錫(indium gallium zinc tin oxide；IGZTO)、多晶矽、非晶矽或類似者。半導體帶116的材料可藉由可接受的沈積製程形成，諸如ALD、CVD、PVD或類似者。
介電層118由介電材料形成。可接受的介電材料包含：氧化物，諸如氧化矽及氧化鋁；氮化物，諸如氮化矽；碳化物，諸如碳化矽；類似者；或其組合，諸如氮氧化矽、碳氧化矽、碳氮化矽或類似者。介電層118的材料可藉由可接受的沈積製程形成，諸如ALD、CVD、可流動CVD(flowable CVD；FCVD)或類似者。
可藉由沈積、蝕刻以及平坦化的組合形成鐵電帶114、半導體帶116以及介電層118。舉例而言，可在多層堆疊104上及第一溝渠106中(例如，第一導電特徵112A的側壁及第一介電層104A的側壁上)共形地沈積鐵電層。接著可在鐵電層上共形地沈積半導體層。接著可非等向性地蝕刻半導體層以移除半導體層的水平部分，從而暴露鐵電層。接著可在半導體層的剩餘豎直部分及鐵電層的暴露部分上共形地沈積介電層。接著將平坦化製程應用 於各種層以移除多層堆疊104之上的多餘材料。平坦化製程可為化學機械研磨(CMP)、回蝕製程、其組合或類似者。鐵電層、半導體層以及介電層在第一溝渠106中剩餘的部分分別形成鐵電帶114、半導體帶116以及介電層118。平坦化製程暴露多層堆疊104，使得多層堆疊104、鐵電帶114、半導體帶116以及介電層118的頂部表面在平坦化製程之後為共面的(在製程變化內)。
在圖12A及圖12B中，形成穿過介電層118及半導體帶116的介電插塞132。介電插塞132為即將安置於相鄰TFT之間的隔離柱，且即將實體地分離及電性分離相鄰TFT。在所示出的實施例中，介電插塞132未延伸穿過鐵電帶114。鐵電帶114的不同區可獨立地極化，且因此即使在相鄰區未實體地分離及電性分離時，鐵電帶114亦可運行以儲存值。在另一實施例中，介電插塞132亦穿過鐵電帶114形成。介電插塞132進一步延伸穿過第一介電層104A及第二介電層104B的任何剩餘部分。
做為形成介電插塞132的實例，可穿過介電層118及半導體帶116形成用於介電插塞132的開口。開口可使用可接受的微影及蝕刻技術來形成。接著在開口中形成一或多種介電材料。可接受的介電材料包含：氧化物，諸如氧化矽；氮化物，諸如氮化矽；碳化物，諸如碳化矽；類似者；或其組合，諸如氮氧化矽、碳氧化矽、碳氮化矽或類似者。介電材料可藉由可接受的沈積製程形成，諸如ALD、CVD或類似者。在一些實施例中，在開口中沈積氧化矽或氮化矽。接著將平坦化製程應用於各種層以移除最頂部第一介電層104A之上的多餘介電材料。平坦化製程可為化學機械研磨(CMP)、回蝕製程、其組合或類似者。剩餘介電材料在開口中形成 介電插塞132。
圖12A及圖12B另外示出穿過介電層118形成位元線134及源極線136。位元線134及源極線136進一步延伸穿過第一介電層104A及第二介電層104B的任何剩餘部分。位元線134及源極線136充當TFT的源極/汲極區。位元線134及源極線136為成對形成的導電柱，其中每一半導體帶116接觸對應位元線134及對應源極線136。每一TFT包括位元線134、源極線136、字元線112以及半導體帶116及鐵電帶114與字元線112相交的區。每一介電插塞132安置於TFT的位元線134與另一TFT的源極線136之間。換言之，位元線134及源極線136安置於介電插塞132中的每一者的相對側處。因此，每一介電插塞132實體地分離及電性分離相鄰TFT。
做為形成位元線134及源極線136的實例，可穿過介電層118形成用於位元線134及源極線136的開口。開口可使用可接受的微影及蝕刻技術來形成。具體而言，在介電插塞132的相對側上形成開口。接著在開口中形成一或多種導電材料，例如，黏膠層及塊狀導電材料。可接受的導電材料包含金屬，諸如鎢、鈷、鋁、鎳、銅、銀、金、其合金、氮化鈦、氮化鉭、此等的組合或類似者。導電材料可藉由可接受的沈積製程(諸如ALD或CVD)、可接受的鍍覆製程(諸如電鍍或化學鍍)或類似者形成。在一些實施例中，在開口中沈積鎢。接著將平坦化製程應用於各種層以移除最頂部第一介電層104A之上的多餘導電材料。平坦化製程可為化學機械研磨(CMP)、回蝕製程、其組合或類似者。剩餘導電材料在開口中形成位元線134及源極線136。
在圖13A、圖13B、圖13C以及圖13D中，在中間結構之上形成內連線結構140，其中圖13B示出圖13A的結構的橫截面視圖，圖13C示出在第一金屬線164的水平面上的圖13A的結構的俯視視圖，且圖13D示出在金屬化圖案142的水平面上的圖13A的結構的俯視視圖。為圖示清楚起見，在圖13A中僅繪示內連線結構140的一些特徵。內連線結構140可包含例如介電材料144中的金屬化圖案142。介電材料144可包含一或多個介電層，諸如低k(low-k；LK)或超低K(extra low-K；ELK)介電材料的一或多個層。金屬化圖案142可為形成於一或多個介電層中的金屬內連線(例如，金屬線及通孔)。內連線結構140可藉由金屬鑲嵌製程(諸如單金屬鑲嵌製程、雙金屬鑲嵌製程或類似者)形成。
在所示出的特定實施例中，內連線結構140的金屬化圖案142包括第一通孔162(例如，通孔0)(其與位元線134及源極線136進行接觸)、第一金屬線164(例如，第一頂部金屬線)、第二通孔166(例如，通孔1)以及第二金屬線168(例如，第二頂部金屬線)。此等中的每一者可藉由以下操作形成：沈積介電材料144(出於清楚起見未在圖13A中單獨示出)的一部分、在介電材料144的所述部分內形成圖案、用一或多種導電材料填充圖案，以及用介電材料144使導電材料平坦化。然而，可採用任何合適數目個通孔及導電線，且所有此類連接性的層全部意欲包含於實施例的範圍內。
在一些實施例中，金屬化圖案142包含位元線內連線142B(其電耦接至位元線134)及源極線內連線142S(其電耦接至源極線136)。相鄰位元線134連接至不同位元線內連線142B， 此有助於避免相鄰位元線134在其公用字元線112開啟時短路。類似地，相鄰源極線136連接至不同源極線內連線142S，此有助於避免相鄰源極線136在其公用字元線112開啟時短路。
如圖13C中可見，內連線結構140的金屬化圖案142內的第一通孔162電耦接至位元線134及源極線136。在此實施例中，位元線134及源極線136以交錯佈局形成，其中相鄰位元線134及相鄰源極線136沿第一方向D1(見圖2B)彼此橫向地偏移。因此，每一字元線112橫向地安置於介電插塞132與位元線134或源極線136中的一者之間。連接至位元線134的第一通孔162及連接至源極線136的第一通孔162各自沿第二方向D2(見圖2B)(例如，沿記憶陣列52的行)延伸。連接至位元線134的第一通孔162沿記憶陣列52的行連接至位元線134中的交替者。連接至源極線內連線142S的第一通孔162沿記憶陣列52的行連接至源極線136中的交替者。橫向地偏移位元線134及源極線136消除對沿記憶陣列52的行的橫向內連線的需要，因此允許位元線134及源極線136的上覆金屬化圖案142為筆直導電段。在另一實施例中，位元線134及源極線136可能未以交錯佈局形成，而是在內連線結構140中實現橫向內連。
特定而言，圖13D示出上覆金屬化圖案142內的筆直導電段(例如，第二金屬線168)。如可見，由於之下的連接已以交錯形式形成，故位元線內連線142B及源極線內連線142S可以直線形式置放，而無需橫向內連線。此對準極大地增大金屬化層中的線密度。
圖14A及圖14B為根據一些其他實施例的記憶陣列52 的各種視圖。示出記憶陣列52的一部分。為圖示清楚起見，有一些特徵未繪示出來，諸如字元線的階梯配置(見圖2B)。圖14A為記憶陣列52的三維視圖，且圖14B為繪示與圖12A中的參考橫截面B-B類似的橫截面的橫截面視圖。
在此實施例中，省略且用多個介電層150(其為資料儲存帶)替換鐵電帶114，從而准許創建反或快閃陣列。具體而言，第一介電層150A形成於基底102上且與字元線112的側壁接觸。在第一介電層150A上形成第二介電層150B。在第二介電層150B上形成第三介電層150C。第一介電層150A、第二介電層150B以及第三介電層150C各自由介電材料形成。可接受的介電材料包含：氧化物，諸如氧化矽；氮化物，諸如氮化矽；碳化物，諸如碳化矽；類似者；或其組合，諸如氮氧化矽、碳氧化矽、碳氮化矽或類似者。在一些實施例中，第一介電層150A及第三介電層150C由第一介電材料(例如，諸如氧化矽的氧化物)形成，且第二介電層150B由不同的第二介電材料(例如，諸如氮化矽的氮化物)形成。介電材料可藉由可接受的沈積製程形成，諸如ALD、CVD或類似者。舉例而言，第一介電層150A、第二介電層150B以及第三介電層150C可以與上文相對於鐵電帶114所述的方式類似的方式藉由沈積、蝕刻以及平坦化的組合形成。
圖15A及圖15B為根據一些其他實施例的記憶陣列52的各種視圖。示出記憶陣列52的一部分。為圖示清楚起見，有一些特徵未繪示出來，諸如字元線的階梯配置(見圖2B)。圖15A為記憶陣列52的三維視圖，且圖15B為繪示與圖12A中的參考橫截面B-B類似的橫截面的橫截面視圖。
在此實施例中，在鐵電帶114與半導體帶116之間形成導電帶160。導電帶160的形成有助於避免或減少在半導體帶116的形成期間在鐵電帶114上形成層間氧化物。避免或減少層間氧化物的形成可增加記憶陣列52的壽命。
導電帶160可由金屬形成，諸如釕、鎢、氮化鈦、氮化鉭、鉬或類似者。導電帶160的導電材料可藉由可接受的沈積製程(諸如ALD或CVD)、可接受的鍍覆製程(諸如電鍍或化學鍍)或類似者形成。導電帶160的厚度可在約1奈米至約20奈米範圍內。導電帶160可以與半導體帶116類似的方式形成，且可在半導體帶116的形成期間形成。介電插塞132可(或可不)未穿過導電帶160形成。
圖16A及圖16B為根據一些其他實施例的記憶陣列52的各種視圖。示出記憶陣列52的一部分。為圖示清楚起見，有一些特徵未繪示出來，諸如字元線的階梯配置(見圖2B)。圖16A為記憶陣列52的三維視圖，且圖16B為繪示與圖12A中的參考橫截面B-B類似的橫截面的橫截面視圖。
在此實施例中，晶種層112AS及晶種層112BS由不同材料形成以助於降低總電阻率。舉例而言，晶種層112AS可由第一黏膠材料(例如，氮化鈦)形成，且晶種層112BS可由具有不同電阻率的第二黏膠材料(例如，氮化鉭)形成。因此，晶種層112AS及晶種層112BS可能不在形成期間合併，使得其彼此分離且相異。
圖17A及圖17B為根據一些其他實施例的記憶陣列52的各種視圖。示出記憶陣列52的一部分。為圖示清楚起見，有一些特徵未繪示出來，諸如字元線的階梯配置(見圖2B)。圖17A為 記憶陣列52的三維視圖，且圖17B為沿圖17A中的參考橫截面B-B繪示的橫截面視圖。
在此實施例中，內連線結構140的金屬化圖案142僅包含源極線內連線142S。在基底102的與內連線結構140相對的一側處形成另一內連線結構170。內連線結構170可以與內連線結構140類似的方式形成。內連線結構170可包含例如介電材料174中的金屬化圖案172。可穿過基底102及鐵電帶114形成導通孔180以將金屬化圖案172電耦接至位元線134及/或源極線136。舉例而言，金屬化圖案172包含位元線內連線172B(其藉由導通孔180電耦接至源極線136)。
另外，在此實施例中，位元線134及源極線136未以交錯佈局形成，且因此相鄰位元線134及相鄰源極線136沿第一方向D1(見圖2B)彼此橫向地對準。因此，每一字元線112橫向地安置於一對位元線134或一對源極線136之間。由於位元線134及源極線136未以交錯佈局形成，故在內連線結構140中實現與源極線內連線142S的子集的橫向內連，且在內連線結構170中實現與位元線內連線172B的子集的橫向內連。舉例而言，源極線內連線142S為在內連線結構140的中間層級處形成的筆直導電段。在內連線結構140的低於源極線內連線142S的層級處形成源極線內連線142S的第一子集與源極線136之間的橫向內連線146。在內連線結構140的低於源極線內連線142S的層級處形成源極線內連線142S的第二子集與源極線136之間的筆直內連線148。類似地，位元線內連線172B為在內連線結構170的中間層級處形成的筆直導電段。在內連線結構170的低於位元線內連線172B的層級 處形成位元線內連線172B的第一子集與位元線134之間的橫向內連線176。在內連線結構170的低於位元線內連線172B的層級處形成位元線內連線172B的第二子集與位元線134之間的筆直內連線178。
應瞭解，在其他實施例中，內連線結構140、內連線結構170的佈局可翻轉。舉例而言，內連線結構140的金屬化圖案142可包含位元線內連線，且內連線結構170的金屬化圖案172可包含源極線內連線。
圖18A至圖20B為根據一些其他實施例的在記憶陣列52的製造中的中間階段的各種視圖。示出記憶陣列52的一部分。為圖示清楚起見，有一些特徵未繪示出來，諸如字元線的階梯配置(見圖2B)。圖18A及圖19A為記憶陣列52的三維視圖。圖18B及圖19B為沿圖19A中的參考橫截面B-B繪示的橫截面視圖。圖20A及圖20B為記憶陣列52的一部分的俯視視圖。
在圖18A及圖18B中，獲得類似於相對於圖13A及圖13B所描述的結構的結構，然而，未在此處理步驟處形成鐵電帶114、半導體帶116以及介電層118。而是，第一溝渠106(見圖4A及圖4B)及第二溝渠120(見圖8A及圖8B)各自填充有介電層192。介電層192由介電材料形成。可接受的介電材料包含：氧化物，諸如氧化矽；氮化物，諸如氮化矽；碳化物，諸如碳化矽；類似者；或其組合，諸如氮氧化矽、碳氧化矽、碳氮化矽或類似者。介電材料可藉由可接受的沈積製程形成，諸如ALD、CVD或類似者。在一些實施例中，在第一溝渠106及第二溝渠120中沈積氧化矽。可將平坦化製程應用於各種層以移除最頂部第一介電層 104A之上的多餘介電材料。平坦化製程可為化學機械研磨(CMP)、回蝕製程、其組合或類似者。舉例而言，可在填充第一溝渠106以形成介電層192之後進行第一平坦化製程，且可在填充第二溝渠120以形成介電層192之後進行第二平坦化製程。
在圖19A及圖19B中，TFT膜堆疊形成為延伸穿過介電層192。TFT膜堆疊各自包含鐵電帶114、半導體帶116以及介電層118。接著穿過至少介電層118形成位元線134及源極線136。
可藉由沈積、蝕刻以及平坦化的組合形成鐵電帶114、半導體帶116以及介電層118。舉例而言，可穿過介電層192形成開口。開口可使用可接受的微影及蝕刻技術來形成。可在穿過介電層192的開口中共形地沈積鐵電層。接著可在鐵電層上共形地沈積半導體層。接著可非等向性地蝕刻半導體層以移除半導體層的水平部分，從而暴露鐵電層。接著可在半導體層的剩餘豎直部分及鐵電層的暴露部分上共形地沈積介電層。接著將平坦化製程應用於各種層以移除最頂部第一介電層104A之上的多餘材料。平坦化製程可為化學機械研磨(CMP)、回蝕製程、其組合或類似者。鐵電層、半導體層以及介電層在穿過介電層192的開口中剩餘的部分分別形成鐵電帶114、半導體帶116以及介電層118。平坦化製程暴露最頂部第一介電層104A，使得最頂部第一介電層104A、鐵電帶114、半導體帶116以及介電層118的頂部表面在平坦化製程之後為共面的(在製程變化內)。
做為形成位元線134及源極線136的實例，可穿過介電層118(且視情況亦穿過鐵電帶114及半導體帶116)形成用於位元線134及源極線136的開口。可使用可接受的微影及蝕刻技術 來形成開口。具體而言，形成開口使得其與介電層118的剩餘部分的側相對。在一些實施例中，開口僅延伸穿過介電層118，使得位元線134及源極線136僅延伸穿過介電層118(如由圖19A所繪示)。在一些實施例中，開口亦延伸穿過鐵電帶114及半導體帶116，使得位元線134及源極線136亦延伸穿過鐵電帶114及半導體帶116。接著在開口中形成一或多種導電材料。可接受的導電材料包含金屬，諸如鎢、鈷、鋁、鎳、銅、銀、金、其合金或類似者。導電材料可藉由可接受的沈積製程(諸如ALD或CVD)、可接受的鍍覆製程(諸如電鍍或化學鍍)或類似者形成。在一些實施例中，在開口中沈積鎢。接著將平坦化製程應用於各種層以移除最頂部第一介電層104A之上的多餘導電材料。平坦化製程可為化學機械研磨(CMP)、回蝕製程、其組合或類似者。剩餘導電材料在開口中形成位元線134及源極線136。接著可使用與上文所述的技術類似的技術在位元線134及源極線136之上(或下)形成內連線，使得位元線134及源極線136可分別耦接至位元線內連線及源極線內連線。
藉由採用上述製程以形成字元線112，可以降低的擺動或甚至塌陷的可能性形成字元線112。特定而言，藉由使用兩個單獨蝕刻製程且接著在蝕刻製程之間填充溝渠，製程中的任何點處的剩餘結構的寬度保持足夠寬以提供足夠的結構支撐以有助於防止擺動及塌陷。另外，此降低可用低成本且不用額外罩幕達成。
根據實施例，一種製造半導體元件的方法包含：在多層堆疊中蝕刻第一溝渠，所述多層堆疊包括交替的介電層及犧牲層；沈積第一導電材料以填充所述第一溝渠；在所述沈積所述第一導電 材料之後，在所述多層堆疊中蝕刻第二溝渠；沈積第二導電材料以填充所述第二溝渠；以及蝕刻所述第一導電材料及所述第二導電材料。在實施例中，所述沈積所述第一導電材料沈積第一晶種層及第一塊狀導電材料。在實施例中，所述沈積所述第二導電材料沈積與所述第一晶種層實體接觸的第二晶種層。在實施例中，在所述蝕刻所述第一導電材料及所述第二導電材料之後，所述第一晶種層及所述第二晶種層具有在所述介電層中的兩者之間的形狀，所述形狀為「H」形狀。在實施例中，所述方法更包含在所述蝕刻所述第二溝渠之前使所述第一導電材料平坦化，其中在所述使所述第一導電材料平坦化之後，所述第一導電材料完全跨越所述第一溝渠的頂部部分。在實施例中，在所述蝕刻所述第一導電材料及所述第二導電材料之後，所述第一導電材料具有大於所述第二導電材料的寬度。在實施例中，所述方法更包含：在所述蝕刻所述第一導電材料及所述第二導電材料之後，將鐵電材料沈積至所述第一溝渠及所述第二溝渠中；將通道材料沈積至所述第一溝渠中；以及在所述沈積所述通道材料之後，將介電材料沈積至所述第一溝渠中。
根據另一實施例，一種製造半導體元件的方法包含：形成第一介電材料及犧牲材料的交替的堆疊；在所述第一介電材料及犧牲材料的交替的堆疊內形成第一字元線的第一部分，所述形成所述第一字元線的所述第一部分包含：在所述第一介電材料及犧牲材料的交替的堆疊中蝕刻第一溝渠；藉由使所述犧牲材料的在所述第一溝渠內暴露的部分凹入形成第一凹部；以及將第一導電材料沈積至所述第一凹部中以填充所述第一溝渠；以及在所述形成所述第一字元線的所述第一部分之後，在所述第一介電材料及 犧牲材料的交替的堆疊內形成所述第一字元線的第二部分，所述形成所述第一字元線的所述第二部分包含：在所述第一介電材料及犧牲材料的交替的堆疊中蝕刻第二溝渠；藉由移除所述犧牲材料的剩餘部分來形成第二凹部；以及將第二導電材料沈積至所述第二凹部中以填充所述第二溝渠。在實施例中，所述方法更包含蝕刻所述第一導電材料及所述第二導電材料。在實施例中，所述方法更包含：在所述第一溝渠內沈積鐵電材料；以及在所述第一溝渠內沈積與所述鐵電材料相鄰的通道材料。在實施例中，所述方法更包含：蝕刻所述通道材料；以及在所述第一溝渠內沈積介電材料以隔離所述通道材料的第一部分及所述通道材料的第二部分。在實施例中，所述沈積所述第一導電材料包括沈積第一晶種層。在實施例中，所述沈積所述第二導電材料包括沈積與所述第一晶種層實體接觸的第二晶種層，其中所述第一晶種層與所述第二晶種層的組合厚度大於與所述第一介電材料的一部分相鄰的所述第一晶種層的厚度。在實施例中，所述第一凹部具有小於所述第二凹部的寬度。
根據又一實施例，一種半導體元件包含：鐵電材料，遠離基底延伸；通道材料，位於所述鐵電材料的第一側上；第一介電材料，遠離所述鐵電材料的與所述第一側相對的第二側延伸；第二介電材料，遠離所述鐵電材料的所述第二側延伸；第一導電材料，在所述第一介電材料與所述第二介電材料之間遠離所述鐵電材料的所述第二側延伸，所述第一導電材料包括第一塊狀材料及第一晶種層；以及第二導電材料，在所述第一介電材料與所述第二介電材料之間遠離所述第一導電材料延伸，所述第二導電材料包括第二 塊狀材料及第二晶種層，所述第二晶種層與所述第一晶種層實體接觸，所述第二導電材料具有大於所述第一導電材料的寬度。在實施例中，所述第一晶種層及所述第二晶種層具有「H」形狀。在實施例中，所述半導體元件更包含與所述第二導電材料實體接觸的第二鐵電材料。在實施例中，所述第一導電材料及所述第二導電材料總共具有約80奈米的寬度。在實施例中，所述第一導電材料及所述第二導電材料為記憶胞的字元線的部分。在實施例中，所述記憶胞為三維記憶陣列的部分。
前文概述若干實施例的特徵，使得所屬技術領域中具有通常知識者可更好地理解本揭露內容的態樣。所屬技術領域中具有通常知識者應瞭解，其可易於使用本揭露內容做為設計或修改用於實行本文中所引入的實施例的相同目的及/或達成相同優勢的其他製程及結構的基礎。所屬技術領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範圍，且所屬技術領域中具有通常知識者可在不脫離本揭露內容的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
52:記憶陣列
102:基底
104A:第一介電層
112:字元線
112A:第一導電特徵
112B:第二導電特徵
112AM、112BM:主層
112AS、112BS:晶種層
114:鐵電帶
116:半導體帶
118:介電層
132:介電插塞
134:位元線
150:介電層

Claims (10)

  1. 一種製造半導體元件的方法，所述方法包括：在多層堆疊中蝕刻第一溝渠，所述多層堆疊包括交替的介電層及犧牲層；沈積第一導電材料以填充所述第一溝渠；在所述沈積所述第一導電材料之後，在所述多層堆疊中蝕刻第二溝渠；沈積第二導電材料以填充所述第二溝渠；蝕刻所述第一導電材料及所述第二導電材料；在所述蝕刻所述第一導電材料及所述第二導電材料之後，將鐵電材料沈積至所述第一溝渠及所述第二溝渠中；將通道材料沈積至所述第一溝渠中；以及在所述沈積所述通道材料之後，將介電材料沈積至所述第一溝渠中。
  2. 如請求項1所述的製造半導體元件的方法，其中所述沈積所述第一導電材料沈積第一晶種層及第一塊狀導電材料。
  3. 如請求項2所述的製造半導體元件的方法，其中所述沈積所述第二導電材料沈積與所述第一晶種層實體接觸的第二晶種層。
  4. 如請求項1所述的製造半導體元件的方法，其中在所述蝕刻所述第一導電材料及所述第二導電材料之後，所述第一導電材料具有大於所述第二導電材料的寬度。
  5. 如請求項3所述的製造半導體元件的方法，其中在所述蝕刻所述第一導電材料及所述第二導電材料之後，所述第一晶種層及所述第二晶種層具有在所述介電層中的兩者之間的形狀，所述形狀為 「H」形狀。
  6. 一種製造半導體元件的方法，所述方法包括：形成第一介電材料及犧牲材料的交替的堆疊；在所述第一介電材料及犧牲材料的交替的堆疊內形成第一字元線的第一部分，所述形成所述第一字元線的所述第一部分包括：在所述第一介電材料及犧牲材料的交替的堆疊中蝕刻第一溝渠；使所述犧牲材料暴露於所述第一溝渠內的部分凹入，以形成第一凹部；以及將第一導電材料沈積至所述第一凹部中以填充所述第一溝渠；以及在所述形成所述第一字元線的所述第一部分之後，在所述第一介電材料及犧牲材料的交替的堆疊內形成所述第一字元線的第二部分，所述形成所述第一字元線的所述第二部分包括：在所述第一介電材料及犧牲材料的交替的堆疊中蝕刻第二溝渠；藉由移除所述犧牲材料的剩餘部分來形成第二凹部；以及將第二導電材料沈積至所述第二凹部中以填充所述第二溝渠。
  7. 如請求項6所述的製造半導體元件的方法，更包括：在所述第一溝渠內沈積鐵電材料；以及在所述第一溝渠內沈積與所述鐵電材料相鄰的通道材料。
  8. 一種半導體元件，包括：鐵電材料，遠離基底延伸；通道材料，位於所述鐵電材料的第一側上；第一介電材料，遠離所述鐵電材料的第二側延伸，所述第二側與所述第一側相對；第二介電材料，遠離所述鐵電材料的所述第二側延伸；第一導電材料，在所述第一介電材料與所述第二介電材料之間遠離所述鐵電材料的所述第二側延伸，所述第一導電材料包括第一塊狀材料及第一晶種層；以及第二導電材料，在所述第一介電材料與所述第二介電材料之間遠離所述第一導電材料延伸，所述第二導電材料包括第二塊狀材料及第二晶種層，所述第二晶種層與所述第一晶種層實體接觸，所述第二導電材料具有大於所述第一導電材料的寬度。
  9. 如請求項8所述的半導體元件，其中所述第一晶種層及所述第二晶種層具有「H」形狀。
  10. 如請求項8所述的半導體元件，更包括與所述第二導電材料實體接觸的第二鐵電材料。
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