KR101652873B1 - 3차원 반도체 장치 및 그 동작 방법 - Google Patents

3차원 반도체 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR101652873B1
KR101652873B1 KR1020100014751A KR20100014751A KR101652873B1 KR 101652873 B1 KR101652873 B1 KR 101652873B1 KR 1020100014751 A KR1020100014751 A KR 1020100014751A KR 20100014751 A KR20100014751 A KR 20100014751A KR 101652873 B1 KR101652873 B1 KR 101652873B1
Authority
KR
South Korea
Prior art keywords
patterns
active patterns
electrodes
electrode
electrode group
Prior art date
Application number
KR1020100014751A
Other languages
English (en)
Other versions
KR20110094985A (ko
Inventor
손용훈
이명범
황기현
백승재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100014751A priority Critical patent/KR101652873B1/ko
Priority to US12/981,625 priority patent/US8923057B2/en
Priority to CN201010624357.9A priority patent/CN102194824B/zh
Publication of KR20110094985A publication Critical patent/KR20110094985A/ko
Application granted granted Critical
Publication of KR101652873B1 publication Critical patent/KR101652873B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

3차원 반도체 장치 및 그 동작 방법이 제공된다. 이 장치는 기판 상에 2차원적으로 배열된 활성 패턴들, 활성 패턴들 사이에서 3차원적으로 배열된 전극들 및 활성 패턴들 및 전극들에 의해 정의되는 교차점들에 위치하는 3차원적으로 배열된 메모리 영역들을 포함할 수 있다. 활성 패턴들 각각은, 기판으로부터 동일한 높이에 형성되는, 두 개의 독립적인 메모리 영역들로의 전기적 연결들을 위한 전류 경로로서 사용될 수 있다.

Description

3차원 반도체 장치 및 그 동작 방법{Three Dimensional Semiconductor Memory Device And Method Of Operating The Same}
본 발명은 3차원 반도체 장치 및 그 동작 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 증가된 집적도가 특히 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 하지만, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 단위 면적당 비트 수를 증가시킬 수 있는 3차원 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 단위 면적당 비트 수를 증가시킬 수 있는 3차원 반도체 장치의 동작 방법을 제공하는 데 있다.
본 발명의 기술적 사상에 따른 3차원 반도체 장치는 3차원적으로 배열된 복수의 전극들을 구비하는 전극 구조체, 상기 전극 구조체를 관통하는 복수의 활성 패턴들 및 상기 전극 구조체와 상기 활성 패턴들 사이에 개재되는 정보저장요소들을 포함할 수 있다. 이때, 상기 활성 패턴 양측의 두 전극들은 전기적으로 서로 분리된다.
상기 전극 구조체는 수평적으로 배열된 복수의 전극 그룹들을 포함하고, 상기 전극 그룹들 각각은 수직적으로 적층된 복수의 상기 전극들을 포함할 수 있다. 일부 실시예들에 따르면, 상기 활성 패턴들은 2n+1번째 전극 그룹(n은 0 및 자연수 중의 하나) 및 2n+2번째 전극 그룹 사이에 배치되고, 상기 2n+1번째 전극 그룹을 구성하는 전극들 중의 적어도 하나는 상기 2n+2번째 전극 그룹을 구성하는 전극들 모두로부터 전기적으로 분리될 수 있다.
한편, 상기 3차원 반도체 장치는 제 1 연결 영역, 제 2 연결 영역 및 이들 사이의 셀 어레이 영역을 포함할 수 있다. 이 경우, 일부 실시예들에 따르면, 2n+1번째 전극 그룹 및 2n+3번째 전극 그룹에 포함되면서 동일한 높이에 위치하는, 상기 전극들은 상기 제 1 연결 영역에서 연결되어 등전위 상태에 있고, 2n+2번째 전극 그룹 및 2n+4번째 전극 그룹에 포함되면서 동일한 높이에 위치하는, 상기 전극들은 상기 제 2 연결 영역에서 연결되어 등전위 상태에 있을 수 있다. 다른 실시예들에 따르면, 2n+2번째 전극 그룹 및 2n+3번째 전극 그룹에 포함되면서 동일한 높이에 위치하는 상기 전극들은 상기 제 1 연결 영역에서 연결되어 등전위 상태에 있고, 2n+4번째 전극 그룹 및 2n+5번째 전극 그룹에 포함되면서 동일한 높이에 위치하는 상기 전극들은 상기 제 2 연결 영역에서 연결되어 등전위 상태에 있을 수 있다.
한편, 상기 3차원 반도체 장치는 상기 제 1 영역 상부에서 상기 전극들에 접속하는 제 1 배선들 및 상기 제 2 영역 상부에서 상기 전극들에 접속하는 제 2 배선들을 더 포함할 수 있다. 일부 실시예들에 따르면, 상기 제 1 배선들 각각은, 2n+1번째 전극 그룹 및 2n+3번째 전극 그룹에 포함되면서 동일한 높이에 위치하는, 상기 전극들을 전기적으로 연결하고, 상기 제 2 배선들 각각은, 2n+2번째 전극 그룹 및 2n+4번째 전극 그룹에 포함되면서 동일한 높이에 위치하는, 상기 전극들을 전기적으로 연결할 수 있다. 다른 실시예들에 따르면, 상기 제 1 배선들 각각은, 적어도, 2n+2번째 전극 그룹 및 2n+3번째 전극 그룹에 포함되면서 동일한 높이에 위치하는 상기 전극들을 전기적으로 연결하고, 상기 제 2 배선들 각각은, 적어도, 2n+4번째 전극 그룹 및 2n+5번째 전극 그룹에 포함되면서 동일한 높이에 위치하는 상기 전극들을 전기적으로 연결할 수 있다.
이에 더하여, 상기 셀 어레이 영역 상부에서 상기 전극들을 가로지르면서 상기 활성 패턴들에 접속하는 비트라인들이 더 배치될 수 있다. 일부 실시예들에 따르면, 상기 제 1 및 제 2 배선들은, 물질, 높이 및 두께 중의 적어도 하나에 있어서, 상기 비트라인들과 실질적으로 동일할 수 있다.
상기 3차원 반도체 장치는 상기 전극 구조체 아래에 배치되는 기판 및 상기 전극 구조체 아래에 배치되는 소오스 라인들을 더 포함할 수 있다. 이 경우, 상기 소오스 라인들은 상기 기판 및 상기 활성 패턴들과 다른 도전형의 반도체 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 소오스 라인들은, 2n+2번째 전극 그룹(n은 0 및 자연수 중의 하나) 및 2n+3번째 전극 그룹 사이에서, 상기 기판 내에 형성되는 불순물 영역일 수 있다. 이에 더하여, 상기 소오스 라인들은 상기 활성 패턴들로부터 공간적으로 이격되어 형성될 수 있다. 또한, 상기 기판과 상기 활성 패턴은 서로 다른 불순물 농도를 갖는 반도체 물질들로 형성될 수 있다.
상기 3차원 반도체 장치는 상기 전극 그룹들과 상기 기판 사이에 개재되는 하부 절연막을 더 포함할 수 있다. 이 경우, 상기 하부 절연막은 상기 전극 그룹들 각각을 구성하는 상기 전극들 중의 최하부 전극이 그 하부에 위치하는 상기 기판의 상부면 전위를 유효하게 제어하는 것을 가능하게 하는 두께를 가질 수 있다.
상기 3차원 반도체 장치는 상기 활성 패턴들 상에 배치되는 반도체 패드들 및 상기 전극들을 가로지르면서 상기 반도체 패드들에 전기적으로 연결되는 비트라인들을 더 포함할 수 있다. 이 경우, 상기 반도체 패드들은 상기 활성 패턴의 적어도 한 부분과 다른 도전형의 반도체 물질로 형성될 수 있다. 본 발명의 일부 실시예들에 따르면, 적어도 두 개의 상기 활성 패턴들이 상기 반도체 패드들 중의 하나에 공통으로 연결될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 활성 패턴들 각각은 서로 이격된 제 1 영역 및 제 2 영역을 포함할 수 있으며, 상기 제 1 및 제 2 영역들은 각각 상기 전극 그룹들 중에서 인접하는 두 전극 그룹의 측벽들을 마주보도록 형성될 수 있다. 본 발명의 다른 실시예들에 따르면, 상기 활성 패턴들 각각은 상기 제 1 및 제 2 영역들의 하부 영역들을 연결시키는 연결부를 더 포함할 수 있다. 본 발명의 또 다른 실시예들에 따르면, 상기 활성 패턴들의 아래에는, 상기 전극에 평행한 장축을 갖는 소자분리 패턴들이 더 형성될 수 있다.
본 발명의 기술적 사상에 따른 3차원 반도체 장치의 동작 방법은 상기 전극들과 상기 활성 패턴들에 의해 정의되는 복수의 교차점들 중의 하나에 전기적 신호를 선택적으로 전달하는 셀 선택 단계를 포함할 수 있다.
일부 실시예들에 따르면, 상기 활성 패턴들 각각은 서로 이격된 제 1 영역 및 제 2 영역을 포함하고, 상기 제 1 영역은 해당 활성 패턴의 일측에 배치되는 상기 전극들의 측벽들을 마주보도록 형성되고, 상기 제 2 영역은 해당 활성 패턴의 타측에 배치되는 상기 전극들의 측벽들을 마주보도록 형성될 수 있다. 이 경우, 상기 셀 선택 단계는 상기 활성 패턴들 각각의 상기 제 1 영역 및 제 2 영역 중의 하나로 상기 전기적 신호를 전달하고, 다른 하나로 상기 전기적 신호가 전달되는 것을 차단하도록 실시될 수 있다.
일부 실시예들에 따르면, 상기 전극 구조체는 상기 활성 패턴의 양측에 배치된 제 1 전극 그룹 및 제 2 전극 그룹을 포함하고, 상기 제 1 및 제 2 전극 그룹들 각각은 수직적으로 적층된 복수의 상기 전극들을 포함하고, 상기 제 1 전극 그룹을 구성하는 상기 전극들은 상기 제 2 전극 그룹을 구성하는 전극들로부터 전기적으로 분리될 수 있다. 이 경우, 상기 셀 선택 단계는 상기 제 1 및 제 2 전극 그룹들을 구성하는 전극들 사이의 전기적 분리를 이용하여 실시될 수 있다.
한편, 상기 정보저장요소는 전하저장막을 포함할 수 있다. 이 경우, 상기 셀 선택 단계는 상기 전하저장막에 전하를 주입하는 프로그램 동작 및 상기 전하저장막에 저장된 데이터를 판단하는 읽기 동작을 구현하기 위해 이용될 수 있다.
본 발명의 기술적 사상에 따른 3차원 반도체 장치는 기판 상에 2차원적으로 배열된 활성 패턴들, 상기 활성 패턴들 사이에서 3차원적으로 배열된 전극들, 및 상기 활성 패턴들 및 상기 전극들에 의해 정의되는 교차점들에 위치하는 3차원적으로 배열된 메모리 영역들을 포함할 수 있다. 이때, 상기 활성 패턴들 각각은, 상기 기판으로부터 동일한 높이에 형성되는, 두 개의 독립적인 메모리 영역들로의 전기적 연결들을 위한 전류 경로로서 사용될 수 있다.
일부 실시예들에 따르면, 상기 기판으로부터 동일한 높이에서, 상기 활성 패턴들 각각의 양측에 배치되는 가장 인접하는 두 전극들은 전기적으로 서로 분리될 수 있다. 이에 더하여, 상기 활성 패턴들 각각은 서로 이격된 제 1 영역 및 제 2 영역을 포함할 수 있으며, 상기 제 1 및 제 2 영역들은, 각각, 전기적으로 분리된 전극들의 측벽들을 마주보도록 형성될 수 있다.
본 발명의 기술적 사상에 따른 실시예들에 따르면, 활성 패턴들 각각은 기판으로부터 동일한 높이에 형성되는 두 개의 독립적인 메모리 영역들로의 전기적 연결들을 위한 전류 경로로서 사용될 수 있다. 즉, 두 개의 독립적인 메모리 영역들이 하나의 활성 패턴 주변에 그리고 기판으로부터 동일한 높이에 형성될 수 있다. 이에 따라, 본 발명에 따른 3차원 반도체 장치는 증가된 단위 면적당 비트 수를 가질 수 있다.
도 1a 내지 도 1l은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 어레이 구조체를 제조하는 방법을 설명하기 위한 사시도들이다.
도 1m은 본 발명의 상술한 제 1 실시예에 따른 3차원 반도체 장치의 어레이 구조체를 설명하기 위한 사시도이다.
도 2a 및 도 2b는 본 발명의 제 1 변형예에 따른 3차원 반도체 장치의 어레이 구조체를 제조하는 방법을 설명하기 위한 사시도들이다.
도 3a 내지 도 3c는 본 발명의 제 2 변형예에 따른 3차원 반도체 장치의 어레이 구조체를 제조하는 방법을 설명하기 위한 사시도들이다.
도 3d는 본 발명의 제 2 변형예의 추가적인 변형에 따른 3차원 반도체 장치의 어레이 구조체를 설명하기 위한 사시도이다.
도 4a 및 도 4b는 본 발명의 제 3 변형예에 따른 3차원 반도체 장치의 어레이 구조체를 제조하는 방법을 설명하기 위한 사시도들이다.
도 5a 및 도 5b는 상술한 제 1 실시예에 따른 어레이 구조체에서의 패드 패턴의 모양 및 배치에 대한 변형예들을 설명하기 위한 사시도들이다.
도 6은 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 어레이 구조체를 예시적으로 도시하는 사시도이다.
도 7 내지 도 9은 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 제 1 배선 구조를 설명하기 위한 사시도들이다.
도 10 내지 도 17은 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 제 2 배선 구조를 설명하기 위한 사시도들이다.
도 18 및 도 19는 본 발명의 다른 실시예들에 따른 배선 구조들을 설명하기 위한 사시도들이다.
도 20은 본 발명의 일부 실시예들에 따른 3차원 낸드 플래시 메모리 소자의 셀 어레이 영역 일부를 도시하는 회로도이다.
도 21 내지 도 23은 각각 본 발명의 일부 실시예ㅋ들에 따른 3차원 반도체 장치의 동작 방법을 설명하기 위한 표들이다.
도 24 및 도 25는 본 발명의 다른 실시예들에 따른 3차원 반도체 장치의 동작 방법을 설명하기 위한 표들이다.
도 26은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 27은 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
본 발명의 실시예들에 따른 3차원 반도체 장치는 셀 어레이 영역, 주변회로 영역, 센스 앰프 영역, 디코딩 회로 영역 및 연결 영역을 포함할 수 있다. 상기 셀 어레이 영역에는, 복수의 메모리 셀들 및 상기 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 상기 주변 회로 영역에는 상기 메모리 셀들의 구동을 위한 회로들이 배치되고, 상기 센스 앰프 영역에는 상기 메모리 셀들에 저장된 정보를 판독하기 위한 회로들이 배치된다. 상기 연결 영역은 상기 셀 어레이 영역과 상기 디코딩 회로 영역 사이에 배치될 수 있으며, 여기에는 상기 워드라인들과 상기 디코딩 회로 영역을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 워드라인들은 상기 셀 어레이 영역으로부터 상기 연결 영역으로 연장될 수 있으며, 상기 디코딩 회로 영역의 회로들과의 전기적 연결에서의 용이함을 위해, 도 6에 도시된 것처럼, 상기 연결 영역에서 계단식 구조(stepwise structure)를 형성할 수 있다.
[제조 방법: 제 1 실시예 ]
도 1a 내지 도 1l은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 어레이 구조체를 제조하는 방법을 설명하기 위한 사시도들이다.
도 1a를 참조하면, 기판(10) 상에 박막 구조체(100)를 형성한다. 상기 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
상기 박막 구조체(100)는 복수의 절연막들(121~128:120) 및 복수의 희생막들(131~137:130)을 포함할 수 있다. 상기 절연막들(120) 및 상기 희생막들(130)은, 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다. 상기 절연막(120) 및 상기 희생막(130)은 식각 선택성을 갖는 물질들로 형성될 수 있다. 예를 들면, 상기 절연막(120)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 상기 희생막(130)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 상기 절연막(120)과 다른 물질일 수 있다.
이후, 도 1b에 도시된 것처럼, 상기 박막 구조체(100)를 관통하는 개구부들(105)을 형성한 후, 도 1c에 도시된 것처럼, 상기 개구부들(105)의 내벽을 덮는 반도체막(200)을 형성한다.
구체적으로, 상기 개구부들(105)은 상기 기판(10)의 상부면을 노출시키도록 형성될 수 있으며, 그 결과, 상기 반도체막(200)은 상기 기판(10)의 상부면에 직접 접촉하도록 형성될 수 있다. 상기 개구부들(105)은 상기 셀 어레이 영역에서 상기 박막 구조체(100)를 가로지르도록 형성될 수 있다. 이에 따라, 상기 박막 구조체(100)는 상기 셀 어레이 영역 내에서 복수의 부분들로 분리될 수 있다.
상기 반도체막(200)은 화학기상증착 기술을 사용하여 형성되는 다결정 구조의 반도체 물질(예를 들면, 폴리실리콘)일 수 있다. 이 경우, 상기 반도체막(200)은 상기 개구부들(105)의 내벽들을 실질적으로 콘포말하게 덮도록 형성될 수 있다. 일 실시예에 따르면, 도 1c에 도시된 것처럼, 상기 반도체막(200)은 상기 개구부(105)를 완전히 채우지 않도록 형성될 수 있다.
한편, 다른 실시예들에 따르면, 상기 반도체막(200)은 에피택시얼 기술 또는 화학기상증착 기술을 사용하여 형성되는 반도체 물질들 중의 한가지일 수 있으며, 그 결정 구조는 다결정, 단결정 및 비정질 구조들 중의 한가지일 수 있다.
도 1d를 참조하면, 상기 반도체막(200)에 의해 덮인 상기 개구부들(105) 내에 제 1 매립 패턴들(210)을 형성한다. 하나의 개구부(105) 내에는 수평적으로 이격된 복수의 제 1 매립 패턴들(210)이 형성될 수 있다. 이에 따라, 하나의 개구부(105) 내에는, 상기 제 1 매립 패턴들(210)에 의해 정의되면서 상기 반도체막(200)의 표면을 노출시키는, 복수의 분리 홀들(215)이 형성될 수 있다. 일 실시예에 따르면, 상기 제 1 매립 패턴들(210)은 상기 박막 구조체(100)의 상부로 연장되어, 서로 연결될 수 있다. 이 경우, 도시된 것처럼, 상기 제 1 매립 패턴들(210)은 상기 개구부들(105)을 가로지르도록 형성된다.
상기 제 1 매립 패턴들(210)을 형성하는 단계는 상기 반도체막(200)이 형성된 상기 개구부들(105)을 채우는 제 1 매립막을 형성한 후, 이를 패터닝하는 단계를 포함할 수 있다. 상기 패터닝 단계는, 상기 개구부들(105)을 가로지르는 식각 마스크 패턴들을 사용하여, 상기 제 1 매립막을 이방성 식각하는 단계를 포함할 수 있다. 상기 식각 단계는 상기 반도체막(200)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시할 수 있다.
상기 제 1 매립 패턴들(210)은 절연성 물질들 중의 적어도 한가지로 형성될 수 있다. 예를 들면, 상기 제 1 매립 패턴들(210)은 에스오지 기술을 이용하여 형성되는 절연성 물질들 중의 하나 또는 실리콘 산화막일 수 있다. 일 실시예에 따르면, 상기 제 1 매립 패턴들(210)을 형성하기 전 또는 그 도중에, 수소 또는 중수소를 포함하는 가스 분위기에서, 상기 반도체막(200)이 형성된 결과물을 처리하는 수소 어닐링 단계가 더 실시될 수 있다. 이러한 수소 어닐링 단계는 상기 반도체막(200) 내에 존재하는 결정 결함들을 치유할 수 있다.
도 1e를 참조하면, 상기 분리 홀들(215)을 통해 노출된 상기 반도체막(200)을 식각하여, 상기 개구부(105) 내에 서로 분리된 복수의 반도체 패턴들(205)을 형성한다. 일 실시예에 따르면, 도시된 것처럼, 상기 반도체 패턴들(205)은 상기 개구부들(105)의 내벽들 및 상기 박막 구조체(100)의 상부면을 콘포말하게 덮으면서 상기 개구부들(105)을 가로지를 수 있다.
상기 반도체 패턴들(205)을 형성하는 단계는 상기 제 1 매립 패턴들(210)을 식각 마스크로 사용하여 상기 노출된 반도체막(200)의 표면을 식각하는 단계를 포함한다. 이 식각 단계는, 상기 박막 구조체(100)를 구성하는 박막들(120, 130) 및 상기 제 1 매립 패턴(210)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는, 등방적 건식 식각의 방법 또는 습식 식각의 방법을 통해 실시될 수 있다. 이 경우, 상기 반도체 패턴(205)의 폭은 그 상부에 위치하는 상기 제 1 매립 패턴(210)의 폭보다 작아질 수 있다.
도 1f를 참조하면, 상기 분리 홀들(215)을 채우는 제 2 매립막을 형성한 후, 상기 박막 구조체(100)의 상부면이 노출될 때까지 상기 제 2 매립막 및 상기 반도체 패턴들(205)을 평탄화 식각한다. 이 경우, 상기 반도체 패턴들(205) 각각은 서로 다른 개구부들(105) 내에 배치되는 복수의 활성 패턴들(207)로 분리되고, 상기 제 2 매립막은 상기 제 1 매립 패턴들(210) 사이에서 상기 분리 홀들(215)을 채우는 제 2 매립 패턴들(220)을 형성한다. 즉, 상기 활성 패턴들(207), 상기 제 1 매립 패턴들(210) 및 상기 제 2 매립 패턴들(220)은, 상기 박막 구조체(100)를 관통하면서 상기 기판(10) 상에 2차원적으로 배열된다. 이 실시예에 따르면, 상기 제 2 매립 패턴(220)은 절연성 물질들 중의 적어도 한가지로 형성될 수 있다.
도 1g 내지 도 1i를 참조하면, 차례로 적층되어 상기 활성 패턴들(207)의 측벽들을 마주보는 도전 패턴들(260)을 형성하는 수평 배선 형성 공정을 실시한다. 상기 수평 배선 형성 공정은 상기 활성 패턴들(207) 사이에 상기 박막 구조체(100)를 구성하는 박막들 중의 일부 또는 전부를 관통하는 트렌치들(230)을 형성한 후, 상기 희생막들(130)을 도전성 물질막으로 대체(replace)하는 단계를 포함할 수 있다.
구체적으로, 도 1g에 도시된 것처럼, 상기 트렌치들(230)은 상기 활성 패턴들(207)로부터 이격되어, 상기 희생막들(130) 및 상기 절연막들(120)의 측벽들을 노출시키도록 형성될 수 있다. 상기 트렌치들(230)은 상기 셀 어레이 영역에서 상기 박막 구조체(100)를 가로지르도록 형성될 수 있다. 즉, 인접하는 한 쌍의 상기 활성 패턴들(207) 사이에서, 상기 박막 구조체(100)는 상기 트렌치(230)에 의해 두 부분으로 분리된다. 수직적 깊이에 있어서, 상기 트렌치들(230)은 적어도 상기 희생막들(130) 중의 최하층의 상부면을 노출시키도록 형성될 수 있다.
상기 희생막들(130)을 도전성 물질막으로 대체하는 단계는, 도 1h 에 도시된 것처럼, 상기 트렌치들(230)에 의해 그 측벽들이 노출된 상기 희생막들(130)을 선택적으로 제거하여 상기 절연막들(120) 사이에 리세스 영역들(240)을 형성하는 단계 및, 도 1i에 도시된 것처럼, 상기 리세스 영역들(240) 각각의 내부에 정보저장요소(250) 및 도전 패턴(260)을 형성하는 단계를 포함할 수 있다.
상기 리세스 영역들(240)은 상기 트렌치(230)로부터 상기 절연막들(120) 사이로 수평적으로 연장된 갭 영역들일 수 있으며, 상기 활성 패턴들(207)의 측벽들을 노출시키도록 형성될 수 있다. 상기 리세스 영역들(240)을 형성하는 단계는 상기 절연막들(120)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 희생막들(130)을 등방적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 상기 희생막들(130)이 실리콘 질화막이고, 상기 절연막들(120)이 실리콘 산화막인 경우, 상기 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
상기 정보저장요소(250) 및 도전 패턴(260)을 형성하는 단계는 상기 트렌치들(230) 및 상기 리세스 영역들(240)을 차례로 덮는 상기 정보저장요소(250) 및 도전막을 형성한 후, 상기 트렌치(230) 내에서 상기 도전막을 제거하여 상기 리세스 영역들(240) 내에 상기 도전 패턴들(260)을 남기는 단계를 포함할 수 있다.
상기 정보저장요소(250)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있으며, 상기 리세스 영역들(240)의 두께의 절반보다 얇은 두께로 형성될 수 있다. 이에 따라, 상기 정보저장요소(250)은 상기 리세스 영역들(240)이 형성된 결과물을 실질적으로 콘포말하게 덮도록 형성될 수 있다. 플래쉬 메모리를 위한 본 발명의 일 실시예에 따르면, 상기 정보저장요소(250)은 전하저장막을 포함할 수 있다. 예를 들면, 상기 정보저장요소(250)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 일 실시예에 따르면, 상기 정보저장요소(250)은 터널 절연막 및 블록킹 절연막을 더 포함할 수 있고, 상기 터널 절연막은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지를 포함하고, 상기 블록킹 절연막은 알루미늄 산화막, 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지를 포함할 수 있다.
상기 도전막은, 상기 정보저장요소(250)에 의해 덮인, 상기 리세스 영역들(240)을 채우도록 형성될 수 있다. 이때, 상기 트렌치들(230)은 상기 도전막에 의해 완전히 또는 부분적으로 채워질 수 있다. 상기 도전막은 도핑된 실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 한편, 본 발명의 기술적 사상은 플래쉬 메모리 장치에 한정적으로 적용되는 것은 아니기 때문에, 상기 정보저장요소(250) 및 상기 도전막은 물질 및 구조 등에서 다양하게 변형될 수 있다.
본 발명의 일 기술적 측면에 따르면, 상기 도전 패턴들(260)은 상기 희생막들(130)을 제거함으로써 형성되는 상기 리세스 영역들(240)을 채우는 과정(이하, 대체 공정(replacement process))을 통해 형성된다. 이러한 대체 공정은 상기 도전 패턴(260)을 위한 물질의 종류에서의 다양화를 가능하게 한다. 즉, 상기 대체 공정이 적용되지 않을 경우, 상기 도전 패턴(260)을 금속성 물질로 형성하기는 기술적으로 어렵다. 예를 들면, 다층의 금속막들 및 다층의 절연막들이 교대로 적층된 경우, 이를 관통하는 개구부들은 의도된 모양으로 형성되기 어려울 수 있다.
상기 트렌치(230) 내에서 상기 도전막을 제거하는 단계는, 상기 박막 구조체(100)를 구성하는 최상부의 절연막(120) 또는 그 상부에 추가적으로 형성되는 하드 마스크 패턴(미도시)을 식각 마스크로 사용하여, 상기 도전막을 이방성 식각하는 단계를 포함할 수 있다. 상기 트렌치(230) 내에서 상기 도전막이 제거될 경우, 상기 도전막은 수직적으로 분리된 상기 도전 패턴들(260)을 형성한다. 즉, 상기 도전 패턴들(260)은 상기 리세스 영역들(240) 내에 국소적으로 형성될 수 있다. 한편, 다른 실시예에 따르면, 상기 도전막은 상기 트렌치(230)의 내벽을 콘포말하게 덮도록 형성될 수 있으며, 이 경우, 상기 트렌치(230) 내에서 상기 도전막을 제거하는 단계는 등방적 식각의 방법으로 실시될 수 있다.
플래쉬 메모리를 위한 본 발명의 일 실시예에 따르면, 상기 도전 패턴들(260)을 형성한 후, 불순물 영역들(270)을 형성하는 단계가 더 실시될 수 있다. 상기 불순물 영역들(270)은 이온 주입 공정을 통해 형성될 수 있으며, 상기 트렌치(230)를 통해 노출된 상기 기판(10) 내에 형성될 수 있다. 이에 따라, 상기 트렌치들(230)과 동일하게, 상기 불순물 영역들(270)은 상기 셀 어레이 영역에서 상기 박막 구조체(100)를 가로지르도록 형성될 수 있다.
일 실시예에 따르면, 상기 불순물 영역들 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예에 따르면, 상기 불순물 영역들(270) 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또다른 실시예에 따르면, 상기 불순물 영역들(270)은, 서로 다른 복수의 불순물 영역들을 포함하는, 독립적인 복수의 소오스 그룹들을 구성할 수 있으며, 소오스 그룹들 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
도 1j를 참조하면, 상기 트렌치(230)를 채우는 전극 분리 패턴(280)을 형성한다. 상기 전극 분리 패턴(280)을 형성하는 단계는 상기 불순물 영역들(270)이 형성된 결과물 상에 전극 분리막을 형성한 후, 이를 식각하는 단계를 포함할 수 있다. 상기 전극 분리 패턴(280)은 상기 트렌치(230)를 채우도록 형성되며, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지로 형성될 수 있다.
상기 전극 분리 패턴들(280)은 상기 트렌치(230)를 채우는 매립부(280a) 및 상기 활성 패턴들(207)의 상부면을 노출시키는 주형부(280b)를 갖도록 형성될 수 있다. 일 실시예에 따르면, 도 1j에 도시된 것처럼, 상기 주형부(280b)는 상기 매립부(280a)의 상부영역으로부터 연장되어 상기 도전 패턴들(260)을 가로지를 수 있다.
한편, 일 실시예에 따르면, 상기 전극 분리 패턴들(280)에 의해 노출된 상기 활성 패턴(207)은 불순물들로 도핑되어 상부 불순물 영역(미도시)을 형성할 수 있다. 상기 상부 불순물 영역을 위한 불순물들은 상기 활성 패턴(207)과 다른 도전형을 가질 수 있다. 이에 따라, 상기 활성 패턴(207)과 상기 상부 불순물 영역은 다이오드를 구성할 수 있다. 상기 상부 불순물 영역의 바닥면은 상기 도전 패턴들(260) 중의 최상부 층의 상부면보다 높은 위치에 형성될 수 있다.
도 1k를 참조하면, 상기 노출된 활성 패턴들(207)의 상부면에 접촉하는 패드 패턴들(290)을 형성한다. 상기 패드 패턴들(290)을 형성하는 단계는 상기 전극 분리 패턴들(280)에 의해 노출된 상기 활성 패턴들(207)을 덮는 박막을 형성한 후, 상기 전극 분리 패턴(280)의 상부면이 노출될 때까지 상기 박막을 평탄화 식각하는 단계를 포함할 수 있다. 즉, 상기 패드 패턴들(290)은 상기 전극 분리 패턴들(280)을 주형으로 사용하는 다마신 공정을 통해 형성될 수 있다. 하지만, 다른 실시예에 따르면, 상기 패드 패턴들(290)은, 박막 증착 단계 및 사진/식각 단계를 차례로 실시하는, 통상적인 패터닝 공정을 통해 형성될 수도 있다. 설명의 간결함을 위해, 통상적인 패터닝 공정을 사용하는 상기 패드 패턴(290)의 형성 방법들에 대한 설명은 생략한다.
일 실시예에 따르면, 상기 패드 패턴들(290)은 상기 활성 패턴들(207)과 다른 도전형을 갖는 반도체 물질로 형성될 수 있다. 예를 들면, 상기 활성 패턴들(207)이 p형 실리콘인 경우, 상기 패드 패턴들(290)은 n형의 다결정 실리콘일 수 있다. 한편, 상기 상부 불순물 영역들이 형성되는 경우, 상기 패드 패턴들(290)은 상기 상부 불순물 영역들과 오믹 접촉 특성을 제공할 수 있는 도전성 물질들 중의 한가지로 형성될 수 있다.
도 1l를 참조하면, 상기 패드 패턴들(290)에 접속하는 플러그들(300) 및 상기 플러그들(300)에 접속하는 상부 배선들(310)을 형성한다. 상기 상부 배선들(310) 각각은 상기 플러그(300) 및 상기 패드 패턴(290)을 통해 상기 활성 패턴들(107)에 전기적으로 연결될 수 있다. 낸드 플래시 메모리를 위한 실시예에 따르면, 상기 상부 배선들(310)은 복수의 셀 스트링들의 일단들에 접속하는 비트라인들로 사용될 수 있다.
한편, 도 1k에 도시된 것처럼, 상기 패드 패턴들(290)이 상기 도전 패턴들(260)을 가로지르도록 형성될 경우, 상기 패드 패턴들(290)은 플래시 메모리에서의 비트라인들로 사용될 수도 있다. 즉, 이 경우, 상기 상부 배선들(310)이 불필요할 수 있다. 하지만, 상기 패드 패턴들(290)의 모양 및 배치는 다양하게 변형될 수 있으며, 이 경우 상기 상부 배선들(310)은 여전히 낸드 플래시 메모리를 위한 비트라인들로 사용될 수 있다. 상기 패드 패턴들(290)의 모양 및 배치와 관련된 변형된 실시예들은 도 5a 및 도 5b를 참조하여 아래에서 보다 상세하게 설명될 것이다.
도 1m은 본 발명의 상술한 제 1 실시예에 따른 3차원 반도체 장치의 어레이 구조체(1000)를 설명하기 위한 사시도이다. 더 나은 이해를 위해, 상기 제 1 및 제 2 매립 패턴들(210, 220) 그리고 상기 절연막들(120)이 도시되지 않은 것을 제외하면, 도 1m은 실질적으로 도 1l과 동일하다.
도 1m을 참조하면, 상기 활성 패턴들(207) 각각은 상기 기판(10)의 상부면에 접하는 바닥부 및 상기 바닥부로부터 위쪽으로 연장되어 상기 도전 패턴들(260)의 측벽들을 마주보는 연장부들을 포함할 수 있다. 상기 바닥부를 통한 연결을 제외하면, 상기 연장부들은 서로 분리된다. 이에 따라, 상기 활성 패턴들(207) 각각은 "U"자의 모양을 갖도록 형성될 수 있다.
한편, 3차원 낸드 플래시 메모리를 위한 실시예에 따르면, 도 1m에 도시된 것처럼, 상기 적층된 도전 패턴들(260)은 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드라인들(WL)로 사용될 수 있다. 예를 들면, 상기 도전 패턴들(260)의 최상부층 및 최하부층은 각각 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 사용되고, 이들 사이의 도전 패턴들(260)은 워드라인들로 사용될 수 있다. 또는, 최상부에 배치된 두 층의 도전 패턴들(260)이 상기 스트링 선택 라인(SSL)으로 사용될 수도 있다.
상기 스트링 선택 라인(SSL)으로 사용되는 도전 패턴들(260) 각각은 서로 분리된다. 이와 달리, 상기 워드라인들(WL)로 사용되는 도전 패턴들(260)은 복수의 워드라인 그룹들을 구성할 수 있으며, 상기 워드라인 그룹들 각각을 구성하는 도전 패턴들(260)은 상기 연결 영역에서 전기적으로 또는 물리적으로 서로 연결될 수 있다. 이러한 워드라인들의 연결과 관련된 실시예들은 도 6 내지 도 19를 참조하여 아래에서 보다 상세하게 설명될 것이다.
[제조 방법: 제 1 변형예 ]
도 2a 및 도 2b는 본 발명의 제 1 변형예에 따른 3차원 반도체 장치의 어레이 구조체를 제조하는 방법을 설명하기 위한 사시도들이다. 상기 활성 패턴(207)의 모양 및 배치 그리고 상기 활성 패턴(207)을 형성하는 방법에서의 차이를 제외하면, 이러한 변형된 실시예는 상술한 제 1 실시예와 실질적으로 동일한 기술적 특징들을 갖도록 구성된다. 따라서, 설명의 간결함을 위해, 제 1 실시예와 중복되는 기술적 특징에 대한 설명은 아래에서 생략될 수 있다.
도 2a를 참조하면, 상기 반도체막(200)을 패터닝하여, 상기 개구부(105)의 바닥면을 노출시키는 측벽 반도체 패턴들(201)을 형성한다. 상기 측벽 반도체 패턴들(201)은 상기 개구부(105)의 일 측벽을 덮는 제 1 반도체 패턴(201a) 및 타 측벽을 덮는 제 2 반도체 패턴(201b)을 포함할 수 있다. 상기 제 1 및 제 2 반도체 패턴들(201a, 201b)은 공간적으로 서로 분리될 수 있다.
상기 반도체막(200)을 패터닝하는 단계는, 도 2a에 도시된 것처럼 상기 개구부들(105) 내에서 상기 반도체막(200)의 측벽을 덮는, 스페이서들(91)을 식각 마스크로 사용하는 식각 단계를 포함할 수 있다. 상기 스페이서들(91)은 상기 반도체막(200)에 대해 식각 선택성을 갖는 절연성 물질일 수 있다. 일 실시예에 따르면, 상기 반도체막(200)을 패터닝하는 단계 동안, 상기 박막 구조체(100)의 상부에서 상기 반도체막(200)이 제거되어 상기 절연막(120)의 상부면이 노출될 수 있다.
이후, 도 1d 내지 도 1l을 참조하여 설명된 제조 공정들이 상기 제 1 및 제 2 반도체 패턴들(201a, 201b)이 형성된 결과물에 대해 실시된다. 이 경우, 최종 결과물로서, 상기 제 1 및 제 2 반도체 패턴들(201a, 201b)은 도 2b에 도시된 것처럼 상기 제 1 매립 패턴(210)에 의해 공간적으로 분리된 제 1 활성 패턴(208a) 및 제 2 활성 패턴(208b)이 된다. 상기 제 1 및 제 2 활성 패턴들(208a, 208b)은 이 변형된 실시예에서의 활성 패턴(208)을 구성할 수 있다.
한편, 이 실시예에 따르면, 도 2a 및 도 2b에 도시된 것처럼, 상기 개구부(105) 형성을 위한 과식각(over-etch)의 결과로서, 상기 개구부(105)는 상기 기판(10)의 상부면보다 낮은 바닥면을 갖도록 형성될 수 있다. 이에 따라, 상기 제 1 및 제 2 활성 패턴들(208a, 208b) 그리고 상기 제 1 매립 패턴(210)의 바닥면들은 상기 기판(10)의 상부면보다 낮아질 수 있다. 이러한 구성에 따르면, 상기 제 1 및 제 2 활성 패턴들(208a, 208b)와 상기 기판(10) 사이의 접촉 면적이 증가될 수 있다.
[제조 방법: 제 2 변형예 ]
도 3a 내지 도 3c는 본 발명의 제 2 변형예에 따른 3차원 반도체 장치의 어레이 구조체를 제조하는 방법을 설명하기 위한 사시도들이다. 도 3d는 본 발명의 제 2 변형예의 추가적인 변형에 따른 3차원 반도체 장치의 어레이 구조체를 설명하기 위한 사시도이다. 아래에서 설명될 소자분리 패턴(81)과 관련된 기술적 차이를 제외하면, 이러한 변형된 실시예들은 도 2a 및 도 2b를 참조하여 설명된 제 1 실시예와 실질적으로 동일한 기술적 특징들을 갖도록 구성될 수 있다. 따라서, 설명의 간결함을 위해, 상술한 실시예들과 중복되는 기술적 특징에 대한 설명은 아래에서 생략될 수 있다.
도 3a를 참조하면, 상기 박막 구조체(100)를 형성하기 전에, 상기 기판(10)의 소정 영역에 소자분리 패턴들(81)을 형성하는 단계가 실시될 수 있다. 일 실시예에 따르면, 상기 소자분리 패턴들(81)은 도 3b에 도시된 것처럼 상기 개구부들(105)이 형성될 영역에 형성될 수 있다.
상기 소자분리 패턴들(81)은 주변회로 영역 등에서 활성영역들을 정의하기 위한 소자분리 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 소자분리 패턴들(81)은 알려진 얕은 트렌치 분리(shallow trench isolation: STI) 기술들 중의 한가지를 사용하여 형성될 수 있다.
하지만, 다른 실시예들에 따르면, 상기 소자분리 패턴들(81)은 주변회로 영역에 형성되는 STI 공정과는 독립적인 제조 공정을 통해 형성될 수도 있다. 예를 들면, 상기 소자분리 패턴들(81)은 상기 개구부(105)가 형성된 상기 박막 구조체(100)를 식각 마스크로 사용하는 패터닝 공정을 통해 형성될 수도 있다.
이후, 도 2a 및 도 2b를 참조하여 설명된 제조 공정들이 상기 소자분리 패턴들(81)이 형성된 결과물에 대해 실시된다. 이 경우, 도 3c에 도시된 것처럼, 상기 소자분리 패턴들(81)은 상기 제 1 및 제 2 활성 패턴들(208a, 208b)의 아래에 형성될 수 있다. 상기 소자분리 패턴들(81) 및 상기 제 1 매립 패턴들(210)에 의해, 상기 제 1 및 제 2 활성 패턴들(208a, 208b)은 적어도 그 하부 영역에서는 전기적으로 분리될 수 있다.
한편, 상술한 제 2 변형예의 추가적인 변형예에 따르면, 도 3d에 도시된 것처럼, 상기 소자분리 패턴들(81)은 상기 개구부(105)로부터 상기 도전 패턴들(260)의 하부로 수평적으로 연장될 수 있다. 이에 더하여, 상기 소자분리 패턴들(81)은 더욱 연장되어, 상기 트렌치(230)를 가로지르도록 형성될 수 있다. 이 경우, 상기 소오스 영역으로 사용되는 불순물 영역(270)은 2차원 노어 플래시 메모리를 구현하는데 사용되는 셀프-얼라인드 소오스(self-aligned source: SAS) 기술을 사용하여 형성될 수도 있다.
[제조 방법: 제 3 변형예 ]
도 4a 및 도 4b는 본 발명의 제 3 변형예에 따른 3차원 반도체 장치의 어레이 구조체를 제조하는 방법을 설명하기 위한 사시도들이다. 상기 반도체 패턴(205)을 형성하는 단계와 관련된 기술적 특징들을 제외하면, 이 실시예는 상술한 제 1 실시예와 실질적으로 동일한 기술적 특징들을 갖도록 구성될 수 있다. 따라서, 설명의 간결함을 위해, 상술한 제 1 실시예와 중복되는 기술적 특징들에 대한 설명은 아래에서 생략될 수 있다.
도 4a를 참조하면, 상기 분리 홀들(215)을 채우는 제 2 매립막을 형성한 후, 상기 제 2 매립막을 평탄화 식각한다. 상기 제 2 매립막은 도 1e를 참조하여 설명된 상기 반도체 패턴들(205)의 형성 단계 이후에 형성될 수 있다.
일 실시예에 따르면, 상기 평탄화 식각 단계는 상기 제 1 매립 패턴(210)의 상부면이 노출될 때까지 실시될 수 있다. 이에 따라, 상기 제 2 매립막은 도 4a에 도시된 것처럼 상기 제 1 매립 패턴들(210) 사이에서 상기 분리 홀들(215)을 채우는 제 2 매립 패턴들(220)을 형성한다. 즉, 상기 제 2 매립 패턴들(220)은, 상기 제 1 매립 패턴들(210)과 유사하게, 상기 박막 구조체(100)의 상부로 연장되어, 서로 연결될 수 있다. 한편, 상기 제 1 매립 패턴(210)에 의해 덮이기 때문에, 상기 반도체 패턴들(205)은 상기 평탄화 식각 단계에서 식각되지 않는다.
이후, 도 1f 내지 도 1l을 참조하여 설명된 제조 공정들이 상기 제 2 매립 패턴들(220)이 형성된 결과물에 대해 실시된다. 이 경우, 도 4b에 도시된 것처럼, 상기 활성 패턴(207)은 상기 개구부(105)로부터 수평적으로 연장되어 상기 도전 패턴들(260)의 상부로 연장된 패드부(pad portion, 207a)를 가질 수 있다. 상기 패드부(207a)는, 상기 개구부(105) 내에 형성되는, 상기 활성 패턴(207)의 주된 부분(207b, main portion)과 다른 도전형을 갖도록 형성될 수 있다. 이 경우, 상기 상부 배선(310) 및 플러그(300)는, 별도의 패드 패턴(290)없이, 상기 도전 패턴(260)의 패드부(207a)에 직접 연결될 수 있다.
[패드 패턴들에서의 변형]
도 5a 및 도 5b는 상술한 제 1 실시예에 따른 어레이 구조체(1000)에서의 패드 패턴(290)의 모양 및 배치에 대한 변형예들을 설명하기 위한 사시도들이다.
이 변형된 실시예에 따른 패드 패턴들(292)은 도 5a에 도시된 것처럼 상기 활성 패턴들(207) 각각의 상부에 하나씩 형성될 수 있으며, 상기 플러그들(300)은 상기 패드 패턴들(292) 각각의 상부에 하나씩 형성될 수 있다. 즉, 하나의 상부 배선(310)에 접속하는 활성 패턴들(207)의 수는 동일한 상부 배선(310)에 접속하는 상기 패드 패턴들(292)의 수 및 상기 플러그들(300)의 수와 실질적으로 동일할 수 있다.
다른 변형예에 따른 패드 패턴들(294) 각각은, 도 5b에 도시된 것처럼, 복수의 활성 패턴들(207)에 연결될 수 있다. 즉, 상기 패드 패턴들(294) 각각의 길이는 상기 상부 배선(310)의 길이보다 짧을 수 있으며, 복수의 활성 패턴들(207)(즉, 복수의 셀 스트링들)이 하나의 패드 패턴(294)을 공유할 수 있다.
[전역 배선 구조체]
아래에서는, 도 6 내지 도 19를 참조하여, 상기 어레이 구조체(1000)의 상기 도전 패턴들(260)을 전기적으로 연결하는, 배선 구조체와 관련된 기술적 특징들이 설명될 것이다.
도 6은 도 5a를 참조하여 설명된 실시예에서의 어레이 구조체(1000)를 다른 시점에서 도시하는 사시도이다. 설명의 간결함을 위해, 아래에서 설명되는 실시예들에서의 어레이 구조체(1000)는 도 5a 또는 도 6를 참조하여 설명된 실시예의 그것이 예시적으로 설명될 것이다. 하지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 즉, 아래에서 설명될 어레이 구조체(1000)는 도 1 내지 도 5를 참조하여 설명된 실시예들을 통해 제조되는 결과물들 중의 한가지일 수 있다.
도 6을 참조하면, 상기 어레이 구조체(1000)는 상기 도전 패턴들(260)로 구성되는 전극 구조체 및 상기 전극 구조체를 관통하는 활성 패턴들(207)을 포함할 수 있다. 상기 전극 구조체는 수평적으로 배열되는 복수의 전극 그룹들(EG1~EG8)을 포함하고, 상기 전극 그룹들(EG1~EG8) 각각은 수직적으로 적층된 복수의 상기 도전 패턴들(260)을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 활성 패턴들(207)은 2n+1번째 전극 그룹(n은 0 및 자연수 중의 하나) 및 2n+2번째 전극 그룹 사이에 배치될 수 있다. 예를 들면, 도 6에 도시된 것처럼, 상기 활성 패턴들(207)은 제 1 전극 그룹(EG1)과 제 2 전극 그룹(EG2) 사이, 제 3 전극 그룹(EG3)과 제 4 전극 그룹(EG4) 사이, 제 5 전극 그룹(EG5)과 제 6 전극 그룹(EG6) 사이, 그리고 제 7 전극 그룹(EG7)과 제 8 전극 그룹(EG8) 사이에 배치된다. 하지만, 상기 활성 패턴(207)은 제 2 전극 그룹(EG2)과 제 3 전극 그룹(EG3) 사이, 제 4 전극 그룹(EG4)과 제 5 전극 그룹(EG5) 사이, 그리고 제 6 전극 그룹(EG6)과 제 7 전극 그룹(EG7) 사이에는 배치되지 않을 수 있다.
상기 제 2 전극 그룹(EG2)과 제 3 전극 그룹(EG3) 사이, 제 4 전극 그룹(EG4)과 제 5 전극 그룹(EG5) 사이, 그리고 제 6 전극 그룹(EG6)과 제 7 전극 그룹(EG7) 사이의 기판(10) 내에는, 소오스 라인으로 사용되는 불순물 영역들(270)이 형성될 수 있다. 결과적으로, 상기 활성 패턴들(207)은 상기 불순물 영역들(270)로부터 수평적으로 이격되어 형성될 수 있다.
본 발명의 일 실시예에 따르면, 하나의 전극 그룹을 구성하는 도전 패턴들(260) 중의 적어도 하나는 다른 전극 그룹들을 구성하는 도전 패턴들(260) 모두로부터 공간적으로 분리될 수 있다. 예를 들면, 상기 2n+1번째 전극 그룹을 구성하는 도전 패턴들(260) 중의 적어도 하나는 상기 2n+2번째 전극 그룹을 구성하는 도전 패턴들(260) 모두로부터 분리될 수 있다.
한편, 상기 도전 패턴들(260)은 도 6에 도시된 것처럼 상기 연결 영역(CNR)에서 계단식 구조(stepwise structure)를 갖도록 형성될 수 있다. 상기 도전 패턴들(260)의 계단식 구조는 한국특허출원번호 제2009-0099370호에 개시된 제조 방법 또는 그 변형을 통해 형성될 수 있다. 한국특허출원번호 제2009-0099370호에 개시된 내용들은 본 발명이 일부로서 포함된다.
3차원 낸드 플래시 메모리를 위한 실시예들에 따르면, 상술한 것처럼, 상기 적층된 도전 패턴들(260)은 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드라인들(WL)로 사용될 수 있다.
도 7 내지 도 9를 참조하면, 상기 도전 패턴들(260)에 접속하는 제 1 플러그들(350) 및 상기 제 1 플러그들(350)에 접속하는 제 1 배선들(400)을 형성한다.
본 발명의 실시예들에 따르면, 상기 제 1 플러그들(350) 및 상기 제 1 배선들(400)은, 상기 셀 어레이 영역(CAR)의 양쪽에 각각 형성되는, 제 1 연결 영역(CNR1) 및 제 2 연결 영역(CNR2) 모두에 배치될 수 있다. 이때, 상기 전극 그룹들(EG1~EG8) 각각을 구성하는 상기 도전 패턴들(260)의 일부는 상기 제 1 연결 영역(CNR1) 또는 상기 제 2 연결 영역(CNR2) 중의 한 곳에서 상기 제 1 플러그들(350) 및 상기 제 1 배선들(400)에 연결된다.
보다 구체적으로, 일 실시예에 따르면, 도 7에 도시된 것처럼, 홀수번째 전극 그룹들(EG1, EG3, EG5, EG7)에 포함되면서 동일한 높이에 위치하는, 상기 워드라인들(WL) 및 상기 접지 선택 라인들(GSL)은 상기 제 1 연결 영역(CNR1)에서 연결되어 등전위 상태(equipotential state)에 있게 되고, 짝수번째 전극 그룹들(EG2, EG4, EG6, EG8)에 포함되면서 동일한 높이에 위치하는, 상기 도전 패턴들(260)은 상기 제 2 연결 영역(CNR2)에서 연결되어 등전위 상태에 있을 수 있다. 이 경우, 상기 워드라인(WL)에 접속하는 제 1 배선들(400)은 상기 연결 영역(CNR1, CNR2) 상에 국소적으로 형성되는 제 1 국소 배선(first local line; 400a)을 구성하고, 상기 접지 선택 라인(GSL)에 접속하는 상기 제 1 배선들(400)은 상기 연결 영역(CNR1, CNR2)을 넘어 연장되는 전역 접지 선택 라인(global ground selection line; 400b)을 구성할 수 있다.
다른 실시예에 따르면, 도 8 및 도 9에 도시된 것처럼, 2n+2번째 전극 그룹 및 2n+3번째 전극 그룹에 포함되면서 동일한 높이에 위치하는 상기 워드라인들(WL) 및 상기 접지 선택 라인들(GSL)은 상기 제 1 연결 영역(CNR1)에서 연결되어 등전위 상태에 있고, 2n+4번째 전극 그룹 및 2n+5번째 전극 그룹에 포함되면서 동일한 높이에 위치하는 상기 워드라인들(WL) 및 상기 접지 선택 라인들(GSL)은 상기 제 2 연결 영역(CNR2)에서 연결되어 등전위 상태에 있을 수 있다.
이 경우, 도 8에 도시된 것처럼, 상기 제 1 국소 배선(400a)에 연결되는, 상기 플러그들(350)의 수 및 상기 도전 패턴들(260)의 수는 도 7을 참조하여 설명된 실시예의 그것들보다 클 수 있다. 예를 들면, 하나의 제 1 국소 배선(400a)에는 4개 또는 그 이상의 워드라인들(WL)이 전기적으로 연결될 수 있다. 이에 더하여, 도 8에 도시된 것처럼, 상기 제 1 플러그들(350)의 일부 및 상기 제 1 배선들(400)의 일부는 상기 스트링 선택 라인들(SSL)에 접속하도록 형성될 수 있다. 상기 스트링 선택 라인들(SSL)에 접속하는 제 1 배선들(즉, 400c)은 이후 설명될 제 2 배선(410)과의 전기적 연결을 위한 콘택 패드(contact pad)로서 사용될 수 있다.
한편, 도 9에 도시된 것처럼, 하나의 제 1 배선(400)에는 2개의 워드라인들(WL)이 전기적으로 연결될 수 있으며, 이들은 상기 연결 영역(CNR1, CNR2)을 넘어 상기 디코딩 회로 영역으로 연장될 수 있다. 즉, 도 9에 도시된 실시예에 따르면, 상기 워드라인들(WL)에 접속하는 상기 제 1 배선들(400)은 전역 워드 라인(global word line)으로 사용될 수 있다.
본 발명의 기술적 사상에 따르면, 상기 제 1 플러그(350) 및 상기 제 1 배선(400)은 각각 상기 활성 패턴(207)에 접속하는 상기 플러그(300) 및 상기 상부 배선(310) 형성을 위한 공정을 이용하여, 이들과 동시에 만들어질 수 있다. 이 경우, 상기 제 1 플러그(350) 및 상기 제 1 배선(400)은 각각, 물질의 종류, 물질의 조성, 상부면의 높이 및 박막의 두께 중의 적어도 한가지에 있어서, 상기 플러그(300) 및 상기 상부 배선(310)와 실질적으로 동일할 수 있다.
도 10 내지 도 17을 참조하면, 상기 제 1 배선들(400)에 접속하는 제 2 플러그들(360) 및 상기 제 2 플러그들(360)에 접속하는 제 2 배선들(410)을 형성한다. 이때, 도 10, 도 12 및 도 14는 각각 도 7, 도 8 및 도 9를 참조하여 설명된 실시예에 상기 제 2 플러그들(360) 및 상기 제 2 배선들(410)을 형성한 결과물들을 도시하는 사시도들이다. 도 11, 도 13 및 도 15는 본 발명의 기술적 사상에 대한 더 나은 이해를 위해 제공되며, 그 각각은 도 10, 도 12 및 도 14의 결과물을 다른 시점에서 도시한다. 도 16 및 도 17은 도 14 및 도 15를 참조하여 설명될 실시예의 변형예를 설명하기 위한 사시도들이다.
상기 제 2 배선들(410)은 상기 제 1 배선들(400)을 상기 디코딩 회로 영역의 소자들과 전기적으로 연결시키도록 구성될 수 있다. 상기 제 1 배선들(400)이 상술한 것처럼 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2) 모두에 배치될 경우, 상기 제 2 플러그들(360) 및 상기 제 2 배선들(410)도 동일하게 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2) 모두에 배치될 수 있다. 이때, 상기 전극 그룹들(EG1~EG8) 각각의 상기 워드라인들(WL)은 상기 제 1 플러그(350), 상기 제 1 배선(400) 및 상기 제 2 플러그(360)을 통해 상기 제 2 배선들(410) 중의 하나에 전기적으로 연결된다.
도 10 내지 도 17에 도시된 것처럼, 상기 제 2 배선들(410)은 상기 제 1 국소 배선(400a)에 접속하는 전역 워드라인들(410a) 및 스트링 선택 라인들(SSL)로 사용되는 최상부 도전 패턴들(260)에 접속하는 전역 스트링 선택 라인들(410b)을 포함할 수 있다.
한편, 도 12 및 도 13에 도시된 것처럼, 상기 콘택 패드(contact pad)로서 사용되는 제 1 배선들(400c)이 형성되는 경우, 상기 제 2 플러그(360)는 상기 콘택 패드(400c)의 상부면에 연결될 수 있다.
또한, 상기 전극 그룹들(EG1~EG8) 각각이 다층의 스트링 선택 라인들(SSL)을 포함하는 경우, 도 16 및 도 17에 도시된 것처럼, 상기 전역 스트링 선택 라인들(410b)은 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2) 모두에 배치될 수 있다. 이 경우, 하나의 전극 그룹은 두 개의 전역 스트링 선택 라인들(410b)에 접속할 수 있으며, 상기 두 개의 전역 스트링 선택 라인들(410b) 각각은 서로 다른 높이에 형성되는 스트링 선택 라인들(SSL)에 접속할 수 있다.
도 18 및 도 19는 본 발명의 변형된 실시예에 따른 배선 구조체들을 설명하기 위한 사시도들이다.
상기 도전 패턴(260)은 도 18 및 도 19에 도시된 것처럼 상기 연결 영역(CNR1, CNR2)에 배치되는 연결부(260c)을 포함할 수 있다. 상기 연결부(260c)는 복수의 도전 패턴들(260)을 연결할 수 있다. 이에 따라, 상기 연결부(260c)에 의해 연결되는 복수의 도전 패턴들(260)은 등전위 상태에 있을 수 있다. 한편, 상기 도전 패턴들(260)의 상부에는 도 7 내지 도 9를 참조하여 설명된 제 1 플러그들(350) 및 제 1 배선들(400)이 더 형성될 수 있다.
일 실시예에 따르면, 도 18에 도시된 것처럼, 짝수번째 전극 그룹들(EG2, EG4, EG6, EG8)에 포함되는 동일한 높이의 워드라인들(WL)은 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2) 중의 하나에서 상기 연결부(260c)에 의해 연결될 수 있고, 홀수번째 전극 그룹들(EG1, EG3, EG5, EG7)에 포함되는 동일한 높이의 워드라인들(WL)은 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2) 중의 다른 하나에서 상기 연결부(260c)에 의해 연결될 수 있다.
다른 실시예에 따르면, 도 19에 도시된 것처럼, 2n+2번째 전극 그룹 및 2n+3번째 전극 그룹에 포함되면서 동일한 높이에 위치하는 상기 워드라인들(WL)은 상기 제 1 연결 영역(CNR1)에서 연결되어 등전위 상태에 있고, 2n+4번째 전극 그룹 및 2n+5번째 전극 그룹에 포함되면서 동일한 높이에 위치하는 상기 워드라인들(WL)은 상기 제 2 연결 영역(CNR2)에서 연결되어 등전위 상태에 있을 수 있다.
[셀 어레이 구조]
도 20은 본 발명의 일 실시예에 따른 3차원 낸드 플래시 메모리 소자의 셀 어레이 영역 일부를 도시하는 회로도이다. 이 실시예에 따른 3차원 낸드 플래시 메모리 소자의 셀 어레이는 3차원적으로 배열된 메모리 셀들을 포함할 수 있다. 하지만, 도면에서의 복잡성을 피하기 위해, 도 20은 소정의 xz 평면 상에 배열되는 메모리 셀들의 일부분을 예시적으로 도시한다. 즉, 도 20에 도시된 것과는 다른 y 좌표들을 갖되 도시되지 않은 복수의 xz 평면들 각각에는 도 20에 도시된 메모리 셀들이 동일하게 배열될 수 있다.
도 20을 참조하면, 하나의 비트라인(BL0)에는 공통 소오스 라인(CSL)에 접속하는 복수의 셀 스트링들이 공통적으로 연결된다. 상기 셀 스트링들 각각은 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들면, 상기 셀 스트링들 각각은 적어도 하나의 스트링 선택 트랜지스터(SST1), 적어도 하나의 접지 선택 트랜지스터(GST1, GST1a) 및 이들 사이에 직렬로 연결되는 복수의 메모리 트랜지스터들(MT01~MT31)을 포함할 수 있다.
상기 스트링 선택 트랜지스터들(SST1~SST4; SST) 각각은 상기 비트라인(BL0)을 가로지르는 스트링 선택 라인들(SSL1~SSL4: SSL)을 게이트 전극으로 사용하는 모오스 펫일 수 있고, 상기 접지 선택 트랜지스터들(GST1~ GST4, GST1a~GST4a: GST)은 접지 선택 라인들(GSL1~GSL4; GSL)을 게이트 전극으로 사용하는 모오스 펫일 수 있다. 또한, 상기 메모리 트랜지스터들(MT01~MT34; MT)은 상기 스트링 선택 라인들(SSL)과 상기 접지 선택 라인들(GSL) 사이에서 상기 비트라인(BL01)을 가로지르는 복수의 워드라인들(WL01~WL34; WL)을 게이트 전극으로 사용하는 모오스 펫일 수 있다. 일 실시예에 따르면, 상기 메모리 트랜지스터들(MT)은 도 1i를 참조하여 설명된 정보저장요소(250)를 게이트 절연막으로 사용할 수 있다. 다른 실시예에 따르면, 상기 스트링 및 접지 선택 트랜지스터들(SST, GST) 역시 상기 정보저장요소(250)를 게이트 절연막으로 사용할 수 있다.
본 발명의 실시예들에 따르면, 상기 메모리 트랜지스터들(MT), 상기 스트링 선택 트랜지스터들(SST) 및 상기 접지 선택 트랜지스터들(GST)은 도 1 내지 도 19를 참조하여 설명된 실시예들에서의 상기 활성 패턴들(207 또는 208)을 활성 영역들 또는 채널 영역들로서 사용할 수 있다. 즉, 상기 메모리 트랜지스터들(MT)은 상기 활성 패턴들(207 또는 208)과 상기 워드라인들(WL)이 교차하는 영역들에 형성된다. 한편, 상술한 것처럼, 상기 활성 패턴들(207 또는 208) 각각은 공간적으로 또는 전기적으로 분리된 부분들을 가질 수 있다. 구체적으로, 상기 활성 패턴(207 또는 208)은 도 1m을 참조하여 설명된 것처럼 공간적으로 분리된 두개의 연장부들을 갖거나, 도 2b를 참조하여 설명된 것처럼 공간적으로 분리된 제 1 활성 패턴(208a) 및 제 2 활성 패턴(208b)을 포함할 수 있다. 이에 더하여, 도 6에 도시된 것처럼, 하나의 활성 패턴(207 또는 208) 양측에 배치되는 두 전극 그룹들(예를 들면, EG1 및 EG2)은 전기적으로 서로 분리될 수 있다.
상기 활성 패턴(207 또는 208)을 구성하는 두 부분들의 공간적 분리 및 상기 전극 그룹들 사이의 전기적 분리는, 상기 기판(10)으로부터 동일한 높이에서 상기 활성 패턴들(207 또는 208) 각각의 양측에 배치되는, 두 개의 정보저장요소들 또는 두 개의 메모리 트랜지스터들(이하, "인접 셀들")을 독립적인 두 개의 메모리 영역들로 사용하는 것을 가능하게 한다. 즉, 상기 "인접 셀들"은 서로 독립적으로 쓰여지거나 읽혀질 수 있다. 아래에서는, 도 20 내지 도 25를 참조하여 상기 인접 셀들에 대한 쓰기 및 읽기 동작들을, 보다 구체적으로 하지만 예시적으로, 설명한다.
한편, 본 발명의 일 측면에 따르면, 상기 접지 선택 라인들(GSL)로 사용되는 도전 패턴들(260)(즉, 상기 전극 그룹들(EG)에서의 최하부 도전 패턴들)은 상기 기판(10)의 상부면 전위를 유효하게 제어할 수 있도록 구성될 수 있다. 이러한 구성은 상기 절연막들(120) 중의 최하부층(121)(이하, 하부 절연막)의 두께를 제어함으로써 구현될 수 있다. 구체적으로, 상술한 본 발명의 실시예들에 따르면, 상기 접지 선택 라인(GSL)과 상기 기판(10) 사이의 거리는 상기 하부 절연막(121)의 두께 및 상기 정보저장요소(250)의 두께의 합과 실질적으로 동일할 수 있다. 따라서, 상기 하부 절연막(121)의 두께를 줄일 경우, 상기 기판(10)의 상부면 전위는 상기 접지 선택 라인(GSL)에 의해 유효하게 제어될 수 있다.
이러한 구성에 따르면, 상기 접지 선택 라인들(GSL) 각각은, 직렬로 연결된 두 개의 트랜지스터들의 공통된 게이트 전극으로 사용될 수 있다. 그 하나는 상기 활성 패턴(207 또는 208)이 채널로 사용되는 수직 트랜지스터이고, 다른 하나는 상기 기판(10)의 상부면이 채널로 사용되는 수평 트랜지스터이다. 본 발명의 일부 실시예들에 따르면, 상기 수직 트랜지스터(GST1~GST4)의 문턱 전압은 상기 수평 트랜지스터(GST1a~GST4a)의 문턱 전압과 다를 수 있다. 일 실시예에 따르면, 이러한 문턱 전압에서의 차이는 상기 활성 패턴(207 또는 208) 및 상기 기판(10) 사이의 불순물 농도 및 결정 구조 중의 적어도 하나에서의 차이를 통해 구현될 수 있다. 다른 실시예에 따르면, 상기 문턱 전압에서의 차이는 상기 활성 패턴(207 또는 208) 및 상기 기판(10)으로부터 상기 접지 선택 라인(GSL)까지의 거리에서의 차이 또는 중간에 개재되는 유전막들의 유전 상수 등에서의 차이를 통해 구현될 수 있다. 상기 수직 트랜지스터(GST1~GST4)와 상기 수평 트랜지스터(GST1a~GST4a) 사이의 문턱 전압에서의 차이는 상기 활성 패턴(207 또는 208)으로의 전기적 연결을 더욱 효과적으로 제어하기 위해 이용되거나 상기 활성 패턴(207 또는 208)을 구성하는 두 부분들 중의 하나로의 선택적 연결을 위해 이용될 수 있다.
[동작 ( operation )]
도 21 내지 도 23은 각각 본 발명의 일 실시예에 따른 3차원 반도체 장치의 동작 방법을 설명하기 위한 표들이고, 도 24 및 도 25는 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 동작 방법을 설명하기 위한 표들이다.
구체적으로, 도 21 내지 도 23은 각각 도 7, 도 10 및 도 18을 참조하여 설명된 배선 구조를 구비하는 3차원 반도체 장치들에서의 프로그램, 소거 및 읽기 동작들을, 도 20에 도시된 셀 어레이 구조에 기초하여, 예시적으로 설명하기 위한 표들이고, 도 24 및 도 25는 각각 도 8, 도 9 및 도 19을 참조하여 설명된 배선 구조를 구비하는 3차원 반도체 장치들에서의 프로그램 및 읽기 동작들을, 도 20에 도시된 셀 어레이 구조에 기초하여, 예시적으로 설명하기 위한 표들이다. 도 21 내지 도 25에서 1, 4, 7, 10번째 열들에 기재된 구성 요소들은 도 20에 도시된 구성요소들을 나타낸다.
도 21 및 도 24에 도시된 것처럼, 도 20의 "선택된 셀"은 선택된 워드라인(WL22) 및 선택된 비트라인(BL0)에 각각 인가되는 프로그램 전압(Vpgm) 및 접지 전압(GND) 사이의 전위차를 이용하여 프로그램될 수 있다. 상기 접지 전압(GND)이 상기 선택된 비트라인(BL0)으로부터 상기 선택된 워드라인(WL22)에 인접하는 활성 패턴(207)의 일부 영역으로 전달될 수 있도록, 상기 선택된 워드라인(WL22)을 포함하는 셀 스트링(이하, 선택된 스트링)의 스트링 선택 라인(SSL2) 및 다른 워드라인들(WL02, WL12, WL32)에는 각각 제 1 패스 전압 및 제 2 패스 전압이 인가될 수 있다. 상기 제 1 패스 전압은 해당 스트링 선택 트랜지스터(SST2)의 문턱 전압보다 높고 상기 프로그램 전압(Vpgm)보다 낮은 전압일 수 있으며, 예를 들면 전원 전압(Vcc)일 수 있다. 상기 제 2 패스 전압은 프로그램 상태에 있는 메모리 트랜지스터의 문턱 전압보다 높고 상기 프로그램 전압(Vpgm)보다 낮은 전압(이하, Vpass)일 수 있다.
한편, 상기 접지 선택 라인들(GSL1~GSL4)에는 상기 접지 선택 트랜지스터들(GST1~GST4)을 오프 상태에 있도록 만들 수 있는 전압(예를 들면, 접지 전압)이 인가된다. 또한, 상기 선택된 워드라인(WL22)을 포함하지 않는 셀 스트링들(이하, 금지된 스트링들(inhibited strings))의 스트링 선택 라인들(SSL1, SSL3, SSL4)에는 접지 전압(GND)을 인가될 수 있다. 이 경우, 상기 금지된 스트링들은 상기 선택된 비트라인(BL0)으로부터 전기적으로 분리되어 플로팅 상태에 있게 된다.
상술한 본원 발명의 실시예들에 따르면, 상기 선택된 워드라인(WL22)은 상기 금지된 스트링을 구성하는 메모리 트랜지스터의 게이트 전극과 등전위 상태에 있을 수 있다. 이하, 이러한 게이트 전극은 켤레 워드라인(conjugated word line)으로 부른다. 즉, 도 7, 도 10 및 도 18을 참조하여 설명된 실시예들에 따르면, 도 21에 도시된 것처럼, 상기 프로그램 전압(Vpgm)은 상기 선택된 워드라인(WL22)뿐만이 아니라 적어도 하나의 켤레 워드라인(WL24)에도 인가될 수 있다. 또한, 도 8, 도 9 및 도 19을 참조하여 설명된 실시예들에 따르면, 도 24에 도시된 것처럼, 상기 프로그램 전압(Vpgm)은 상기 선택된 워드라인(WL22)에 인접하는 켤레 워드라인(WL23)에 인가될 수 있다.
그럼에도 불구하고, 상술한 것처럼, 상기 금지된 스트링들은 플로팅 상태에 있기 때문에, 상기 프로그램 전압(Vpgm) 및 상기 제 2 패스 전압(예를 들면, Vpass)에 의해 부스트된 전위를 갖게 된다. 상기 금지된 스트링들에서의 이러한 부스팅에 의해, 상기 켤레 워드라인(도 21의 WL24 또는 도 24의 WL23)에 의해 구성되는 메모리 트랜지스터의 프로그램은 방지될 수 있다.
한편, 본 발명의 변형된 실시예에 따르면, 이러한 금지된 스트링들에서의 프로그램 방지를 위해, 2차원 낸드 플래시 메모리 소자에서 사용되는 셀프 부스팅 기술이 적용될 수 있다. 예를 들면, 도 21 및 도 24에 도시된 것처럼, 상기 선택되지 않은 비트라인들(BL1~n)에는 접지 전압보다 높은 전압(예를 들면, Vcc)이 인가될 수 있다. 다른 실시예에 따르면, 상기 선택된 셀에 대한 프로그램 동작 이전에, 상기 금지된 스트링들의 전위를 소정의 레벨(예를 들면, 셀프 부스팅 기술에 의해 부스트되는 전위)로 높이는 소정의 프리차징 단계(pre-charging step)가 더 실시될 수 있다.
상술한 본 발명의 실시예들에 따르면, 하나의 활성 패턴(207 또는 208)에 인접하는 배치되는 한 쌍의 전극 그룹들은 전기적으로 분리되기 때문에, 하나의 활성 패턴(207 또는 208)을 구성하는 공간적으로 분리된 두 부분들 중의 하나 만이 접지 전압(GND)이 인가되는 상기 선택된 비트라인(BL0)에 연결된다. 따라서, 하나의 활성 패턴(207 또는 208)을 공유하는 상기 "인접 셀들"에 대한 프로그램 동작은 독립적으로 수행될 수 있다.
도 22에 도시된 것처럼, 상기 "선택된 셀"을 포함하는, 하나의 블록 내에 포함된 복수의 메모리 셀들은 상기 기판(10, bulk)에 인가되는 소거 전압(Verase)과 상기 워드라인들(WL)에 인가되는 접지 전압(GND) 사이의 차이를 이용하여 실질적으로 동시에 소거될 수 있다.
본 발명의 실시예들에 따르면, 도 1m, 도 2b, 도 3c, 도 3d, 도 4b, 도 5a, 도 5b에 도시된 것처럼, 상기 활성 패턴들(207)은 상기 기판(10)에 직접 접촉하도록 형성될 수 있다. 또한, 상기 활성 패턴(207)은 상기 기판(10)과 같은 도전형을 갖도록 형성될 수 있다. 이에 따라, 상기 기판(10)에 인가되는 전압은 상기 활성 패턴들(207)로 직접 전달될 수 있다. 비교예로서, 상기 활성 패턴(207)과 상기 기판(10) 사이에 다이오드와 같은 정류 소자가 형성될 경우, 상기 기판(10)의 전위는 상기 활성 패턴(207)으로 직접 전달될 수 없다.
도 23 및 도 25에 도시된 것처럼, 상기 선택된 비트라인(BL0)에 접지 전압보다 높은 제 1 전압(V1)을 인가하고 상기 공통 소오스 라인(CSL)에 접지 전압을 인가한다. 이와 더불어, 소정의 읽기 전압(Vread)을 상기 선택된 스트링에 포함된 접지 및 스트링 선택 라인들(GSL2, SSL2)에 인가한다. 일 실시예에 따르면, 상기 읽기 전압(Vread)은 상기 접지 및 스트링 선택 트랜지스터들(GST, SST)의 문턱 전압들보다 높을 수 있다. 예를 들면, 상기 읽기 전압(Vread)은 프로그램 상태에 있는 메모리 트랜지스터의 문턱 전압보다 높고 상기 프로그램 전압(Vpgm)보다 낮은 전압일 수 있다.
이에 따라, 상기 선택된 셀의 양단에는 상기 선택된 비트라인(BL0)으로부터의 상기 제 1 전압(V1)과 상기 공통 소오스 라인(CSL)으로부터의 상기 접지 전압(GND)이 각각 인가될 수 있다. 즉, 상기 선택된 셀을 경유하는 전류(이하, 읽기 전류)(즉, 상기 선택된 셀에 저장된 정보)는 상기 선택된 셀에 저장된 정보(즉, 전하량)에 의해 결정될 수 있다. 이러한 읽기 동작 동안, 선택되지 않은 스트링들의 스트링 선택 라인들(SSL1, SSL3, SSL4)에는 접지 전압이 인가될 수 있다. 이에 따라, 상기 선택된 셀을 경유하지 않는 다른 스트링들에서는, 상기 읽기 전류를 위한 경로가 형성되지 않을 수 있다.
상술한 본 발명의 실시예들에 따르면, 하나의 활성 패턴(207 또는 208)에 인접하는 배치되는 한 쌍의 전극 그룹들은 전기적으로 분리되기 때문에, 하나의 활성 패턴(207 또는 208)을 구성하는 공간적으로 분리된 두 부분들 중의 하나 만이 상기 읽기 전류가 지나는 경로로서 사용된다. 따라서, 하나의 활성 패턴(207 또는 208)을 공유하는 상기 "인접 셀들"에 대한 읽기 동작은 독립적으로 수행될 수 있다.
본 발명의 일 실시예들에 따르면, 상기 접지 선택 라인들(GSL) 중의 일부는 전기적으로 연결되어 등전위 상태에 있을 수 있다. 예를 들면, 상기 접지 선택 라인들(GSL) 각각은 그것의 상부에 위치하는 상기 워드라인들(WL)과 동일한 연결 구조를 갖도록 형성될 수 있다. 더 구체적으로, 상기 선택된 스트링의 접지 선택 라인(GSL2)은 상기 금지된 스트링을 구성하는 접지 선택 라인들 중의 하나(도 23의 GSL4 또는 도 25의 GSL3)와 등전위 상태에 있을 수 있다. 도 21 및 도 23 내지 도 25는 이러한 실시예들에서의 프로그램 및 읽기 동작들을 예시적으로 도시한다. 하지만, 본 발명이 다른 실시예들에 따르면, 상기 스트링 선택 라인들(SSL)처럼, 상기 접지 선택 라인들(GSL)은 전기적으로 분리될 수 있다. 이 경우에서도, 상기 "인접 셀들"에 대한 프로그램 및 읽기 동작들은 각각 독립적으로 수행될 수 있음은 자명하므로, 이러한 동작들에 대한 별도의 설명은 생략한다.
도 26은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다. 도 26을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 27은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 도 27을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

Claims (26)

  1. 3차원적으로 배열된 복수의 전극들을 구비하는 전극 구조체;
    상기 전극 구조체를 관통하는 복수의 활성 패턴들; 및
    상기 전극 구조체와 상기 활성 패턴들 사이에 개재되는 정보저장요소들을 포함하되,
    상기 활성 패턴들 각각의 양측에 배치된 두 전극들은 전기적으로 서로 분리되는 것을 특징으로 하는 3차원 반도체 장치.
  2. 청구항 1에 있어서,
    상기 전극 구조체는 수평적으로 배열된 복수의 전극 그룹들을 포함하고, 상기 전극 그룹들 각각은 수직적으로 적층된 복수의 상기 전극들을 포함하되,
    상기 활성 패턴들은 2n+1번째 전극 그룹(n은 0 및 자연수 중의 하나) 및 2n+2번째 전극 그룹 사이에 배치되고,
    상기 2n+1번째 전극 그룹을 구성하는 전극들 중의 적어도 하나는 상기 2n+2번째 전극 그룹을 구성하는 전극들 모두로부터 전기적으로 분리되는 것을 특징으로 하는 3차원 반도체 장치.
  3. 청구항 2에 있어서,
    상기 3차원 반도체 장치는 제 1 연결 영역, 제 2 연결 영역 및 이들 사이의 셀 어레이 영역을 포함하되,
    2n+1번째 전극 그룹 및 2n+3번째 전극 그룹에 포함되면서 동일한 높이에 위치하는, 상기 전극들은 상기 제 1 연결 영역에서 연결되어 등전위 상태에 있고,
    2n+2번째 전극 그룹 및 2n+4번째 전극 그룹에 포함되면서 동일한 높이에 위치하는, 상기 전극들은 상기 제 2 연결 영역에서 연결되어 등전위 상태에 있는 것을 특징으로 하는 3차원 반도체 장치.
  4. 삭제
  5. 청구항 2에 있어서,
    상기 3차원 반도체 장치는 제 1 연결 영역, 제 2 연결 영역 및 이들 사이의 셀 어레이 영역을 포함하고,
    상기 3차원 반도체 장치는
    상기 제 1 연결 영역 상부에서 상기 전극들에 접속하는 제 1 배선들; 및
    상기 제 2 연결 영역 상부에서 상기 전극들에 접속하는 제 2 배선들을 더 포함하는 3차원 반도체 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 청구항 1에 있어서,
    상기 전극 구조체 아래에 배치되는 기판; 및
    상기 전극 구조체 아래에 배치되는 소오스 라인들을 더 포함하되,
    상기 소오스 라인들은 상기 기판 및 상기 활성 패턴들과 다른 도전형의 반도체 물질을 포함하는 것을 특징으로 하는 3차원 반도체 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 청구항 1에 있어서,
    상기 활성 패턴들 상에 배치되는 반도체 패드들; 및
    상기 전극들을 가로지르면서 상기 반도체 패드들에 전기적으로 연결되는 비트라인들을 더 포함하되,
    상기 반도체 패드들은 상기 활성 패턴의 적어도 한 부분과 다른 도전형의 반도체 물질로 형성되는 것을 특징으로 하는 3차원 반도체 장치.
  16. 삭제
  17. 청구항 2에 있어서,
    상기 활성 패턴들 각각은 서로 이격된 제 1 영역 및 제 2 영역을 포함하되, 상기 제 1 및 제 2 영역들은 각각 상기 전극 그룹들 중에서 인접하는 두 전극 그룹의 측벽들을 마주보도록 형성되는 것, 및
    상기 활성 패턴들 각각은 상기 제 1 및 제 2 영역들을 연결시키는 연결부를 더 포함하는 것을 특징으로 하는 3차원 반도체 장치.
  18. 삭제
  19. 청구항 1에 있어서,
    상기 전극 구조체 아래에 배치되는 기판을 더 포함하되,
    상기 활성 패턴들의 하부면은 상기 기판의 상부면보다 낮은 것을 특징으로 하는 3차원 반도체 장치.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 기판 상에 2차원적으로 배열된 활성 패턴들;
    상기 활성 패턴들 사이에서 3차원적으로 배열된 전극들; 및
    상기 활성 패턴들 및 상기 전극들에 의해 정의되는 교차점들에 위치하는 3차원적으로 배열된 메모리 영역들을 포함하되,
    상기 활성 패턴들 각각은, 상기 기판으로부터 동일한 높이에 배치되는 두 전극들 사이에 배치되고,
    상기 활성 패턴들 각각은, 상기 기판으로부터 동일한 높이에 형성되는 두 개의 독립적인 메모리 영역들의 전류 경로로서 사용되는 것을 특징으로 하는 3차원 반도체 장치.
  25. 청구항 24에 있어서,
    상기 기판으로부터 동일한 높이에서, 상기 활성 패턴들 각각의 양측에 배치되는 가장 인접하는 두 전극들은 전기적으로 서로 분리되는 것을 특징으로 하는 3차원 반도체 장치.
  26. 삭제
KR1020100014751A 2010-02-18 2010-02-18 3차원 반도체 장치 및 그 동작 방법 KR101652873B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100014751A KR101652873B1 (ko) 2010-02-18 2010-02-18 3차원 반도체 장치 및 그 동작 방법
US12/981,625 US8923057B2 (en) 2010-02-18 2010-12-30 Three-dimensional semiconductor memory device with active patterns and electrodes arranged above a substrate
CN201010624357.9A CN102194824B (zh) 2010-02-18 2010-12-31 三维半导体装置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100014751A KR101652873B1 (ko) 2010-02-18 2010-02-18 3차원 반도체 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20110094985A KR20110094985A (ko) 2011-08-24
KR101652873B1 true KR101652873B1 (ko) 2016-08-31

Family

ID=44369537

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100014751A KR101652873B1 (ko) 2010-02-18 2010-02-18 3차원 반도체 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US8923057B2 (ko)
KR (1) KR101652873B1 (ko)
CN (1) CN102194824B (ko)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US8823072B2 (en) 2010-04-15 2014-09-02 Samsung Electronics Co., Ltd. Floating gate type nonvolatile memory device and related methods of manufacture and operation
KR101688604B1 (ko) 2010-07-05 2016-12-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101735810B1 (ko) 2010-08-20 2017-05-16 삼성전자주식회사 3차원 반도체 장치
US8945996B2 (en) 2011-04-12 2015-02-03 Micron Technology, Inc. Methods of forming circuitry components and methods of forming an array of memory cells
KR101807250B1 (ko) * 2011-07-11 2017-12-11 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR20130095499A (ko) * 2012-02-20 2013-08-28 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
KR101915719B1 (ko) 2012-04-26 2019-01-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 동작 방법
CN103594452B (zh) * 2012-08-13 2016-05-25 旺宏电子股份有限公司 半导体多层结构及其制造方法
US9287167B2 (en) 2012-10-05 2016-03-15 Samsung Electronics Co., Ltd. Vertical type memory device
US9129861B2 (en) 2012-10-05 2015-09-08 Samsung Electronics Co., Ltd. Memory device
KR102031187B1 (ko) 2012-10-05 2019-10-14 삼성전자주식회사 수직형 메모리 장치
KR20140076799A (ko) 2012-12-13 2014-06-23 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101986245B1 (ko) 2013-01-17 2019-09-30 삼성전자주식회사 수직형 반도체 소자의 제조 방법
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
JP2014187176A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置
KR20140136691A (ko) * 2013-05-21 2014-12-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9070442B2 (en) 2013-08-29 2015-06-30 Micron Technology, Inc. Memory devices with local and global devices at substantially the same level above stacked tiers of memory cells and methods
CN104766862A (zh) * 2014-01-06 2015-07-08 旺宏电子股份有限公司 三维存储器结构及其制造方法
JP2017010951A (ja) 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
WO2015105049A2 (en) * 2014-01-10 2015-07-16 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9478556B2 (en) 2014-09-11 2016-10-25 Kabushiki Kaisha Toshiba Semiconductor memory device
US9984754B2 (en) 2014-09-29 2018-05-29 Toshiba Memory Corporation Memory device and method for operating the same
US9859292B2 (en) * 2014-12-29 2018-01-02 Macronix International Co., Ltd. 3D memory process and structures
US10134750B2 (en) 2014-12-30 2018-11-20 Toshiba Memory Corporation Stacked type semiconductor memory device and method for manufacturing the same
US9324731B1 (en) * 2015-01-30 2016-04-26 Macronix International Co., Ltd. Method for fabricating memory device
US9401369B1 (en) * 2015-02-17 2016-07-26 Macronix International Co., Ltd. Memory device and method for fabricating the same
WO2016178263A1 (ja) 2015-05-01 2016-11-10 株式会社 東芝 半導体記憶装置
KR102373542B1 (ko) * 2015-07-09 2022-03-11 삼성전자주식회사 반도체 메모리 장치
KR102428311B1 (ko) * 2015-08-06 2022-08-02 삼성전자주식회사 반도체 장치
KR102381046B1 (ko) * 2015-10-26 2022-03-31 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US9576976B1 (en) * 2015-12-11 2017-02-21 Macronix International Co., Ltd. Three dimensional memory device
KR102611438B1 (ko) * 2016-01-07 2023-12-08 삼성전자주식회사 반도체 메모리 소자
US10559583B2 (en) * 2016-07-20 2020-02-11 Samsung Electronics Co., Ltd. Memory device
US9679913B1 (en) * 2016-11-04 2017-06-13 Macronix International Co., Ltd. Memory structure and method for manufacturing the same
KR20180137272A (ko) 2017-06-16 2018-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2019046918A (ja) 2017-08-31 2019-03-22 東芝メモリ株式会社 記憶装置及び記憶装置の製造方法
US10580784B2 (en) 2017-08-31 2020-03-03 Toshiba Memory Corporation Memory device and method for manufacturing memory device
US11764062B2 (en) * 2017-11-13 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US10741581B2 (en) * 2018-07-12 2020-08-11 Sunrise Memory Corporation Fabrication method for a 3-dimensional NOR memory array
WO2020034147A1 (en) 2018-08-16 2020-02-20 Yangtze Memory Technologies Co., Ltd. Methods for forming structurally-reinforced semiconductor plug in three-dimensional memory device
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
KR102666312B1 (ko) * 2019-05-20 2024-05-17 에스케이하이닉스 주식회사 반도체 메모리 장치
US11532640B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a three-dimensional memory
US11647636B2 (en) * 2020-06-17 2023-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices
US11404091B2 (en) * 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
WO2022047067A1 (en) 2020-08-31 2022-03-03 Sunrise Memory Corporation Thin-film storage transistors in a 3-dimensional array or nor memory strings and process for fabricating the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009146954A (ja) * 2007-12-11 2009-07-02 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7019353B2 (en) * 2002-07-26 2006-03-28 Micron Technology, Inc. Three dimensional flash cell
JP2007317874A (ja) 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
US7619916B2 (en) * 2006-07-06 2009-11-17 Stmicroelectronics Pvt. Ltd. 8-T SRAM cell circuit, system and method for low leakage current
JP2008160004A (ja) * 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP4939955B2 (ja) 2007-01-26 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
JP5376789B2 (ja) * 2007-10-03 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
KR101446332B1 (ko) * 2008-03-04 2014-10-08 삼성전자주식회사 멀티 플러그를 이용한 멀티 비트 ｏｔｐ 메모리 소자와 그제조 및 동작방법
JP2009266944A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
KR101434588B1 (ko) * 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20100001260A (ko) * 2008-06-26 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20100001547A (ko) * 2008-06-27 2010-01-06 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 이의 제조 방법
KR20100032211A (ko) * 2008-09-17 2010-03-25 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
KR101623547B1 (ko) * 2009-12-15 2016-05-23 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009146954A (ja) * 2007-12-11 2009-07-02 Toshiba Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
KR20110094985A (ko) 2011-08-24
US20110199804A1 (en) 2011-08-18
CN102194824B (zh) 2015-09-23
CN102194824A (zh) 2011-09-21
US8923057B2 (en) 2014-12-30

Similar Documents

Publication Publication Date Title
KR101652873B1 (ko) 3차원 반도체 장치 및 그 동작 방법
KR102369654B1 (ko) 반도체 장치
CN110581135B (zh) 半导体器件及其制造方法
CN112366206B (zh) 三维半导体存储器件及其制造方法
US10741577B2 (en) Three-dimensional semiconductor memory devices
US10777571B2 (en) Three-dimensional semiconductor device having a peripheral connection plug in a through region below a gate stack structure
KR102373818B1 (ko) 반도체 장치
US20200105721A1 (en) Semiconductor devices and manufacturing methods of the same
US11444098B2 (en) Vertical non-volatile memory devices and methods of programming the same
KR101652829B1 (ko) 수직 구조의 비휘발성 메모리 소자
KR101736982B1 (ko) 수직 구조의 비휘발성 메모리 소자
KR101539697B1 (ko) 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR101842237B1 (ko) 3차원 반도체 메모리 소자 및 이를 제조하는 방법
KR101660432B1 (ko) 수직 구조의 반도체 메모리 소자
KR101469106B1 (ko) 3차원 반도체 장치, 그 동작 방법 및 제조 방법
KR101489458B1 (ko) 3차원 반도체 소자
KR101549858B1 (ko) 수직 채널 구조의 플래쉬 메모리 소자
US11594544B2 (en) Semiconductor devices with string select channel for improved upper connection
KR20180138410A (ko) 반도체 장치 및 그 제조 방법
KR20180033365A (ko) 3차원 반도체 장치의 제조 방법
KR20180103233A (ko) 3차원 반도체 소자 및 그 형성방법
KR20180066383A (ko) 반도체 장치 및 그 제조 방법
KR20150081393A (ko) 수직 구조의 비휘발성 메모리 소자
US20090296477A1 (en) Nonvolatile Memory Devices Having Electromagnetically Shielding Source Plates
KR20100059655A (ko) 3차원 반도체 장치 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 4