KR102373818B1 - 반도체 장치 - Google Patents

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KR102373818B1
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 서브 게이트 전극들, 및 서브 게이트 전극들 중 일부를 동일한 층에서 서로 연결하는 게이트 연결부들을 포함하는 게이트 전극들, 게이트 전극들을 관통하며 기판 상에 수직하게 연장되는 채널들, 및 게이트 전극들을 관통하며 기판 상에 수직하게 연장되고, 행과 열을 이루며 배치되는 제1 더미 채널들 및 제1 더미 채널들 사이에서 게이트 연결부들을 포함하는 영역에 배치되는 제2 더미 채널들을 포함하는 더미 채널들을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 서브 게이트 전극들, 및 상기 서브 게이트 전극들 중 일부를 동일한 층에서 서로 연결하는 게이트 연결부들을 포함하는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 기판 상에 수직하게 연장되는 채널들, 및 상기 게이트 전극들을 관통하며 상기 기판 상에 수직하게 연장되고, 행과 열을 이루며 배치되는 제1 더미 채널들 및 상기 제1 더미 채널들 사이에서 상기 게이트 연결부들을 포함하는 영역에 배치되는 제2 더미 채널들을 포함하는 더미 채널들을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직하게 서로 이격되어 적층되는 서브 게이트 전극들 및 상기 서브 게이트 전극들의 일부를 동일한 층에서 서로 연결하는 게이트 연결부들을 포함하는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 기판 상에 수직하게 연장되는 채널들, 및 상기 게이트 연결부들 또는 상기 게이트 연결부들 주변의 상기 서브 게이트 전극들을 관통하며 상기 기판 상에 수직하게 연장되는 더미 채널들을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역을 갖는 기판, 상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들, 상기 제1 및 제2 영역에서, 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되고, 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되는 제1 분리 영역들, 상기 제1 분리 영역들의 사이에서 상기 게이트 전극들을 관통하며, 상기 제2 방향을 따라 서로 이격되어 배치되는 복수의 제2 분리 영역들, 상기 제1 영역에서 상기 게이트 전극들을 관통하며 상기 기판 상에 수직하게 연장되는 채널들, 및 상기 게이트 전극들을 관통하며 상기 기판 상에 수직하게 연장되고, 열과 행을 이루며 배치되는 제1 더미 채널들 및 상기 제2 분리 영역들이 이격되는 영역에 인접하게 배치되는 제2 더미 채널들을 포함하는 더미 채널들을 포함할 수 있다.
게이트 연결부 주변에 더미 채널들을 배치함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4a 내지 도 4d는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 게이트 전극들을 도시하는 분해 사시도이다.
도 6 내지 도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 일부 구성을 도시하는 사시도이다.
도 13a 내지 도 18b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도 및 단면도들이다.
도 19는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 제어 로직(30)을 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
제어 로직(30)은 로우 디코더(32), 페이지 버퍼(34) 및 제어 회로(36)를 포함할 수 있다.
로우 디코더(32)는 입력된 어드레스(address)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 회로(36)의 제어에 응답하여 제어 회로(36) 내의 전압 발생 회로로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WLs)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BLs)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BLs)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
제어 회로(36)는 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 회로(36)는 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 회로(36)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성하는 전압 발생 회로를 포함할 수 있다. 제어 회로(36)는 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다. 또한, 제어 회로(36)는 입출력 회로를 포함할 수 있다. 상기 입출력 회로는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다. 도 2는 도 1의 메모리 셀 어레이(20)를 설명하기 위한 개념적인 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20)는, 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 n개의 워드 라인들(WL1-WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 상기 메모리 셀들(MC)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 각각 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다. 예시적인 실시예들에서, 워드 라인들(WL1-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL) 사이에 하나 이상의 더미 라인 또는 버퍼 라인(BUL)이 더 배치될 수 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다.
본 발명의 실시예에 따른 반도체 소자는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 더미 스트링(DS)은 비트 라인(BL)과 전기적으로 분리되는 더미 채널을 포함하는 스트링일 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 3에서는, 이해를 돕기 위하여, 반도체 장치(100)의 주요 구성만을 도시하였다. 도 4a 내지 도 4d는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 4a 내지 도 4d에서는 각각 도 3의 절단선 A-A', B-B', C-C' 및 D-D'를 따른 단면을 도시한다.
도 3 내지 도 4d를 참조하면, 반도체 장치(100)는 제1 영역(I) 및 제2 영역(Ⅱ)을 갖는 기판(101), 기판(101) 상에 적층된 제1 내지 제8 게이트 전극들(131-138: 130), 게이트 전극들(130)을 관통하도록 배치되는 채널들(CH) 및 더미 채널들(DCH), 게이트 전극들(130)을 관통하며 연장되는 제1 및 제2 분리 영역들(MS1, MS2), 게이트 전극들(130)의 일부를 관통하는 상부 분리 영역들(SS) 및 게이트 전극들(130) 중 하나를 관통하는 하부 분리 영역(GS)을 포함한다. 반도체 장치(100)는 기판(101) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 게이트 유전층(145), 채널들(CH) 내의 채널 영역(140), 채널 패드(155), 채널 절연층(150) 및 주변 영역 절연층(190)을 더 포함할 수 있다.
기판(101)의 제1 영역(I)은 도 1의 메모리 셀 어레이(20)에 해당하는 영역일 수 있으며, 제2 영역(Ⅱ)은 도 1의 메모리 셀 어레이(20)와 제어 로직(30)을 전기적으로 연결하는 영역에 해당할 수 있다. 제2 영역(Ⅱ)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(I)의 적어도 일 단에 배치될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
게이트 전극들(130)은 제1 영역(I) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(I)으로부터 제2 영역(Ⅱ)으로 서로 다른 길이로 연장될 수 있다. 게이트 전극들(130) 각각은 도 2의 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 게이트 전극(130)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC)의 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(130)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다.
도 3에 도시된 것과 같이, 게이트 전극들(130)은 x 방향으로 연장되는 제1 분리 영역(MS1)에 의하여 y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 제1 분리 영역들(MS1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 제1 내지 제6 게이트 전극들(131-136)은 게이트 연결부들(GC)을 포함할 수 있으며, 이에 의하여 하나의 메모리 블록 내에서 하나의 층으로 연결될 수 있다. 이에 대해서는 하기에 도 5를 참조하여 더욱 상세히 설명한다. 게이트 연결부들(GC)의 폭(W)은 실시예들에서 다양하게 변경될 수 있다.
도 4b에 도시된 것과 같이, 기판(101)의 제2 영역(Ⅱ)에서 게이트 전극들(130)은 x 방향에서 서로 다른 길이로 연장되어 계단 형상의 단차들을 이루는 콘택 영역들(CP)을 제공할 수 있다. 콘택 영역들(CP)에서 게이트 전극들(130)은 콘택 플러그들과 연결될 수 있으며, 이에 의해 게이트 전극들(130)이 상부의 배선 구조와 연결될 수 있다. 콘택 영역들(CP)에서 게이트 전극들(130)은 콘택 플러그들과 안정적으로 연결될 수 있도록 두께가 두꺼워지는 형태를 가질 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널들(CH)은 제1 영역(I) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널들(CH) 내에는 채널 영역(140)이 배치될 수 있다. 채널들(CH) 내에서 채널 영역(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(140)은 하부에서 에피택셜층(105)과 연결될 수 있다. 채널 영역(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. y 방향에서 일직선 상에 배치되는 채널들(CH)은 채널 패드(155)와 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인(BL)(도 1 및 도 2 참조)에 각각 연결될 수 있다.
채널들(CH)에서 채널 영역(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널 영역(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널 영역(140)의 사이에 배치될 수 있다. 도 4a의 확대도를 참조하면, 게이트 유전층(145)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층(142), 전하 저장층(143) 및 블록킹층(144)을 포함할 수 있다. 터널링층(142)은 F-N 터널링 방식으로 전하를 전하 저장층(143)으로 터널링시킬 수 있다. 터널링층(142)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 전하 저장층(143)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예시적인 실시예들에서, 전하 저장층(143)이 전하 트랩층인 경우, 전하 저장층(154)은 실리콘 질화물로 이루어질 수 있다. 블록킹층(144)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 본 실시예에서 블록킹층(144)은 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 블록킹층(144)도 채널들(CH) 내에서 채널 영역(140)을 따라 수직하게 연장되도록 배치될 수도 있다.
에피택셜층(105)은 채널들(CH)의 하단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(105)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(105)의 상부면의 높이는 최하부의 게이트 전극(131)의 상면보다 높고 상부의 게이트 전극(132)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 에피택셜층(105)에 의해 채널 영역(140)의 종횡비가 증가하여도 채널 영역(140)이 기판(101)과 안정적으로 전기적으로 연결될 수 있으며, 메모리 셀 스트링들 사이의 접지 선택 트랜지스터(GST)의 특성이 균일해질 수 있다. 다만, 예시적인 실시예들에서, 에피택셜층(105)은 생략될 수도 있으며, 이 경우, 채널 영역(140)은 기판(101)과 직접 연결될 수 있다.
더미 채널들(DCH)은 제1 및 제2 영역(I, Ⅱ) 모두에 배치될 수 있다. 더미 채널들(DCH)은 채널들(CH)과 동일한 구조를 가질 수 있으나, 반도체 장치(100) 내에서 실질적인 기능을 수행하지 않을 수 있다. 더미 채널들(DCH)은 도 2를 참조하여 상술한 더미 스트링(DS)을 이룰 수 있다. 도 3에서, 더미 채널들(DCH)은 채널들(CH)과 동일한 크기 및 형상을 갖는 것으로 도시하였으나, 이에 한정되지는 않으며, 예시적인 실시예들에서 채널들(CH)보다 큰 크기를 갖거나 타원형의 형상을 가질 수도 있다. 더미 채널들(DCH)은 게이트 전극들(130)의 단부 상에 행과 열을 이루며 배치되는 제1 더미 채널들(DCH1), 제2 분리 영역들(MS2) 사이의 게이트 연결부(GC)를 포함하는 영역에 배치되는 제2 더미 채널들(DCH2) 및 제1 영역(I)에서 채널들(CH)에 인접하여 채널들(CH)과 동일한 규칙으로 배열되는 제3 더미 채널들(DCH3)을 포함할 수 있다. 또한, 채널들(CH)의 사이에도 일부 더미 채널이 포함될 수 있다. 예를 들어, 스트링 분리 영역(SS)과 중첩되어 형성되는 채널들(CH)은 별도로 표시하지는 않았으나, 더미 채널에 해당할 수 있다.
제1 및 제 3 더미 채널들(DCH1, DCH3)은 각각 일정한 규칙으로 배열될 수 있다. 제2 더미 채널들(DCH2)은 게이트 연결부(GC)를 포함하는 국부적인 영역에만 배치될 수 있으며, 제1 및 제 3 더미 채널들(DCH1, DCH3)의 배열 규칙과 다르게 배치될 수 있다. 따라서, 제2 더미 채널들(DCH2)에 의해 게이트 연결부(GC) 주변에서 더미 채널들(DCH)의 밀도가 증가할 수 있으며, 피치(pitch)가 감소할 수 있다. 제2 더미 채널들(DCH2)은 더미 채널들(DCH) 중에서 게이트 연결부(GC)에 가장 인접하게 배치될 수 있다. 따라서, 게이트 연결부(GC)와 이에 인접하는 제2 더미 채널(DCH2) 사이의 거리는, 게이트 연결부(GC)와 이에 인접하는 제1 더미 채널(DCH1) 사이의 거리보다 작을 수 있다. 제2 더미 채널들(DCH2) 중 일부는 게이트 연결부(GC)를 관통하도록 제2 분리 영역들(MS2) 사이에 배치될 수 있으며, 일부는 y 방향을 따라 게이트 연결부(GC)로부터 이격되어 배치될 수 있다.
제2 더미 채널들(DCH2) 중 적어도 일부는 인접하는 제1 더미 채널들(DCH1)의 사이에 배치될 수 있다. 제1 더미 채널들(DCH1)은 x 방향을 따라 제1 이격 거리(D1)로 서로 이격되어 배치될 수 있으며, 제2 더미 채널(DCH2)과 제1 더미 채널(DCH1) 사이의 이격 거리(D2)는 제1 이격 거리(D1)보다 작을 수 있다. 게이트 연결부(GC)가 배치된 영역은 반도체 장치(100)의 제조 공정 중에 무너짐에 취약할 수 있으나, 기판(101)으로부터 게이트 전극들(130)을 관통하여 연장되는 제2 더미 채널들(DCH2)이 게이트 연결부(GC)를 포함하는 국부적인 영역에 배치됨으로써, 지지역할을 수행하여 무너짐을 방지할 수 있다.
제1 및 제2 분리 영역들(MS1, MS2)은 제1 영역(I) 및 제2 영역(Ⅱ)에서 x 방향을 따라 연장되도록 배치될 수 있다. 제1 분리 영역들(MS1)과 제2 분리 영역(MS2)은 y 방향에서 교대로 배치될 수 있으며, 제2 분리 영역들(MS2)은 x 방향에서 일직선 상에 서로 이격되어 배치될 수 있다. 제1 및 제2 분리 영역(MS1, MS2)은 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 기판(101)과 연결될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2)의 배치 순서는 도 3에 도시된 것에 한정되지는 않는다. 예를 들어, 예시적인 실시예들에서, 제2 분리 영역들(MS2)은 y 방향을 따라, 제1 분리 영역들(MS1)의 사이에 두 열 이상 배치될 수도 있다.
제1 분리 영역들(MS1)은 도 2를 참조하여 설명한 공통 소스 라인(CSL)을 포함할 수 있으며, 제2 분리 영역들(MS2)은 더미(dummy) 공통 소스 라인을 포함할 수 있다. 도 4a 및 도 4d에 도시된 것과 같이, 제1 및 제2 분리 영역들(MS1, MS2)은 절연층(107) 및 절연층(107)에 의해 게이트 전극들(130)과 절연되는 도전층(110)을 포함할 수 있다. 제1 분리 영역들(MS1)의 도전층(110)은 공통 소스 라인(CSL)에 해당할 수 있으며, 제2 분리 영역들(MS2)의 도전층(110)은 더미 공통 소스 라인에 해당할 수 있다. 따라서, 제2 분리 영역들(MS2)을 이루는 도전층(110)은 공통 소스 라인(CSL)에 해당하는 제1 분리 영역들(MS1) 내의 도전층(110)과 달리, 반도체 장치(100)를 구동하는 소자들에 연결되지 않거나 전기적 신호가 인가되지 않는 플로팅(floating)된 상태일 수 있다.
상부 분리 영역들(SS)은 제1 분리 영역들(MS1)과 제2 분리 영역(MS2)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 최상부의 제8 게이트 전극(138)을 포함한 게이트 전극들(130)의 일부를 관통하도록, 제2 영역(Ⅱ)의 일부와 제1 영역(I)에 배치될 수 있다. 상부 분리 영역들(SS)에 의해 분리된 게이트 전극들(130)은 서로 다른 스트링 선택 라인(SSL)(도 2 참조)을 이룰 수 있다. 상부 분리 영역들(SS)은 상부 절연층(103)을 포함할 수 있다. 도 4d에 도시된 것과 같이, 스트링 절연층(103)은 최상부에 배치된 제8 게이트 전극(138)을 포함하여 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 스트링 절연층(103)에 의해 분리되는 게이트 전극들(130)의 개수는 이에 한정되지 않는다.
하부 분리 영역(GS)은 게이트 연결부(GC)를 포함하는 영역에 배치될 수 있으며, 제1 게이트 전극(131)과 동일한 높이에 배치될 수 있다. 하부 분리 영역(GS)에 의해 제1 게이트 전극(131)은 게이트 연결부(GC)의 하부에서 y 방향을 따라 분할될 수 있다. 도 4c에 도시된 것과 같이, 하부 분리 영역(GS)은 제1 게이트 전극(131)을 게이트 연결부(GC)의 하부에서 y 방향을 따라 분리시키도록 배치될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 게이트 전극들을 도시하는 분해 사시도이다.
도 5를 참조하면, 도 3의 제1 분리 영역들(MS1)의 사이에 배치되는 게이트 전극들(130) 중 일부를 도시한다. 게이트 전극들(130) 중 최상부의 제7 및 제8 게이트 전극들(137, 138)은 스트링 선택 라인(SSL)으로 사용될 수 있으며, 상부 분리 영역들(SS) 및 제2 분리 영역들(MS2)에 의해 y 방향에서 각각 네 개의 서브 게이트 전극들(137a1-137b2, 138a1-138b2)로 분리될 수 있다. 서브 게이트 전극들(137a1-137b2, 138a1-138b2) 각각은 서로 다른 콘택 플러그와 연결되어 독립적으로 전기적 신호를 받을 수 있다.
제7 및 제8 게이트 전극들(137, 138)의 하부의 제5 및 제6 게이트 전극들(135, 136)은 제2 분리 영역들(MS2)를 경계로 하는 서브 게이트 전극들(135a, 135b, 136a, 136b)이 서로 분리되지 않고, 하나로 연결된 형태를 갖는다. 구체적으로, 서브 게이트 전극들(135a, 135b, 136a, 136b)은 게이트 연결부들(GC)에 의해 서로 연결되어 각각 하나의 제5 및 제6 게이트 전극들(135, 136)로 배치될 수 있다. 도시되지 않은 제2 내지 제4 게이트 전극들(132, 133, 134)도 제5 및 제6 게이트 전극들(135, 136)과 유사하게 게이트 연결부들(GC)에 의해 연결된 형태를 이룰 수 있다. 따라서, 게이트 연결부들(GC)은 제1 분리 영역들(MS1)의 사이에서 제6 게이트 전극(136)의 이하의 게이트 전극들(130)을 각각 하나로 연결함으로써, 이와 연결되는 콘택 플러그의 개수를 최소화할 수 있어 게이트 전극들(130)과 연결되는 배선 구조를 단순화할 수 있다.
게이트 전극들(130) 중 최하부에 배치되는 제1 게이트 전극(131)은 접지 선택 라인(GSL)으로 사용될 수 있으며, 하부 분리 영역(GS) 및 제2 분리 영역들(MS2)에 의해 서브 게이트 전극들(131a, 131b)로 분할될 수 있다. 하부 분리 영역(GS)이 제2 분리 영역들(MS2) 사이의 영역을 포함하도록 배치됨으로써, 하부 분리 영역(GS)과 제2 분리 영역들(MS2)의 조합에 의해 제1 게이트 전극(131)이 분할될 수 있다. 서브 게이트 전극들(131a, 131b) 각각은 서로 마주보는 면에 절곡부 또는 굴곡을 가질 수 있다. 이러한 절곡부는 하부 분리 영역(GS)과 제2 분리 영역들(MS2)의 y 방향에서의 폭의 차이에 의한 것일 수 있다. 다만, 하부 분리 영역(GS)의 폭과 제2 분리 영역들(MS2)의 폭의 상대적인 크기는 이에 한정되지 않으며, 실시예들에서 다양하게 변화될 수 있다.
도 6 내지 도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 6을 참조하면, 반도체 장치(100a)는, 도 3의 실시예에서와 달리, 제2 분리 영역들(MS2)의 사이에서 게이트 연결부(GCa)를 관통하도록 배치되는 제2 더미 채널들(DCH2a)의 개수가 두 개 이상, 예를 들어 세 개일 수 있다. 또한, 게이트 연결부(GCa)에 인접하게 배치되는 제2 더미 채널들(DCH2a)의 개수가 네 개 이상, 예를 들어 여섯 개일 수 있으며, 제1 더미 채널들(DCH1)의 사이에 배치될 수 있다. 예시적인 실시예들에서, 제2 더미 채널들(DCH2a)은 y 방향을 따라 도시된 것과 같이 일 열로 배열되거나 서로 쉬프트되어 지그재그 형태로 배열될 수 있다.
본 실시예의 경우, 제2 분리 영역들(MS2)의 사이의 간격이 도 3의 실시예에서보다 커서, 게이트 연결부(GCa)의 x 방향에서의 길이(D3) 및 하부 분리 영역(GSa)의 x 방향에서의 길이도 상대적으로 클 수 있다. 실시예들에서, 게이트 연결부(GCa)의 x 방향에서의 길이(D3)는 다양하게 변경될 수 있다. 이에 따라, 게이트 연결부(GCa)를 관통하거나 게이트 연결부(GCa)에 인접하게 배치되는 제2 더미 채널들(DCH2a)의 개수도 다양하게 변경될 수 있다.
도 7을 참조하면, 반도체 장치(100b)는, 도 3의 실시예에서와 달리, 제2 분리 영역들(MS2)의 사이에서 게이트 연결부(GC)를 관통하도록 배치되는 제2 더미 채널(DCH2b)을 포함하지 않을 수 있다. 따라서, 제2 더미 채널(DCH2b)은 게이트 연결부(GC) 자체를 관통하지는 않고, 그에 인접한 영역에만 배치될 수 있다. 이러한 배치는, 예를 들어, 제2 분리 영역들(MS2)의 사이의 간격이 좁은 경우에 적용될 수 있으나, 이에 한정되지는 않는다.
도 8을 참조하면, 반도체 장치(100c)는, 도 3의 실시예에서와 달리, x 방향에서 일직선 상에 배치된 세 개 이상의 제2 분리 영역들(MS2a)을 포함할 수 있으며, 이에 따라 두 개 이상의 게이트 연결부들(GC)을 포함할 수 있다. 본 실시예의 게이트 연결부들(GC)은 제2 영역((II)에 배치될 수 있다. 게이트 연결부들(GC)의 개수는 실시예들에서 제2 영역((II)의 길이, 게이트 전극들(130)의 적층 구조물의 종횡비, 공정 등을 고려하여 다양하게 선택될 수 있다.
도 9를 참조하면, 반도체 장치(100d)는, 도 3의 실시예에서와 달리, x 방향에서 일직선 상에 배치된 네 개 이상의 제2 분리 영역들(MS2a)을 포함할 수 있으며, 이에 따라 세 개 이상의 게이트 연결부들(GC)을 포함할 수 있다. 본 실시예는 도 8의 실시예에서와 달리, 게이트 연결부들(GC)이 제2 영역(II)뿐 아니라 제1 영역(I)에도 배치될 수 있다. 본 실시예에서, 게이트 연결부(GC)는 제1 영역(I)에서 제3 더미 채널들(DCH3)이 배치된 영역에 인접하게 배치되었으나, 이에 한정되지 않는다. 예시적인 실시예들에서, 게이트 연결부(GC)는 채널들(CH)이 배치된 영역에 인접하게 배치될 수도 있다. 게이트 연결부들(GC)이 제1 영역(I)에 배치되거나, 제2 영역(II) 내에서 제1 영역(I)에 가까운 영역에 배치되는 경우, 제2 분리 영역들(MS2a)의 사이에 게이트 전극들(130)의 일부를 관통하는 보조 상부 분리 영역(SSa)이 더 배치될 수 있다. 즉, 게이트 연결부들(GC)이 제2 영역(II)에서도, 상부 분리 영역(SS)에 의해 분리되는 제7 게이트 전극(137)의 일단보다 제1 영역(I)에 가깝게 배치되는 경우, 게이트 연결부들(GC)에 의해 제7 및 제8 게이트 전극들(137, 138)이 서로 연결되지 않도록 상부 분리 영역(SS)과 평행하게 보조 상부 분리 영역(SSa)이 배치될 수 있다.
또한, 본 실시예에서는, 도 3 및 도 8의 실시예에서와 달리, 제2 더미 채널(DCH2c)은 제2 분리 영역들(MS2a)의 사이에서 게이트 연결부(GC)를 관통하도록 배치되며, 게이트 연결부(GC)에 인접한 제1 더미 채널들(DCH1)의 사이의 영역에는 배치되지 않을 수 있다. 다만, 예시적인 실시예들에서, 게이트 연결부들(GC) 마다 그 주위의 제2 더미 채널(DCH2c)의 배치가 서로 다를 수 있다. 예를 들어, 제1 영역(I)의 게이트 연결부(GC)의 주변에는 제2 더미 채널(DCH2c)이 배치되지 않고, 제2 영역(II)의 게이트 연결부(GC)의 주변에는 도 3과 같이 제2 더미 채널들(DCH2c)이 배치될 수도 있을 것이다.
도 10 및 도 11을 참조하면, 반도체 장치(100e, 100f)는 게이트 전극들(130)의 단차 영역, 즉, 콘택 영역들(CP)에 배치되는 콘택 플러그들(MC)을 더 포함할 수 있다.
콘택 플러그들(MC)은 각각의 게이트 전극들(130)을 상부의 배선 구조와 연결할 수 있으며, 도전성 물질로 이루어질 수 있다. 도 10에 도시된 것과 같이, 게이트 연결부(GC)가 노출된 콘택 영역(CP), 즉, 게이트 연결부(GC)를 포함하는 콘택 영역(CP)에서, 콘택 플러그들(MC)은 적어도 일부가 생략될 수 있다. 예를 들어, 콘택 플러그들(MC)은 게이트 연결부(GC)를 포함하지 않는 콘택 영역들(CP)에서 규칙적으로 배열되면서, 제2 더미 채널(DCH2)의 주변의 제6 게이트 전극(136)에서는 일부가 생략될 수 있다. 이 경우에도, 제6 게이트 전극(136)은 게이트 연결부(GC)에 의해 하나로 연결되어 있으므로, 잔존하는 콘택 플러그들(MC)을 통해 상기 배선 구조와 연결될 수 있다.
도 11에는, 게이트 전극들(130) 중 일부인 제1 내지 제3 게이트 전극들(131, 132, 133)이 x 방향에서뿐 아니라 y 방향에서도 단차를 가지도록 배치되어 각각의 콘택 영역들(CP)을 형성하는 경우가 도시된다. 따라서, 제1 내지 제3 게이트 전극들(131, 132, 133)은 각각 네 개의 게이트 전극들(130)로 이루어질 수 있다. 이러한 구조에 대해서는 도 12에서 더욱 상세히 설명한다.
각각의 콘택 영역들(CP)에는 적어도 하나의 콘택 플러그(MC)가 배치되어야 하므로, 게이트 연결부(GC)를 포함하는 제3 게이트 전극(133)의 콘택 영역들(CP)에서 콘택 플러그들(MC)은 y “‡향으로 쉬프트 되도록 배치될 수 있다. 즉, 게이트 연결부(GC)에 인접한 제3 게이트 전극(133)의 콘택 영역들(CP)에서, 콘택 플러그(MC)는 다른 게이트 전극들(130)의 콘택 플러그들(MC)보다 y 방향에서 소정 거리(D4)만큼 게이트 연결부(GC)와 멀어지도록 쉬프트되어 배치될 수 있다. 이에 의해, 콘택 플러그(MC)와 인접하는 제2 더미 채널(DCH2) 사이의 거리(D5)가 확보될 수 있다. 상기 거리(D5)는 예를 들어, 적어도 50 nm 이상일 수 있으며, 50 nm 내지 200 nm의 범위일 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 일부 구성을 도시하는 사시도이다.
도 12를 참조하면, 게이트 전극들(130)과 층간 절연층(120)의 적층 구조물 및 상기 적층 구조물을 관통하도록 배치되는 제2 더미 채널들(DCH2) 및 콘택 플러그들(MC)이 도시된다. 상기 적층 구조물은 도 3의 도 1의 제1 분리 영역들(MS1)의 사이 영역에 해당하는 부분으로, 게이트 전극들(130)은 도 3 내지 도 4d를 참조하여 상술한 반도체 장치(100)에서와 유사하게 배치될 수 있다. 게이트 전극들(130)은 제1 분리 영역들(MS1)의 사이에서 제2 분리 영역들(MS2)에 의해 일부가 분리될 수 있으며, 게이트 연결부(GC)에 의해 일부 게이트 전극들(130)은 하나로 연결될 수 있다. 게이트 연결부(GC)는 상대적으로 좁게 형성되어 공정 중에 안정성에 취약할 수 있으나, 제2 더미 채널들(DCH2)이 지지 역할을 수행할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)의 개수에 따라, 단위 적층 구조물(SU)에 해당하는 구조를 갖는 영역이 추가될 수 있다.
본 실시예의 게이트 전극들(130)은 도 3의 실시예에서와 달리, 일부 게이트 전극들(130)이 x 방향뿐 아니라 y 방향으로도 단차를 갖도록 형성되어 각각의 콘택 영역들(CP)을 형성할 수 있다. 따라서, 하나로 연결된 게이트 전극(130)에 형성된 콘택 플러그들(MC) 중 적어도 하나가 상부의 배선 구조와 연결될 수 있다. 본 실시예에서는, 게이트 연결부(GC)에 의해 게이트 전극들(130)의 일부가 하나로 연결될 수 있어, y 방향으로 단차를 갖는 콘택 영역들(CP)이 형성되더라도 하나의 게이트 전극(130) 전체가 적어도 하나의 콘택 플러그(MC)에 의해 상부의 배선 구조와 전기적으로 연결될 수 있다. 따라서, 게이트 연결부(GC)가 없는 경우와 비교할 때 상기 배선 구조와 연결되어야 하는 콘택 플러그들(MC)의 개수가 감소할 수 있어 배선 구조가 보다 단순화될 수 있다.
도 13a 내지 도 18b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도 및 단면도들이다.
도 13a 내지 도 13c를 참조하면, 기판(101) 상에 하부 분리 영역(GS), 희생층들(181-188: 180) 및 층간 절연층들(120)을 교대로 적층하고, 희생층들(180)이 x 방향에서 서로 다른 길이로 연장되도록 희생층들(180) 및 층간 절연층들(120)의 일부를 제거할 수 있다.
최하부의 제1 희생층(181)을 형성한 후 패터닝 공정 및 절연 물질의 증착 공정을 수행하여, 도 13c에 도시된 것과 같이, 하부 절연층(170)을 포함하는 하부 분리 영역(GS)을 형성할 수 있다. 하부 절연층(170)은 희생층들(180)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있으며, 예를 들어, 층간 절연층(120)과 동일한 물질로 이루어질 수 있다.
희생층들(180)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 희생층들(180)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(180)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(129)은 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(180)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
제2 영역(II)에서 상부의 희생층들(180)이 하부의 희생층들(180)보다 짧게 연장되도록, 희생층들(180)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(180)은 계단 형상을 이룰 수 있다. 다음으로, 희생층들(180)이 상부의 희생층들(180)보다 길게 연장되어 노출되는 영역들에 희생층들(180)을 이루는 물질을 추가로 증착하여, 희생층들(180)이 단부에서 상대적으로 두꺼운 두께를 갖도록 형성할 수 있다. 다음으로, 희생층들(180)과 층간 절연층들(120)의 적층 구조물 상부를 덮는 주변 영역 절연층(190)을 형성할 수 있다.
도 14a 및 도 14b를 참조하면, 희생층들(180) 및 층간 절연층들(120)의 일부를 제거하고 상부 절연층(103)을 포함하는 스트링 분리 영역(SS)을 형성할 수 있다.
스트링 분리 영역(SS)은 x 방향으로 연장되며, 제1 영역(I)으로부터 제2 영역(II)의 일부까지 연장될 수 있다. 별도의 마스크층을 이용하여 스트링 분리 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생층들(180) 및 층간 절연층들(120)을 제거할 수 있다. 희생층들(180) 및 층간 절연층들(120)이 제거된 영역에 절연 물질을 증착하여, 상부 절연층(103)을 형성할 수 있다. 상부 절연층(103)은 희생층들(180)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있으며, 예를 들어, 층간 절연층(120)과 동일한 물질로 이루어질 수 있다.
도 15a 및 도 15b를 참조하면, 희생층들(180) 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널들(CH) 및 더미 채널들(DCH)을 형성할 수 있다.
채널들(CH) 및 더미 채널들(DCH)은 희생층들(180) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널들(CH) 및 더미 채널들(DCH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 예시적인 실시예들에서, 채널들(CH) 및 더미 채널들(DCH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다. 다음으로, 채널들(CH) 및 더미 채널들(DCH) 내에, 에피택셜층(105), 게이트 유전층(145)의 적어도 일부, 채널 영역(140), 채널 절연층(150) 및 채널 패드들(155)을 형성할 수 있다. 채널들(CH)과 더미 채널들(DCH)은 동일한 크기, 형상 및 구조를 가질 수 있으나, 이에 한정되지는 않는다. 더미 채널들(DCH) 중 제1 더미 채널들(DCH1)은 채널들(CH)의 외측에 배치되고, 제2 더미 채널들(DCH2)은 게이트 전극들(130)의 단부의 경계 상에 배치되고, 제3 더미 채널들(DCH3)은 하부 분리 영역(GS)을 포함하는 영역에 배치될 수 있다.
에피택셜층(105)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(105)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(105)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다.
게이트 유전층(145)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널들(CH)을 따라 기판(101)에 수직하게 연장되는 부분, 예를 들어, 도 4a의 터널링층(142) 및 전하 저장층(143)이 본 단계에서 형성될 수 있다. 채널 영역(140)은 채널들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널 영역(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 16a 및 도 16b를 참조하면, 희생층들(180)과 층간 절연층들(120)의 적층 구조물을 관통하는 제1 및 제2 개구부들(OP1, OP2)을 형성하고, 이를 통해 노출된 희생층들(180)을 제거할 수 있다.
제1 및 제2 개구부들(OP1, OP2)은 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 상기 적층 구조물을 이방성 식각함으로써 형성될 수 있다. 제1 및 제2 개구부들(OP1, OP2)은 x 방향으로 연장되는 트렌치 형태로 형성될 수 있다. 본 단계에서, 제1 및 제2 개구부들(OP1, OP2)의 하부에서 기판(101)이 노출될 수 있다.
희생층들(180)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있으며, 상기 측면 개구부들을 통해 채널들(CH) 및 더미 채널들(DCH) 내의 게이트 유전층(145)의 일부 측벽들 및 하부 절연층(170)의 측벽이 노출될 수 있다. 본 단계에서, 희생층들(180)이 제거된 후, 층간 절연층(120)의 적층 구조물은 안정성이 떨어질 수 있으며, 특히 제2 개구부들(OP2) 사이의 영역은 무너짐에 취약할 수 있다. 하지만, 제2 더미 채널들(DCH2)이 배치됨으로써, 층간 절연층(120)의 적층 구조물이 보다 안정적으로 지지될 수 있다.
도 17a 및 도 17b를 참조하면, 희생층들(180)이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 제1 및 제2 개구부들(OP1, OP2) 내에 절연층(107)을 형성할 수 있다.
게이트 전극들(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 제2 개구부들(OP2)은 제1 개구부들(OP1)과 함께 게이트 전극들(130)을 형성하기 위한 물질의 전달 패스를 제공할 수 있다. 제1 개구부들(OP1)의 y 방향에서의 이격 거리가 상대적으로 큰 경우에도, 제2 개구부들(OP2)에 의해 게이트 전극들(130)의 충전이 효과적으로 수행될 수 있다. 게이트 전극들(130)을 형성한 후 제1 및 제2 개구부들(OP1, OP2) 내에 증착된 게이트 전극들(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수도 있다.
다음으로, 제1 및 제2 개구부들(OP1, OP2) 내에 절연층(107)을 형성할 수 있다. 제1 및 제2 개구부들(OP1, OP2)에서 절연층(107)은 스페이서(spacer)의 형태로 형성될 수 있다. 즉, 절연 물질을 증착한 후, 제1 및 제2 개구부들(OP1, OP2)의 하부에서 기판(101) 상에 형성된 절연 물질을 제거하여 절연층(107)을 형성할 수 있다.
다음으로, 도 4c 및 도 4d에 도시된 것과 같이, 절연층(107) 상에 도전 물질을 증착하여 도전층(110)을 형성할 수 있으며, 이에 의해 제1 및 제2 분리 영역들(MS1, MS2)이 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 주변 영역 절연층(190) 상에 배선 절연층(192)을 형성하고, 배선 절연층(192)을 관통하여 채널 패드(155)와 연결되는 채널 플러그들(CT), 비트 라인들(BL) 및 더미 비트 라인들(DBL)을 형성할 수 있다.
채널 플러그들(CT)은 채널들(CH)의 상부에 형성될 수 있으며, 더미 채널들(DCH)의 상부에는 형성되지 않을 수 있다. 채널들(CH)은 채널 플러그들(CT)을 통해 상부의 비트 라인들(BL)과 연결될 수 있다. 더미 채널들(DCH)은 상부의 더미 비트 라인들(DBL)과 연결되지 않을 수 있다. 또는, 예시적인 실시예들에서, 더미 채널들(DCH)은 별도의 플러그들에 의해 상부의 더미 비트 라인들(DBL)과 연결될 수 있으며, 더미 비트 라인들(DBL)은 플로팅 상태일 수도 있다.
비트 라인들(BL) 및 더미 비트 라인들(DBL)은, 도 18a에 도시된 것과 같이, y 방향에서 인접하는 두 개의 채널들(CH) 및 두 개의 제1 더미 채널들(DHC1)을 각각 연결하도록 배치될 수 있다. 특히, 하나의 제1 분리 영역(MS1)과 상부 분리 영역(SS)의 사이에 배치되는 채널들(CH)은 서로 다른 비트 라인(BL)에 각각 연결될 수 있다. 다만, 비트 라인들(BL) 및 더미 비트 라인들(DBL)의 배치는 도시된 것에 한정되지 않으며, 다양하게 변경될 수 있다. 채널 플러그들(CT) 및 비트 라인들(BL)은 도전성 물질로 형성될 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 19를 참조하면, 반도체 장치(200)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 도 3 내지 도 4d를 참조하여 상술한 것과 같이, 기판(101), 기판(101) 상에 적층된 게이트 전극들(130) 및 게이트 전극들(130)을 관통하도록 배치되는 채널들(CH) 및 더미 채널들(DCH)을 포함할 수 있다. 또한, 메모리 셀 영역(CELL)은 주변 영역 절연층(190) 및 배선 절연층들(192, 194)을 더 포함할 수 있으며, 채널 패드들(155)과 연결되는 채널 플러그들(CT) 및 비트 라인들(BL), 제1 콘택 플러그들(MC1)과 연결되는 패드들(PAD) 및 금속 라인(ML)을 더 포함할 수 있다. 메모리 셀 영역(CELL)은 도 3 내지 도 12를 참조하여 상술한 것과 같은 다양한 실시예들에 따른 구조를 가질 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 회로 콘택 플러그들(250) 및 배선 라인들(260)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 소자분리층들(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자들(230)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(230)은 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에서 기저 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
복수의 주변 영역 절연층들(240)이 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다. 회로 콘택 플러그들(250)은 주변 영역 절연층들(240)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(250)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(235)에도 회로 콘택 플러그들(250)이 연결될 수 있다. 배선 라인들(260)은 회로 콘택 플러그들(250)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다. 메모리 셀 영역(CELL)의 게이트 전극들(130)은 금속 라인(ML) 및 제2 콘택 플러그(MC2)를 통해 주변 회로 영역(PERI)의 회로 소자들(230)과 연결될 수 있다.
반도체 장치(200)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 20을 참조하면, 일 실시 형태에 따른 전자 기기(1000)는 통신부(1010), 입력부(1020), 출력부(1030), 메모리(1040) 및 프로세서(1050)를 포함할 수 있다.
통신부(1010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(1010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다. 입력부(1020)는 사용자가 전자 기기(1000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다. 출력부(1030)는 전자 기기(1000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(1040)는 프로세서(1050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(1040)는 도 3 내지 도 12를 참조하여 상술한 것과 같은 다양한 실시예들에 따른 반도체 장치를 하나 이상 포함할 수 있으며, 전자 기기(1000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(1050)와 통신할 수 있다. 프로세서(1050)는 전자 기기(1000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(1050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(1050)는 입력부(1020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(1030)를 통해 출력할 수 있으며, 전자 기기(1000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(1040)에 저장하거나 메모리(1040)로부터 인출할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
BL: 비트 라인
CH: 채널
DBL: 더미 비트 라인
DCH: 더미 채널
GC: 게이트 연결부
GS: 하부 분리 영역
MC: 콘택 플러그
MS1: 제1 분리 영역
MS2: 제2 분리 영역
SS: 상부 분리 영역
101: 기판
103: 상부 절연층
105: 에피택셜층
107: 절연층
110: 도전층
120: 층간 절연층
130: 게이트 전극
140: 채널 영역
145: 게이트 유전층
150: 채널 절연층
155: 채널 패드
170: 하부 절연층
180: 희생층
190: 주변 영역 절연층
192, 194: 배선 절연층

Claims (21)

  1. 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되며 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 서브 게이트 전극들, 및 상기 서브 게이트 전극들 중 일부를 동일한 층에서 서로 연결하는 게이트 연결부들을 포함하는 게이트 전극들;
    상기 게이트 전극들을 관통하며 상기 기판 상에 수직하게 연장되는 채널들; 및
    상기 게이트 전극들을 관통하며 상기 기판 상에 수직하게 연장되고, 상기 제2 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 규칙적으로 배열되는 제1 더미 채널들 및 상기 제1 더미 채널들 사이에서 상기 게이트 연결부들을 포함하는 영역에 배치되는 제2 더미 채널들을 포함하는 더미 채널들을 포함하고,
    상기 제2 더미 채널들은 상기 제2 방향을 따라 인접한 상기 제1 더미 채널들의 두 개의 열들의 사이에 배치되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 더미 채널들 중 적어도 일부는 상기 게이트 연결부들을 관통하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제2 더미 채널들은 하나의 상기 게이트 연결부 내에 복수개가 배치되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제2 더미 채널들 중 적어도 일부는, 상기 제3 방향에서 상기 게이트 연결부들의 적어도 일 측에 배치되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 게이트 연결부와 이에 인접하는 상기 제2 더미 채널 사이의 거리는, 상기 게이트 연결부와 이에 인접하는 상기 제1 더미 채널 사이의 거리보다 작은 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 전극들은 상기 제2 방향을 따라 하부의 상기 게이트 전극이 상부의 상기 게이트 전극보다 길게 연장되어 콘택 영역들을 제공하고,
    상기 제1 더미 채널들은 상기 콘택 영역들의 경계에 배치되고, 상기 제2 더미 채널들은 상기 콘택 영역들 내에 배치되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 기판은 상기 채널들이 배치되는 제1 영역 및 상기 게이트 전극들이 서로 다른 길이로 연장되는 제2 영역을 갖고,
    상기 게이트 연결부들 및 상기 제2 더미 채널들은 상기 제2 영역에 배치되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 게이트 전극들은 상기 제2 방향을 따라 하부의 상기 게이트 전극이 상부의 상기 게이트 전극보다 길게 연장되어 콘택 영역들을 제공하고,
    상기 콘택 영역들에서 상기 게이트 전극들과 연결되는 콘택 플러그들을 더 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 콘택 플러그들은, 상기 게이트 연결부를 포함하지 않는 상기 콘택 영역들에서보다 상기 게이트 연결부를 포함하는 상기 콘택 영역들에서 적은 개수로 배치되는 반도체 장치.
  10. 제8 항에 있어서,
    상기 콘택 플러그들은, 상기 게이트 연결부를 포함하는 상기 콘택 영역들에서, 상기 제2 더미 채널들로부터 멀어지는 방향으로 쉬프트되어 배치되는 반도체 장치.
  11. 제1 항에 있어서,
    상기 게이트 전극들 중 최하부에 배치되는 상기 게이트 전극은, 상기 게이트 연결부들의 하부에 배치되는 하부 분리 영역에 의해 상기 서브 게이트 전극들로 분리되는 반도체 장치.
  12. 제1 항에 있어서,
    상기 게이트 전극들 중 최상부에 배치되는 하나 이상의 상기 게이트 전극은, 상부 분리 영역에 의해 상기 서브 게이트 전극들로 분리되는 반도체 장치.
  13. 제1 항에 있어서,
    상기 게이트 전극들은, 상기 제2 방향 및 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 다른 길이로 연장되어 단차를 갖는 콘택 영역들을 제공하는 반도체 장치.
  14. 기판의 상면에 수직하게 서로 이격되어 적층되는 서브 게이트 전극들 및 상기 서브 게이트 전극들의 일부를 동일한 층에서 서로 연결하는 게이트 연결부들을 포함하는 게이트 전극들;
    상기 게이트 전극들을 관통하며 상기 기판 상에 수직하게 연장되는 채널들; 및
    상기 게이트 연결부들 또는 상기 게이트 연결부들 주변의 상기 서브 게이트 전극들을 관통하며 상기 기판 상에 수직하게 연장되는 더미 채널들을 포함하고,
    상기 더미 채널들은 상기 게이트 연결부들을 포함하는 영역에서 다른 영역에서보다 작은 이격 거리로 배치되는 반도체 장치.
  15. 제14 항에 있어서,
    상기 더미 채널들은 상기 게이트 연결부들을 포함하는 영역에서 다른 영역에서보다 높은 밀도로 배치되는 반도체 장치.
  16. 삭제
  17. 제1 및 제2 영역을 갖는 기판;
    상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들;
    상기 제1 및 제2 영역에서, 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되고, 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되는 제1 분리 영역들;
    상기 제1 분리 영역들의 사이에서 상기 게이트 전극들을 관통하며, 상기 제2 방향을 따라 서로 이격되어 배치되는 복수의 제2 분리 영역들;
    상기 제1 영역에서 상기 게이트 전극들을 관통하며 상기 기판 상에 수직하게 연장되는 채널들; 및
    상기 게이트 전극들을 관통하며 상기 기판 상에 수직하게 연장되고, 열과 행을 이루며 배치되는 제1 더미 채널들 및 상기 제2 분리 영역들이 이격되는 영역에 인접하게 배치되는 제2 더미 채널들을 포함하는 더미 채널들을 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 분리 영역과 상기 제2 분리 영역들의 사이에서, 상기 제2 방향을 따라 연장되며, 상기 게이트 전극들 중 최상부의 상기 게이트 전극을 포함하는 적어도 하나의 상기 게이트 전극을 관통하는 상부 분리 영역; 및
    상기 제2 분리 영역들이 이격되는 영역을 포함하는 영역에서, 상기 게이트 전극들 중 최하부의 상기 게이트 전극을 포함하는 적어도 하나의 상기 게이트 전극을 관통하는 하부 분리 영역을 더 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제1 영역에서, 상기 제2 방향을 따라 상기 제2 분리 영역들의 사이에 배치되며, 상기 게이트 전극들 중 최상부의 상기 게이트 전극을 포함하는 적어도 하나의 상기 게이트 전극을 관통하는 보조 상부 분리 영역을 더 포함하는 반도체 장치.
  20. 제17 항에 있어서,
    상기 제2 더미 채널은 상기 제2 분리 영역들의 사이에 배치되는 반도체 장치.
  21. 제1 항에 있어서,
    상기 제2 방향을 따라 인접하는 상기 제1 더미 채널들 사이의 이격 거리는, 상기 제2 방향을 따라 인접하는 상기 제1 더미 채널과 상기 제2 더미 채널 사이의 이격 거리보다 큰 반도체 장치.
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