KR102428273B1 - 3차원 반도체 소자 - Google Patents

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Abstract

3차원 반도체 소자를 제공한다. 이 반도체 소자는 제1 방향으로 제1 단차로 차례로 낮아지고, 상기 제1 방향과 수직한 제2 방향으로 상기 제1 단차 보다 작은 제2 단차로 차례로 낮아지는 패드 영역들을 포함하는 게이트 전극들을 포함한다. 상기 제2 방향으로 상기 제2 단차로 차례로 낮아지는 패드 영역들 중에서, 어느 하나의 패드 영역은 나머지 패드 영역 보다 상기 제2 방향의 길이가 작다.

Description

3차원 반도체 소자{THREE-DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 3차원적으로 배열되는 패드 영역들을 포함하는 3차원 반도체 소자에 관한 것이다.
반도체 기판의 표면으로부터 수직한 방향으로 적층되는 게이트 전극들을 포함하는 반도체 소자가 개발되고 있다. 이와 같은 게이트 전극들은 어느 한 방향으로 낮아지는 계단 모양으로 배열되는 패드 영역들을 포함할 수 있다. 고집적화를 위하여 반도체 기판 상에 적층되는 게이트 전극들의 수를 점점 증가시킴에 따라, 어느 한 방향으로 낮아지는 계단 모양으로 배열되는 패드 영역들이 차지하는 평면 크기는 점점 증가하고 있기 때문에, 반도체 소자의 고집적화에 한계가 있다.
본 발명의 기술적 사상이 해결하려는 과제는 3차원적으로 배열되는 패드 영역들을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 고집적화할 수 있는 3차원 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 반도체 소자는 제1 방향으로 제1 단차로 차례로 낮아지고, 상기 제1 방향과 수직한 제2 방향으로 상기 제1 단차 보다 작은 제2 단차로 차례로 낮아지는 패드 영역들을 포함하는 게이트 전극들을 포함한다. 상기 제2 방향으로 상기 제2 단차로 차례로 낮아지는 패드 영역들 중에서, 어느 하나의 패드 영역은 나머지 패드 영역 보다 상기 제2 방향의 길이가 작다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 반도체 소자는 기판의 메모리 셀 어레이 영역 및 연결 영역 상에 배치되는 제1 및 제2 메인 분리 구조체들; 및 상기 메모리 셀 어레이 영역 상에서 상기 기판의 표면과 수직한 방향으로 적층되고, 상기 연결 영역 상으로 연장되는 게이트 전극들을 포함한다. 상기 게이트 전극들은 상기 제1 및 제2 메인 분리 구조체들 사이에 배치되고, 상기 게이트 전극들은 하나 또는 복수의 하부 게이트 전극들, 상기 하부 게이트 전극들 상의 중간 게이트 전극들, 및 상기 중간 게이트 전극들 상의 하나 또는 복수의 상부 게이트 전극들을 포함하고, 상기 중간 게이트 전극들은 상기 메모리 셀 어레이 영역에서 상기 연결 영역을 향하는 제1 방향으로 제1 단차로 차례로 낮아지고, 상기 제1 메인 분리 구조체로부터 상기 제2 메인 분리 구조체를 향하는 제2 방향으로 상기 제1 단차 보다 작은 제2 단차로 차례로 낮아지는 중간 패드 영역들을 포함하고, 상기 제2 방향으로 상기 제2 단차로 차례로 낮아지는 패드 영역들 중에서, 어느 하나의 패드 영역은 다른 패드 영역과 상기 제2 방향의 길이가 다르다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 반도체 소자는 하부 게이트 전극들; 및 상기 하부 게이트 전극들 상의 중간 게이트 전극들을 포함한다. 상기 중간 게이트 전극들은 제1 방향으로 제1 단차로 낮아지고 상기 제1 방향과 수직한 제2 방향으로 상기 제1 단차 보다 작은 제2 단차로 낮아지는 중간 패드 영역들을 포함하고, 상기 하부 게이트 전극들은 상기 제1 방향으로 상기 제2 단차로 낮아지는 하부 패드 영역들을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 배치되며, 상기 기판의 표면과 수평한 제1 방향으로 연장되는 제1 및 제2 메인 분리 구조체들; 및 상기 제1 및 제2 메인 분리 구조체들 사이에 배치되는 게이트 전극들을 포함한다. 상기 게이트 전극들은 상기 제1 방향으로 제1 단차로 차례로 낮아지고 상기 제1 메인 분리 구조체로부터 상기 제2 메인 분리 구조체를 향하는 제2 방향으로 상기 제1 단차 보다 작은 제2 단차로 차례로 낮아지는 패드 영역들을 포함하고, 상기 제2 방향으로 상기 제2 단차로 차례로 낮아지는 패드 영역들 중에서, 어느 하나의 패드 영역은 나머지 패드 영역 보다 상기 제2 방향의 길이가 작다.
본 발명의 기술적 사상의 실시예 들에 따르면, 고집적화를 위하여 3차원적으로 배열되는 패드 영역들을 구비하는 게이트 전극들을 포함하는 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 나타낸 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 메모리 셀 어레이의 예시적인 예를 개념적으로 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 나타낸 개략적인 블록 다이어그램이다.
도 4a는 본 발명의 일 실시예에 따른 3차원 반도체 소자 예시적인 예를 개략적으로 나타낸 평면도이다.
도 4b는 도 4a의 일부분을 나타낸 부분 확대도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 개략적으로 나타낸 단면도들이다.
도 6은 도 5c의 일부분을 나타낸 부분 확대도이다.
도 7은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 일부 구성요소를 나타낸 분해 사시도이다.
도 8은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 설명하기 위하여 일부 구성요소들을 개념적으로 나타낸 종단면도이다.
도 9는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기 위하여 일부 구성요소들을 개념적으로 나타낸 종단면도이다.
도 10은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기 위한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 다른 변형 예를 설명하기 위한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 또 다른 변형 예를 설명하기 위한 단면도이다.
도 13은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 또 다른 변형 예를 설명하기 위한 단면도이다.
도 14는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 또 다른 변형 예를 설명하기 위한 단면도이다.
도 15는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 설명하기 위한 단면도이다.
도 16a 내지 도 20b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형성 방법의 예시적인 예를 설명하기 위한 단면도들이다.
도 1을 참조하여 본 발명의 기술적 사상에 따른 3차원 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 3차원 반도체 소자(1)는 메모리 셀 어레이 영역(MA), 로우 디코더(3), 페이지 버퍼(4), 컬럼 디코더(5) 및 제어 회로(6)를 포함할 수 있다. 상기 메모리 셀 어레이 영역(MA)은 메모리 블록들(BLK)을 포함할 수 있다.
상기 메모리 셀 어레이 영역(MA)은 복수의 행과 열을 따라 배열된 메모리 셀들을 포함할 수 있다. 상기 메모리 셀 어레이 영역(MA)에 포함되는 상기 메모리 셀들은, 워드 라인들(WL), 적어도 하나의 공통 소스 라인(CSL), 스트링 선택 라인들(SSL), 적어도 하나의 접지 선택 라인(GSL) 등을 통해 로우 디코더(3)와 전기적으로 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(4) 및 컬럼 디코더(5)와 전기적으로 연결될 수 있다.
일 실시예에서, 상기 메모리 셀들 중에서, 동일한 행을 따라 배열되는 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(3)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록들(BLK)의 워드 라인들(WL)에 구동 신호를 제공할 수 있다. 예를 들어, 상기 로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 상기 메모리 블록들(BLK)에 전기적으로 연결된 상기 워드 라인들(WL), 상기 공통 소스 라인(CSL), 상기 스트링 선택 라인들(SSL) 및 상기 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
상기 페이지 버퍼(4)는 상기 비트 라인들(BL)을 통해 상기 메모리 셀 어레이 영역(MA)과 전기적으로 연결될 수 있다. 상기 페이지 버퍼(4)는 상기 컬럼 디코더(5)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 연결될 수 있다. 상기 페이지 버퍼(4)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 상기 페이지 버퍼(4)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 상기 페이지 버퍼(4)는 제어 로직으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인(BL)에 이를 제공할 수 있다.
상기 컬럼 디코더(5)는 상기 페이지 버퍼(4)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 상기 컬럼 디코더(5)는 외부에서 입력된 어드레스를 디코딩하여, 상기 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
상기 컬럼 디코더(5)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록(BLK)의 상기 비트 라인들(BL)에 데이터 정보를 제공할 수 있다.
상기 제어 회로(6)는 상기 3차원 반도체 소자(1)의 전반적인 동작을 제어할 수 있다. 상기 제어 회로(6)는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(6)는 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 상기 제어 회로(6)는 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
도 2를 참조하여 도 1에서 설명한 상기 3차원 반도체 소자(도 1의 1)의 상기 메모리 셀 어레이 영역(도 1의 MA)의 회로의 예시적인 예를 설명하기로 한다. 도 2는 상기 메모리 셀 어레이 영역(도 1의 MA)의 회로를 설명하기 위한 개념적인 회로도이다.
도 2를 참조하면, 상기 메모리 셀 어레이 영역(도 1의 MA)은, 서로 직렬로 연결되는 메모리 셀들(MC), 상기 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 메모리 스트링들(S)을 포함할 수 있다. 서로 직렬로 연결되는 상기 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL)에 각각 연결될 수 있다.
상기 접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 상기 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 상기 메모리 셀들(MC)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 상기 메모리 셀들(MC)에 상기 접지 선택 트랜지스터(GST)와 상기 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
일 실시예에서, 상기 워드 라인들(WL) 중 최상위 워드 라인(WL)과 상기 스트링 선택 라인(SSL) 사이, 및 최하위 워드라인(WL)과 상기 접지 선택 라인(GSL) 사이에 더미 라인(DL)이 배치될 수 있다.
상기 스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL)에 연결될 수 있다. 상기 스트링 선택 트랜지스터(SST)의 게이트 단자에 상기 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 상기 비트 라인(BL)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기, 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 상기 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다.
본 발명의 일 실시예에 따른 3차원 반도체 소자는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 상기 더미 스트링(DS)은 상기 비트 라인(BL)과 전기적으로 분리되는 더미 채널을 포함하는 스트링일 수 있다.
다음으로, 도 3을 참조하여 본 발명의 실시예에 따른 3차원 반도체 소자의 예시적인 예를 설명하기로 한다.
도 3을 참조하면, 메모리 셀 어레이 영역(MA) 상에 메모리 블록들(BLK)이 배치될 수 있다. 상기 메모리 셀 어레이 영역(MA)의 적어도 어느 한 측에 연결 영역(IA)이 배치될 수 있다. 예를 들어, 상기 연결 영역(IA)은 상기 메모리 셀 어레이 영역(MA)의 서로 대향하는 양 측에 배치될 수 있다. 상기 메모리 셀 어레이 영역(MA) 및 상기 연결 영역(IA)은 더미 영역들(DA) 사이에 배치될 수 있다.
일 실시예에서, 상기 메모리 셀 어레이 영역(MA)은 상기 메모리 셀들(도 2의 MC)이 배치되는 영역일 수 있고, 상기 연결 영역(IA)은 상기 스트링 선택 라인들(도 2의 SSL), 상기 워드 라인들(도 2의 WL) 및/또는 상기 접지 선택 라인(도 2의 GSL)에 전기적 신호 또는 전압을 인가하기 위한 콘택 플러그들과 접촉하는 게이트 전극들의 패드 영역들이 배치되는 영역일 수 있다.
상기 메모리 블록들(BLK)은 상기 메모리 셀 어레이 영역(MA) 및 상기 연결 영역(IA)을 가로지르는 메인 분리 구조체들(MS) 사이에 배치될 수 있다.
이하에서, 도 3, 도 4a, 도 4b, 도 5a, 도 5b 및 도 5c를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예에 대하여 설명하기로 한다. 도 4a는 도 3의 "A"로 표시된 부분을 확대한 부분 확대도이고, 도 4b는 도 4a의 "B"로 표시된 부분을 확대한 부분 확대도이다. 도 5a는 도 4a의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5b는 도 4a의 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5c는 도 4a의 III-III'선을 따라 취해진 영역을 나타낸 단면도이다.
도 3, 도 4a, 도 4b, 도 5a, 도 5b 및 도 5c를 참조하면, 기판(103) 상에 상기 기판(103)의 표면(103s)과 수직한 방향(Z)으로 적층되는 게이트 전극들(GE)이 배치될 수 있다. 상기 기판(103)은 반도체 기판일 수 있다. 상기 게이트 전극들(GE)은 도 3에서 설명한 상기 메모리 셀 어레이 영역(MA) 상에 배치되며 도 3에서 설명한 상기 연결 영역(IA) 상으로 연장될 수 있다. 각각의 상기 게이트 전극들(GE)은 상기 기판(103)의 표면(103s)과 수평할 수 있다.
상기 게이트 전극들(GE)은 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN), 금속 실리사이드(e.g., WSi, TiSi, TaSi 등) 또는 금속(e.g., W) 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 상기 도우프트 폴리 실리콘은 N형 불순물(e.g., P, As 등) 또는 P형 불순물(e.g., B 등)을 포함하는 폴리 실리콘일 수 있다.
상기 게이트 전극들(GE)은 하나 또는 복수의 하부 게이트 전극(GE_g, GE_d1), 상기 하나 또는 복수의 하부 게이트 전극들(GE_g, GE_d1) 상의 중간 게이트 전극들(GE_w), 및 상기 중간 게이트 전극들(GE_w) 상의 하나 또는 복수의 상부 게이트 전극들(GE_s, GE_d2)을 포함할 수 있다.
일 실시예에서, 상기 하나 또는 복수의 하부 게이트 전극(GE_g, GE_d1)은 복수개가 배치될 수 있다. 복수의 하부 게이트 전극들(GE_g, GE_d1)은 최하위의 하부 게이트 전극(GE_g) 및 상기 최하위의 하부 게이트 전극(GE_g) 상에 배치되는 복수의 하부 전극들(GE_d1)을 포함할 수 있다. 상기 최하위의 하부 게이트 전극(GE_g)은 하부 선택 게이트 전극일 수 있고, 상기 복수의 하부 전극들(GE_d1)은 더미 게이트 전극들일 수 있다. 상기 최하위의 하부 게이트 전극(GE_g), 즉 상기 하부 선택 게이트 전극은 도 1 및 도 2에서 설명한 상기 접지 선택 라인(도 1 및 도 2의 GSL)일 수 있다.
상기 중간 게이트 전극들(GE_w)은 도 1 및 도 2에서 설명한 상기 워드라인들(도 1 및 도 2의 WL)일 수 있다.
일 실시예에서, 상기 하나 또는 복수의 상부 게이트 전극(GE_s, GE_d2)은 복수개가 배치될 수 있다. 복수개의 상부 게이트 전극(GE_s, GE_d2) 중에서, 최상위 상부 게이트 전극 및/또는 차상위 게이트 전극은 상부 선택 게이트 전극(GE_s)일 수 있고, 상기 상부 선택 게이트 전극(GE_s)과 상기 중간 게이트 전극들(GE_w) 사이에 위치하는 상부 게이트 전극들은 상부 더미 게이트 전극들(GE_d2)일 수 있다. 상기 상부 선택 게이트 전극(GE_s)은 도 1 및 도 2에서 설명한 상기 스트링 선택 라인들(도 1 및 도 2의 SSL)일 수 있다.
상기 연결 영역(IA) 상의 상기 중간 게이트 전극들(GE_w) 상에 배치되며 상기 상기 상부 게이트 전극들(GE_s, GE_d2) 중 일부와 마주보는 플로팅 더미 게이트 전극들(GE_f)이 배치될 수 있다. 상기 플로팅 더미 게이트 전극들(GE_f)은 상기 게이트 전극들(GE)과 동일한 물질로 형성될 수 있다. 상기 플로팅 더미 게이트 전극들(GE_f)은 상기 상부 게이트 전극들(GE_s, GE_d2)을 향하는 방향으로 차례로 낮아지는 계단 모양으로 배열되는 플로팅 패드 영역들(Pf)을 포함할 수 있다.
상기 기판(103) 상에 제1 방향(X)으로 연장되며 서로 평행한 메인 분리 구조체들(MS)이 배치될 수 있다. 상기 메인 분리 구조체들(MS)은 상기 메모리 셀 어레이 영역(MA) 및 상기 연결 영역(IA) 상에 배치될 수 있다. 상기 메인 분리 구조체들(MS)은 상기 메모리 셀 어레이 영역(MA) 및 상기 연결 영역(IA)을 가로지를 수 있다. 상기 메인 분리 구조체들(MS)은 제1 메인 분리 구조체(MS1) 및 상기 제1 메인 분리 구조체(MS1) 양 옆에 위치하는 제2 메인 분리 구조체들(MS2)을 포함할 수 있다.
상기 제1 및 제2 메인 분리 구조체들(MS1, MS2) 사이에 보조 분리 구조체들(SS)이 배치될 수 있다. 상기 보조 분리 구조체들(SS)은 서로 이격되는 제1 및 제2 보조 분리 구조체들(SS1, SS2)을 포함할 수 있다.
상기 제1 보조 분리 구조체(SS1)은 상기 연결 영역(IA) 내에 배치될 수 있고, 상기 제2 보조 분리 구조체(SS2)는 상기 메모리 셀 어레이 영역(MA)을 가로지르며 상기 연결 영역(IA)의 일부 영역 내로 연장되어 상기 제1 보조 분리 구조체(SS1)의 끝 부분과 마주보는 끝 부분을 가질 수 있다.
각각의 상기 메인 분리 구조체들(MS), 및 상기 보조 분리 구조체들(SS)은 도전성 패턴(176) 및 상기 소스 패턴(176)의 측면을 덮는 스페이서(174)를 포함할 수 있다. 상기 스페이서(174)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 도전성 패턴(176)은 도우프트 폴리 실리콘, 타이타늄 질화물 등과 같은 금속 질화물 또는 텅스텐 등과 같은 금속 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다.
상기 메인 분리 구조체들(MS), 및 상기 보조 분리 구조체들(SS) 하부의 상기 기판(103) 내에 불순물 영역들(178)이 배치될 수 있다. 상기 불순물 영역들(178)은 도 1 및 도 2에서 설명한 상기 공통 소스 라인(도 1 및 도 2의 CSL)을 형성할 수 있다. 상기 불순물 영역들(178)은 N형의 도전형을 가질 수 있고, 상기 불순물 영역들(178)에 인접하는 상기 기판(103)의 부분은 P형의 도전형을 가질 수 있다.
상기 상부 선택 게이트 전극(GE_s)을 가로지르며, 상기 메인 및 보조 분리 구조체들(MS, SS)의 폭 방향(Y)으로 상기 상부 선택 게이트 전극(GE_s)을 분리시키는 절연성 패턴(ISP)이 배치될 수 있다. 상기 절연성 패턴(ISP)은 실리콘 산화물로 형성될 수 있다.
상기 게이트 전극들(GE)은 상기 연결 영역(IA) 상에서 3차원적으로 배열되는 패드 영역들을 가질 수 있다. 이와 같이 3차원적으로 배열되는 패드 영역들은 반도체 소자를 고집적화시킬 수 있다.
상기 상부 선택 게이트 전극(GE_s)은 상부 선택 패드 영역들(Ps)을 포함할 수 있고, 상기 상부 더미 게이트 전극들(GE_d2)은 상부 더미 패드 영역들(Pd2)을 포함할 수 있다. 상기 상부 선택 패드 영역들(Ps) 및 상기 상부 더미 패드 영역들(Pd2)은 상기 상부 게이트 전극들(GE_s, GE_d2)의 상부 패드 영역들(Ps, Pd2)을 구성할 수 있다. 상기 상부 선택 패드 영역(Ps) 중에서 차상위 상부 선택 패드 영역의 상기 제1 방향(X)으로의 길이(Da1)는 상기 차상위 상부 선택 패드 영역 하부에 위치하는 최상위 상부 더미 패드 영역(Pd2)의 상기 제1 방향(X)의 길이(Da2) 보다 작을 수 있다. 상기 상부 더미 패드 영역들(Pd2) 중에서, 최상위 상부 더미 패드 영역의 상기 제1 방향(X)의 길이(Da2)는 차상위 상부 더미 패드 영역의 상기 제1 방향(X)의 길이(Da3) 보다 클 수 있다.
상기 상부 패드 영역들(Ps, Pd2)은 상기 메모리 셀 어레이 영역(MA)으로부터 멀어지는 제1 방향(X)으로 제1단차로 낮아지고, 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 동일 레벨에 위치하도록 배열될 수 있다. 상기 제1 및 제2 방향(X, Y)은 상기 기판(103)의 표면(103s)과 수평할 수 있다.
상기 하부 게이트 전극들(GE_g, GE_d1) 중에서, 상기 하부 선택 게이트전극(GE_g)은 하부 선택 패드 영역(Pg)을 포함할 수 있고, 상기 하부 더미 게이트 전극들(GE_d1)은 하부 더미 패드 영역들(Pd1)을 포함할 수 있다. 상기 플로팅 더미 게이트 전극들(GE_f)은 플로팅 더미 패드 영역들(Pf)을 포함할 수 있다. 상기 플로팅 더미 패드 영역들(Pf)은 상기 메모리 셀 어레이 영역(MA)을 향하는 방향으로 낮아지는 계단 모양을 포함할 수 있다. 상기 하부 더미 패드 영역들(Pd1) 중 최하위 하부 더미 패드 영역의 상기 제1 방향(X)의 길이(Dc3)는 최상위 하부 더미 패드 영역의 상기 제1 방향(X)의 길이(Dc1) 및 중간 하부 더미 패드 영역의 상기 제1 방향(X)의 길이(Dc2) 보다 작을 수 있다. 상기 중간 하부 더미 패드 영역의 상기 제1 방향(X)의 길이(Dc2)는 상기 최상위 하부 더미 패드 영역의 상기 제1 방향(X)의 길이(Dc1) 보다 클 수 있다.
상기 중간 게이트 전극들(GE_w)은 중간 패드 영역들(Pw)을 포함할 수 있다. 상기 중간 패드 영역들(Pw)은 상기 메모리 셀 어레이 영역(MA)으로부터 상기 연결 영역(IA)을 향하는 제1 방향(X)으로 제1 단차(H1)로 차례로 낮아지는 패드 영역들(Pwx) 및 상기 제1 메인 분리 구조체(MS1) 로부터 상기 제2 메인 분리 구조체(MS2)를 향하는 제2 방향(Y)으로 상기 제1 단차(H1) 보다 작은 제2 단차(H2)로 차례로 낮아지는 패드 영역들(Pw1y, Pw2y, Pw3y, Pw4y)을 포함할 수 있다.
일 실시예에서, 상기 하부 선택 패드 영역(Pg)의 상기 제1 방향(X)의 길이(Dc4)는 상기 중간 패드 영역들(Pw)의 상기 제1 방향(X)의 길이(Db) 보다 클 수 있다. 상기 최상위 하부 더미 패드 영역의 상기 제1 방향(X)의 상기 길이(Dc1) 및 상기 중간 하부 더미 패드 영역의 상기 제1 방향(X)의 상기 길이(Dc2)는 상기 중간 패드 영역들(Pw)의 상기 제1 방향(X)의 길이(Db) 보다 클 수 있다.
일 실시예에서, 상기 상부 패드 영역들(Ps, Pd2) 중 어느 하나의 상기 제1 방향(X)의 길이(Da2)는 상기 중간 패드 영역들(Pw)의 상기 제1 방향(X)의 길이(Db) 보다 클 수 있다.
상기 게이트 전극들(GE)의 상기 패드 영역들 상에 콘택 플러그들(184)이 배치될 수 있다.
상기 콘택 플러그들(184)은 상기 하부 선택 게이트 전극(GE_g)의 상기 하부 선택 패드 영역(Pg)과 전기적으로 연결되는 하부 콘택 플러그(184g), 상기 중간 게이트 전극들(GE_w)의 상기 중간 패드 영역들(Pw)과 전기적으로 연결되는 중간 콘택 플러그들(184w), 상기 상부 선택 게이트 전극(GE_s)의 상기 상부 선택 패드 영역(Ps)과 전기적으로 연결되는 스트링 선택 콘택 플러그(184s), 상기 하부 및 상부 더미 패드 영역들(Pd1, Pd2) 상의 더미 콘택 플러그들(184d), 및 상기 플로팅 패드 영역들(Pf) 상의 더미 콘택 플러그들(184d)을 포함할 수 있다.
다음으로, 상기 중간 패드 영역들(Pw) 중에서, 상기 제2 방향(Y)으로 배열되는 패드 영역들(Pw1y, Pw2y, Pw3y, Pw4y), 및 상기 패드 영역들(Pw1y, Pw2y, Pw3y, Pw4y)을 포함하는 게이트 전극들(GE1, GE2, GE3, GE4)에 대하여 도 6 및 도 7을 참조하여 설명하기로 한다. 도 6은 도 5c의 "C"로 표시된 부분을 확대한 부분 확대도이고, 도 7은 상기 패드 영역들(Pw1y, Pw2y, Pw3y, Pw4y)을 포함하는 게이트 전극들(GE1, GE2, GE3, GE4)을 나타낸 분해 사시도이다.
도 6 및 도 7을 참조하면, 상기 제2 방향(Y)으로 배열되는 패드 영역들(Pw1y, Pw2y, Pw3y, Pw4y)은 상기 제1 메인 분리 구조체(MS1)로부터 상기 제2 메인 소스 구조체(MS2)를 향하는 상기 제2 방향(Y)으로 상기 제2 단차(H2)로 차례로 낮아지는 계단 모양으로 배열되는 제1 패드 영역(Pw1y), 제2 패드 영역(Pw2y), 제3 패드 영역(Pw3y), 및 제4 패드 영역(Pw4y)을 포함할 수 있다.
상기 중간 게이트 전극들(GE_w)은 상기 제1 패드 영역(Pw1y)을 포함하는 제1 게이트 전극(GE1), 제2 패드 영역(Pw2y) 을 포함하는 제2 게이트 전극(GE2), 제3 패드 영역(Pw3y)을 포함하는 제3 게이트 전극(GE3), 및 제4 패드 영역(Pw4y)을 포함하는 제4 게이트 전극(GE4) 포함할 수 있다.
일 예에서, 상기 제3 패드 영역(Pw3y)은 상기 제1, 제2 및 제4 패드 영역들(Pw1y, Pw2y, Pw4y) 중 어느 하나 보다 상기 제2 방향(Y)의 길이가 작을 수 있다.
일 예에서, 상기 제3 패드 영역(Pw3y)은 각각의 상기 제1, 제2 및 제4 패드 영역들(Pw1y, Pw2y, Pw4y) 보다 상기 제2 방향(Y)의 길이가 작을 수 있다.
상기 제1 보조 분리 구조체(SS1)는 상기 제2 패드 영역(Pw2y)을 가로지르며 상기 제2 패드 영역(Pw2y)을 패드 부분(Pw2_p) 및 더미 부분(Pw2_d)으로 분리시킬 수 있다. 상기 제2 패드 영역(Pw2y)에서, 상기 패드 부분(Pw2_p)은 상기 더미 부분(Pw2_d) 보다 클 수 있다. 상기 제2 패드 영역(Pw2y)의 상기 패드 부분(Pw2_p)의 상기 제2 방향(Y)으로의 길이는 상기 제3 패드 영역(Pw3y)의 상기 제2 방향(Y)으로의 길이 보다 클 수 있다. 상기 제2 방향(Y)으로 배열되는 패드 영역들(Pw1y, Pw2y, Pw3y, Pw4y) 상에 배치되는 콘택 플러그들(184w) 중에서, 상기 제2 패드 영역(Pw2y) 상에 배치되는 콘택 플러그(184w)는 상기 패드 부분(Pw2_p)과 접촉하고, 상기 더미 부분(Pw2_d)과 이격될 수 있다. 상기 더미 부분(Pw2_d)의 적어도 일부는 상기 제3 패드 영역(Pw3y) 상에 배치되는 콘택 플러그(184w)와 상기 패드 부분(Pw2_p) 사이에 배치될 수 있다.
일 실시예에서, 상기 중간 게이트 전극들(GE_w)을 포함하는 상기 게이트 전극들(GE)은 제1 도전성 물질(172) 및 제2 도전성 물질(174)을 포함할 수 있다. 따라서, 상기 중간 게이트 전극들(GE_w)의 상기 패드 영역들(Pw1y, Pw2y, Pw3y, Pw4y)은 상기 제1 및 제2 도전성 물질들(172, 174)을 포함할 수 있다. 상기 제2 패드 영역(Pw2y)에서, 상기 패드 부분(Pw2_p) 및 상기 더미 부분(Pw2_d)은 상기 제1 및 제2 도전성 물질들(172, 174)을 포함할 수 있다.
상기 제3게이트 전극(GE3)은 상기 제4 패드 영역(Pw4y)을 노출시킬 수 있고, 상기 제2 게이트 전극(GE2)은 상기 제3 및 제4 패드 영역들(Pw3y, Pw4y)을 노출시킬 수 있고, 상기 제1 게이트 전극(GE1)은 상기 제2, 제3 및 제4 패드 영역들(Pw2y, Pw3y, Pw4y)을 노출시킬 수 있다.
따라서, 상기 제1 내지 제4 게이트 전극들(GE1, GE2, GE3, GE4)은 상기 제2 방향(X)으로 배열되는 패드 영역들(Pw1y, Pw2y, Pw3y, Pw4y)을 포함할 수 있다.
상기 제1 내지 제4 게이트 전극들(GE1, GE2, GE3, GE4)은 상기 제1 메인 분리 구조체(MS1)와 상기 제2 메인 소스 구조체(MS2) 사이에 배치될 수 있다. 각각의 상기 제1 내지 제4 게이트 전극들(GE1, GE2, GE3, GE4)은 상기 제1 및 제2 보조 분리 구조체들(SS1, SS2)이 서로 마주보는 부분을 통하여, 동일 평면에서 서로 이어지면서 일체로 형성될 수 있다.
다음으로, 상기 중간 게이트 전극들(GE_w)을 포함하는 상기 게이트 전극들(GE)의 예시적인 예, 상기 셀 수직 구조체들(VSc)의 예시적인 예, 및 상기 셀 수직 구조체들(VSc)과 상기 게이트 전극들(GE)의 배선 연결 관계에 대하여 도 8을 참조하여 설명하기로 한다. 도 8은 본 발명의 기술적 사상에 따른 3차원 반도체 소자의 예시적인 예를 설명하기 위하여 개념적으로 나타낸 개략적인 단면도이다.
도 8을 참조하면, 각각의 상기 셀 수직 구조체들(VSc)은 반도체 패턴(145), 코어 패턴(157), 패드 패턴(160), 채널 반도체 층(154) 및 제1 게이트 유전체(151)를 포함할 수 있다. 상기 게이트 전극들(GE)의 상/하부면들에 배치되면서 상기 셀 수직 구조체들(VSc)과 상기 게이트 전극들(GE) 사이로 연장되는 제2 게이트 유전체(169)가 배치될 수 있다.
상기 반도체 패턴(145)은 상기 기판(103)과 접촉할 수 있다. 일 예에서, 상기 반도체 패턴(145)은 에스이지(SEG) 공정에 의해 형성될 수 있는 에피택시얼 물질 층일 수 있다. 예를 들어, 상기 반도체 패턴(145)은 단결정 실리콘으로 형성될 수 있다.
상기 코어 패턴(157)은 상기 반도체 패턴(145) 상에 배치될 수 있으며, 절연성 물질(e.g., 실리콘 산화물 등)로 형성될 수 있다. 상기 패드 패턴(160)은 상기 코어 패턴(157) 상에 배치될 수 있다. 상기 패드 패턴(160)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있으며, 드레인 영역일 수 있다. 상기 패드 패턴(160)은 상기 게이트 전극들(GE) 보다 높은 레벨에 배치될 수 있다.
상기 채널 반도체 층(154)은 상기 반도체 패턴(145)과 접촉하면서 상기 기판(103)의 표면과 수직한 방향으로 연장될 수 있다. 상기 채널 반도체 층(154)은 상기 코어 패턴(157)의 측면을 덮을 수 있고, 상기 패드 패턴(160)과 접촉할 수 있다. 상기 채널 반도체 층(154)은 상기 게이트 전극들(GE)의 상기 워드 라인들(WL) 및 상기 스트링 선택 라인들(SSL)을 관통할 수 있다. 상기 채널 반도체 층(154)은 폴리 실리콘 층으로 형성될 수 있다.
상기 제1 게이트 유전체(151)는 상기 채널 반도체 층(154)의 외측을 덮으면서 상기 채널 반도체 층(154)과 상기 게이트 전극들(GE) 사이에 배치될 수 있다.
상기 제1 및 제2 게이트 유전체들(151, 169) 중 어느 하나는 정보를 저장할 수 있는 층을 포함할 수 있다. 예를 들어, 상기 제1 게이트 유전체(151)는 정보를 저장할 수 있는 층을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제2 게이트 유전체(169)가 정보를 저장할 수 있는 층을 포함할 수 있다. 이하에서, 상기 제1 게이트 유전체(151)가 정보를 저장할 수 있는 층을 포함하는 예를 설명하기로 한다.
상기 제1 게이트 유전체(151)는 터널 유전체 층(148), 정보 저장 층(147) 및 블로킹 유전체 층(146)을 포함할 수 있다. 상기 정보 저장 층(147)은 상기 터널 유전체 층(148) 및 상기 블로킹 유전체 층(146) 사이에 배치될 수 있다. 상기 터널 유전체 층(148)은 상기 채널 반도체 층(154)과 가까울 수 있고, 상기 블로킹 유전체 층(146)은 상기 게이트 전극들(GE)과 가까울 수 있다.
상기 터널 유전체 층(148)은 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체 층(146)은 실리콘 산화물 및/또는 고유전체를 포함할 수 있다.
상기 정보 저장 층(147)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자에서 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 정보 저장 층(147)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(154)으로부터 상기 터널 유전체 층(148)을 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(147) 내의 트랩된 전자를 소거할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 상기 제2 게이트 유전체(169)는 고유전체(e.g., AlO 등)를 포함할 수 있다.
상기 정보 저장 층(147)은 상기 게이트 전극들(GE) 중에서 상기 워드 라인들(도 2의 WL)에 대응할 수 있는 게이트 전극들과 마주보는 영역들에서 정보를 저장할 수 있다. 상기 셀 수직 구조체들(VSc) 중 어느 하나의 셀 수직 구조체 내의 정보 저장 층(147)에서 정보를 저장할 수 있는 영역들은 상기 기판(103)의 표면과 수직한 방향으로 배열될 수 있으며, 상기 메모리 셀들(도 2의 MC)로 정의될 수 있다.
상기 셀 수직 구조체들(VSc) 상에 제1 도전성 라인들(190b)이 배치될 수 있다. 상기 제1 도전성 라인들(190b)은 도 1 및 도 2에서 설명한 상기 비트 라인들(도 2의 BL)일 수 있다. 상기 제1 도전성 라인들(190b)과 상기 셀 수직 구조체들(VSc) 사이에 비트 라인 콘택 구조체들(182)이 배치될 수 있다. 상기 비트 라인 콘택 구조체들(182)은 상기 제1 도전성 라인들(190b)과 상기 셀 수직 구조체들(VSc)을 전기적으로 연결시킬 수 있다.
상기 게이트 전극들(GE)의 패드 영역들 상에 콘택 플러그들(184)이 배치될 수 있다. 상기 콘택 플러그들(184) 상에 게이트 배선들(190s, 190w, 190g)이 배치될 수 있다. 이와 같은 게이트 배선들(190s, 190w, 190g)은 상기 게이트 전극들(GE) 중에서, 상기 스트링 선택 라인들(도 2의 SSL), 상기 워드라인들(도 2의 WL) 및 상기 접지 선택 라인(도 2의 GSL)에 각각 전기적 신호 또는 전압을 인가할 수 있는 배선들일 수 있다.
일 실시예에서, 상기 셀 수직 구조체들(VSc)은 서로 이격될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 셀 수직 구조체들의 하부를 연결하는 연결부에 의하여 하부가 서로 연결되는 셀 수직 구조체들이 제공될 수 있다. 이와 같이 하부가 서로 연결되는 셀 수직 구조체들의 예시적인 예에 대하여 도 9를 참조하여 설명하기로 한다.
도 9를 참조하면, 연결 부(240)에 의해 서로 연결되는 셀 수직 구조체들(VSc)이 배치될 수 있다. 상기 셀 수직 구조체들(VSc)은 상기 게이트 전극들(GE)을 관통할 수 있고, 상기 연결 부(240)는 상기 셀 수직 구조체들(VSc)의 하부를 서로 연결할 수 있다.
각각의 상기 셀 수직 구조체들(VSc)은 상기 게이트 전극들(GE)을 관통하는 채널 반도체 층(154), 상기 채널 반도체 층(154)에 의해 측면이 둘러싸이는 코어 패턴(157), 상기 채널 반도체 층(154) 상의 패드 패턴(160), 상기 채널 반도체 층(154)의 외측을 둘러싸며 상기 채널 반도체 층(154)과 상기 게이트 전극들(GE) 사이에 개재되는 제1 게이트 유전체(151)를 포함할 수 있다. 상기 연결 부(240)는 상기 셀 수직 구조체들(VSc) 내의 상기 채널 반도체 층(154), 상기 코어 패턴(157) 및 상기 제1 게이트 유전체(151)가 연속적으로 연장되어 형성될 수 있다.
상기 연결 부(240)는 상기 기판(103)과 상기 게이트 전극들(GE) 사이에 위치하는 하부 게이트(206) 내에 배치될 수 있다. 상기 하부 게이트(206)와 상기 기판(103) 사이에 베이스 절연 층(204)이 배치될 수 있다. 상기 연결 부(240)에 의해 서로 연결되는 상기 셀 수직 구조체들(VSc) 중 어느 하나는 소스 콘택 플러그(282)에 의해 소스 라인(290)과 전기적으로 연결될 수 있고, 나머지 하나는 비트 라인 플러그(182)에 의해 비트 라인 역할을 할 수 있는 제1 도전성 라인(190b)과 전기적으로 연결될 수 있다. 상기 연결 부(240) 상에는 상기 게이트 전극들(GE)을 관통하는 절연성의 분리 구조체(291)가 배치될 수 있다.
일 실시예에서, 도 6에서 설명한 것과 같이, 상기 제1 보조 분리 구조체(SS1)는 상기 제2 패드 영역(Pw2y)을 가로지르며 상기 제2 패드 영역(Pw2y)을 패드 부분(Pw2_p) 및 더미 부분(Pw2_d)으로 분리시킬 수 있다. 상기 더미 부분(Pw2_d)의 구성물질 및 구조는 상기 제2 방향(Y)으로의 상기 더미 부분(Pw2_d)의 크기에 따라 다양하게 변화할 수 있다. 이와 같은 상기 더미 부분(Pw2_d)의 변형 예에 대하여 도 10을 참조하여 설명하기로 한다.
도 10을 참조하면, 상기 제1 보조 분리 구조체(SS1)는 상기 제2 패드 영역(Pw2y)을 가로지르며 상기 제2 패드 영역(Pw2y)을 패드 부분(Pw2_p) 및 더미 부분(Pw2_d)으로 분리시킬 수 있다. 상기 패드 부분(Pw2_p)은 상기 제1 및 제2 도전성 물질들(172, 174)로 형성될 수 있고, 상기 더미 부분(Pw2_d)은 상기 제1 도전성 물질(172)로 형성될 수 있다. 따라서, 상기 패드 부분(Pw2_p)은 상기 더미 부분(Pw2_d) 보다 상기 제2 도전성 물질(174)을 더 포함할 수 있다.
변형 실시예에서, 도 11과 같이, 상기 제2 패드 영역(Pw2y)은 상기 제1 보조 분리 구조체(SS1)에 의해 분리되지 않고, 상기 제2 패드 영역(Pw2y)을 둘러싸는 제2 게이트 유전체(169)가 분리될 수 있다.
일 실시에에서, 상기 연결 영역(IA) 상에 배치되는 상기 게이트 전극들(GE)의 패드 영역들은 상기 메모리 셀 어레이 영역(MA) 상에 배치되는 상기 게이트 전극들(GE)과 동일한 두께로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 6에서의 상기 패드 영역들(Pw)은 도 12에서와 같이 상기 게이트 전극들(GE_w) 보다 두께가 증가된 패드 영역들(Pw')로 변형될 수 있다. 따라서, 도 10 및 도 11에서 설명한 패드 영역들(Pw)은 도 13 및 도 14에서와 같이 두께가 증가된 패드 영역들(Pw')로 변형될 수 있다.
다음으로, 도 15를 참조하여 도 3에서 설명한 상기 더미 영역(DA)의 예시적인 예를 설명하기로 한다. 도 15는 도 4a의 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이다.
도 4a 및 도 15를 참조하면, 상기 메인 분리 구조체들(MS) 중 상기 제2 메인 분리 구조체(MS2)는 상기 더미 영역(DA)과 인접할 수 있다. 상기 더미 영역(DA)의 기판(103) 상에 상기 게이트 전극들(GE)과 동일한 레벨에 위치하며 전기적으로 플로팅된 엣지 전극들(GE_e)이 배치될 수 있다. 상기 엣지 전극들(GE_e)은 상기 게이트 전극들(GE)과 동일한 물질, 예를 들어 상기 제1 및 제2 도전성 물질들(172, 724)로 형성될 수 있다.
상기 더미 영역(DA)의 기판(103) 상에 상기 엣지 전극들(GE_e)과 마주보는 희생 층들(109)이 배치될 수 잇다. 상기 희생 층들(109)은 상기 엣지 전극들(GE_e) 보다 두꺼울 수 있다. 상기 희생 층들(109)과 상기 엣지 전극들(GE_e) 사이에 개재되며 상기 엣지 전극들(GE_e)의 상/하부면 상으로 연장될 수 있다. 상기 희생 층들(109)은 실리콘 질화물로 형성될 수 있다.
상기 희생 층들(109) 사이, 상기 게이트 전극들(GE) 사이, 및 상기 엣지 전극들(GE_e) 사이에 개재되며, 상기 게이트 전극들(GE) 및 상기 희생 층들(109)을 덮는 절연성 물질 층(ILD)이 배치될 수 있다. 상기 절연성 물질 층(ILD)은 상기 희생 층들(109)과 다른 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
일 실시예에서, 상기 엣지 전극들(GE_e) 및 상기 희생 층들(109)을 관통하는 더미 수직 구조체들(VSd)이 배치될 수 있다. 상기 더미 수직 구조체들(VSd)은 도 8을 참조하여 설명한 상기 수직 구조체들(VS)과 동일한 구조일 수 있다.
다음으로, 도 16a 내지 도 20b를 참조하여 본 발명의 기술적 사상에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 설명하기로 한다. 도 16a 내지 도 20b에서, 도 16a, 도 17a, 도 18a, 도 19a 및 도 20a는 도 4a의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 16b, 도 17b, 도 18b, 도 19b 및 도 20b는 도 4a의 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 4a, 도 16a 및 도 16b를 참조하면, 메모리 셀 어레이 영역(MC) 및 연결 영역(IA)을 갖는 기판(103)의 표면(103s) 상에 희생 층들(109L, 109, 109u1, 109u2) 및 층간 절연 층들(106L, 106, 106u)을 포함하는 몰드 구조체(112)를 형성할 수 있다. 상기 층간 절연 층들(106L, 106, 106u)은 실리콘 산화물로 형성할 수 있고, 상기 희생 층들(109L, 109, 109u1, 109u2)은 실리콘 질화물로 형성할 수 있다.
상기 희생 층들(109L, 109, 109u1, 109u2)은 최하위 희생 층(109L), 최하위 희생 층(109L) 상에 배치되며, 차례로 적층되고 서로 이격되는 중간 희생 층들(109), 상기 중간 희생 층들(109) 상에 차례로 배치되는 차상위 희생 층(109u1) 및 최상위 희생 층(109u2)을 포함할 수 있다. 상기 중간 희생 층들(109)은 상기 최하위 희생 층(109L)을 패터닝한 후에, 형성될 수 있다.
상기 층간 절연 층들(106L, 106, 106u)은 상기 기판(103)과 상기 최하위 희생 층(109L) 사이에 배치되는 최하위 층간 절연 층(106L), 상기 최상위 희생 층(109u1) 상에 배치되는 최상위 층간 절연 층(106u), 상기 최하위 층간 절연 층(106L)과 상기 최상위 층간 절연 층(106u) 사이에 배치되며 상기 희생 층들(109)을 사이에 개재되는 중간 층간 절연 층들(106)을 포함할 수 있다. 상기 최상위 희생 층(109u1) 및 상기 최상위 층간 절연 층(106u)을 패터닝할 수 있다.
상기 층간 절연 층들(106L, 106, 106u) 및 상기 희생 층들(109L, 109, 109u1, 109u2)을 갖는 기판(103) 상에 서로 이격된 제1 마스크 패턴(118a) 및 제2 마스크 패턴(121a)을 형성할 수 있다.
일 예에서, 상기 제1 마스크 패턴(118a)은 상기 메모리 셀 어레이 영역(MA) 전체를 덮으면서 상기 연결 영역(IA)의 일부 상으로 연장될 수 있다. 상기 제2 마스크 패턴(121a)은 상기 연결 영역(IA)의 일부 상에 형성될 수 있다. 상기 메모리 블록들(BLK) 중 하나의 메모리 블록(BLK) 상에 하나의 제2 마스크 패턴(121a)이 사각형 모양으로 형성될 수 있다. 상기 제1 및 제2 마스크 패턴들(118a, 121a)은 포토레지스트 패턴들로 형성될 수 있다.
상기 제1 및 제2 마스크 패턴들(118a, 121a)을 식각 마스크로 이용하여, 상기 층간 절연 층들(106L, 106, 106u) 및 상기 희생 층들(109L, 109, 109u1, 109u2) 중에서 상기 제1 및 제2 마스크 패턴들(118a, 121a)과 중첩하지 않는 1 개의 층간 절연 층 및 1 개의 희생 층을 차례로 식각할 수 있다.
도 4a, 도 17a 및 도 17b를 참조하면, 상기 제1 및 제2 마스크 패턴들(도 16a 및 도 16b의 118a, 121a)의 크기를 감소시키는 제1 트림 공정을 진행할 수 있다. 상기 제1 트림 공정은 상기 제1 및 제2 마스크 패턴들(도 16a 및 도 16b의 118a, 121a)을 상기 기판(103)의 표면과 수평한 방향으로 제1 길이(L1)만큼 줄이는 부분 식각 공정일 수 있다.
따라서, 상기 제1 트림 공정에 의해 크기가 감소된 상기 제1 및 제2 마스크 패턴들(118b, 121b)을 이용하여, 상기 층간 절연 층들(106L, 106, 106u) 및 상기 희생 층들(109L, 109, 109u1, 109u2) 중에서 상기 제1 및 제2 마스크 패턴들(118b, 121b)과 중첩하지 않는 1 개의 층간 절연 층 및 1 개의 희생 층을 차례로 식각할 수 있다.
도 4a, 도 18a 및 도 18b를 참조하면, 상기 제1 및 제2 마스크 패턴들(도 17a 및 도 17b의 118b, 121b)의 크기를 더욱 감소시키는 제2 트림 공정을 진행할 수 있다. 상기 제2 트림 공정은 상기 제1 및 제2 마스크 패턴들(도 16a 및 도 16b의 118b, 121b)을 상기 기판(103)의 표면과 수평한 방향으로 제2 길이(L2) 만큼 줄이는 부분 식각 공정일 수 있다. 상기 제2 길이(L2)는 도 17a 및 도 17b에서 설명한 상기 제1 길이(L1) 보다 클 수 있다.
따라서, 상기 제2 트림 공정에 의해 크기가 감소된 상기 제1 및 제2 마스크 패턴들(118c, 121c)을 이용하여, 상기 층간 절연 층들(106L, 106, 106u) 및 상기 희생 층들(109L, 109, 109u1, 109u2) 중에서 상기 제1 및 제2 마스크 패턴들(118c, 121c)과 중첩하지 않는 1 개의 층간 절연 층 및 1 개의 희생 층을 차례로 식각할 수 있다.
도 4a, 도 19a 및 도 19b를 참조하면, 상기 제1 및 제2 마스크 패턴들(도 18a 및 도 18b의 118c, 121c)을 제거한 후에, 상기 제2 마스크 패턴(121c)이 제거된 영역 내에 일정한 높이(H1)로 낮아지는 계단들을 형성하는 계단 공정을 진행할 수 있다. 따라서, 제1 방향(X)으로 제1 단차(H1)로 낮아지는 계단들(STx2), 및 상기 제1 방향(X)으로 상기 제1 단차(H1) 보다 작은 제2 단차(H2)로 낮아지는 계단들(STx1, STx3), 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 상기 제2 단차(H2)로 낮아지는 계단들(Sty1, Sty2)이 형성될 수 있다.
도 4a, 도 20a 및 도 20b를 참조하면, 상기 몰딩 구조체(112) 상에 제1 캐핑 절연 층(132)을 형성할 수 있다. 상기 제1 캐핑 절연 층(132)을 관통하며, 상기 몰딩 구조체(112)의 최상위 희생 층(109u1) 및 차상위 희생 층(109u2)을 관통하는 절연성 분리 패턴(도 5b의 ISP)을 형성할 수 있다.
상기 제1 캐핑 절연 층(132) 및 상기 몰딩 구조체(112)를 관통하는 수직 구조체들(VS)을 형성할 수 있다. 상기 수직 구조체들(VS)은 도 8을 참조하여 설명한 것과 동일한 구조로 형성될 수 있다. 상기 제1 캐핑 절연 층(132) 및 상기 수직 구조체들(VS)을 덮는 제2 캐핑 절연 층(163)을 형성할 수 있다.
상기 제1 및 제2 캐핑 절연 층들(132, 163), 및 상기 몰딩 구조체(112)를 관통하는 트렌치들(166)을 형성할 수 있다. 상기 트렌치들(166)의 측벽들에 의해 상기 몰딩 구조체(112)의 상기 희생 층들(109L, 109, 109u1, 109u2)이 노출될 수 있다.
다시, 도 4a, 도 5a, 도 5b 및 도 5c를 참조하면, 상기 트렌치들(도 20a 및 도 20b의 166)에 의해 노출되는 상기 희생 층들(도 20a 및 도 20b의 109L, 109, 109u1, 109u2)을 게이트들로 대체하는 게이트 대체 공정을 진행할 수 있다. 예를 들어, 상기 트렌치들(도 20a 및 도 20b의 166)에 의해 노출되는 상기 희생 층들(도 20a 및 도 20b의 109L, 109, 109u1, 109u2)을 제거하여 빈 공간들을 형성하고, 상기 빈 공간들의 내벽을 덮는 제2 게이트 유전체(169)를 형성하고, 상기 제2 게이트 유전체(169)에 의해 내벽이 덮인 빈 공간들을 채우는 게이트 전극들(GE)을 형성할 수 있다.
이어서, 상기 트렌치들(도 20a 및 도 20b의 166)의 측면들 상에 절연성 스페이서들(176)을 형성하고, 상기 트렌치들(도 20a 및 도 20b의 166) 하부의 상기 기판(103) 내에 불순물 영역들(178)을 형성하고, 상기 트렌치들(도 20a 및 도 20b의 166)을 채우는 도전성 패턴들(180)을 형성할 수 있다. 상기 절연성 스페이서들(176) 및 상기 도전성 패턴들(180)은 분리 구조체들(MS, SS)을 구성할 수 있다.
이어서, 상기 분리 구조체들(MS, SS) 및 상기 제2 캐핑 절연 층(도 20a 및 도20b의 163)을 덮는 절연성 물질을 형성한 후에, 콘택 및 배선 형성 공정을 진행할 수 있다. 상기 층간 절연 층들(도 20a 및 도 20b의 106L, 106, 106u), 상기 제1 및 제2 캐핑 절연 층들(도 20a 및 도 20b의 132, 163) 및 상기 제2 캐핑 절연 층(도 20a 및 도 20b의 163)을 덮는 절연성 물질은 서로 동일한 물질로 형성되어 절연성 물질 층(ILD)을 구성할 수 있다.
상술한 바와 같이 게이트 전극들은 3차원적으로 배열되는 패드 영역들을 포함할 수 있다. 이러한 3차원적으로 배열되는 패드 영역들은 반도체 소자의 집적도를 향상시킬 수 있다.
실시예들에 따르면, 3차원적으로 배열되는 패드 영역들 중에서, 일부 패드 영역들의 크기를 변화시킴으로써, 반도체 소자를 불량없이 형성할 수 있으며, 반도체 소자의 집적도를 향상시킬 수 있다. 예를 들어, 도 20b에서와 같이 상기 트렌치들(166)에 의해 노출되는 희생 층들(109)의 노출면적을 크게 함으로써, 상기 희생 층들(109)을 게이트 물질들로 대체하는 게이트 대체 공정을 불량없이 진행할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
MA : 메모리 셀 어레이 영역 IA : 연결 영역
BLK : 메모리 블록 MS : 메인 분리 구조체
SS : 보조 분리 구조체 VS : 수직 구조체
CP : 콘택 플러그 GE : 게이트 전극
Ps, Pd, Pw, Pg : 패드 영역들 103 : 기판
145 : 반도체 패턴 151 : 제1 게이트 유전체
147 : 정보 저장 층 154 : 채널 반도체 층
157 : 코어 패턴 160 : 패드 패턴
169 : 제2 게이트 유전체 176 : 절연성 스페이서
180 : 도전성 패턴
178 : 불순물 영역

Claims (20)

  1. 제1 방향으로 제1 단차로 차례로 낮아지고, 상기 제1 방향과 수직한 제2 방향으로 상기 제1 단차 보다 작은 제2 단차로 차례로 낮아지는 패드 영역들을 포함하는 게이트 전극들을 포함하되,
    상기 제2 방향으로 상기 제2 단차로 차례로 낮아지는 패드 영역들 중에서, 어느 하나의 패드 영역은 나머지 패드 영역 보다 상기 제2 방향의 길이가 작고,
    상기 제2 방향으로 상기 제2 단차로 차례로 낮아지는 상기 패드 영역들 중에서, 상기 어느 하나의 패드 영역에 인접하는 패드 영역은 상기 제2 방향으로 서로 인접하는 패드 부분과 더미 부분으로 분리되고,
    상기 패드 부분 및 상기 더미 부분은 적어도 하나의 동일한 물질을 포함하고,
    상기 패드 부분의 상기 제2 방향의 길이는 상기 더미 부분의 상기 제2 방향의 길이 보다 크고,
    상기 패드 부분은 상기 더미 부분과 이격되는 3차원 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 전극들은,
    제1 패드 영역을 갖는 제1 게이트 전극;
    제2 패드 영역을 갖는 제2 게이트 전극;
    제3 패드 영역을 갖는 제3 게이트 전극; 및
    제4 패드 영역을 갖는 제4 게이트 전극을 포함하고,
    상기 제1 패드 영역, 상기 제2 패드 영역, 상기 제3 패드 영역 및 상기 제4 패드 영역은 상기 제2 방향으로 상기 제2 단차로 차례로 낮아지는 계단 모양으로 배열되고,
    상기 제3 패드 영역은 상기 제1, 제2 및 제4 패드 영역들 중 어느 하나 보다 상기 제2 방향의 길이가 작은 3차원 반도체 소자.
  3. 제 1 항에 있어서,
    콘택 플러그를 더 포함하되,
    상기 콘택 플러그는 상기 패드 부분과 접촉하고 상기 더미 부분과 이격되는 3차원 반도체 소자.
  4. 기판의 메모리 셀 어레이 영역 및 연결 영역 상에 배치되는 제1 및 제2 메인 분리 구조체들;
    상기 제1 메인 분리 구조체와 상기 제2 메인 분리 구조체 사이의 제1 보조 분리 구조체;
    상기 메모리 셀 어레이 영역 상에서 상기 기판의 표면과 수직한 방향으로 적층되고, 상기 연결 영역 상으로 연장되는 게이트 전극들; 및
    콘택 플러그들을 포함하되,
    상기 게이트 전극들은 상기 제1 및 제2 메인 분리 구조체들 사이에 배치되고,
    상기 게이트 전극들은 상기 메모리 셀 어레이 영역에서 상기 연결 영역을 향하는 제1 방향으로 제1 단차로 차례로 낮아지고, 상기 제1 메인 분리 구조체로부터 상기 제2 메인 분리 구조체를 향하는 제2 방향으로 상기 제1 단차 보다 작은 제2 단차로 차례로 낮아지는 패드 영역들을 포함하고,
    상기 콘택 플러그들은 상기 패드 영역들 상에 배치되고,
    상기 제2 방향으로 상기 제2 단차로 차례로 낮아지는 상기 패드 영역들은 단일 패드 영역을 포함하고,
    상기 제1 보조 분리 구조체는 상기 단일 패드 영역을 패드 부분과 더미 부분으로 분할하고,
    상기 콘택 플러그들은 상기 단일 패드 영역 상의 단일 콘택 플러그를 포함하고,
    상기 단일 콘택 플러그는 상기 패드 부분과 접촉하고 상기 더미 부분과 이격되는 3차원 반도체 소자.
  5. 제 4 항에 있어서,
    상기 게이트 전극들 상의 복수의 상부 게이트 전극들을 더 포함하고,
    상기 복수의 상부 게이트 전극들은 상기 제1 방향으로 차례로 낮아지고, 상기 제2 방향으로 동일한 레벨에 위치하는 상부 패드 영역들을 포함하고,
    상기 상부 패드 영역들 중에서 단일 상부 패드 영역의 상기 제1 방향의 길이는 상기 게이트 전극들의 상기 패드 영역들 각각의 상기 제1 방향의 길이 보다 큰 3차원 반도체 소자.
  6. 제 4 항에 있어서,
    상기 게이트 전극들 아래의 복수의 하부 게이트 전극들을 더 포함하고,
    상기 복수의 하부 게이트 전극들 중에서 최하위 하부 게이트 전극은 하부 선택 패드 영역을 포함하고,
    상기 하부 선택 패드 영역의 상기 제1 방향의 길이는 상기 패드 영역들 각각의 상기 제1 방향의 길이 보다 크고,
    상기 하부 게이트 전극들은 상기 최하위 하부 게이트 전극 상의 복수의 하부 전극들을 포함하고,
    상기 복수의 하부 전극들은 상기 제1 방향으로 상기 제2 단차로 차례로 낮아지는 하부 패드 영역들을 포함하고,
    상기 하부 패드 영역들 중에서, 단일 하부 패드 영역의 상기 제1 방향의 길이는 나머지 하부 패드 영역들 각각의 상기 제1 방향의 길이와 다른 3차원 반도체 소자.
  7. 제 4 항에 있어서,
    상기 제1 및 제2 메인 분리 구조체들 사이에 배치되는 제2 보조 분리 구조체를 더 포함하되,
    상기 제1 보조 분리 구조체는 상기 연결 영역 상에 배치되고,
    상기 제2 보조 분리 구조체는 상기 메모리 셀 어레이 영역메모리 셀 어레이 영역 상에 배치되며 상기 연결 영역의 일부 상으로 연장되는 3차원 반도체 소자.
  8. 제 7 항에 있어서,
    상기 패드 영역들은 상기 제2 방향으로 상기 제2 단차로 차례로 낮아지는 제1 패드 영역, 제2 패드 영역, 제3 패드 영역 및 제4 패드 영역을 포함하고,
    상기 제3 패드 영역은 상기 제1, 제2 및 제4 패드 영역들 보다 상기 제2 방향의 길이가 작고,
    상기 콘택 플러그들은 상기 제1 패드 영역 상의 제1 콘택 플러그, 상기 제2 패드 영역 상의 제2 콘택 플러그, 상기 제3 패드 영역 상의 제3 콘택 플러그 및 상기 제4 패드 영역 상의 제4 콘택 플러그를 포함하고,
    상기 제2 패드 영역은 단일 패드 영역이고,
    상기 제2 콘택 플러그는 단일 콘택 플러그이고,
    상기 더미 부분의 적어도 일부는 상기 패드 부분과 상기 제3 콘택 플러그 사이에 배치되는 3차원 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제1 보조 분리 구조체는 상기 제2 패드 영역을 가로지르며 상기 제2 패드 영역을 상기 패드 부분 및 상기 더미 부분으로 분리시키고,
    각각의 상기 게이트 전극들은 서로 다른 제1 도전성 물질 및 제2 도전성 물질을 포함하고,
    상기 패드 부분 및 상기 더미 부분은 상기 제1 및 제2 도전성 물질들로 형성되는 3차원 반도체 소자.
  10. 제 8 항에 있어서,
    상기 제1 보조 분리 구조체는 상기 제2 패드 영역을 가로지르며 상기 제2 패드 영역을 상기 패드 부분 및 상기 더미 부분으로 분리시키고,
    각각의 상기 게이트 전극들은 서로 다른 제1 도전성 물질 및 제2 도전성 물질을 포함하고,
    상기 패드 부분 및 상기 더미 부분은 공통적으로 상기 제1 도전성 물질을 포함하고,
    상기 패드 부분은 상기 더미 부분 보다 상기 제2 도전성 물질을 더 포함하는 3차원 반도체 소자.
  11. 제 7 항에 있어서,
    각각의 상기 게이트 전극들의 하부면 및 상부면을 덮으며, 각각의 상기 게이트 전극들의 어느 한 측면을 덮는 게이트 유전체를 더 포함하되,
    상기 제1 보조 분리 구조체는 상기 게이트 유전체의 일부를 분리시키는 3차원 반도체 소자.
  12. 제 4 항에 있어서,
    상기 게이트 전극들과 마주보는 엣지 게이트 전극들; 및
    상기 엣지 게이트 전극들과 마주보며 상기 엣지 게이트 전극들 보다 두꺼운 희생 층들을 더 포함하되,
    상기 제2 메인 분리 구조체는 상기 게이트 전극들과 상기 엣지 게이트 전극들 사이에 배치되는 3차원 반도체 소자.
  13. 제 4 항에 있어서,
    상기 제2 방향으로 상기 제2 단차로 차례로 낮아지는 상기 패드 영역들 중에서, 상기 단일 패드 영역의 상기 제2 방향의 길이는 나머지 패드 영역들 중 적어도 하나의 상기 제2 방향의 길이 보다 큰 3차원 반도체 소자.
  14. 제 4 항에 있어서,
    상기 패드 부분은 상기 더미 부분과 이격디고,
    상기 패드 부분의 상기 제1 방향의 길이는 상기 더미 부분의 상기 제1 방향의 길이와 동일하고,
    상기 패드 부분의 상기 제2 방향의 길이는 상기 더미 부분의 상기 제2 방향의 길이 보다 큰 3차원 반도체 소자.
  15. 제 4 항에 있어서,
    상기 게이트 전극들은 단일 게이트 전극을 포함하고,
    상기 단일 게이트 전극은 게이트 영역, 패드 영역 및 더미 부분을 포함하고,
    상기 패드 부분 및 상기 더미 부분은 상기 게이트 영역으로부터 연장되고,
    상기 패드 부분 및 상기 더미 부분 각각의 두께는 상기 게이트 영역의 두께 보다 큰 3차원 반도체 소자.
  16. 기판 상에서 상기 기판의 상부면과 수직한 수직 방향으로 서로 이격되면서 적층되고, 제1 계단 모양으로 배열되는 하부 패드 영역들을 포함하는 하부 게이트 전극들;
    상기 하부 게이트 전극들 상에서 상기 수직 방향으로 서로 이격되면서 적층되고, 상기 제1 계단 모양과 다른 제2 계단 모양으로 배열되는 중간 패드 영역들을 포함하는 중간 게이트 전극들; 및
    상기 중간 게이트 전극들 상에서 상기 수직 방향으로 서로 이격되면서 적층되고, 상기 제2 계단 모양과 다른 제3 계단 모양으로 배열되는 상부 패드 영역들을 포함하는 상부 게이트 전극들을 포함하되,
    상기 중간 패드 영역들은 제1 방향으로 제1 단차로 낮아지고 상기 제1 방향과 수직한 제2 방향으로 상기 제1 단차 보다 작은 제2 단차로 낮아지고,
    상기 상부 패드 영역들은 상기 제1 방향으로 상기 제1 단차 보다 작은 단차로 낮아지고,
    상기 하부 패드 영역들은 상기 제1 방향으로 상기 제1 단차 보다 작은 단차로 낮아지고,
    상기 중간 패드 영역들은 상기 제2 방향으로 상기 제2 단차로 차례로 낮아지는 제1 중간 패드 영역, 제2 중간 패드 영역, 제3 중간 패드 영역 및 제4 중간 패드 영역을 포함하고,
    상기 제2 및 제3 중간 패드 영역들 중 적어도 하나의 상기 제2 방향의 길이는 상기 제1 및 제4 중간 패드 영역들 중 적어도 하나의 상기 제2 방향의 길이와 다른 3차원 반도체 소자.
  17. 제 16 항에 있어서,
    상기 중간 패드 영역들은 제1 중간 패드 영역 및 제2 중간 패드 영역을 포함하고,
    상기 제2 및 제3 중간 패드 영역들 중 어느 하나의 상기 제2 방향의 길이는 상기 제1 및 제4 패드 영역들 중 적어도 하나의 상기 제2 방향의 길이 보다 크고, 상기 제2 및 제3 중간 패드 영역들 중 나머지 하나의 상기 제2 방향의 길이는 상기 제1 및 제4 패드 영역들 중 적어도 하나의 상기 제2 방향의 길이 보다 작은 3차원 반도체 소자.
  18. 제 16 항에 있어서,
    상기 제2 중간 패드 영역의 상기 제2 방향의 길이는 상기 제3 중간 패드 영역의 상기 제2 방향의 길이 보다 크고,
    상기 제2 중간 패드 영역의 상기 제2 방향의 길이는 상기 제1 및 제4 패드 영역들 중 적어도 하나의 상기 제2 방향의 길이 보다 크고,
    상기 제3 중간 패드 영역의 상기 제2 방향의 길이는 상기 제1 및 제4 패드 영역들 중 적어도 하나의 상기 제2 방향의 길이 보다 작은 3차원 반도체 소자.
  19. 제 16 항에 있어서,
    분리 구조체; 및
    상기 중간 패드 영역들 상의 콘택 플러그들을 더 포함하되,
    상기 중간 게이트 전극들은 단일 게이트 전극을 포함하고,
    상기 단일 게이트 전극은 게이트 영역 및 제1 중간 패드 영역을 포함하고,
    상기 콘택 플러그들은 상기 제1 중간 패드 영역 상의 제1 콘택 플러그, 상기 제2 중간 패드 영역 상의 제2 콘택 플러그, 상기 제3 중간 패드 영역 상의 제3 콘택 플러그 및 상기 제4 중간 패드 영역 상의 제4 콘택 플러그를 포함하고,
    상기 분리 구조체는 상기 제2 중간 패드 영역을 패드 부분 및 더미 부분으로 분할하고,
    상기 제2 콘택 플러그는 상기 패드 부분과 접촉하고 상기 더미 부분과 이격되는 3차원 반도체 소자.
  20. 제 19 항에 있어서,
    상기 더미 부분의 적어도 일부는 상기 패드 부분과 상기 제3 콘택 플러그 사이에 배치되는 3차원 반도체 소자.



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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102373818B1 (ko) * 2017-07-18 2022-03-14 삼성전자주식회사 반도체 장치
KR20200047882A (ko) * 2018-10-25 2020-05-08 삼성전자주식회사 3차원 반도체 소자
KR20200114285A (ko) * 2019-03-28 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20200132136A (ko) * 2019-05-15 2020-11-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210010725A (ko) 2019-07-18 2021-01-28 삼성전자주식회사 게이트 영역 및 절연 영역을 갖는 적층 구조물을 포함하는 반도체 소자
KR20210051262A (ko) 2019-10-30 2021-05-10 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치 제조 방법
JP2021072341A (ja) * 2019-10-30 2021-05-06 キオクシア株式会社 半導体装置
KR20210073143A (ko) 2019-12-10 2021-06-18 삼성전자주식회사 반도체 소자
CN111244097B (zh) * 2020-01-13 2022-08-23 长江存储科技有限责任公司 三维存储器及三维存储器的制作方法
KR20240095301A (ko) * 2020-03-23 2024-06-25 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단실 구조 및 그 형성 방법
CN114586153A (zh) 2020-03-23 2022-06-03 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
EP3966865A4 (en) * 2020-03-23 2022-08-03 Yangtze Memory Technologies Co., Ltd. STAIRCASE STRUCTURE IN A THREE-DIMENSIONAL MEMORY DEVICE AND FORMING METHOD THEREOF
KR20220000096A (ko) * 2020-06-25 2022-01-03 삼성전자주식회사 반도체 소자
CN112470275B (zh) 2020-10-29 2024-01-09 长江存储科技有限责任公司 三维存储器件中的同轴阶梯结构及其形成方法
KR20220099382A (ko) * 2021-01-06 2022-07-13 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN112768468B (zh) * 2021-01-22 2024-04-09 长江存储科技有限责任公司 三维存储器及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027104A (ja) 2012-07-26 2014-02-06 Toshiba Corp 半導体装置及びその製造方法
US20170103992A1 (en) 2015-10-07 2017-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5305980B2 (ja) 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
WO2011081438A2 (ko) * 2009-12-31 2011-07-07 한양대학교 산학협력단 3차원 구조를 가지는 메모리 및 이의 제조방법
KR101660488B1 (ko) 2010-01-22 2016-09-28 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101738103B1 (ko) 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
JP5550604B2 (ja) 2011-06-15 2014-07-16 株式会社東芝 三次元半導体装置及びその製造方法
KR101843580B1 (ko) 2011-08-16 2018-03-30 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2013055136A (ja) * 2011-09-01 2013-03-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101981996B1 (ko) 2012-06-22 2019-05-27 에스케이하이닉스 주식회사 반도체 소자와 그 제조방법
KR101974352B1 (ko) * 2012-12-07 2019-05-02 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
KR102025111B1 (ko) 2013-01-11 2019-09-25 삼성전자주식회사 전류 경로 선택 구조를 포함하는 3차원 반도체 장치 및 그 동작 방법
US9165937B2 (en) * 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
KR20150057147A (ko) 2013-11-18 2015-05-28 삼성전자주식회사 메모리 장치
KR20150073251A (ko) 2013-12-20 2015-07-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
KR102094470B1 (ko) * 2014-04-08 2020-03-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102118159B1 (ko) * 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102150253B1 (ko) * 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
TWI572016B (zh) * 2015-01-15 2017-02-21 力晶科技股份有限公司 半導體結構及其製造方法
US9859297B2 (en) 2015-03-10 2018-01-02 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
KR102333478B1 (ko) * 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
KR20160128731A (ko) 2015-04-29 2016-11-08 에스케이하이닉스 주식회사 3차원 반도체 장치
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
KR102358302B1 (ko) * 2015-05-21 2022-02-04 삼성전자주식회사 수직형 낸드 플래시 메모리 소자 및 그 제조 방법
KR102492979B1 (ko) * 2015-12-11 2023-01-31 삼성전자주식회사 수직형 메모리 장치
KR102546651B1 (ko) * 2015-12-17 2023-06-23 삼성전자주식회사 3차원 반도체 소자
KR102649372B1 (ko) * 2016-01-08 2024-03-21 삼성전자주식회사 3차원 반도체 메모리 장치
US10049744B2 (en) * 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102509899B1 (ko) * 2016-01-14 2023-03-14 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
KR102664184B1 (ko) * 2016-01-15 2024-05-16 삼성전자주식회사 3차원 반도체 메모리 장치
KR102650535B1 (ko) * 2016-01-18 2024-03-25 삼성전자주식회사 3차원 반도체 메모리 장치
US9905514B2 (en) * 2016-04-11 2018-02-27 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US9508645B1 (en) * 2016-04-14 2016-11-29 Macronix International Co., Ltd. Contact pad structure
US9685408B1 (en) * 2016-04-14 2017-06-20 Macronix International Co., Ltd. Contact pad structure and method for fabricating the same
US10312137B2 (en) * 2016-06-07 2019-06-04 Applied Materials, Inc. Hardmask layer for 3D NAND staircase structure in semiconductor applications
US10504838B2 (en) * 2016-09-21 2019-12-10 Micron Technology, Inc. Methods of forming a semiconductor device structure including a stair step structure
KR102650539B1 (ko) * 2016-09-23 2024-03-27 삼성전자주식회사 3차원 반도체 장치의 제조 방법
US20180197874A1 (en) * 2017-01-11 2018-07-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10186452B2 (en) * 2017-03-28 2019-01-22 Macronix International Co., Ltd. Asymmetric stair structure and method for fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027104A (ja) 2012-07-26 2014-02-06 Toshiba Corp 半導体装置及びその製造方法
US20170103992A1 (en) 2015-10-07 2017-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same

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