KR20200047882A - 3차원 반도체 소자 - Google Patents

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Abstract

3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상의 제1 게이트 그룹; 및 상기 제1 게이트 그룹 상의 제2 게이트 그룹을 포함한다. 상기 제1 게이트 그룹은 상기 하부 구조물의 상부면과 평행한 제1 방향으로 낮아지고 상기 하부 구조물의 상부면과 평행하며 상기 제1 방향과 수직한 제2 방향으로 높아지는 제1 패드 영역들을 포함하고, 상기 제2 게이트 그룹은 상기 제1 방향으로 차례로 높아지고 상기 제2 방향으로 높아지는 제2 패드 영역들을 포함한다.

Description

3차원 반도체 소자{THREE-DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 계단 구조를 갖는 적층 구조물을 포함하는 3차원 반도체 소자에 관한 것이다.
제품의 가격 경쟁력을 높이기 위하여, 3차원 반도체 소자의 집적도 향상에 대한 요구가 심화되고 있다. 3차원 반도체 소자의 집적도를 향상시키기 위하여, 게이트들을 기판의 수직 방향으로 적층시키는 3차원 구조의 반도체 소자가 개발되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 3차원 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물; 상기 하부 구조물 상의 제1 영역 및 제2 영역 내에 배치되는 적층 구조물, 상기 적층 구조물은 상기 하부 구조물의 상부면과 수직한 수직 방향으로 적층되는 게이트 패턴들을 포함하고, 상기 게이트 패턴들은 상기 제2 영역 내에서 계단 구조로 배열되는 패드 영역들을 포함하고; 및 상기 하부 구조물 상에서 상기 수직 방향으로 연장되어 상기 게이트 패턴들과 마주보는 측면을 갖는 수직 채널 구조물들을 포함한다. 상기 적층 구조물은 상기 제2 영역 내에서 제1 방향으로 차례로 배치되는 제1 적층 영역, 제2 적층 영역 및 제3 적층 영역을 포함하고, 상기 제1 적층 영역은 제1 높이로 변화하는 계단 구조를 갖는 제1 계단 영역을 포함하고, 상기 제2 적층 영역은 상기 제1 방향으로 상기 제1 높이 보다 큰 제2 높이로 낮아지는 계단 구조를 갖는 제2 계단 영역을 포함하고, 상기 제3 적층 영역은 상향 계단 영역 및 하향 계단 영역을 포함하고, 상기 제3 적층 영역의 상향 계단 영역은 상기 제1 방향으로 상기 제2 높이로 높아지는 계단 구조를 갖고, 상기 제3 적층 영역의 하향 계단 영역은 상기 제1 방향으로 상기 제2 높이로 낮아지는 계단 구조를 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물; 상기 하부 구조물 상에 배치되고, 상기 하부 구조물의 상부면과 수직한 수직 방향으로 적층되는 게이트 패턴들을 포함하는 적층 구조물; 및 상기 하부 구조물 상에 배치되고, 상기 게이트 패턴들과 마주보는 측면을 갖는 수직 채널 구조물들을 포함한다. 상기 적층 구조물은 제1 방향으로 높아지는 패드 영역들이 위치하는 상향 계단 영역 및 상기 제1 방향으로 낮아지는 패드 영역들이 위치하는 하향 계단 영역을 포함하고, 상기 상향 계단 영역 및 상기 하향 계단 영역은 상기 제1 방향으로 차례로 배치되고, 상기 상향 계단 영역은 서로 다른 높이 레벨에 위치하고 제2 방향으로 차례로 배치되는 제1 상향 계단 영역 및 제2 상향 계단 영역을 포함하고, 상기 하향 계단 영역은 서로 다른 높이 레벨에 위치하고 상기 제2 방향으로 차례로 배치되는 제1 하향 계단 영역 및 제2 하향 계단 영역을 포함하고, 상기 제2 방향은 상기 하부 구조물의 상부면과 평행하고 상기 제1 방향과 수직한 방향이다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상의 제1 게이트 그룹; 및 상기 제1 게이트 그룹 상의 제2 게이트 그룹을 포함한다. 상기 제1 게이트 그룹은 상기 하부 구조물의 상부면과 평행한 제1 방향으로 낮아지고 상기 하부 구조물의 상부면과 평행하며 상기 제1 방향과 수직한 제2 방향으로 높아지는 제1 패드 영역들을 포함하고, 상기 제2 게이트 그룹은 상기 제1 방향으로 차례로 높아지고 상기 제2 방향으로 높아지는 제2 패드 영역들을 포함한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 새로운 계단 구조로 배열되는 패드 영역들을 제공함으로써, 수직 방향으로 적층되는 게이트들의 수를 증가시킬 수 있다. 따라서, 집적도를 향상시킬 수 있는 3차원 반도체 소자를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 개략적인 블록 다이어그램이다.
도 1b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 메모리 어레이 영역을 개념적으로 나타낸 회로도이다.
도 2 내지 도 5b, 및 도 6a 내지 도 9는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 설명하기 위한 도면들이다.
도 5c는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기 위한 도면이다.
도 5d는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기 위한 도면이다.
도 10 내지 도 13은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기 위한 도면들이다.
도 14는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기 위한 도면이다.
도 15a 내지 도 16b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기 위한 도면들이다.
도 17a 내지 도 18b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기 위한 도면들이다.
도 19 및 도 20은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기 위한 도면들이다.
도 21 및 도 22는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기 위한 도면들이다.
도 23 내지 도 26b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기 위한 도면들이다.
도 27a 내지 27e는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형성 방법의 예시적인 예를 설명하기 위한 사시도들이다.
도 1a를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 개략적인 블록 다이어그램이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 소자(1)는 메모리 어레이 영역(MA), 로우 디코더(3), 페이지 버퍼(4), 컬럼 디코더(5) 및 제어 회로(6)를 포함할 수 있다. 상기 메모리 어레이 영역(MA)은 메모리 블록들(BLK)을 포함할 수 있다.
상기 메모리 어레이 영역(MA)은 복수의 행과 열을 따라 배열된 메모리 셀들을 포함할 수 있다. 상기 메모리 어레이 영역(MA)에 포함되는 상기 메모리 셀들은, 워드 라인들(WL), 적어도 하나의 공통 소스 라인(CSL), 스트링 선택 라인들(SSL), 적어도 하나의 접지 선택 라인(GSL) 등을 통해 로우 디코더(3)와 전기적으로 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(4) 및 컬럼 디코더(5)와 전기적으로 연결될 수 있다.
일 실시예에서, 상기 메모리 셀들 중에서, 동일한 행을 따라 배열되는 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(3)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록들(BLK)의 워드 라인들(WL)에 구동 신호를 제공할 수 있다. 예를 들어, 상기 로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 상기 메모리 블록들(BLK)에 전기적으로 연결된 상기 워드 라인들(WL), 상기 공통 소스 라인(CSL), 상기 스트링 선택 라인들(SSL) 및 상기 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
상기 페이지 버퍼(4)는 상기 비트 라인들(BL)을 통해 상기 메모리 어레이 영역(MA)과 전기적으로 연결될 수 있다. 상기 페이지 버퍼(4)는 상기 컬럼 디코더(5)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 연결될 수 있다. 상기 페이지 버퍼(4)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 상기 페이지 버퍼(4)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 상기 페이지 버퍼(4)는 제어 로직으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인(BL)에 이를 제공할 수 있다.
상기 컬럼 디코더(5)는 상기 페이지 버퍼(4)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 상기 컬럼 디코더(5)는 외부에서 입력된 어드레스를 디코딩하여, 상기 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
상기 컬럼 디코더(5)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록(BLK)의 상기 비트 라인들(BL)에 데이터 정보를 제공할 수 있다.
상기 제어 회로(6)는 3차원 반도체 소자(1)의 전반적인 동작을 제어할 수 있다. 상기 제어 회로(6)는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(6)는 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 상기 제어 회로(6)는 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
도 1b를 참조하여 도 1a에서 설명한 3차원 반도체 소자(1)의 상기 메모리 어레이 영역(도 1a의 MA) 내에 배치되는 회로의 예시적인 예를 설명하기로 한다. 도 1b는 상기 메모리 어레이 영역(도 1a의 MA) 내의 회로를 개념적으로 나타낸 회로도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 소자는 공통 소스 라인(CSL), 비트라인들(BL), 상기 공통 소스 라인(CSL)과 상기 비트라인들(BL) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 상기 공통 소스 라인(CSL), 상기 비트라인들(BL), 및 복수의 셀 스트링들(CSTR)은 메모리 어레이 영역(MA) 내에 배치될 수 있다.
상기 복수의 셀 스트링(CSTR)은 각각의 상기 비트라인들(BL)에 병렬로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)의 각각은 직렬로 연결될 수 있는 하부 선택 트랜지스터(GST), 메모리 셀들(MCT) 및 상부 선택 트랜지스터(SST)를 포함할 수 있다.
상기 메모리 셀들(MCT)은 상기 하부 선택 트랜지스터(GST)와 상기 상부 선택 트랜지스터(SST) 사이에서 직렬 연결될 수 있다. 상기 메모리 셀들(MCT)의 각각은 정보를 저장할 수 있는 정보 저장 영역들을 포함할 수 있다.
상기 상부 선택 트랜지스터(SST)는 상기 비트라인들(BL)과 전기적으로 연결될 수 있고, 상기 하부 선택 트랜지스터(GST)는 상기 공통 소스 라인(CSL)과 전기적으로 연결될 수 있다.
상기 상부 선택 트랜지스터(SST)는 복수개가 배치될 수 있으며, 스트링 선택 라인들(SSL)에 의해 제어될 수 있다. 상기 메모리 셀들(MCT)은 복수개의 워드라인들(WL)에 의해 제어될 수 있다.
상기 하부 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터(GST)의 소스에 공통으로 연결될 수 있다.
예시적인 예에서, 상기 상부 선택 트랜지스터(SST)는 스트링 선택 트랜지스터일 수 있고, 상기 하부 선택 트랜지스터(GST)는 접지 선택 트랜지스터일 수 있다.
다음으로, 도 2, 도 3a, 도 3b, 도 4a 내지 도 4d를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 설명하기로 한다. 도 2a 내지 도 4d에서, 도 2는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타내는 개념적인 평면도이고, 도 3a 및 도 3b는 도 2의 일부분을 나타낸 평면도들이고, 도 4a는 도 2의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 4b는 도 2의 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 4c는 도 2의 III-III'선을 따라 취해진 영역을 나타낸 단면도이고, 도 4d는 도 2의 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이다.
도 2 내지 도 4d를 참조하면, 하부 구조물(40) 상에 게이트 패턴들(158)을 포함하는 적층 구조물(160)이 배치될 수 있다. 상기 하부 구조물(40)은 반도체 기판을 포함할 수 있다. 상기 적층 구조물(160)은 상기 하부 구조물(40) 상의 제1 영역(A1) 및 상기 제1 영역(A1)과 인접하는 제2 영역(A2) 내에 배치될 수 있다. 상기 게이트 패턴들(158)은 상기 하부 구조물(40)의 상부면(40s)과 수직한 수직 방향(Z)으로 서로 이격되면서 적층될 수 있다.
상기 적층 구조물(160)은 상기 게이트 패턴들(158)과 함께 교대로 반복적으로 적층되는 층간 절연 층들(114)을 더 포함할 수 있다. 상기 층간 절연 층들(114)은 실리콘 산화물로 형성될 수 있다.
상기 게이트 패턴들(158) 중에서, 몇몇은 상술한 접지 선택 라인(도 1a 및 도 1b의 GSL)을 구성할 수 있고, 몇몇은 상술한 워드라인들(도 1a 및 도 1b의 WL)을 구성할 수 있고, 몇몇은 상술한 스트링 선택 라인들(도 1a 및 도 1b의 SSL)을 구성할 수 있고, 몇몇은 더미 게이트 패턴들 및 플로팅 게이트 패턴들일 수 있다.
상기 게이트 패턴들(158)은 상기 제1 영역(A1) 내에 배치되며 상기 제2 영역(A2) 내로 연장되는 하부 게이트 패턴들(158L), 중간 게이트 패턴들(158M) 및 상부 게이트 패턴들(158Ua, 158Ub), 및 상기 제1 영역(A1)과 이격되며 상기 제2 영역(A2) 내에 배치되는 플로팅 게이트 패턴들(158F)을 포함할 수 있다.
상기 중간 게이트 패턴들(158M)은 상기 하부 게이트 패턴(158L) 상에 배치될 수 있고, 상기 상부 게이트 패턴들(158Ua, 158Ub)은 상기 중간 게이트 패턴들(158M) 상에 배치될 수 있다. 상기 제2 영역(A2) 내의 상기 플로팅 게이트 패턴들(158F)은 상기 중간 게이트 패턴들(158M) 상에 배치될 수 있고, 다른 게이트 패턴들(158L, 158M, 158Ua, 158Ub)과 이격되며 전기적으로 절연될 수 있다.
상기 플로팅 게이트 패턴들(158F)은 제1 높이(H1)로 높아지는 계단 모양을 갖는 상부 플로팅 게이트 패턴들(158Fu), 상기 상부 플로팅 게이트 패턴들(158Fu) 보다 낮은 높이 레벨에 위치하며 상기 제1 높이(H1) 보다 큰 제2 높이(H2)로 높아지는 계단 구조를 갖는 제1 플로팅 게이트 패턴들(158Fa), 및 상기 제1 플로팅 게이트 패턴들(158Fa) 보다 낮은 높이 레벨에 위치하며 상기 제2 높이(H2)로 높아지는 계단 구조를 갖는 제2 플로팅 게이트 패턴들(158Fb)을 포함할 수 있다.
예시적인 예에서, 상기 하부 게이트 패턴(158L)은 상술한 접지 선택 라인(도 1a 및 도 1b의 GSL)을 구성할 수 있고, 상기 중간 게이트 패턴들(158M) 중 몇몇은 상기 워드라인들(도 1a 및 도 1b의 WL)을 구성할 수 있고, 상기 상부 게이트 패턴들(158Ua, 158Ub)은 상기 스트링 선택 라인들(도 1a 및 도 1b의 SSL)을 구성할 수 있다.
예시적인 예에서, 상기 중간 게이트 패턴들(158M) 중에서, 상기 하부 게이트 패턴(158L)과 인접하는 중간 게이트 패턴은 더미 게이트일 수 있고, 상기 상부 게이트 패턴들(158Ua, 158Ub)과 인접하는 중간 게이트 패턴은 더미 게이트일 수 있고, 나머지 중간 게이트 패턴들은 상기 워드라인들(도 1a 및 도 1b의 WL)일 수 있다. 상기 상부 게이트 패턴들(158Ua, 158Ub)은 제1 상부 게이트 패턴(158Ua) 및 상기 제1 상부 게이트 패턴(158Ua) 아래의 제2 상부 게이트 패턴(158Ub)을 포함할 수 있다.
상기 게이트 패턴들(158)은 상기 제2 영역(A2) 내에서 계단 구조로 배열되는 패드 영역들(P)을 가질 수 있다. 상기 제2 영역(A2) 내에서, 상기 패드 영역들(P)은 상대적으로 상부에 위치하는 다른 게이트 패턴과 중첩하지 않는 상기 게이트 패턴들(158)의 영역들 또는 상부에 다른 게이트 패턴들이 없는 상기 게이트 패턴들(158)의 영역들일 수 있다. 상기 게이트 패턴들(158)의 상기 패드 영역들(P) 중에서, 상술한 상기 접지 선택 라인(도 1a 및 도 1b의 GSL), 상기 워드라인들(도 1a 및 도 1b의 WL) 및 상기 스트링 선택 라인(도 1a 및 도 1b의 SSL)일 수 있는 게이트 패턴들의 패드 영역들은 전기적인 신호가 인가될 수 있는 패드 영역들일 수 있고, 상술한 더미 게이트 패턴들 및 상기 플로팅 게이트 패턴들(158F)의 패드 영역들은 전기적인 신호가 인가되지 않는 패드 영역들일 수 있다.
상기 제1 영역(A1)은 앞에서 상술한 상기 메모리 셀들(도 1b의 MCT) 및 상기 복수의 셀 스트링들(도 1b의 CSTR)이 배치되는 메모리 어레이 영역(도 1a의 MA)일 수 있다. 앞에서 상술한 것과 같은 상기 접지 선택 라인(도 1a 및 도 1b의 GSL), 상기 워드라인들(도 1a 및 도 1b의 WL) 및 상기 스트링 선택 라인들(도 1a 및 도 1b의 SSL)일 수 있는 게이트 패턴들(158)은 상기 제1 영역(A1) 내에 배치될 수 있으며, 상기 제2 영역(A2) 내로 연장될 수 있다.
상세한 설명 및 청구항 전체에 걸쳐서, 상기 제1 영역(A1)은 '메모리 어레이 영역'으로 대체되어 지칭될 수 있고, 상기 제2 영역(A2)은 '연장 영역', 또는 '계단 영역' 등으로 대체되어 지칭될 수도 있다.
상기 적층 구조물(160)을 갖는 기판 상에 제1 캐핑 절연 층(116) 및 제2 캐핑 절연 층(133)이 배치될 수 있다. 상기 제1 및 제2 캐핑 절연 층들(116, 133)은 실질적으로 동일한 레벨에 위치하는 상부면들을 가질 수 있다. 상기 제1 캐핑 절연 층(116)은 상기 상부 게이트 패턴들(158Ua, 158Ub) 중에서 최상위에 위치하는 제1 상부 게이트 패턴(158Ua)과 중첩할 수 있고, 상기 제2 캐핑 절연 층(133)은 상기 제1 상부 게이트 패턴(158Ua) 외측에 위치하는 상기 적층 구조물(160)의 부분을 덮을 수 있다.
상기 하부 구조물(40) 상에 상기 적층 구조물(160)을 관통하는 수직 채널 구조물들(146)이 배치될 수 있다. 상기 수직 채널 구조물들(146)은 상기 적층 구조물(160)을 관통하며 상부로 연장되어 상기 제1 캐핑 절연 층(116)을 관통할 수 있다. 상기 수직 채널 구조물들(146)은 상기 게이트 패턴들(158)과 마주보는 측면을 가질 수 있다.
상기 제1 및 제2 캐핑 절연 층들(116, 133) 상에 차례로 적층되는 제3 캐핑 절연 층(149), 제4 캐핑 절연 층(172) 및 제5 캐핑 절연 층(174)이 배치될 수 있다. 상기 제1 내지 제5 캐핑 절연 층들(116, 133, 149, 172, 174)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 하부 구조물(40) 상에 상기 적층 구조물(160)을 관통하는 분리 구조물들(169)이 배치될 수 있다. 상기 분리 구조물들(169)은 상기 제3 캐핑 절연 층(149)을 관통하며 아래로 연장되어 상기 적층 구조물(160)을 관통할 수 있다.
상기 분리 구조물들(169)은 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 제1 방향(X)은 상기 하부 구조물(40)의 상부면(40s)과 평행하고, 상기 제1 영역(A1)에서 상기 제2 영역(A2)을 향하는 방향일 수 있다.
상기 분리 구조물들(169)은 블록 분리 구조물들(169a) 및 더미 분리 구조물들을 포함할 수 있다. 상기 분리 구조물들(169)은 상기 적층 구조물(160)을 관통하며 상기 하부 구조물(40)을 노출시키는 분리 트렌치들(152) 내에 배치될 수 있다. 예를 들어, 상기 블록 분리 구조물들(169a)은 블록 분리 트렌치들(152a) 내에 배치될 수 있고, 상기 더미 분리 구조물들(169b)은 더미 분리 트렌치들(152b) 내에 배치될 수 있다.
상세한 설명 및 청구항 전체에 걸쳐서, 상기 블록 분리 구조물들(169a)의 '블록' 용어 및 상기 더미 분리 구조물들(169b)의 '더미' 용어는 구성요소들을 서로 구분하기 위하여 사용하는 것으로써, 본 발명의 기술적 사상(inventive concept)은 이러한 '블록' 및 '더미' 용어들에 의해 한정되지는 않는다. 예를 들어, 상세한 설명 및 청구항 전체에 걸쳐서, 상기 블록 분리 구조물들(169a) 및 상기 더미 분리 구조물들(169b)은 '제1 분리 구조물들(169a)'및 '제2 분리 구조물들(169b)'등과 같은 용어로 대체되어 설명될 수도 있다.
상기 블록 분리 구조물들(169a)은 상기 제1 영역(A1) 및 상기 제2 영역(A2)을 가로지를 수 있다. 따라서, 상기 블록 분리 구조물들(169a)은 앞에서 설명한 상기 메모리 블록들(BLK)을 서로 이격 또는 분리시킬 수 있다. 상기 블록 분리 구조물들(169a)은 제1 블록 분리 구조물(169a1) 및 제2 블록 분리 구조물들(169a2)을 포함할 수 있다. 상기 제1 블록 분리 구조물(169a1)은 상기 제2 블록 분리 구조물들(169a2) 사이에 배치될 수 있다.
상기 적층 구조물(169)은 상기 블록 분리 구조물들(169a)에 의해 상기 제2 방향(Y)으로 분리될 수 있다. 예를 들어, 상기 적층 구조물(160)은 상기 제1 블록 분리 구조물(169a1) 양 옆에 위치하는 상기 제1 적층 구조물(160a) 및 상기 제2 적층 구조물(160b)을 포함할 수 있다. 상기 제1 적층 구조물(160a) 및 상기 제2 적층 구조물(160b)은 상기 제1 블록 분리 구조물(169a1)을 중심으로 하여 미러 대칭 구조일 수 있다.
각각의 상기 더미 분리 구조물들(169b)은 상기 메모리 블록들(BLK) 내에 배치되며 각각의 상기 블록 분리 구조물들(169a) 보다 짧은 길이를 가질 수 있다. 상기 블록 분리 구조물들(169a) 및 상기 더미 분리 구조물들(169b)은 동일한 물질로 구성될 수 있으며, 동일한 높이의 상부면들을 가질 수 있다.
서로 인접하는 한 쌍의 상기 블록 분리 구조물들(169a), 예를 들어 상기 제1 및 제2 블록 분리 구조물들(169a1, 169a2) 사이에서, 상기 더미 분리 구조물들(169b)은 서로 마주보는 끝 부분들을 가지며 서로 이격될 수 있는 복수의 분리 부분들(169b1, 169b2, 169b3, 169b4)을 포함할 수 있다.
서로 인접하는 상기 제1 및 제2 블록 분리 구조물들(169a1, 169a2) 사이에서, 상기 적층 구조물(160)의 상기 게이트 패턴들(158)의 일부분들은 상기 더미 분리 구조물들(169b)에 의해 제2 방향(Y)으로 분리될 수 있으며, 이와 같이 분리되는 상기 게이트 패턴들(158)의 일부분들은 상기 더미 분리 구조물들(169b)의 서로 마주보는 끝 부분들 사이에서 서로 연결될 수 있다. 서로 인접하는 상기 제1 및 제2 블록 분리 구조물들(169a1, 169a2) 사이에서, 상기 게이트 패턴들(158) 중 상기 워드라인들(도 1a 및 도 1b의 WL)일 수 있는 상기 중간 게이트 패턴들(158M)의 각각은 상기 더미 분리 구조물들(169b)에 의해 상기 제2 방향(Y) 분리되는 라인 부분들과 상기 더미 분리 구조물들(169b) 사이에 위치하며 상기 라인 부분들을 연결하는 연결 부분들을 포함할 수 있다.
상기 제2 방향(Y)은 상기 하부 구조물(40)의 상부면(40s)과 평행하고, 상기 제1 방향(X)과 수직할 수 있다.
상기 더미 구조물들(169b)은 상기 제1 영역(A1)을 가로지르며 상기 제2 영역(A1)의 일부 내로 연장될 수 있는 제1 분리 부분들(169b1), 및 상기 제2 영역(A2) 내에 배치될 수 있는 제2 분리 부분들(169b2), 제3 분리 부분들(169b3) 및 제4 분리 부분들(169b4)을 포함할 수 있다. 상기 제1 분리 부분들(169b1)과 상기 제2 분리 부분들(169b2)은 서로 마주보는 끝 부분들을 가지며 서로 이격될 수 있고, 상기 제2 분리 부분들(169b2)과 상기 제3 분리 부분들(169b3)은 서로 마주보는 끝 부분들을 가지며 서로 이격될 수 있고, 상기 제3 분리 부분들(169b3)과 상기 제4 분리 부분들(169b4)은 서로 마주보는 끝 부분들을 가지며 서로 이격될 수 있다.
상기 블록 분리 구조물들(169a) 및 상기 더미 분리 구조물들(169b)은 동일한 물질 및 동일한 구조로 형성될 수 있다. 예를 들어, 상기 블록 분리 구조물들(169a) 및 상기 더미 분리 구조물들(169b)의 각각은 분리 패턴(도 4c의 168) 및 상기 분리 패턴(168)의 측면들 상의 분리 스페이서들(도 4c의 167)를 포함할 수 있다. 상기 분리 패턴(168)은 도우프트 실리콘, 금속 질화물(e.g., TiN) 및 금속(e.g., W) 중 어느 하나 또는 복수의 물질로 형성될 수 있다. 상기 분리 스페이서들(167)은 실리콘 산화물 및 실리콘 질화물 중 어느 하나 또는 이들의 조합으로 형성될 수 있다.
상기 제5 캐핑 절연 층(174) 상에 비트라인들(190)이 배치될 수 있다. 상기 비트라인들(190)과 상기 수직 채널 구조물들(146) 사이에 상기 비트라인들(190)과 상기 수직 채널 구조물들(146)을 전기적으로 연결하는 비트라인 콘택 플러그들(180)이 배치될 수 있다.
앞에서 상술한 수직 구조물들(146)의 예시적인 예에 대하여 도 5a를 참조하여 설명하기로 한다. 도 5a는 상기 수직 채널 구조물들(146) 중 어느 하나의 수직 구조물(146) 및 상기 게이트 패턴들(158) 중 상기 제1 상부 게이트 패턴(158Ua), 하나의 중간 게이트 패턴(158M) 및 상기 하부 게이트 패턴(158L)을 개략적으로 나타내는 개념적인 단면도이다.
도 5a를 참조하면, 상기 수직 채널 구조물(146)은 수직 채널 반도체 층(140) 및 상기 수직 채널 반도체 층(140)과 상기 게이트 패턴들(158) 사이에 배치되는 게이트 유전체 구조물(138)을 포함할 수 있다.
예시적인 예에서, 상기 수직 채널 구조물(146)은 반도체 패턴(136), 상기 반도체 패턴(136) 상의 수직 코어 패턴(142), 상기 수직 코어 패턴(142) 상의 패드 패턴(144)을 더 포함할 수 있다.
상기 수직 채널 반도체 층(140)은 상기 반도체 패턴(136)과 접촉하며 상기 수직 코어 패턴(142)의 외측면을 둘러싸도록 배치될 수 있다. 상기 게이트 유전체 구조물(138)은 상기 수직 채널 반도체 층(140)의 외측면을 둘러싸도록 배치될 수 있다. 상기 반도체 패턴(136)은 에스이지(SEG) 공정에 의해 형성될 수 있는 에피택시얼 물질 층일 수 있다. 상기 수직 코어 패턴(142)은 절연성 물질(e.g., 실리콘 산화물 등)로 형성될 수 있다. 상기 패드 패턴(144)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 패드 패턴(144)은 상기 상부 게이트 패턴(158U) 보다 높은 레벨에 배치될 수 있다. 상기 수직 채널 구조물(146)의 상기 패드 패턴(144)은 앞에서 설명한 비트라인 콘택 플러그(180)와 접촉하며 전기적으로 연결될 수 있다.
예시적인 예에서, 상기 수직 채널 반도체 층(140)은 상기 중간 및 상부 게이트 패턴들(158M, 158U)과 마주보는 측면을 가질 수 있다. 상기 수직 채널 구조물(146)은 상기 게이트 패턴들(158L, 158M, 158U)을 관통할 수 있다.
상기 수직 채널 구조물(146)이 상기 반도체 패턴(136)을 포함하는 경우에, 상기 반도체 패턴(136)은 상기 하부 게이트 패턴(158L)을 관통하고, 상기 수직 채널 반도체 층(140)은 상기 중간 및 상부 게이트 패턴들(158M, 158U)을 관통할 수 있다. 상기 수직 채널 반도체 층(140)은 폴리 실리콘 층으로 형성될 수 있다.
예시적인 예에서, 상기 반도체 패턴(136)은 채널 반도체 층으로 지칭될 수도 있다. 예를 들어, 상기 반도체 패턴(136)은 상대적으로 하부에 위치하는 하부 채널 반도체 층으로 지칭되고, 상기 수직 채널 반도체 층(140)은 상대적으로 상부에 위치하는 상부 채널 반도체 층으로 지칭될 수도 있다. 따라서, 상기 반도체 패턴(136)은 상기 수직 채널 반도체 층(140)과 함께, '수직 채널 반도체 층'으로 지칭될 수도 있다.
예시적인 예에서, 상기 게이트 유전체 구조물(138)은 터널 유전체 층(138a), 정보 저장 층(138b) 및 블로킹 유전체 층(138c)을 포함할 수 있다.
상기 정보 저장 층(138b)은 상기 터널 유전체 층(138a) 및 상기 블로킹 유전체 층(138c) 사이에 배치될 수 있다. 상기 블로킹 유전체 층(138c)은 상기 정보 저장 층(138b)과 상기 게이트 패턴들(158) 사이에 배치될 수 있다. 상기 터널 유전체 층(138a)는 상기 정보 저장 층(138b)과 상기 수직 채널 반도체 층(140) 사이에 배치될 수 있다.
상기 터널 유전체 층(138a)는 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체 층(138c)는 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 상기 정보 저장 층(138b)은 정보를 저장할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 정보 저장 층(138b)은 상기 수직 채널 반도체 층(140)과 상기 워드라인들(도 1a 및 도1b의 WL)일 수 있는 상기 중간 게이트 패턴들(158M) 사이에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 예를 들어, 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 수직 채널 반도체 층(140)으로부터 상기 터널 유전체 층(138a)을 통하여 상기 정보 저장 층(138b) 내로 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(138b) 내에 트랩된 전자를 소거할 수 있다.
상술한 바와 같이, 상기 중간 게이트 패턴들(158M) 중에서, 상기 워드라인들(도 1a 및 도 1b의 WL)일 수 있는 중간 게이트 패턴들과 상기 수직 채널 반도체 층(140) 사이에 위치하는 상기 정보 저장 층(138b)의 영역들은 정보 저장 영역들로 정의될 수 있고, 이러한 정보 저장 영역들은 도 3에서 설명한 상기 메모리 셀들(도 3의 MCT)을 구성할 수 있다.
상기 패드 패턴(144)은 상기 비트라인 콘택 플러그(180)와 접촉할 수 있고, 상기 비트라인 콘택 플러그(180)는 상기 비트라인(190)과 접촉할 수 있다. 따라서, 상기 수직 채널 구조물(146)의 상기 패드 패턴(144)은 상기 비트라인 콘택 플러그(180)를 통하여 상기 비트라인(190)과 전기적으로 연결될 수 있다.
상기 게이트 패턴들(158)의 각각은 서로 다른 제1 물질 층(156) 및 제2 물질 층(157)을 포함할 수 있다.
예시적인 예에서, 상기 제1 물질 층(156)은 알루미늄 산화물 등과 같은 유전체로 형성될 수 있고, 상기 제2 물질 층(157)은 도우프트 실리콘, 금속 질화물(e.g., TiN) 및 금속(e.g., W) 중 어느 하나 또는 둘 이상을 포함하는 도전성 물질로 형성될 수 있다. 상기 제1 물질 층(156)은 상기 제2 물질 층(157)의 상부면 및 하부면을 덮으며 상기 제2 물질 층(157)의 일부 측면으로 연장될 수 있다. 상기 분리 구조물들(169)과 마주보는 상기 제2 물질 층(157)의 측면은, 도 4c에서와 같이, 상기 제1 물질 층(156)에 의해 덮이지 않을 수 있다.
다음으로, 상기 게이트 패턴들(158)을 도 1a에서 상술한 주변 회로, 예를 들어 상기 로우 디코더(도 1a의 3)와 전기적으로 연결하기 위한 개념(concept)에 대하여 도 5b를 참조하여 설명하기로 한다. 도 5b는 도 5a에서 나타낸 상기 게이트 패턴들(158) 중 상기 제1 상부 게이트 패턴(158Ua), 하나의 중간 게이트 패턴(158M) 및 상기 하부 게이트 패턴(158L)의 연결 구조를 설명하기 위한 개념적인 단면도이다.
도 5b를 참조하면, 상기 게이트 패턴들(158)은 앞에서 상술한 바와 같이, 계단 모양으로 배열될 수 있는 상기 패드 영역들(P)을 가질 수 있다. 예를 들어, 상기 제1 상부 게이트 패턴(158Ua)은 상부 패드 영역(PU)을 가질 수 있고, 상기 중간 게이트 패턴(158M)은 중간 패드 영역(PM)을 가질 수 있고, 상기 하부 게이트 패턴(158L)은 하부 패드 영역(PL)을 가질 수 있다.
상기 패드 영역들(P) 상에 게이트 콘택 플러그들(176)이 배치될 수 있다. 예를 들어, 상기 상부 패드 영역(PU) 상에 상부 게이트 콘택 플러그(176U)가 배치될 수 있고, 상기 중간 패드 영역(PM) 상에 중간 게이트 콘택 플러그(176M)가 배치될 수 있고, 상기 하부 패드 영역(PL) 상에 하부 게이트 콘택 플러그(176L)가 배치될 수 있다.
상기 게이트 콘택 플러그들(176)과 전기적으로 연결될 수 있는 게이트 연결 배선들(194)이 배치될 수 있다. 예를 들어, 상기 상부 게이트 콘택 플러그(176U) 상에 상부 게이트 연결 배선(194U)이 배치될 수 있고, 상기 중간 게이트 콘택 플러그(176M) 상에 중간 게이트 연결 배선(194M)이 배치될 수 있고, 상기 하부 게이트 콘택 플러그(176L) 상에 하부 게이트 연결 배선(194L)이 배치될 수 있다.
상기 상부 게이트 콘택 플러그(176U)와 상기 상부 게이트 연결 배선(194U)를 전기적으로 연결하고, 상기 중간 게이트 콘택 플러그(176M)와 상기 중간 게이트 연결 배선(194M)을 전기적으로 연결하고, 상기 하부 게이트 콘택 플러그(176L)와 상기 하부 게이트 연결 배선(194L)을 전기적으로 연결하는 연결 플러그들(184)이 배치될 수 있다.
상기 게이트 연결 배선들(194)은 상기 게이트 패턴들(158) 중에서 상기 스트링 선택 라인들(도 1a 및 도 1b의 SSL), 상기 워드라인들(도 1a 및 도 1b의 WL) 및 상기 접지 선택 라인(도 1a 및 도 1b의 GSL)일 수 있는 게이트 패턴들을 상기 주변 회로와 전기적으로 연결시키는 역할을 할 수 있다.
예시적인 예에서, 상기 패드 영역들(P)은 상기 게이트 패턴들(158)의 다른 부분들과 동일한 두께를 가질 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 패드 영역들(P) 중 몇몇 또는 전부는 상기 게이트 패턴들(158)의 다른 부분들과 다른 두께를 갖도록 변형될 수 있다. 이와 같은 패드 영역들의 변형 예들에 대하여 도 5c 및 도 5d를 각각 참조하여 설명하기로 한다.
변형 예에서, 도 5c를 참조하면, 상기 게이트 패턴들(158) 중에서, 최상위에 위치하는 상기 제1 상부 게이트 패턴(158Ua)의 상기 상부 패드 영역(PU) 및 최하위에 위치하는 상기 하부 게이트 패턴(158L)의 상기 하부 패드 영역(PL)은 상기 제1 상부 게이트 패턴(158Ua) 및 상기 하부 게이트 패턴(158L)의 다른 부분들과 동일한 두께를 가질 수 있다. 상기 게이트 패턴들(158) 중에서, 상기 제1 상부 게이트 패턴(158Ua)과 상기 하부 게이트 패턴(158L) 사이에 위치하는 게이트 패턴들, 예를 들어 상기 중간 게이트 패턴(158M)의 상기 중간 패드 영역(PM)은 두께가 증가된 부분(158P)을 가질 수 있다. 따라서, 상기 중간 패드 영역(PM)은 상기 중간 게이트 패턴(158M)의 나머지 부분의 두께 보다 큰 두께를 가질 수 있다.
다른 변형 예에서, 도 5d를 참조하면, 상기 게이트 패턴들(158)의 상기 패드 영역들(P)의 각각은 두께가 증가된 부분(158P)을 가질 수 있다. 따라서, 상기 게이트 패턴들(158)의 각각은 게이트 패턴의 나머지 부분 보다 두께가 중가된 패드 영역(P)을 가질 수 있다.
다시, 도 2a 내지 도 4d를 참조하면, 도 3a 및 도 3b의 평면도에서, 도면부호 'G0'내지 'G120'은 상기 게이트 패턴들(158)이 상기 하부 구조물(40) 상에서 위치하는 높이 정보를 나타낼 수 있다. 그리고, 상기 제2 영역(A2) 내에서, 도면부호 'G0'내지 'G120'가 표시된 영역들은 상부에 다른 게이트 패턴들이 없는 상기 게이트 패턴들(158)의 영역들일 수 있고, 이러한 영역들은 상기 패드 영역들(P)로 지칭될 수 있다. 따라서, 상기 패드 영역들(P)은 도 3a 및 도 3b의 평면도에서, 도면부호 'G0'내지 'G120'가 표시된 영역들로 볼수도 있다.
상기 패드 영역들(P) 중에서 서로 다른 높이 레벨에 위치하는 패드 영역들은 계단들의 디딤 바닥들(stair treads)로 볼수 있다. 따라서, 서로 다른 높이 레벨에 위치하는 패드 영역들(P)은 계단들의 디딤 바닥들과 같을 수 있기 때문에, 상기 패드 영역들(P)은 계단 구조로 배열되는 것으로 볼 수 있다. 따라서, 이하에서 설명하는 상기 적층 적조물(160)의'계단 구조'는 서로 다른 높이 레벨에 위치하는 상기 패드 영역들(P) 사이의 높이 차이에 의해 형성되는 계단 모양을 의미할 수 있다.
앞에서 설명한 바와 같이, 상기 적층 구조물(160)은 상기 제1 블록 분리 구조물(169a1)을 중심으로 하여 미러 대칭 구조일 수 있는 상기 제1 적층 구조물(160a) 및 상기 제2 적층 구조물(160b)을 포함할 수 있다. 따라서, 상기 적층 구조물(160)의 계단 구조도 상기 제1 블록 분리 구조물(169a1)을 중심으로 하여 미러 대칭구조일 수 있다. 이러한 상기 적층 구조물(160)의 상기 게이트 패턴들(158)에 대하여 도 6a 및 도 6b를 참조하여 설명하기로 한다. 도 6a는 상기 적층 구조물(160)의 계단 구조를 설명하기 위하여 상기 제2 블록 분리 구조물들(169a2) 사이에 위치하는 상기 적층 구조물(160)의 계단 구조를 개략적으로 나타낸 사시도이고, 도 6b는 상기 적층 구조물(160)의 계단 구조를 설명하기 위하여 상기 제1 및 제2 블록 분리 구조물들(169a1, 169a2) 사이에 위치하는 상기 적층 구조물(160)의 상기 게이트 패턴들(158) 및 상기 게이트 패턴들(158)의 상기 패드 영역들(P)을 개략적으로 나타낸 사시도이다.
이하에서, 상기 적층 구조물(160)을 설명함에 있어서, 상기 제1 및 제2 블록 분리 구조물들(169a1, 169a2) 사이에 위치하는 상기 제1 적층 구조물(160a)의 계단 구조를 나타내는 도 6a를 중심으로 참조하고, 상기 제1 블록 분리 구조물(169a1)을 중심으로 미러 대칭 구조인 상기 제1 및 제2 적층 구조물들(160a, 160b)의 계단 구조를 개략적으로 나타내는 도 6b를 보조적으로 참조하기로 한다.
도 2 내지 도 4d와 함께, 도 6a 및 도 6b를 참조하면, 상기 제1 적층 구조물(160a)은 상기 제2 영역(A2) 내에서, 다양한 계단 구조들을 갖는 적층 영역들을 포함할 수 있다. 예를 들어, 상기 적층 영역들은 상기 제1 방향(X)으로 차례로 배치되는 제1 적층 영역(S1), 제2 적층 영역(S2), 제3 적층 영역(S3) 및 제4 적층 영역(S4)을 포함할 수 있다. 상기 제1 내지 제4 적층 영역들(S1-S4)은 서로 다른 계단 구조를 가질 수 있다.
예시적인 예에서, 상기 제1 적층 구조물(160a)의 상기 제1 적층 영역(S1)은 제1 높이(H1)로 변화하는 계단 구조를 갖는 제1 계단 영역(SA1)을 포함할 수 있다. 상기 제1 계단 영역(SA1)은 상기 제1 영역(A1)으로부터 상기 제1 방향(X)으로 상기 제1 높이(H1)로 차례로 낮아지고, 이어서 상기 제1 방향(X) 및 상기 제2 방향(Y)으로 상기 제1 높이(H1)로 차례로 높아지는 계단 구조를 가질 수 있다.
예시적인 예에서, 상기 제2 적층 영역(S2)은 상기 제1 방향(X)으로 상기 제1 높이(H1) 보다 큰 제2 높이(H2)로 낮아지는 계단 구조를 갖는 제2 계단 영역(SA2)을 포함할 수 있다. 예를 들어, 상기 제2 적층 영역(S2)은 상기 제1 적층 영역(S1)으로부터 상기 제1 방향(X)으로 상기 제2 높이(H2)로 차례로 낮아지며, 상기 제2 방향(Y)으로 상기 제1 높이(H1)로 차례로 높아지는 계단 구조를 갖는 제2 계단 영역(SA2)을 포함할 수 있다.
예시적인 예에서, 상기 제3 적층 영역(S3)은 하나 또는 복수의 적층 부분들을 포함할 수 있다. 예를 들어, 상기 제3 적층 영역(SA3)은 제1 적층 부분(S3a) 및 제2 적층 부분(S3b)을 포함할 수 있다. 상기 제1 및 제2 적층 부분들(S3a, S3b)의 각각은 제3 계단 영역을 포함할 수 있다. 상기 제3 계단 영역은 상기 제1 방향(X)으로 상기 제2 높이(H2)로 높아지는 계단 구조를 갖는 상향 계단 영역 및 상기 제1 방향(X)으로 상기 제2 높이(H2)로 낮아지는 계단 구조를 갖는 하향 계단 영역을 포함할 수 있다.
예를 들어, 상기 제1 적층 부분(S3a)은 상기 제1 방향(X)으로 상기 제2 높이(H2)로 높아지는 계단 구조의 상향 계단 영역(SUa) 및 상기 제1 방향(X)으로 상기 제2 높이(H2)로 낮아지는 계단 구조를 갖는 하향 계단 영역(SDa)을 포함하는 제3 계단 영역(SA3a)을 포함할 수 있다.
상기 제1 적층 부분(S3a)의 상향 계단 영역(Sua) 및 상기 제1 적층 부분(S3a)의 하향 계단 영역(SDa)은 상기 제1 방향(X)으로 차례로 배치될 수 있다.
상기 제1 적층 부분(S3a)의 상향 계단 영역(SUa)은 서로 다른 높이 레벨에 위치하는 제1 및 제2 상향 계단 영역들(SUa1, SUa2)을 포함할 수 있고, 상기 제1 적층 부분(S3a)의 하향 계단 영역(SDa)은 서로 다른 높이 레벨에 위치하는 제1 및 제2 하향 계단 영역들(SDa1, SDa2)을 포함할 수 있다.
상기 제1 적층 부분(S3a)의 제1 상향 계단 영역(SUa1)은 상기 제1 적층 부분(S3a)의 제2 상향 계단 영역(SUa2) 보다 낮은 높이 레벨에 위치할 수 있다.
상기 제1 적층 부분(S3a)의 제1 상향 계단 영역(SUa1)은 상기 제2 적층 영역(S2)의 일부로부터 제3 높이(H3)로 낮아진 후, 상기 제1 방향(X)으로 상기 제2 높이(H2)로 차례로 높아지고, 상기 제2 블록 분리 구조물(169a2)으로부터 상기 제1 블록 분리 구조물(169a1)을 향하는 상기 제2 방향(Y)으로 상기 제1 높이(H1)로 차례로 높아지는 계단 구조를 가질 수 있다. 상기 제3 높이(H3)는 상기 제2 높이(H2) 보다 클 수 있다.
상기 제1 적층 부분(S3a)의 제2 상향 계단 영역(SUa2)는 상기 제2 적층 영역(S2)의 일부로부터 단차 없이 상기 제1 방향(X)으로 연장된 후, 상기 제1 방향(X)으로 상기 제2 높이(H2)로 차례로 높아지는 계단 구조를 가질 수 있다. 상기 제1 적층 부분(S3a)의 제1 상향 계단 영역(SUa1)과 상기 제1 적층 부분(S3a)의 제2 상향 계단 영역(SUa2) 사이의 상기 제2 방향(Y)으로의 단차는 상기 제3 높이(H3)일 수 있다.
상기 제1 적층 부분(S3a)의 제1 하향 계단 영역(SDa1)는 상기 제1 방향(X)으로, 상기 제1 적층 부분(S3a)의 제1 상향 계단 영역(SUa1)로부터 상기 제3 높이(H3)로 낮아진 후, 상기 제2 높이(H2)로 차례로 낮아지고 상기 제2 방향(Y)으로 상기 제1 높이(H1)로 차례로 높아지는 계단 구조를 가질 수 있다. 상기 제1 적층 부분(S3a)의 제2 하향 계단 영역(SDa2)는 상기 제1 방향(X)으로 상기 제1 적층 부분(S3a)의 제2 상향 계단 영역(SUa2)로부터 상기 제3 높이(H3)로 낮아진 후, 상기 제2 높이(H2)로 차례로 낮아지는 계단 구조를 가질 수 있다. 상기 제1 적층 부분(S3a)의 제1 하향 계단 영역(SDa1)과 상기 제1 적층 부분(S3a)의 제2 하향 계단 영역(SDa2) 사이의 상기 제2 방향(Y)으로의 단차는 상기 제3 높이(H3)일 수 있다.
상기 제2 적층 부분(S3b)은 상기 제1 적층 부분(S3a)과 동일 또는 유사한 계단 구조를 갖는 계단 영역들을 가질 수 있다. 예를 들어, 상기 제2 적층 부분(S3b)은 상기 제1 적층 부분(S3a)의 제1 상향 계단 영역(SUa1) 및 제2 상향 계단 영역(SUa2)에 각각 대응할 수 있는 제1 상향 계단 영역(SUb1) 및 제2 상향 계단 영역(SUb2)를 포함할 수 있다. 또한, 상기 제2 적층 부분(S3b)은 상기 제1 적층 부분(S3a)의 제1 하향 계단 영역(SDa1) 및 제2 하향 계단 영역(SDa2)에 각각 대응할 수 있는 제1 하향 계단 영역(SDb1) 및 제2 하향 계단 영역(SDb2)를 포함할 수 있다.
상기 제2 적층 부분(S3b)의 제1 상향 계단 영역(Sub1)은 상기 제1 적층 부분(S3a)의 제1 하향 계단 영역(SDa1)로부터 상기 제3 높이(H3)로 낮아진 후, 상기 제1 방향(X)으로 상기 제2 높이(H2)로 차례로 높아지고, 상기 제2 방향(Y)으로 상기 제1 높이(H1)로 차례로 낮아지는 계단 구조를 가질 수 있다. 상기 제2 적층 부분(S3b)의 제2 상향 계단 영역(Sub2)은 상기 제1 적층 부분(S3a)의 제2 하향 계단 영역(SDa2)로부터 상기 제1 방향(X)으로 상기 제3 높이(H3)로 낮아진 후, 상기 제1 높이(H1)로 차례로 높아지는 계단 구조를 가질 수 있다. 상기 제2 적층 부분(S3b)의 제1 상향 계단 영역(SUb1)과 상기 제2 적층 부분(S3b)의 제2 상향 계단 영역(SUb2) 사이의 상기 제2 방향(Y)으로의 단차는 상기 제3 높이(H3)일 수 있다.
상기 제2 적층 부분(S3b)의 제2 하향 계단 영역(SDb2)은 상기 제2 적층 부분(S3a)의 제2 상향 계단 영역(SUb2)으로부터 상기 제3 높이(H3)로 낮아진 후, 상기 제2 높이(H2)로 차례로 낮아지는 계단 구조를 가질 수 있다.
상기 제2 적층 부분(S3b)의 제1 하향 계단 영역(SDb1)은 상기 제1 방향(X)으로, 상기 제2 적층 부분(S3b)의 제1 상향 계단 영역(SUa1)으로부터 상기 제3 높이(H3)로 낮아진 후, 상기 제2 높이(H2)로 차례로 낮아지고 상기 제2 방향(Y)으로 상기 제1 높이(H1)로 차례로 높아지는 계단 구조를 가질 수 있다. 상기 제2 적층 부분(S3b)의 제1 하향 계단 영역(SDb1)과 상기 제2 적층 부분(S3b)의 제2 하향 계단 영역(SDb2) 사이의 상기 제2 방향(Y)으로의 단차는 상기 제3 높이(H3)일 수 있다.
실시 예에서, 상기 제3 적층 영역(S3)은 상기 제1 적층 부분(S3a) 및 상기 제2 적층 부분(S3b)을 포함하는 것으로 설명하고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제3 적층 영역(S3)은 서로 동일한 경향성의 계단 구조를 갖는 상기 제1 적층 부분(S3a) 및 상기 제2 적층 부분(S3b) 중 하나의 적층 부분만을 포함하거나, 또는 상기 제1 적층 부분(S3a)과 상기 제2 적층 부분(S3b) 사이에 배치되는 상기 제1 적층 부분(S3a)과 동일한 경향성의 계단 구조를 갖는 하나 또는 복수개의 적층 부분을 더 포함할 수도 있다.
상기 제3 적층 영역(S3)의 상기 복수의 적층 부분들은 상기 제2 적층 영역(S2)과 인접하는 상기 제1 적층 부분(S3a) 및 상기 제1 적층 부분(S3a)으로부터 상기 제1 방향으로 'n'번째 위치하는 제n 적층 부분을 포함하고, 상기 제1 적층 부분(S3a)은 상기 제2 적층 영역(S2)으로부터 상기 제3 높이(H3)로 낮아진 후, 상기 제2 높이(H2)로 높아지는 패드 영역들(P)이 위치하는 상향 계단 영역을 포함하고, 상기 제n 적층 부분은 제(n-1) 번째 적층 부분의 하향 계단 영역으로부터 상기 제3 높이로 낮아진 후, 상기 제2 높이로 높아지는 패드 영역들이 위치하는 상향 계단 영역을 포함하고, 상기 'n'은 2 보다 큰 양의 정수일 수 있다.
예시적인 예에서, 상기 제1 적층 부분(S3a)과 상기 제2 적층 영역(S2) 사이에서 상기 제3 높이(H3)로 낮아지는 영역의 기울기는 상기 제(n- 1) 적층 부분과 상기 n 적층 부분 사이에서 상기 제3 높이로 낮아지는 영역의 기울기와 다를 수 있다.
상기 제4 적층 영역(S4)은 상기 제1 높이(H1)로 변화하는 계단 구조를 갖는 하향 계단 영역들을 포함할 수 있다. 상기 제4 적층 영역(S4)의 제1 햐향 계단 구조(SD4a)은 상기 제2 방향(Y)으로 상기 제1 높이(H1)로 높아지면서 동시에 상기 제1 방향(X)으로 상기 제1 높이(H1)로 낮아지는 계단 모양일 수 있다. 상기 제4 적층 영역(S4)의 제2 햐향 계단 구조(SD4b)은 상기 제4 적층 영역(S4)의 제1 햐향 계단 구조(SD4a) 보다 높은 레벨 위치에 배치되며 상기 제1 방향(X)으로 상기 제1 높이(H)로 낮아지는 계단 구조일 수 있다.
실시예들에서, 상기 적층 구조물(160)의 상기 게이트 패턴들(158)은 상기 제1 방향(X)으로 상기 제2 높이(H2)로 높아지는 패드 영역들(P)이 배치되어 형성되는 계단 구조를 갖는 상기 제3 적층 영역(S3)의 상기 제1 적층 부분(S3a)의 제1 상향 계단 영역(SUa1) 및 상기 제1 방향(X)으로 상기 제2 높이(H2)로 낮아지는 패드 영역들(P)이 배치되어 형성되는 계단 구조를 갖는 상기 제3 적층 영역(S3)의 상기 제1 적층 부분(S3a)의 제1 하향 계단 영역(SDa1)을 포함할 수 있다.
이하에서, 도 7a 및 도 7b를 참조하여 상기 중간 게이트 패턴들(158M)에 대하여 설명하기로 한다. 상기 제3 적층 영역(S3)의 상기 제1 적층 부분(S3a)의 제1 하향 계단 영역(SDa1)을 형성하는 패드 영역들(P)을 포함하는 중간 게이트 패턴들을 제1 게이트 그룹(158G1)으로 정의하고, 상기 제3 적층 영역(S3)의 상기 제1 적층 부분(S3a)의 제1 상향 계단 영역(SUa1)을 형성하는 패드 영역들(P)을 포함하는 중간 게이트 패턴들을 제2 게이트 그룹(158G2)으로 정의하기로 한다. 따라서, 상기 제2 게이트 그룹(158G2)은 상기 제1 게이트 그룹(158G1) 상에 배치될 수 있다. 이와 같은, 상기 제1 및 제2 게이트 그룹들(158G1, 158G2)을 포함할 수 있는 중간 게이트 패턴들(158M)에 대하여 도 6a 내지 도 6c, 도 7a 및 도 7b를 참조하여 설명하기로 한다. 도 7a는 상기 제1 및 제2 블록 분리 구조물들(169a1, 169a2) 사이에 위치하는 상기 중간 게이트 패턴들(158M)을 패드 영역들(PM)의 구분 없이 개략적으로 나타낸 평면도이고, 도 7b는 상기 제1 게이트 그룹(G1) 및 상기 제2 게이트 그룹(G2)을 나타낸 분해 사시도이다. 도 8a는 상기 제2 게이트 그룹(G2) 중에서, 상부에 위치하는 4개의 게이트 패턴들(158G2U)을 나타낸 분해 사시도이고, 도 8b는 상기 제2 게이트 그룹(G2) 중에서, 중간 부분에 위치하는 4개의 게이트 패턴들(158G2M)을 나타낸 분해 사시도이고, 도 8c는 상기 제2 게이트 그룹(G2) 중에서, 하부의 4개의 게이트 패턴들(158G2L)을 나타낸 분해 사시도이다.
도 7a, 도 7b, 도 8a, 도 8b 및 도 8c를 참조하면, 상기 제1 및 제2 블록 분리 구조물들(169a1, 169a2) 사이에 위치하는 상기 중간 게이트 패턴들(158M)은 제1 게이트 부분(GP1), 제2 게이트 부분(GP2), 및 동일 평면에 위치하는 상기 제1 게이트 부분(GP1)과 상기 제2 게이트 부분(GP2)을 전기적으로 연결하는 연결 패턴들(158i)을 포함할 수 있다. 예시적인 예에서, 상기 연결 패턴들(158i)은 제1 연결 패턴들(158ia), 제2 연결 패턴들(158ib) 및 제3 연결 패턴들(158ic)을 포함할 수 있다.
상기 중간 게이트 패턴들(158M)의 상기 제2 게이트 부분(GP2)은 상기 제2 방향(Y)으로 서로 이격되는 복수의 라인 패턴들(LP)을 포함할 수 있다. 예를 들어, 상기 제2 게이트 부분(GP2)은 서로 평행한 4개의 라인 패턴들(LP)로 구성될 수 있다. 상기 연결 패턴들(158i)은 동일 평면에 위치하며 서로 인접하는 상기 복수의 라인 패턴들(LP)을 전기적으로 연결할 수 있다.
상기 제1 게이트 부분(GP1), 상기 제2 게이트 부분(GP2) 및 상기 연결 패턴들(158i) 중에서, 서로 동일 평면에 위치하는 제1 게이트 부분, 제2 게이트 부분 및 연결 패턴은 전기적으로 연결되는 하나의 중간 게이트 패턴, 예를 들어 상기 워드라인(도 1a 및 도 1b의 WL)일 수 있다.
각각의 상기 제1 및 제2 게이트 그룹들(158G1, 158G2)은 상기 제1 게이트 부분(GP1), 상기 제2 게이트 부분(GP2) 및 상기 연결 패턴들(158ia)을 포함할 수 있다.
상기 제1 게이트 그룹(158G1)에서, 상기 제3 적층 영역(S3)의 상기 제1 적층 부분(S3a)의 제1 하향 계단 영역(SDa1)을 형성하는 패드 영역들(P)은 제1 패드 영역들(P1)로 정의하고, 상기 제2 게이트 그룹(158G2)에서, 상기 제3 적층 영역(S3)의 상기 제1 적층 부분(S3a)의 제1 상향 계단 영역(SUa1)을 형성하는 패드 영역들(P)은 제2 패드 영역들(P2)로 정의하기로 한다.
상기 제1 게이트 그룹(158G1)의 제1 게이트 부분(GP1)은 상기 제1 게이트 그룹(158G1)의 제2 게이트 부분(GP2) 보다 상기 제1 방향(X)으로 더 연장될 수 있다. 상기 제1 게이트 그룹(158G1)의 제2 게이트 부분(GP2)은 상기 제2 방향(Y)으로 서로 이격되는 복수의 라인 패턴들(LPa)을 포함할 수 있다.
상기 제1 게이트 그룹(158G1)의 제2 게이트 부분(GP2)은 상기 제1 패드 영역들(P1)을 포함할 수 있다. 상기 제1 패드 영역들(P1)은 앞에서 설명한 바와 같이, 상기 제1 방향(X)으로 상기 제2 높이(H2)로 낮아지고, 상기 제2 방향(Y)으로 상기 제1 높이(H1)로 높아지는 계단 구조를 형성하도록 배열될 수 있다.
상기 제2 게이트 그룹(158G2)의 제1 게이트 부분(GPb1)은 상기 제2 게이트 그룹(158G2)의 제2 게이트 부분(GPb2) 보다 상기 제1 방향(X)으로 더 연장될 수 있다. 상기 제2 게이트 그룹(158G2)의 제2 게이트 부분(GPb2)은 상기 제2 패드 영역들(P2)을 포함할 수 있다. 상기 제2 패드 영역들(P2)은 앞에서 설명한 바와 같이, 상기 제1 방향(X)으로 상기 제2 높이(H2)로 높아지는 계단 구조를 형성하도록 배열될 수 있다.
상기 제2 게이트 그룹(158G2)의 제2 게이트 부분(GPb2)은 상기 제2 방향(Y)으로 이격되는 라인 패턴들(LP)을 포함할 수 있다. 상기 제2 게이트 그룹(158G2)의 제2 게이트 부분(GP2)의 라인 패턴들(LP)은 라인 부분들(LPb1) 및 상기 라인 부분들(LPb1)과 마주보는 연결 부분들(LPb2)을 포함할 수 있다.
상기 제2 게이트 그룹(158G2)의 연결 패턴들(158i)은 상기 라인 부분들(LPb1) 및 상기 제2 게이트 그룹(158G2)의 제1 게이트 부분(GP1)을 서로 전기적으로 연결하는 상기 제1 연결 패턴들(158ia) 및 상기 제2 게이트 그룹(158G2)의 연결 부분들(LPb2)과 상기 제2 게이트 그룹(158G2)의 제1 게이트 부분(GP1)을 전기적으로 연결하는 상기 제2 연결 패턴들(158ib)을 포함할 수 있다. 상기 제2 게이트 그룹(158G2)의 연결 부분들(LPb2)은 상기 제2 패드 영역들(P2)을 가질 수 있다.
상기 제1 방향(X)으로 배열되는 상기 제2 패드 영역들(P2) 중에서, 상대적으로 낮은 높이 레벨에 위치하는 제2 패드 영역(P2)은 상대적으로 높은 레벨에 위치하는 제2 패드 영역(P2) 보다 상기 제2 연결 패턴들(158ib)과의 거리가 멀 수 있다.
다음으로, 상기 제2 적층 영역(S2)에 위치하는 패드 영역들(P)을 갖는 중간 게이트 패턴들(158M)의 예시적인 예에 대하여 도 9를 참조하여 설명하기로 한다. 도 9는 상기 제2 적층 영역(S2)에 위치하는 패드 영역들(P)을 갖는 중간 게이트 패턴들(158M) 중에서 상대적으로 아래쪽에 위치하는 중간 게이트 패턴들(158M)을 나타낸 사시도이다.
도 6a, 도 6b, 도 7 및 도 9를 참조하면, 상기 제2 적층 영역(S2)에 위치하는 패드 영역들(P)을 갖는 중간 게이트 패턴들(158M)은 앞에서 설명한 것과 같은 제1 게이트 부분(GP1c), 상기 수직 방향(Z)으로 적층되며 이격되는 제2 게이트 부분(GP2c) 및 동일 평면에 위치하는 상기 제1 게이트 부분(GP1c)과 상기 제2 게이트 부분(GP2c)을 전기적으로 연결하는 연결 패턴들(158i)을 포함할 수 있다. 상기 제2 적층 영역(S2)에 위치하는 패드 영역들(P)을 갖는 중간 게이트 패턴들(158M)의 제2 게이트 부분(GP2c)은 상기 제2 방향(Y)으로 이격되는 라인 패턴들(LPc)을 포함할 수 있다.
상기 제2 적층 영역(S2)에 위치하는 패드 영역들(P)을 갖는 중간 게이트 패턴들(158M)에서, 상기 제1 및 제2 게이트 부분들(GP1c, GP2c)은 상기 연결 패턴들(158i) 중 상기 제1 연결 패턴들(158ia)에 의해 전기적으로 연결될 수 있다.
상기 제2 적층 영역(S2)에 위치하는 패드 영역들(P)을 갖는 중간 게이트 패턴들(158M) 중에서, 상기 라인 패턴들(LPc)은 상기 제2 방향(Y)으로 갈수록 상기 제1 높이(H1)로 차례로 높아지는 패드 영역들(P3a, P3b, P3c, P3d)을 가질 수 있고, 상기 제1 게이트 부분(GP1c)은 상기 라인 패턴들(LPc) 중 상기 제1 게이트 부분(GP1c)과 인접하는 상기 라인 패턴들(LPc)의 패드 영역(P3d)과 동일한 높이 레벨에 위치하는 패드 영역들(P3e)을 가질 수 있다.
다시, 도 2 내지 도 4d와 함께, 도 6a 및 도 6b를 참조하면, 앞에서 상술한 바와 같이, 상기 제1 영역(A1)에서 상기 제2 영역(A2)을 향하는 상기 제1 방향(X)으로 상기 제3 높이(H3)로 낮아지는 부분들을 포함할 수 있다. 예를 들어, 상기 제1 적층 부분(S3a)의 제1 상향 계단 영역(SUa1)은 상기 제2 적층 영역(S2)의 일부로부터 제3 높이(H3)로 낮아진 후, 상기 제1 방향(X)으로 상기 제2 높이(H2)로 차례로 높아질 수 있고, 상기 제1 적층 부분(S3a)의 제1 하향 계단 영역(SDa1)는 상기 제1 방향(X)으로, 상기 제1 적층 부분(S3a)의 제1 상향 계단 영역(SUa1)로부터 상기 제3 높이(H3)로 낮아진 후, 상기 제2 높이(H2)로 차례로 낮아질 수 있다. 또한, 상기 제2 적층 부분(S3b)의 제1 상향 계단 영역(Sub1)은 상기 제1 적층 부분(S3a)의 제1 하향 계단 영역(SDa1)로부터 상기 제3 높이(H3)로 낮아진 후, 상기 제1 방향(X)으로 상기 제2 높이(H2)로 차례로 높아질 수 있고, 상기 제2 적층 부분(S3b)의 제2 하향 계단 영역(SDb2)은 상기 제2 적층 부분(S3a)의 제2 상향 계단 영역(SUb2)으로부터 상기 제3 높이(H3)로 낮아진 후, 상기 제2 높이(H2)로 차례로 낮아질 수 있다.
따라서, 상기 제2 적층 영역(S2)의 일부와 상기 제1 적층 부분(S3a)의 제1 상향 계단 영역(SUa1) 사이에는 상기 제3 높이(H3)의 제1 측벽(SW1)이 형성될 수 있고, 상기 제1 적층 부분(S3a)의 제1 상향 계단 영역(SUa1)과 상기 제1 적층 부분(S3a)의 제1 하향 계단 영역(SDa1) 사이에는 상기 제3 높이(H3)의 제2 측벽(SW2)이 형성될 수 있고, 상기 제1 적층 부분(S3a)의 제1 하향 계단 영역(SDa1)과 상기 제2 적층 부분(S3b)의 제1 상향 계단 영역(Sub1) 사이에는 상기 제3 높이(H3)의 제3 측벽(SW3)이 형성될 수 있고, 상기 제2 적층 부분(S3a)의 제2 상향 계단 영역(SUb2)과 상기 제2 적층 부분(S3b)의 제2 하향 계단 영역(SDb2) 사이에는 상기 제3 높이(H3)의 제4 측벽(SW4)이 형성될 수 있다.
상기 제1 적층 부분(S3a)의 상향 계단 영역(SUa)은 상기 제1 방향(X)으로 상기 제2 높이(H2)로 높아지는 패드 영역들(P)이 배치되는 계단 구조를 가질 수 있고, 상기 제2 적층 부분(S3b)의 상향 계단 영역(SUb)은 상기 제1 방향(X)으로 상기 제2 높이(H2)로 높아지는 패드 영역들(P)이 배치되는 계단 구조를 가질 수 있다.
실시예 전체에 걸쳐서, 본 발명의 실시예에 따른 3차원 반도체 소자의 변형 예 또는 다른 예를 설명함에 있어서, 앞에서 설명한 내용과 중복되는 내용, 또는 앞에서 설명한 내용으로부터 알 수 있는 내용을 설명을 생략하고 변형된 부분을 중심으로 설명하기로 한다.
예시적인 예에서, 상기 제1 적층 부분(S3a)의 상향 계단 영역(SUa)을 구성하는 패드 영역들(P)은 서로 동일한 상기 제1 방향(X)의 폭을 가질 수 있고, 상기 제2 적층 부분(S3b)의 상향 계단 영역(SUb)을 구성하는 패드 영역들(P)은 서로 동일한 상기 제1 방향(X)의 폭을 가질 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 이하에서, 도 10 및 도 11을 참조하여, 상기 제1 적층 부분(S3a)의 상향 계단 영역(SUa)을 구성하는 패드 영역들(P) 및 상기 제2 적층 부분(S3b)의 상향 계단 영역(SUb)을 구성하는 패드 영역들(P)의 변형 예에 대하여 설명하기로 한다.
도 10은 상기 제1 적층 부분(S3a)의 상향 계단 영역(SUa)을 구성하는 패드 영역들(P) 및 상기 제2 적층 부분(S3b)의 상향 계단 영역(SUb)을 구성하는 패드 영역들(P)의 변형 예를 나타내는 평면도이고, 도 11은 도 10의 Ia-Ia'선을 따라 취해진 영역을 나타낸 단면도이다. 여기서, 도 10 및 도 11을 참조하여 상기 제1 적층 부분(S3a)의 상향 계단 영역(SUa)을 구성하는 패드 영역들(P) 및 상기 제2 적층 부분(S3b)의 상향 계단 영역(SUb)을 구성하는 패드 영역들(P)의 변형 예를 설명함에 있어서, 앞에서 설명한 구성요소들을 별도의 설명 없이 직접적으로 인용하여 설명하기로 한다.
도 10 및 도 11을 참조하면, 상기 제1 적층 부분(S3a)의 상향 계단 영역(SUa)은 상기 제1 방향(X)으로 상기 제2 높이(H2)로 높아지는 패드 영역들(P)을 포함할 수 있고, 상기 제2 적층 부분(S3b)의 상향 계단 영역(SUb)은 상기 제1 방향(X)으로 상기 제2 높이(H2)로 높아지는 패드 영역들(P)을 포함할 수 있다.
상기 제1 적층 부분(S3a)의 상향 계단 영역(SUa)의 상기 제1 방향(X)으로 상기 제2 높이(H2)로 높아지는 패드 영역들(P) 중에서, 가장 낮은 높이 레벨에 위치하는 최하위 패드 영역(P2L) 및 가장 높은 높이 레벨에 위치하는 최상위 패드 영역(P2U)은 나머지 패드 영역들(P2M) 보다 상기 제1 방향(X)의 폭이 클 수 있다.
이와 마찬가지로, 상기 제2 적층 부분(S3b)의 상향 계단 영역(SUb)의 상기 제1 방향(X)으로 상기 제2 높이(H2)로 높아지는 패드 영역들(P) 중에서, 가장 낮은 높이 레벨에 위치하는 최하위 패드 영역(P2L') 및 가장 높은 높이 레벨에 위치하는 최상위 패드 영역(P2U')은 나머지 패드 영역들(P2M') 보다 상기 제1 방향(X)의 폭이 클 수 있다.
앞에서 설명한 바와 같이, 상기 제2 적층 영역(S2)의 일부와 상기 제1 적층 부분(S3a)의 제1 상향 계단 영역(SUa1) 사이에 형성되는 상기 제3 높이(H3)의 상기 제1 측벽(SW1), 상기 제1 적층 부분(S3a)의 제1 상향 계단 영역(SUa1)과 상기 제1 적층 부분(S3a)의 제1 하향 계단 영역(SDa1) 사이에 형성되는 상기 제3 높이(H3)의 상기 제2 측벽(SW2), 상기 제1 적층 부분(S3a)의 제1 하향 계단 영역(SDa1)과 상기 제2 적층 부분(S3b)의 제1 상향 계단 영역(Sub1) 사이에 형성되는 상기 제3 높이(H3)의 상기 제3 측벽(SW3), 및 상기 제2 적층 부분(S3a)의 제2 상향 계단 영역(SUb2)과 상기 제2 적층 부분(S3b)의 제2 하향 계단 영역(SDb2) 사이에 형성되는 상기 제3 높이(H3)의 상기 제4 측벽(SW4)이 배치될 수 있다.
예시적인 예에서, 상기 제1 내지 제4 측벽들(SW1, SW2, SW3, SW4)은 서로 동일한 측벽 기울기 또는 상기 제1 방향(X)의 폭을 가질 수 있다.
변형 예에서, 상기 제1 내지 제4 측벽들(SW1, SW2, SW3, SW4) 중에서 적어도 두 개의 측벽들은 서로 다른 측벽 기울기 또는 서로 다른 상기 제1 방향(X)의 폭을 가질 수 있다. 이하에서, 서로 다른 측벽 기울기 또는 서로 다른 상기 제1 방향(X)의 폭을 갖는 측벽들의 예시적인 예에 대하여 도 12 및 도 13을 각각 참조하여 설명하기로 한다. 도 12 및 도 13은 상기 제1 측벽(SW1) 및 상기 제3 측벽(SW3)을 개략적으로 나타내는 부분 확대 단면도들이다.
우선, 도 12를 참보하면, 상기 제1 측벽(SW1)의 상기 제1 방향(X)의 폭(W1)은 상기 제3 측벽(SW3)의 상기 제1 방향(X)의 폭(W2) 보다 클 수 있다. 상기 제3 측벽(SW3)은 상기 제1 측벽(SW1) 보다 가파른 기울기를 가질 수 있다.
다음으로, 도 13을 참조하면, 상기 제1 측벽(SW1)의 상기 제1 방향(X)의 폭(W1)은 상기 제3 측벽(SW3)의 상기 제1 방향(X)의 폭(W2) 보다 작을 수 있다. 상기 제1 측벽(SW1)은 상기 제3 측벽(SW3) 보다 가파른 기울기를 가질 수 있다.
다시, 도 2 내지 도 4d와 함께, 도 6a 및 도 6b를 참조하면, 상기 제3 적층 영역(S3)은 두 개의 적층 부분들(S3a, S3b)을 포함하는 것으로 설명하고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제3 적층 영역(S3)은 두 개 보다 많은 복수의 적층 부분들을 포함할 수 있다. 이와 같은 복수의 적층 부분들을 포함하는 제3 적층 영역(S3)의 변형 예에 대하여 도 14를 참조하여 설명하기로 한다. 도 14는 복수의 적층 부분들을 포함하는 변형될 수 있는 제3 적층 영역(S3')을 포함하는 3차원 반도체 소자를 나타내는 개략적인 사시도이다.
도 14를 참조하면, 제3 적층 영역(S3')은 상기 제1 방향(X)으로 차례로 배치되는 제1 적층 부분(S3a1), 제2 적층 부분(S3b1), 제3 적층 부분(S3a3), 제4 적층 부분(S3b2), 제5 적층 부분(S3a3), 제6 적층 부분(S3b3), 제7 적층 부분(S3a4) 및 제8 적층 부분(S3b4)을 포함할 수 있다. 상기 제1, 제3, 제5, 제7 적층 부분들(S3a1, S3a2, S3a3, S3a4)은 상기 제1 방향(X)으로 상기 제2 높이(H2)로 높아지는 계단 구조를 갖는 상향 계단 영역들을 가질 수 있고, 상기 제2, 제4, 제6, 제8 적층 부분들(S3b1, S3b2, S3b3, S3b4)은 상기 제1 방향(X)으로 상기 제2 높이(H2)로 낮아지는 계단 구조를 갖는 하향 계단 영역들을 가질 수 있다. 이와 같은 상기 제3 적층 영역(S3')의 상향 계단 영역 및 하향 계단 영역은 앞에서 설명한 상기 제3 적층 영역(S3)의 상향 계단 영역 및 하향 계단 영역으로부터 이해될 수 있다. 따라서, 상기 제3 적층 영역(S3')의 상향 계단 영역 및 하향 계단 영역에 대한 자세한 설명은 생략하기로 한다.
다시, 도 2 내지 도 9를 참조하면, 상기 제1 게이트 부분(GP1)은 상기 제1 영역(A1)에서 상기 제2 영역(A2) 내로 연장되는 하나의 라인 형태일 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 게이트 부분(GP1)은 서로 이격되는 복수의 제1 라인 패턴들로 구성될 수 있는 제1 게이트 부분으로 변형될 수 있다. 이와 같이, 복수의 제1 라인 패턴들로 구성될 수 있는 제1 게이트 부분을 포함하는 반도체 소자의 예시적인 예에 대하여 도 15a 내지 도 16b를 참조하여 설명하기로 한다. 도 15a 내지 도 16b에서, 도 15a는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타내는 개념적인 평면도이고, 도 15b는 제1 및 제2 블록 분리 구조물들 사이에 위치하는 중간 게이트 패턴들을 패드 영역들의 구분 없이 개략적으로 나타낸 평면도이고, 도 16a는 도 15a의 V-V'선을 따라 취해진 영역을 나타낸 단면도이고, 도 16b는 도 15a의 VI-VI'선을 따라 취해진 영역을 나타낸 단면도이다.
도 15a 내지 도 16b를 참조하면, 도 2 내지 도 9를 참조하여 설명한 상기 중간 게이트 패턴들(158M)의 상기 제1 게이트 부분(GP1)은 상기 제1 영역(A1)에서 상기 제2 영역(A2) 내로 연장되는 하나의 라인 형태일 수 있다. 앞에서 설명한 중간 게이트 패턴들(158M)은, 도 15a 내지 도 16b와 같이, 복수의 제1 라인 패턴들(LP1a, LP1b)을 포함하는 제1 게이트 부분(GP1a)을 포함하는 중간 게이트 패턴들(258M)으로 변형될 수 있다. 예를 들어, 상기 중간 게이트 패턴들(258M)은 서로 평행한 한 쌍의 제1 라인 패턴들(LP1a, LP1b)을 포함할 수 있다.
상기 중간 게이트 패턴들(258M)은 상기 제1 게이트 부분(GP1a)과 평행한 제2 게이트 부분(GP2a)을 포함할 수 있다. 상기 제2 게이트 부분(GP2a)은 복수의 제2 라인 패턴들(LP2)을 포함할 수 있다. 상기 중간 게이트 패턴들(258M)의 상기 제1 및 제2 라인 패턴들(LP1a, LP1b, LP2)은 연결 패턴들(258i)에 의해 연결될 수 있다.
상기 중간 게이트 패턴들(258M)을 포함하는 각각의 적층 구조물들(260)이 배치될 수 있다. 상기 적층 구조물들(260)의 각각은, 앞에서 설명한 상기 적층 구조물들(160)과 마찬가지로, 상기 중간 게이트 패턴들(258M), 상기 중간 게이트 패턴들(258M) 아래의 하부 게이트 패턴(258L), 상기 중간 게이트 패턴들(258M) 상의 상부 게이트 패턴들(258Ua, 258Ub)을 포함하는 게이트 패턴들(258)을 포함할 수 있다. 상기 적층 구조물들(260)의 각각은 앞에서 설명한 것과 같이 상기 게이트 패턴들(258)과 교대로 반복적으로 적층되는 상기 층간 절연 층들(114)을 포함할 수 있다.
앞에서 설명한 분리 구조물들(169)에 대응할 수 있는 분리 구조물들(269)이 배치될 수 있다. 상기 분리 구조물들(269)은 앞에서 설명한 블록 분리 구조물들(169a)에 대응할 수 있는 블록 분리 구조물들(269a) 및 앞에서 설명한 더미 분리 구조물들(169b)에 대응할 수 있는 더미 분리 구조물들(269b)을 포함할 수 있다. 상기 블록 분리 구조물들(169a)은 제1 블록 분리 구조물(269a1) 및 상기 제1 블록 분리 구조물(269a1) 양 옆의 제2 블록 분리 구조물들(269a2)을 포함할 수 있다.
서로 인접하는 한 쌍의 상기 제1 및 제2 블록 분리 구조물들(269a1, 269a2) 사이에 위치하는 상기 중간 게이트 패턴들(258M)은 상기 제1 라인 패턴들(LP1a, LP1b)을 포함하는 상기 제1 게이트 부분(GP1a), 상기 제2 라인 패턴들(LP2)을 포함하는 상기 제2 게이트 부분(GP2a), 및 동일 평면에 위치하는 상기 제1 게이트 부분(GP1)과 상기 제2 게이트 부분(GP2)을 전기적으로 연결하는 상기 연결 패턴들(258i)을 포함할 수 있다. 상기 연결 패턴들(258i)은, 앞에서 설명한 연결 패턴들(158i)과 마찬가지로, 서로 마주보는 상기 더미 분리 구조물들(269b)의 끝 부분들 사이에 배치될 수 있다.
서로 인접하는 한 쌍의 상기 제1 및 제2 블록 분리 구조물들(269a1, 269a2) 사이에 위치하는 상기 중간 게이트 패턴들(258M)의 상기 제1 게이트 부분(GP1a)은 서로 인접하는 제1 라인 패턴들(LP1a, LP1b)을 포함할 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 도 17a 내지 도 18b와 같이 변형될 수 있다. 도 17a 내지 도 18b에서, 도 17a는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타내는 개념적인 평면도이고, 도 17b는 제1 및 제2 블록 분리 구조물들 사이에 위치하는 중간 게이트 패턴들을 패드 영역들의 구분 없이 개략적으로 나타낸 평면도이고, 도 18a는 도 17a의 Va-Va'선을 따라 취해진 영역을 나타낸 단면도이고, 도 18b는 도 15a의 VIa-VIa'선을 따라 취해진 영역을 나타낸 단면도이다.
도 17a 내지 도 18b를 참조하면, 도 15a 내지 도 16b을 참조하여 설명한 것과 같이 서로 인접하는 상기 제1 라인 패턴들(LP1a, LP1b)을 포함하는 상기 제1 게이트 부분(GP1a)은 도 17a 내지 도 18b에서와 같이, 서로 이격되는 제1 라인 패턴들(LP1a', LP1b')을 포함하는 제1 게이트 부분(GP1a')으로 변형될 수 있다. 도 15a 내지 도 16b을 참조하여 설명한 것과 상기 제2 게이트 부분(GP2a)의 상기 제2 라인 패턴들(LP2)은 상기 제1 게이트 부분(GP1a')의 서로 이격되는 상기 제1 라인 패턴들(LP1a', LP1b') 사이에 배치될 수 있다. 앞에서 설명한 것과 같은 서로 인접하는 한 쌍의 상기 제1 및 제2 블록 분리 구조물들(269a1, 269a2) 사이에서, 서로 동일 평면에 위치하는 상기 제1 및 제2 라인 패턴들(LP1a', LP1b', LP2)은 앞에서 설명한 것과 같은 상기 연결 패턴들(258i)에 의해 전기적으로 연결될 수 있다.
도 3a 내지 도 18b를 참조하여 상술한 상기 하부 구조물(40)은 제1 기판, 상기 제1 기판 상의 주변 회로 구조물, 및 상기 주변 회로 구조물 상의 제2 기판을 포함하도록 변형될 수 있다. 이와 같이 변형될 수 있는 하부 구조물(40')을 포함하는 반도체 소자의 변형 예들에 대하여 도 19 내지 도 26b를 참조하여 설명하기로 한다.
도 19 내지 도 26b를 참조하면, 하부 구조물(40')은 제1 기판(10), 상기 제1 기판(10) 상의 주변 회로 구조물(20), 및 상기 주변 회로 구조물(20) 상의 제2 기판(30)을 포함할 수 있다. 상기 주변 회로 구조물(20)은 주변 패드들(22P)을 포함하는 주변 배선들(22) 및 상기 주변 배선들(22)을 덮는 주변 절연 층(24)을 포함할 수 있다. 상기 제1 기판(10)은 반도체 기판일 수 있다. 상기 제2 기판(30)은 폴리 실리콘으로 형성될 수 있는 반도체 기판일 수 있다. 상기 제2 기판(30)을 관통하는 갭필 절연 층(32)이 배치될 수 있다. 상기 갭필 절연 층(32)은 실리콘 산화물을 포함할 수 있다.
도 19 내지 도 26b 중에서, 도 19 및 도 20을 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기로 한다. 도 19는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타내는 개념적인 평면도이고, 도 20은 도 19의 VII-VII'선을 따라 취해진 영역을 나타낸 단면도이다.
도 19 및 도 20을 참조하면, 상기 제2 기판(30) 상에 절연 영역(310)이 배치될 수 있다. 상기 절연 영역(310)은 상기 갭필 절연 층(32)과 중첩하며 상부로 연장되어 상기 적층 구조물(160)을 관통할 수 있다. 상기 절연 영역(310)은 실리콘 등과 같은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 절연 영역(310)은 실리콘 산화물 등과 같은 물질로 형성되는 절연성 기둥 형태일 수 있다.
예시적인 예에서, 상기 더미 분리 구조물들(160b) 중 일부는 상기 절연 영역(310)의 측면을 둘러쌀 수 있다.
예시적인 예에서, 평면으로 보았을 때, 상기 절연 영역(310)은 상기 중간 게이트 패턴들(158M) 중 앞에서 상술한 워드라인들일 수 있는 중간 게이트 패턴들의 패드 영역들과 상기 상부 게이트 패턴들(158Ua, 158Ub)의 패드 영역들 사이에 배치될 수 있다.
상기 주변 패드들(22P)과 접촉하며 상부로 연장되어 상기 절연 영역(310)을 관통하는 주변 콘택 구조물들(320)이 배치될 수 있다. 상기 주변 콘택 구조물들(320) 상에 주변 콘택 플러그들(330)이 배치될 수 있다. 상기 주변 콘택 플러그들(330) 상에 주변 연결 배선들(340)이 배치될 수 있다. 예시적인 예에서, 상기 주변 연결 배선들(340)은 게이트 연결 배선들일 수 있다.
다음으로, 도 21 및 도 22를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기로 한다. 도 21은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타내는 개념적인 평면도이고, 도 22는은 도 21의 VIII-VIII'선을 따라 취해진 영역을 나타낸 단면도이다.
도 21 및 도 22를 참조하면, 앞에서 상술한 바와 같이, 상기 제1 블록 분리 구조물(169a1) 및 상기 제1 블록 분리 구조물(169a1) 양 옆의 상기 제2 블록 분리 구조물들(169a2)이 배치될 수 있다. 상기 제2 영역(A2) 내에서, 상기 제2 블록 분리 구조물들(169a2) 중 어느 하나와 상기 제1 블록 분리 구조물(169a1) 사이에 앞에서 상술한 바와 같은 상기 더미 분리 구조물들(169b)이 배치될 수 있고, 상기 제2 블록 분리 구조물들(169a2) 중 어느 하나와 상기 제1 블록 분리 구조물(169a1) 사이는 앞에서 상술한 바와 같은 상기 더미 분리 구조물들(169b)이 생략되고 절연 영역(310')이 배치될 수 있다.
상기 절연 영역(310')은 상기 게이트 패턴들(158)과 동일한 높이에 위치하는 더미 게이트 패턴들(105)을 포함할 수 있다. 상기 더미 게이트 패턴들(105)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 따라서, 상기 절연 영역(310') 내에서, 상기 층간 절연 층들(114) 및 상기 더미 게이트 패턴들(105)은 교대로 반복적으로 적층될 수 있다.
상기 절연 영역(310') 내에서, 상기 층간 절연 층들(114)은 제1 절연 층으로 지칭되고, 및 상기 더미 게이트 패턴들(105)은 제2 절연 층으로 지칭될 수도 있다.
상기 주변 패드들(22P)과 접촉하며 상부로 연장되어 상기 절연 영역(105a')을 관통하는 주변 콘택 구조물들(320)이 배치될 수 있다. 상기 주변 콘택 구조물들(320) 상에 주변 콘택 플러그들(330)이 배치될 수 있다. 상기 주변 콘택 플러그들(330) 상에 연결 배선들(340)이 배치될 수 있다. 예시적인 예에서, 상기 연결 배선들(340)은 게이트 연결 배선들일 수 있다.
앞에서 상술한 상기 게이트 패턴들(158)의 패드 영역들(P) 상에 게이트 콘택 구조체들(315)이 배치될 수 있다. 상기 게이트 콘택 구조체들(315) 상에 게이트 콘택 플러그들(335)이 배치될 수 있다. 상기 게이트 콘택 플러그들(335) 상에 상기 연결 배선들(340)이 배치될 수 있다. 상기 연결 배선들(340)은 상기 게이트 패턴들(158)과 상기 주변 배선들(22)을 전기적으로 연결할 수 있다.
다음으로, 도 23, 도 24a, 도 24b, 도 25a, 도 25b, 도 25c, 도 26a 및 도 26b를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 설명하기로 한다. 도 23은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타내는 개념적인 평면도이고, 도 24a는 도 23의 'B1'으로 표시된 부분을 확대한 부분 확대도이고, 도 24b는 도 23의 'B2'로 표시된 부분을 확대한 부분 확대도이고, 도 25a는 도 24a의 IX-IX'선을 따라 취해진 영역을 나타낸 단면도이고, 도 25b는 도 24a의 X-X'선을 따라 취해진 영역을 나타낸 단면도이고, 도 25c는 도 24a의 XI-XI'선을 따라 취해진 영역을 나타낸 단면도이고, 도 26a는 도 24b의 XII-XII'선을 따라 취해진 영역을 나타낸 단면도이고, 도 26b는 도 24b의 XIII-XIII'선을 따라 취해진 영역을 나타낸 단면도이다.
도 23 내지 도 26b를 참조하면, 앞에서 상술한 상기 적층 구조물(160)의 각각의 상기 제1 상향 계단 영역들(도 6a의 SUa1, SUb1)에서, 상기 제1 방향(X)으로 가장 낮은 패드 영역(P)은 상기 제1 방향(X)으로의 길이가 증가되도로 변형되어 하부 패드 영역(PB)으로 변형될 수 있다. 상술한 각각의 상기 제1 상향 계단 영역(도 6a의 SUa1, SUb1)에서, 상기 제1 방향(X)으로 가장 높은 패드 영역(P)은 상기 제1 방향(X)으로의 길이가 증가되도로 변형되어 상부 패드 영역(PT)으로 변형될 수 있다.
상기 하부 패드 영역(PB) 및 상기 하부 패드 영역(PB) 아래의 게이트 패턴들(158)을 관통하는 제1 절연 영역(310a)이 배치될 수 있다. 상기 제1 절연 영역(310a)은 상기 제2 기판(30)을 관통하는 갭필 절연 층(32)과 중첩할 수 있다.
상기 상부 패드 영역(PT) 및 상기 상부 패드 영역(PT) 아래의 게이트 패턴들(158)을 관통하는 제2 절연 영역(310b)이 배치될 수 있다. 상기 제2 절연 영역(310b)은 상기 제2 기판(30)을 관통하는 갭필 절연 층(32)과 중첩할 수 있다.
예시적인 예에서, 상기 제1 및 제2 절연 영역들(310a, 310b)은 실리콘 산화물 등과 같은 절연성 물질의 기둥 형태로 형성될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 및 제2 절연 영역들(310a, 310b)은 절연성 물질로 구성될 수 있으면 본 발명의 기술적 사상의 범위 내에 있는 것으로 볼 수 있다. 예를 들어, 상기 제1 및 제2 절연 영역들(310a, 310b)의 각각은 교대로 반복적으로 적층되는 절연 층들을 포함할 수 있다.
주변 콘택 구조물들(320) 중 몇몇은 상기 주변 패드들(22P)과 접촉하며 상부로 연장되어 상기 갭필 절연 층(32) 및 상기 제1 절연 영역(310a)을 관통할 수 있고, 상기 주변 콘택 구조물들(320) 중 몇몇은 상기 주변 패드들(22P)과 접촉하며 상부로 연장되어 상기 갭필 절연 층(32) 및 상기 제2 절연 영역(310b)을 관통할 수 있다.
앞에서 상술한 바와 같이, 상기 게이트 패턴들(158)의 패드 영역들(P) 상에 게이트 콘택 구조물들(315)이 배치될 수 있다. 상기 게이트 콘택 구조물들(315) 중 몇몇은 상기 하부 패드 영역(PB) 상에 배치될 수 있고, 몇몇은 상기 상부 패드 영역(PT) 상에 배치될 수 있다.
예시적인 예에서, 더미 분리 구조물(169b)은 상기 제2 방향(Y)으로 연장되는 부분(169b')을 포함하여, 상기 제1 절연 영역(310a)의 측면 및 상기 제2 절연 영역(310b)의 측면을 둘러쌀 수 있다.
예시적인 예에서, 상기 제2 절연 영역(310b)의 측면을 둘러싸는 더미 분리 구조물(169b, 169b')은 상기 상부 패드 영역(PT) 내에서 다른 더미 분리 구조물들(169b)과 이격될 수 있다. 따라서, 상기 상부 패드 영역(PT) 내에서, 연결 패턴들(158i)이 배치될 수 있다. 상기 상부 패드 영역(PT) 내에서, 상기 제1 방향(X)으로 배열되는 상기 연결 패턴들(158i)은 상기 제2 절연 영역(310b)을 사이에 두고 서로 대향할 수 있다.
다음으로, 도 14에서 설명한 바와 같은, 상기 적층 구조물(160)의 적층 영역들(S1, S2, S3', S4)의 계단 구조를 형성하는 방법을 도 27a 내지 도 27e를 참조하여 설명하기로 한다. 도 27a 내지 도 27e는 앞에서 상술한 상기 적층 구조물(160)의 상기 중간 게이트 패턴들(158M) 및 상기 상부 게이트 패턴들(158Ua, 158Ub)의 패드 영역들(P)의 계단 모양을 형성하는 방법을 설명하기 위한 개념적인 사시도들이다.
도 27a을 참조하면, 몰드 구조물(400)을 형성할 수 있다. 상기 몰드 구조물(400)은 앞에서 상술한 하부 구조물(40) 상에 형성될 수 있다. 앞에서 상술한 상기 적층 구조물(160)이 상기 하부 게이트 패턴(158L)을 포함하는 경우에, 상기 하부 게이트 패턴(158L)과 동일한 모양의 패턴을 형성한 후에, 상기 몰드 구조물(400)을 형성할 수 있다. 상기 몰드 구조물(400)은 교대로 반복적으로 적층되는 층간 절연 층들(410) 및 게이트 층들(420)을 포함할 수 있다.
상기 층간 절연 층들(410)은 실리콘 산화물로 형성될 수 있다.
예시적인 예에서, 상기 게이트 층들(420)은 도전성 물질, 예를 들어 N형 또는 P형의 도우프트 실리콘, 금속 질화물(e.g., TiN 등), 금속 실리사이드(e.g., TiSi 또는 WSi 등) 및 금속(e.g., W 등) 중 어느 하나 또는 이들의 조합 물질로 형성될 수 있다.
다른 예에서, 상기 게이트 층들(420)은 상기 층간 절연 층들(410)과 다른 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
도 27b를 참조하면, 앞에서 상술한 상기 제2 영역(A2) 내에서, 상기 몰드 구조물(460)을 패터닝하여 제1 높이(H1)로 낮아지는 계단들을 형성할 수 있다. 상기 제1 영역(A1)으로부터 앞에서 상술한 상기 제2 영역(A2)으로 상기 제1 높이(H1)로 차례로 낮아지는 계단들, 및 상기 계단들과 이격되며 상기 제2 영역(A2) 내에서 직사각형 모양의 가운데 영역에서 사각형 링 형태로 상기 제1 높이(H1)로 낮아지는 계단들을 형성할 수 있다.
상기 제1 높이(H1)는 어느 하나의 게이트 층(420)의 상부면에서 수직 방향(Z)으로 인접하는 다른 하나의 게이트 층(420)의 상부면 까지의 높이를 의미할 수 있다.
도 27c를 참조하면, 앞에서 상술한 사각형 링 형태로 상기 제1 높이(H1)로 낮아지는 계단들을 패터닝하여 상기 제1 방향(X)으로 교대로 반복적으로 배열될 수 있는 하향 계단 영역들(460D) 및 상향 계단 영역들(460U)을 형성할 수 있다. 교대로 반복적으로 배열될 수 있는 하향 계단 영역(460D) 및 상향 계단 영역(460U)은 상기 하향 계단 영역(460D) 부터 시작해서 상기 하향 계단 영역(460D)으로 끝날 수 있다.
예시적인 예에서, 상기 제1 방향(X)으로 교대로 반복적으로 배열될 수 있는 하향 계단 영역들(460D) 및 상향 계단 영역들(460U)의 수가 많을 수록 앞에서 상술한 게이트 패턴들(158)의 적층 수가 많을 수 있다.
상기 하향 계단 영역(460D)은 상기 제1 방향(X)으로 상기 제1 높이(H1) 보다 큰 제2 높이(H2)로 차례로 낮아질 수 있고, 상기 상향 계단 영역(460U)은 상기 제2 높이(H2)로 차례로 높아질 수 있다.
도 27d를 참조하면, 상기 몰드 구조물(460)을 패터닝하여, 상기 제1 방향(X)으로 교대로 반복적으로 배열될 수 있는 상기 하향 계단 영역들(460D) 및 상기 상향 계단 영역들(460U) 중에서, 상기 제1 방향(X)으로 갈수록 상기 하향 계단 영역(460D)과 상기 상향 계단 영역(460U) 사이의 단차를 상기 제2 높이(H2) 보다 큰 제3 높이(H3)로 형성할 수 있다.
도 27e를 참조하면, 상기 제1 방향(X)으로 교대로 반복적으로 배열될 수 있는 하향 계단 영역들(460D) 및 상향 계단 영역들(460U) 중 첫번쩨 상향 계단 영역(460U) 부터 상기 몰드 구조물(460)의 마지막 부분 까지의 영역에서, 첫번쩨 상향 계단 영역(460U) 부터 상기 몰드 구조물(460)의 마지막 부분 까지의 영역까지 이어지는 가운데 부분을 기준으로 양 옆을 상기 제3 높이로 식각할 수 있다. 따라서, 도 14에서 설명한 바와 같은, 상기 적층 구조물(160)의 적층 영역들(S1, S2, S3', S4)의 계단 구조와 동일한 계단 구조가 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 하부 구조물;
    상기 하부 구조물 상에 배치되고, 상기 하부 구조물의 상부면과 수직한 수직 방향으로 적층되는 게이트 패턴들을 포함하는 적층 구조물; 및
    상기 하부 구조물 상에 배치되고, 상기 게이트 패턴들과 마주보는 측면을 갖는 수직 채널 구조물들을 포함하되,
    상기 적층 구조물은 제1 방향으로 높아지는 패드 영역들이 위치하는 상향 계단 영역 및 상기 제1 방향으로 낮아지는 패드 영역들이 위치하는 하향 계단 영역을 포함하고,
    상기 상향 계단 영역 및 상기 하향 계단 영역은 상기 제1 방향으로 차례로 배치되고,
    상기 상향 계단 영역은 서로 다른 높이 레벨에 위치하고 제2 방향으로 차례로 배치되는 제1 상향 계단 영역 및 제2 상향 계단 영역을 포함하고,
    상기 하향 계단 영역은 서로 다른 높이 레벨에 위치하고 상기 제2 방향으로 차례로 배치되는 제1 하향 계단 영역 및 제2 하향 계단 영역을 포함하고,
    상기 제2 방향은 상기 하부 구조물의 상부면과 평행하고 상기 제1 방향과 수직한 방향인 3차원 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 상향 계단 영역은 상기 제2 방향으로 제1 높이로 높아지고 상기 제1 방향으로 상기 제1 높이 보다 큰 제2 높이로 높아지는 패드 영역들이 위치하는 영역이고,
    상기 제2 상향 계단 영역은 상기 제1 상향 계단 영역 보다 높은 레벨에 위치하고 상기 제1 방향으로 상기 제2 높이로 높아지는 패드 영역들이 위치하는 영역인 3차원 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 하향 계단 영역은 상기 제2 방향으로 상기 제1 높이로 높아지고 상기 제1 방향으로 상기 제2 높이로 낮아지는 패드 영역들이 위치하는 영역이고,
    상기 제2 하향 계단 영역은 상기 제1 하향 계단 영역 보다 높은 레벨에 위치하고 상기 제1 방향으로 상기 제2 높이로 낮아지는 패드 영역들이 위치하는 3차원 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 상향 계단 영역 및 상기 제1 하향 계단 영역은 상기 제1 방향으로 차례로 배열되고,
    상기 제2 상향 계단 영역 및 상기 제2 하향 계단 영역은 상기 제1 방향으로 차례로 배열되는 3차원 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제1 상향 계단 영역과 상기 제1 하향 계단 영역 사이의 단차 및 상기 제2 상향 계단 영역과 상기 제2 하향 계단 영역 사이의 단차는 상기 제2 높이 보다 큰 3차원 반도체 소자.
  6. 제 2 항에 있어서,
    상기 제1 상향 계단 영역의 상기 제2 방향의 폭은 상기 제2 상향 계단 영역의 상기 제2 방향의 폭 보다 크고,
    상기 제1 하향 계단 영역의 상기 제2 방향의 폭은 상기 제2 하향 계단 영역의 상기 제2 방향의 폭 보다 큰 3차원 반도체 소자.
  7. 하부 구조물 상의 제1 게이트 그룹; 및
    상기 제1 게이트 그룹 상의 제2 게이트 그룹을 포함하되,
    상기 제1 게이트 그룹은 상기 하부 구조물의 상부면과 평행한 제1 방향으로 낮아지고 상기 하부 구조물의 상부면과 평행하며 상기 제1 방향과 수직한 제2 방향으로 높아지는 제1 패드 영역들을 포함하고,
    상기 제2 게이트 그룹은 상기 제1 방향으로 차례로 높아지고 상기 제2 방향으로 높아지는 제2 패드 영역들을 포함하는 3차원 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1 패드 영역들은 상기 제2 패드 영역들 보다 낮은 높이 레벨에 위치하는 3차원 반도체 소자.
  9. 제 7 항에 있어서,
    각각의 상기 제1 및 제2 게이트 그룹들은
    수직 방향으로 적층되며 이격되는 제1 게이트 부분들;
    상기 수직 방향으로 적층되며 이격되는 제2 게이트 부분들;
    상기 제1 게이트 부분들과 상기 제2 게이트 부분들을 연결하는 연결 패턴들을 포함하고,
    상기 제1 게이트 부분들, 상기 제2 게이트 부분들 및 상기 연결 패턴들 중에서, 서로 동일 평면에 위치하는 제1 게이트 부분, 제2 게이트 부분 및 연결 패턴은 전기적으로 연결되는 하나의 도전체인 3차원 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제1 게이트 그룹의 제1 게이트 부분들은 상기 제1 게이트 그룹의 제2 게이트 부분들 보다 상기 제1 방향으로 더 연장되고,
    상기 제1 게이트 그룹의 제2 게이트 부분들은 상기 제1 패드 영역들을 포함하는 3차원 반도체 소자.
  11. 제 10 항에 있어서,
    상기 제2 게이트 그룹의 제1 게이트 부분들은 상기 제2 게이트 그룹의 제2 게이트 부분들 보다 상기 제1 방향으로 더 연장되고,
    상기 제2 게이트 그룹의 제2 게이트 부분들은 상기 제2 패드 영역들을 포함하는 3차원 반도체 소자.
  12. 제 11 항에 있어서,
    상기 제2 게이트 그룹의 제2 게이트 부분들은 차례로 적층되는 라인 부분들 및 상기 라인 부분들과 마주보는 연결 부분들을 포함하고,
    상기 제2 게이트 그룹의 연결 패턴들은 상기 라인 부분들 및 상기 제2 게이트 그룹의 제1 게이트 부분들을 전기적으로 연결하는 제1 연결 패턴들 및 상기 제2 게이트 그룹의 연결 부분들과 상기 제2 게이트 그룹의 제1 게이트 부분들을 전기적으로 연결하는 제2 연결 패턴들을 포함하고,
    상기 제2 게이트 그룹의 연결 부분들은 상기 제2 패드 영역들을 갖는 3차원 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제1 방향으로 배열되는 상기 제2 패드 영역들 중에서, 상대적으로 낮은 높이 레벨에 위치하는 제2 패드 영역은 상대적으로 높은 레벨에 위치하는 제2 패드 영역 보다 상기 제2 연결 패턴들과의 거리가 먼 3차원 반도체 소자.
  14. 제 9 항에 있어서,
    상기 제1 게이트 부분들의 각각은 서로 이격되는 서로 인접하는 제1 라인 패턴들을 포함하고,
    상기 제2 게이트 부분들의 각각은 서로 이격되며 서로 인접하는 제2 라인 패턴들을 포함하고,
    동일 평면에 위치하는 상기 제1 및 제2 라인 패턴들은 상기 연결 패턴들에 의해 전기적으로 연결되는 3차원 반도체 소자.
  15. 제 9 항에 있어서,
    상기 제1 게이트 부분들의 각각은 서로 이격되는 제1 라인 패턴들을 포함하고,
    상기 제2 게이트 부분들의 각각은 서로 이격되며 제2 라인 패턴들을 포함하고,
    상기 제2 라인 패턴들은 상기 제1 라인 패턴들 사이에 배치되고,
    동일 평면에 위치하는 상기 제1 및 제2 라인 패턴들은 상기 연결 패턴들에 의해 전기적으로 연결되는 3차원 반도체 소자.
  16. 제 9 항에 있어서,
    블록 분리 구조물들; 및
    상기 블록 분리 구조물들 사이에 배치되는 더미 분리 구조물들을 더 포함하되,
    상기 제1 및 제2 게이트 그룹들은 상기 블록 분리 구조물들 사이에 배치되고,
    상기 더미 분리 구조물들은 서로 마주보는 끝 부분들을 갖고,
    상기 연결 패턴들은 상기 더미 분리 구조물들의 서로 마주보는 끝 부분들 사이에 배치되는 3차원 반도체 소자.
  17. 제 7 항에 있어서,
    상기 제1 패드 영역들은 상기 제2 방향으로 제1 높이로 높아지고 상기 제1 방향으로 상기 제1 높이 보다 큰 제2 높이로 낮아지는 계단 구조로 배열되고,
    상기 제2 패드 영역들은 상기 제2 방향으로 상기 제1 높이로 높아지고 상기 제1 방향으로 상기 제2 높이로 높아지는 계단 구조로 배열되는 3차원 반도체 소자.
  18. 제 17 항에 있어서,
    상기 하부 구조물은 제1 기판, 상기 제1 기판 상의 주변 패드들을 포함하는 주변 회로 구조물, 상기 주변 회로 구조물 상의 제2 기판을 포함하고,
    상기 주변 패드들과 접촉하며 상부로 연장되어 상기 제1 및 제2 게이트 그룹들을 관통하는 주변 콘택 구조물들을 더 포함하는 3차원 반도체 소자.
  19. 제 18 항에 있어서,
    상기 제1 및 제2 게이트 구조물들을 관통하는 절연 영역을 더 포함하되,
    상기 주변 콘택 구조물들은 상기 절연 영역을 관통하는 3차원 반도체 소자.
  20. 제 19 항에 있어서,
    상기 제1 패드 영역들은 상기 제1 방향으로 배열되는 상기 제1 패드 영역들 중 가장 낮은 레벨에 위치하는 제1 하부 패드 영역들 및 가장 높은 레벨에 위치하는 제1 상부 패드 영역들을 포함하고,
    상기 절연 영역은 상기 제1 하부 패드 영역들 중 적어도 일부를 관통하는 제1 절연 영역 및 상기 제1 상부 패드 영역들 중 적어도 일부를 관통하는 제2 절연 영역 중 어느 하나 또는 둘 모두를 포함하는 3차원 반도체소자.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7132142B2 (ja) * 2019-02-05 2022-09-06 キオクシア株式会社 半導体記憶装置の製造方法
JP2020155492A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
WO2021127980A1 (en) * 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
JP2022540024A (ja) * 2020-03-23 2022-09-14 長江存儲科技有限責任公司 三次元メモリデバイス
WO2021189188A1 (en) * 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
KR102671265B1 (ko) * 2020-03-23 2024-05-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단실 구조 및 그 형성 방법
KR20210157027A (ko) * 2020-06-19 2021-12-28 삼성전자주식회사 3차원 반도체 메모리 장치
KR20220021091A (ko) 2020-08-13 2022-02-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR20220048737A (ko) * 2020-10-13 2022-04-20 삼성전자주식회사 반도체 메모리 장치
JP2022126320A (ja) * 2021-02-18 2022-08-30 キオクシア株式会社 半導体記憶装置
US20230052332A1 (en) * 2021-08-10 2023-02-16 Micron Technology, Inc. Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US12068255B2 (en) 2021-08-11 2024-08-20 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US12040253B2 (en) 2021-09-01 2024-07-16 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US20240290714A1 (en) * 2023-02-27 2024-08-29 Sandisk Technologies Llc Three-dimensional memory device containing multi-level word line contact wells and methods for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264353A1 (en) * 2013-03-13 2014-09-18 Macronix International Co., Ltd. 3d memory array including crystallized channels
US9679913B1 (en) * 2016-11-04 2017-06-13 Macronix International Co., Ltd. Memory structure and method for manufacturing the same
KR20170072496A (ko) * 2015-12-17 2017-06-27 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
KR20170083948A (ko) * 2016-01-08 2017-07-19 삼성전자주식회사 3차원 반도체 메모리 장치
KR20180096878A (ko) * 2017-02-21 2018-08-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1847663A3 (de) 2004-12-23 2008-12-31 Laukien GmbH & Co. Beteiligungen KG Verkleidungselement zur Erstellung einer Fassade von Bauwerken
KR101738103B1 (ko) 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
KR102046504B1 (ko) 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
KR20160045340A (ko) 2014-10-17 2016-04-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치
KR20160096309A (ko) 2015-02-05 2016-08-16 에스케이하이닉스 주식회사 3차원 비휘발성 반도체 장치
KR20170014757A (ko) * 2015-07-31 2017-02-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102568886B1 (ko) 2015-11-16 2023-08-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10049744B2 (en) 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102550571B1 (ko) * 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102415206B1 (ko) 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치
US10559583B2 (en) 2016-07-20 2020-02-11 Samsung Electronics Co., Ltd. Memory device
KR102342552B1 (ko) 2017-03-09 2021-12-23 삼성전자주식회사 3차원 반도체 소자 및 그 형성방법
KR20180115550A (ko) 2017-04-13 2018-10-23 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US10403634B2 (en) * 2017-06-12 2019-09-03 Samsung Electronics Co., Ltd Semiconductor memory device and method of manufacturing the same
KR102397903B1 (ko) * 2017-07-17 2022-05-13 삼성전자주식회사 게이트들을 포함하는 반도체 소자
KR102428273B1 (ko) * 2017-08-01 2022-08-02 삼성전자주식회사 3차원 반도체 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264353A1 (en) * 2013-03-13 2014-09-18 Macronix International Co., Ltd. 3d memory array including crystallized channels
KR20170072496A (ko) * 2015-12-17 2017-06-27 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
KR20170083948A (ko) * 2016-01-08 2017-07-19 삼성전자주식회사 3차원 반도체 메모리 장치
US9679913B1 (en) * 2016-11-04 2017-06-13 Macronix International Co., Ltd. Memory structure and method for manufacturing the same
KR20180096878A (ko) * 2017-02-21 2018-08-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법

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