KR102550571B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 패드 구조물; 및 상기 패드 구조물의 하부에 위치된 회로를 포함하고, 상기 패드 구조물은, 상기 회로를 노출시키도록 상기 패드 구조물을 관통하는 개구부; 상기 개구부의 일측에 위치되고 제1 패드들이 적층된 제1 계단 구조; 상기 개구부의 타측에 위치되고 제2 패드들이 적층된 제2 계단 구조; 상기 제1 패드들과 상기 제1 및 제2 셀 구조물들을 전기적으로 연결시키는 제1 배선들이 적층된 제1 더미 계단 구조; 및 상기 제2 패드들과 상기 제1 및 제2 셀 구조물들을 전기적으로 연결시키는 제2 배선들이 적층된 제2 더미 계단 구조를 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 패드 구조물; 및 상기 패드 구조물의 하부에 위치된 회로를 포함하고, 상기 패드 구조물은, 상기 회로를 노출시키도록 상기 패드 구조물을 관통하는 개구부; 상기 개구부의 일측에 위치되고 제1 패드들이 적층된 제1 계단 구조; 상기 개구부의 타측에 위치되고 제2 패드들이 적층된 제2 계단 구조; 상기 제1 패드들과 상기 제1 및 제2 셀 구조물들을 전기적으로 연결시키는 제1 배선들이 적층된 제1 더미 계단 구조; 및 상기 제2 패드들과 상기 제1 및 제2 셀 구조물들을 전기적으로 연결시키는 제2 배선들이 적층된 제2 더미 계단 구조를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 패드 구조물; 및 상기 패드 구조물의 하부에 위치된 회로를 포함하고, 상기 패드 구조물은, 상기 회로를 노출시키도록 상기 패드 구조물을 관통하는 개구부; 상기 개구부의 일측에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제1 패드들이 적층된 제1 계단 구조; 및 상기 개구부의 타측에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제2 패드들이 적층된 제2 계단 구조를 포함하고, 상기 제1 패드들 및 상기 제2 패드들 중 동일한 레벨에 위치된 제1 패드와 제2 패드를 전기적으로 연결시키고, 전기적으로 연결된 제1 패드와 제2 패드를 상기 회로에 공통으로 연결시키는 제1 인터커넥션을 더 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 패드 구조물; 및 상기 패드 구조물의 하부에 위치된 회로를 포함하고, 상기 패드 구조물은, 상기 회로를 노출시키도록 상기 패드 구조물을 관통하는 개구부; 상기 개구부의 일측에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제1 패드들이 적층된 제1 계단 구조; 및 상기 개구부의 타측에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제2 패드들이 적층된 제2 계단 구조를 포함하고, 상기 제1 셀 구조물은 적층된 제1 상부 선택 라인들을 포함하고, 상기 제2 셀 구조물은 적층된 제2 상부 선택 라인들을 포함하고,상기 패드 구조물은 상기 제1 상부 선택 라인들과 각각 접하는 제3 패드들이 적층된 제3 계단 구조, 및 상기 제2 상부 선택 라인들과 각각 접하는 제4 패드들이 적층된 제4 계단 구조를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 패드 구조물; 및 상기 패드 구조물의 하부에 위치된 회로를 포함하고, 상기 패드 구조물은, 상기 회로를 노출시키도록 상기 패드 구조물을 관통하는 개구부; 상기 개구부의 일측에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제1 패드들이 적층된 제1 계단 구조; 및 상기 개구부의 타측에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제2 패드들이 적층된 제2 계단 구조를 포함하고, 상기 제1 패드들 중 최하부 적어도 하나의 제1 패드와 상기 회로를 전기적으로 연결시키는 제3 인터커넥션; 및 상기 제2 패드들 중 최하부 적어도 하나의 제2 패드와 상기 회로를 전기적으로 연결시키는 제4 인터커넥션을 더 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 내지 제4n 막을 포함하는 제1 셀 구조물; 상기 제1 셀 구조물의 제1 내지 제3n 막과 전기적으로 연결된 제1 패드들이 적층된 제1 계단 구조, 상기 셀 구조물의 제1 내지 제3n 막과 전기적으로 연결된 제2 패드들이 적층된 제2 계단 구조 및 상기 제1 계단 구조와 상기 제2 계단 구조의 사이에 위치된 개구부를 포함하는 패드 구조물, 여기서, n은 2 이상의 자연수; 및 상기 패드 구조물의 하부에 위치되고, 상기 개구부를 통해 상기 제1 및 제2 패드들과 연결된 회로를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 방향으로 차례로 배열된 제1 셀 영역, 패드 영역 및 제2 셀 영역을 포함하는 기판의 상기 패드 영역에 회로를 형성하는 단계; 상기 회로가 형성된 상기 기판 상에 제1 내지 제4n 막들을 적층하는 단계, 여기서, n은 2 이상의 자연수; 상기 패드 영역에 형성된 제1 내지 제4n 막들을 국부적으로 패터닝하여, 상기 회로를 노출시키도록 상기 적층물을 관통하는 개구부, 상기 개구부의 일측에 위치되고 제1 패드들이 적층된 제1 계단 구조, 및 상기 개구부의 타측에 위치되고 제2 패드들이 적층된 제2 계단 구조를 포함하는 패드 구조물을 형성하는 단계를 포함한다.
회로와 셀 구조물 간의 거리를 감소시킴으로써, 프로그램 속도를 개선할 수 있다. 또한, 패드 영역의 면적을 감소시켜 집적도를 향상시키고, 공정을 단순화할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 3a 내지 도 6a 및 도 3b 내지 도 6b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 제조 방법을 설명하기 위한 도면이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 1a 및 도 1b는 레이아웃이고, 도 1c는 도 1a의 A-A' 단면도이고, 도 1d는 도 1a의 B-B' 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판, 셀 구조물(CS1, CS2), 패드 구조물(PS) 및 회로를 포함한다. 여기서, 기판은 셀 영역(CR1, CR2) 및 패드 영역(PR)을 포함한다. 예를 들어, 제1 셀 영역(CR1)과 제2 셀 영역(CR2)의 사이에 패드 영역(PR)이 위치될 수 있다. 또한, 반도체 장치는 메모리 블록(MB) 단위로 소거 동작을 실시할 수 있으며, 하나의 메모리 블록(MB)이 제1 셀 영역(CR1), 제2 셀 영역(CR2) 및 제1 셀 영역(CR1)과 제2 셀 영역(CR2)의 사이에 위치된 패드 영역(PR)을 포함할 수 있다.
셀 구조물(CS1, CS2)은 기판의 셀 영역(CR1, CR2)에 위치된다. 셀 구조물(CS1, CS2)은 교대로 적층된 도전막들 및 절연막들, 및 이들을 관통하는 채널막(CH)을 포함할 수 있다. 여기서, 최하부 적어도 하나의 도전막은 하부 선택 라인이고, 최상부 적어도 하나의 도전막은 상부 선택 라인이고, 나머지 도전막은 워드라인일 수 있다. 이러한 구조에 따르면, 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 복수의 워드라인들 및 적어도 하나의 상부 선택 트랜지스터가 하나의 메모리 스트링을 구성하고, 메모리 스트링이 수직으로 배열된다.
예를 들어, 제1 셀 구조물(CS1)은 차례로 적층된 적어도 하나의 제1 하부 선택 라인, 복수의 제1 워드라인들 및 적어도 하나의 제1 상부 선택 라인을 포함한다. 제2 셀 구조물(CS2)은 차례로 적층된 적어도 하나의 제2 하부 선택 라인, 복수의 제2 워드라인들 및 적어도 하나의 제2 상부 선택 라인을 포함한다. 또한, 제1 셀 구조물(CS1)은 제1 수직 메모리 스트링들을 포함하고, 제2 셀 구조물(CS2)은 제2 수직 메모리 스트링들을 포함한다.
패드 구조물(PS)은 기판의 패드 영역(PR)에 위치된다. 예를 들어, 제1 셀 구조물(CS1)과 제2 셀 구조물(CS2)의 사이에 패드 구조물(PS)이 위치된다. 또한, 패드 구조물(PS)의 하부에 회로가 위치되고, 패드 구조물(PS)을 관통하는 개구부(OP)에 의해 회로의 적어도 일부 영역이 노출된다. 개구부(OP) 내에는 절연 패턴(IP)이 채워질 수 있다. 여기서, 제1 셀 구조물(CS1), 패드 구조물(PS) 및 제2 셀 구조물(CS2)이 제1 방향(I-I')으로 차례로 배열될 수 있다. 또한, 개구부(OP)가 제1 방향(I-I')으로 확장된 라인 형태를 가질 수 있다.
패드 구조물(PS)은 교대로 적층된 도전막들 및 절연막들을 포함하고, 제1 셀 구조물(CS1), 제2 셀 구조물(CS2) 및 패드 구조물(PS)이 전기적으로 연결될 수 있다. 예를 들어, 패드 구조물(PS)은 다양한 높이의 계단 구조들을 갖도록 국부적으로 패터닝되고, 이를 통해, 적층된 도전막들에 바이어스를 개별적으로 인가하기 위한 패드들(P1~P4)이 형성된다. 또한, 패드 구조물(PS)의 패터닝되지 않은 도전막들은 패드들(P1~P4)과 셀 구조물들(CS1, CS2)의 도전막들을 전기적으로 연결시키는 배선의 역할을 하게 된다.
패드 구조물(PS)은 개구부(OP)의 양 측에 분산 배치된 제1 계단 구조(S1)와 제2 계단 구조(S2)를 포함할 수 있다. 예를 들어, 제1 계단 구조(S1)는 개구부(OP)의 일측에 위치되고 적층된 제1 패드들(P1)을 포함한다. 제2 계단 구조(S2)는 개구부(OP)의 타측에 위치되고 적층된 제2 패드들(P2)을 포함한다. 여기서, 제1 계단 구조(S1)와 제2 계단 구조(S2)는 개구부(OP1)를 기준으로 대칭 구조를 가질 수 있다.
패드 구조물(PS)은 제1 계단 구조(S1)와 개구부(OP)의 사이에 위치된 제1 더미 계단 구조(D1) 및 제2 계단 구조(S2)와 개구부(OP)의 사이에 위치된 제2 더미 계단 구조(D2)를 포함할 수 있다. 이러한 경우, 제1 계단 구조(S1), 제1 더미 계단 구조(D1), 개구부(OP), 제2 더미 계단 구조(D2) 및 제2 계단 구조(S2)가 제2 방향(Ⅱ-Ⅱ')으로 차례로 배열된다.
제1 더미 계단 구조(D1)는 적층된 제1 배선들을 포함하고, 각각의 제1 배선들은 제1 패드들(P1)과 제1 및 제2 셀 구조물들(CS1, CS2)을 전기적으로 연결시킨다. 여기서, 제1 더미 계단 구조(D1)는 제1 계단 구조(S1)와 동일한 높이를 갖거나 그보다 높은 높이를 갖는다. 제2 더미 계단 구조(D2)는 적층된 제2 배선들을 포함하고, 각각의 제2 배선들은 제2 패드들(P2)과 제1 및 제2 셀 구조물들(CS1, CS2)을 전기적으로 연결시킨다. 여기서, 제2 더미 계단 구조(D2)는 제2 계단 구조(S2)와 동일한 높이를 갖거나 그보다 높은 높이를 갖는다.
예를 들어, 제1 패드들(P1)은 제1 배선들을 통해 동일한 레벨의 제1 워드라인 및 제2 워드라인과 전기적으로 연결되거나, 제1 배선들을 통해 동일한 레벨의 제1 하부 선택 라인 및 제2 하부 선택 라인과 전기적으로 연결될 수 있다. 또한, 제2 패드들(P2)은 제2 배선들을 통해 동일한 레벨의 제1 워드라인 및 제2 워드라인과 전기적으로 연결되거나, 제2 배선들을 통해 동일한 레벨의 제1 하부 선택 라인 및 제2 하부 선택 라인과 전기적으로 연결될 수 있다.
패드 구조물(PS)은 제1 셀 구조물(CS1)과 접한 제3 계단 구조(S3) 및 제2 셀 구조물(CS2)과 접한 제4 계단 구조(S4)를 포함할 수 있다. 제3 계단 구조(S3)는 제1 셀 구조물(CS1)과 개구부(OP)의 사이에 위치되고, 적층된 제3 패드들(P3)을 포함한다. 또한, 제4 계단 구조(S4)는 제2 셀 구조물(CS2)과 개구부(OP)의 사이에 위치되고, 적층된 제4 패드들(P4)을 포함한다. 제3 계단 구조(S3)와 제4 계단 구조(S4)는 개구부(OP)를 기준으로 대칭된 구조를 가질 수 있다.
예를 들어, 제3 패드들(P3)은 동일한 레벨의 제1 상부 선택 라인과 직접 접하여 전기적으로 연결되거나 동일한 레벨의 제1 워드라인과 직접 접하여 전기적으로 연결된다. 제4 패드들(P4)은 동일한 레벨의 제2 상부 선택 라인과 직접 접하여 전기적으로 연결되거나, 동일한 레벨의 제2 워드라인과 직접 접하여 전기적으로 연결된다.
각각의 메모리 블록들(MB) 내에는 이웃한 채널막들(CH)의 상부 선택 라인들을 상호 분리시키기 위한 제1 슬릿(SL1)이 위치된다. 제1 슬릿(SL1)은 제2 셀 적층물(CS2)을 적층 방향으로 관통하며, 제2 상부 선택 라인을 관통하는 깊이를 가질 수 있다. 또한, 제1 슬릿(SL1)은 제1 방향(I-I')으로 확장되어 제4 계단 구조(S4)를 일부 관통하며, 제4 패드들(P4) 중 제2 상부 선택 라인과 연결된 제4 패드들(P4)을 상호 분리시킨다. 마찬가지로, 제1 슬릿(SL1)은 제1 셀 적층물(CS1) 및 제3 계단 구조(S3)를 관통하도록 위치될 수 있다.
이웃한 메모리 블록들(MB) 간의 경계에는 제2 슬릿(SL2)이 위치된다. 제2 슬릿(SL2)은 이웃한 메모리 블록들(MB)을 전기적으로 분리시키기 위한 것으로, 셀 적층물(CS1, CS2) 및 패드 구조물(PS)을 적층 방향으로 완전히 관통하는 깊이를 가질 수 있다.
또한, 각각의 메모리 블록들(MB) 내에는 제1 방향(I-I')으로 확장되고 개구부(OP)와 중첩된 제3 슬릿(SL3)이 위치될 수 있다. 제3 슬릿(SL3)은 셀 적층물(CS1, CS2) 및 패드 구조물(PS)을 적층 방향으로 완전히 관통하는 깊이를 가질 수 있다. 참고로, 하부 선택 라인, 워드라인 및 상부 선택 라인의 형태에 따라, 제1 내지 제3 슬릿(SL1~SL3)의 깊이가 다양하게 조절될 수 있다.
도 1c를 참조하면, 기판(20)의 패드 영역(PR)에 패드 구조물(PS)이 위치되고, 패드 구조물(PS)의 하부에 회로(CIRCUIT)이 위치된다. 여기서, 회로(CIRCUIT)는 X-디코더(X-DEC)일 수 있다. 패드 구조물(PS)은 적층막들(0~16)을 포함하고, 각각의 막들(0~16)은 도전막(A) 및 절연막(B)을 포함할 수 있다. 예를 들어, 각각의 막들(0~16)은 하부의 도전막(A) 및 상부의 절연막(B)을 포함하거나, 상부의 도전막(A) 및 하부의 절연막(B)을 포함할 수 있다.
제1 계단 구조(S1)는 제1 내지 제12 막들(1~12)의 제1 패드들(P1)을 포함한다. 여기서, 제1 내지 제3 막들(1~3)은 제1 수직 메모리 스트링의 제1 하부 선택 라인들 및 제2 수직 메모리 스트링들의 제2 하부 선택 라인들과 전기적으로 연결된 것일 수 있다. 제4 내지 제12막들(4~12)은 제1 수직 메모리 스트링의 제1 워드라인들 및 제2 수직 메모리 스트링의 제2 워드라인들과 전기적으로 연결된 것일 수 있다.
제3 계단 구조(S3)는 제13 내지 제16 막들(13~16)의 제3 패드들(P3)을 포함한다. 여기서, 제13 막(13)은 제1 수직 메모리 스트링의 제1 워드라인과 전기적으로 연결된 것일 수 있다. 또한, 제14 내지 제16 막(14~16)은 제1 수직 메모리 스트링의 제1 상부 선택 라인과 전기적으로 연결된 것일 수 있다.
제4 계단 구조(S4)는 제13 내지 제16 막들(13~16)의 제4 패드들(P4)을 포함한다. 여기서, 제13 막(13)은 제2 수직 메모리 스트링의 제2 워드라인과 전기적으로 연결된 것일 수 있다. 또한, 제14 내지 제16 막(14~16)은 제2 수직 메모리 스트링의 제2 상부 선택 라인과 전기적으로 연결된 것일 수 있다.
도 1d를 참조하면, 제1 더미 계단 구조(D1)는 적층된 막들(0~16)을 포함하며, 그 중에 제1 패드들(P1)과 전기적으로 연결된 제1 내지 제12 막들(1~12)이 제1 배선(L1)으로서 역할을 한다. 도 1c를 참조하면, 제9 내지 제12 막들(9~12)의 제1 패드들(P1)은 제1 셀 구조물(CS1)과만 전기적으로 연결된 것으로 보이지만, 도 1d를 참조하면, 제1 배선들(L1)을 통해 제9 내지 제12 막들(9~12)의 제1 패드들(P1)과 제2 셀 구조물(CS2)이 전기적으로 연결됨을 알 수 있다. 마찬가지로, 도 1c를 참조하면, 제5 내지 제8 막들(5~8)의 제1 패드들(P1)이 플로팅된 것으로 보이지만, 도 1d를 참조하면, 제1 배선들(L1)을 통해 제5 내지 제8 막들(5~8)의 제1 패드들(P1)과 제1 및 제2 셀 구조물들(CS1, CS2)이 전기적으로 연결됨을 알 수 있다.
전술한 바와 같은 구조에 따르면, 패드 구조물(PS)을 사이에 두고 양 측에 제1 셀 구조물(CS1)과 제2 셀 구조물(CS2)이 위치되며, 제1 셀 구조물(CS1)과 제2 셀 구조물(CS2)이 패드 구조물(PS)을 공유한다. 따라서, 셀 영역의 일 측에 한해 회로가 위치된 경우에 비해, 회로(CIRCUIT)와 셀 구조물(CS1, CS2) 간의 거리를 1/2로 감소시킬 수 있고, 그에 따라, RC 지연을 1/4로 감소시킬 수 있다. 따라서, 프로그램 속도가 빨라진다.
또한, 패드 영역(PR)의 중앙에 회로(CIRCUIT) 및 개구부(OP)를 위치시키고, 개구부(OP)의 양측으로 패드들을 분산 배치시키므로, 종래에 비해 패드 영역(PR)의 면적을 감소시킬 수 있다. 뿐만 아니라, 적층막들을 국부적으로 패터닝하여 패드들을 형성하고, 더미 계단 구조의 적층막들을 배선으로 이용하므로 공정을 단순화할 수 있다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 이하, 앞서 도 1a 내지 도 1d를 참조하여 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a는 인터커넥션 구조를 나타낸 레이아웃으로, 설명의 편의를 위해 패드를 중심으로 간략히 도시하였다. 도 2b는 제1 인터커넥션 구조(C1)를 설명하기 위한 제1 방향(I-I') 단면도이다. 도 2a 및 도 2b를 참조하면, 제1 계단 구조(S1)의 제9 내지 제12막들(9~12)의 제1 패드들(P1)과 제2 계단 구조(S2)의 제9 내지 제12막들(9~12)의 제2 패드들(P2) 중 동일한 레벨에 위치된 제1 패드(P1)와 제2 패드(P2)가 제1 인터커넥션 구조(C1)에 의해 전기적으로 연결된다. 또한, 제1 인터커넥션(C1)은 전기적으로 연결된 제1 패드(P1)와 제2 패드(P2)를 회로(CIRCUIT)에 공통으로 연결시킨다. 참고로, 제13막의 제3 패드(P3)도 제1 인터커넥션(C1)에 의해 전기적으로 연결될 수 있다. 또한, 제3 패드(P3)도 제1 인터커넥션(C1)에 의해 회로(CIRCUIT)에 연결될 수 있으며, 구동 방식에 따라 제3 패드(P3)가 회로(CIRCUIT)에 연결되지 않는 것도 가능하다.
예를 들어, 제1 인터커넥션 구조(C1)는 제1 패드(P1)와 연결된 제1 콘택 플러그(31), 제2 패드(P2)와 연결된 제2 콘택 플러그(32), 개구부(OP) 내에 위치되고 회로(CIRCUIT)와 연결된 제3 콘택 플러그(33) 및 제1 내지 제3 콘택 플러그들(31~33)을 전기적으로 연결시키고 제2 방향(Ⅱ-Ⅱ')으로 확장된 배선(34)을 포함한다.
도 2c는 제2 인터커넥션 구조(C2)를 설명하기 위한 제1 방향(I-I') 단면도이다. 도 2a 및 도 2c를 참조하면, 제3 계단 구조(S3)의 제3 패드들(P3) 및 제4 계단 구조(S4)의 제4 패드들(P4) 중 동일한 레벨에 위치된 제3 패드(P3)와 제4 패드(P4)가 제2 인터커넥션(C2)에 의해 전기적으로 연결된다. 예를 들어, 제2 인터커넥션 구조(C2)는 제3 패드들(P3)과 각각 연결된 제1 콘택 플러그들(35), 제4 패드들(P4)과 각각 연결된 제2 콘택 플러그들(36) 및 제1 콘택 플러그들(35)과 제2 콘택 플러그들(36)을 전기적으로 연결시키는 배선들(37)을 포함한다. 참고로, 본 실시예에서는 하나의 수직 메모리 스트링이 3개의 상부 선택 트랜지스터들을 포함하고, 상부 선택 트랜지스터들의 게이트 전극들이 전기적으로 연결된 경우에 대해 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 2d 및 도 2e는 제3 인터커넥션 구조(C3) 및 제4 인터커넥션 구조(C4)를 설명하기 위한 제2 방향(Ⅱ-Ⅱ') 단면도이다. 도 2a, 도 2d 및 도 2e를 참조하면, 제1 계단 구조(S1)의 제1 내지 제3 막들(1~3)의 제1 패드들(P1)이 제3 인터커넥션 구조(C3)에 의해 회로(CIRCUIT)와 전기적으로 연결된다. 여기서, 제3 인터커넥션 구조(C3)는 제1 패드들(P1)과 연결된 제1 콘택 플러그들(31), 회로(CIRCUIT)와 연결된 제3 콘택 플러그(33) 및 제1 콘택 플러그들(31)과 제3 콘택 플러그(33)를 전기적으로 연결시키는 배선(34)을 포함한다. 또한, 제2 계단 구조(S2)의 제1 내지 제3 막들(1~3)의 제2 패드들(P2)이 제4 인터커넥션 구조(C4)에 의해 회로(CIRCUIT)와 전기적으로 연결된다. 여기서, 제4 인터커넥션 구조(C4)는 제2 패드들(P2)과 연결된 제2 콘택 플러그들(32), 회로(CIRCUIT)와 연결된 제3 콘택 플러그(33) 및 제2 콘택 플러그들(32)과 제3 콘택 플러그(33)를 전기적으로 연결시키는 배선(34)을 포함한다.
이와 같이, 제1 및 제2 하부 선택 라인에 대응되는 제1 내지 제3 막들(1~3)에 대해서는, 제1 패드들(P1)과 제2 패드들(P2)을 각각 회로에 연결함으로써, 제1 하부 선택 라인과 제2 하부 선택 라인을 개별적으로 구동할 수 있다.
참고로, 본 실시예에서는 하나의 수직 메모리 스트링이 3개의 하부 선택 트랜지스터, 10개의 메모리 셀 및 3개의 상부 선택 트랜지스터를 포함하는 경우에 대해 도시하였으나, 이는 예시일 뿐 본 발명이 이에 한정되는 것은 아니다. 하나의 수직 메모리 스트링에 포함된 트랜지스터의 종류 및 개수는 다양하게 변경될 수 있다. 따라서, 적층된 막들의 개수, 패드 구조물(PS)의 패터닝 형태 등도 변경될 수 있다.
도 3a 내지 도 6a 및 도 3b 내지 도 6b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 레이아웃이고 각 번호의 b도는 단면도이다.
도 3a 및 도 3b를 참조하면, 기판(20) 상에 복수의 막들(51~58)이 적층된 적층물을 형성한다. 예를 들어, 기판(20)은 셀 영역 및 패드 영역을 포함할 수 있으며, 제1 셀 영역과 제2 셀 영역의 사이에 패드 영역이 위치될 수 있다. 복수의 막들(42~58)은 제1 셀 영역, 패드 영역 및 제2 셀 영역에 형성될 수 있다.
각각의 막들(42~58)은 제1 물질막(C) 및 제2 물질막(D)을 포함할 수 있다. 예를 들어, 각각의 막들(42~58)은 하부의 제1 물질막(C) 및 상부의 제2 물질막(D)을 포함하거나, 상부의 제1 물질막(C) 및 하부의 제2 물질막(D)을 포함할 수 있다.
여기서, 제1 물질막들(C)은 워드라인, 선택 라인, 패드 등의 도전막들을 형성하기 위한 것이고, 제2 물질막들(D)은 적층된 도전막들을 상호 절연시키기 위한 것이다. 예를 들어, 제1 물질막들(C)은 질화물 등을 포함하는 희생막으로 형성되고, 제2 물질막들(D)은 산화물 등을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(C)은 폴리실리콘, 텅스텐 등을 포함하는 도전막으로 형성되고, 제2 물질막들(D)은 산화물 등을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(C)은 도프드 폴리실리콘 등을 포함하는 도전막으로 형성되고, 제2 물질막들(D)은 언도프드 폴리실리콘 등을 포함하는 희생막으로 형성될 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 셀 영역의 적층막들(42~58)을 관통하는 채널막들 및 채널막들의 측벽을 감싸는 데이터 저장막을 형성할 수 있다. 여기서, 데이터 저장막은 실리콘을 포함하는 플로팅 게이트, 질화물 등의 전하 트랩물, 상변화 물질, 나노 닷 등을 포함할 수 있다.
이어서, 적층물 상에 제1 마스크 패턴(59)을 형성한다. 제1 마스크 패턴(59)은 더미 계단 구조를 형성하기 위한 것으로, 제2 방향(Ⅱ-Ⅱ')으로 확장된 라인 형태의 제1 개구부들(OP1)을 포함한다. 이어서, 제1 마스크 패턴(59)을 배리어로 적층막들(42~58) 중 일부의 막(58)을 식각한 후, 제1 개구부(OP1)가 제1 방향(I-I')으로 확장되도록 제1 마스크 패턴(59)을 축소시킨다. 이어서, 축소된 제1 마스크 패턴(59)을 배리어로 적층막들(42~58) 중 일부의 막(58, 57)을 식각한다. 이와 같이, 제1 마스크 패턴(59)의 축소 및 식각 공정을 반복 수행하여, 적층막들(42~58) 중 최상부 일부 막들(55~58)을 복수의 계단 구조로 패터닝한다. 예를 들어, n(n=4)층의 계단 구조를 형성한다. 여기서, n은 2 이상의 자연수이다.
이를 통해, 앞서 도 1a 및 도 1b를 참조하여 설명한 제1 및 제2 더미 계단 구조(D1, D2)를 형성할 수 있다. 또한, 제1 셀 구조물(CS1)과 연결된 적층막들(55~58)의 제3 패드들(P3)이 적층된 제3 계단 구조(S3) 및 제2 셀 구조물(CS2)과 연결된 적층막들(55~58)의 제4 패드들(P4)이 적층된 제4 계단 구조(S4)를 형성할 수 있다. 이어서, 제1 마스크 패턴(59)을 제거한다.
도 4a 및 도 4b를 참조하면, 적층물 상에 제2 마스크 패턴(60)을 형성한다. 제2 마스크 패턴(60)은 적층막들(42~58)을 국부적으로 패터닝하여 제1 및 제2 계단 구조를 형성하기 위한 것이다. 여기서, 제2 마스크 패턴(60)은 기 형성된 제1 및 제2 더미 계단(D1, D2)과 제3 및 제4 계단 구조(S3, S4)를 덮고, 추가로 계단 구조를 형성할 영역을 노출시키는 아일랜드 형태의 제2 개구부들(OP2)을 포함한다. 예를 들어, 제2 개구부들(P2)은 최하부 n층의 패드들이 형성될 영역을 노출시키는 개구부와 적층막들(51~54)의 제1 및 제2 패드들(P1, P2)이 형성될 영역을 노출시키는 개구부를 포함할 수 있다.
이어서, 제2 마스크 패턴(60)을 배리어로 적층막들(51~58)을 식각한다. 예를 들어, n(n=4)층을 식각하여, 적층막들(51~54)을 계단 형태로 패터닝한다. 이를 통해, 앞서, 도 1a 및 도 1b를 참조하여 설명한 제1 및 제2 패드들(P1, P2) 중 일부를 형성할 수 있다. 예를 들어, 적층막들(51~54)의 제1 및 제2 패드들(P1, P2)이 형성된다. 이어서, 제2 마스크 패턴(60)을 제거한다.
도 5a 및 도 5b를 참조하면, 적층물 상에 제3 마스크 패턴(61)을 형성한다. 제3 마스크 패턴(61)은 적층막들(42~58)을 국부적으로 패터닝하여 제1 및 제2 계단 구조를 형성하기 위한 것이다. 여기서, 제3 마스크 패턴(61)은 기 형성된 제1 및 제2 더미 계단(D1, D2), 제3 및 제4 계단 구조(S3,S4)와 제1 및 제2 패드들(P1, P2)을 덮고, 추가로 계단 구조를 형성할 영역을 노출시키는 아일랜드 형태의 제3 개구부들(OP3)을 포함한다. 예를 들어, 제3 개구부들(P3)은 최하부 n층의 패드들이 형성될 영역을 노출시키는 개구부와 적층막들(43~50)의 제1 및 제2 패드들(P1, P2)이 형성될 영역을 노출시키는 개구부를 포함할 수 있다.
이어서, 제3 마스크 패턴(61)을 배리어로 적층막들(43~58)을 식각한다. 예를 들어, 2n(2n=8)층을 식각하여, 적층막들(43~50)을 계단 형태로 패터닝한다. 이를 통해, 앞서, 도 1a 및 도 1b를 참조하여 설명한 제1 및 제2 패드들(P1, P2) 중 일부를 형성할 수 있다. 예를 들어, 적층막들(43~50)의 제1 및 제2 패드들(P1, P2)이 형성된다. 이어서, 제3 마스크 패턴(61)을 제거한다.
참고로, 적층물에 포함된 막들의 층수에 따라, 마스크 패턴 형성 및 식각 공정을 반복하여 수행할 수 있다. 예를 들어, 제2 마스크 패턴(60)을 이용하여 적층물을 n층 식각하고, 제3 마스크 패턴(61)을 이용하여 적층물을 2n층 식각한 후, 제4 마스크 패턴(미도시됨)을 이용하여 적층물을 4n층 식각할 수 있다.
도 6a 및 도 6b를 참조하면, 적층막들(42~58)을 관통하여 회로(CIRCUIT)를 노출시키는 제4 개구부(OP4)를 형성한 후, 제4 개구부(OP4) 내에 절연 패턴(IP)을 형성한다. 이어서, 메모리 블록의 내부에 위치된 제1 슬릿들(SL1)을 형성한 후, 제1 슬릿들(SL1) 내에 제1 슬릿 절연막을 형성한다. 여기서, 제1 슬릿들(SL1)은 셀 구조물의 상부 선택 라인용 막들(56~58)을 관통하는 깊이로 형성될 수 있으며, 상부 선택 라인용 막들(56~58)의 패드들(P3, P4)을 상호 절연시키도록 패드 영역까지 확장될 수 있다.
이어서, 이웃한 메모리 블록들 간의 경계에 위치된 제2 슬릿들(SL2) 및 메모리 블록의 내부에 위치된 제3 슬릿(SL3)을 형성한다. 제2 및 제3 슬릿들(SL2, SL3)은 적층막들(42~58)을 완전히 관통하는 깊이로 형성될 수 있다. 이어서, 제2 및 제3 슬릿들(SL2, SL3)을 통해 제1 및 제2 더미 계단 구조의 제1 및 제2 배선들과 제1 내지 제4 계단 구조의 제1 내지 제4 패드들을 형성한다.
일 예로, 제1 물질막들(C)이 희생막이고 제2 물질막들(D)이 절연막인 경우, 제2 슬릿들(SL2)을 통해 제1 물질막들(C)을 도전막들로 대체한다. 이를 통해, 제1 및 제2 더미 계단 구조의 제1 및 제2 배선들이 형성되고, 제1 내지 제4 계단 구조의 제1 내지 제4 패드들(P1~P4)이 형성된다. 다른 예로, 제1 물질막들(C)이 도전막이고 제2 물질막들(D)이 절연막인 경우, 제2 슬릿들(SL2)을 통해 제1 물질막들(C)을 실리사이드화한다. 이를 통해, 제1 및 제2 배선들과 제1 내지 제4 패드들(P1~P4)의 저항을 감소시킬 수 있다. 또 다른 예로, 제1 물질막들(C)이 도전막이고 제2 물질막들(D)이 희생막인 경우, 제2 슬릿들(SL2)을 통해 제2 물질막들(D)을 절연막들로 대체한다.
이어서, 제2 및 제3 슬릿들(SL2, SL3) 내에 제2 및 제3 슬릿 절연막들을 형성한다. 여기서, 제3 슬릿(SL3)은 절연 패턴(IP)과 중첩될 수 있다. 따라서, 제1 계단 구조 및 제1 더미 구조의 적층막들(42~58)은 절연 패턴(IP) 및 제3 슬릿 절연막에 의해 제2 계단 구조 및 제2 더미 구조의 적층막들(42~58)로부터 분리될 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 제조 방법을 설명하기 위한 것으로, 도 7a는 레이아웃을 나타내고 도 7b는 단면도를 나타낸다. 이하에서는, 앞서 도 2a 내지 도 2d를 참조하여 설명한 패드 구조물(PS)과 유사한 구조를 갖되, 제1 내지 제4 계단 구조의 패터닝 형태 및 패드의 위치가 변형된 실시예에 대해 설명하도록 한다.
도 7a 및 도 7b를 참조하면, 제1 계단 구조(S1)가 적층막들(42~53)의 제1 패드들(P1)을 포함하고, 제2 계단 구조가 적층막들(42~53)의 제2 패드들(P2)을 포함하고, 제3 계단 구조(S3)가 적층막들(54~58)의 제3 패드들(P3)을 포함하고, 제4 계단 구조(S4)가 적층막들(54~58)의 제4 패드들(P4)을 포함한다. 이러한 구조에 따르면, 패드들(P1~P4)을 좀더 조밀하게 위치시켜, 패드 구조물의 면적을 감소시킬 수 있다.
이러한 구조는 앞서 도 3a 내지 도 6b를 참조하여 설명한 제조 방법을 응용하여 형성할 수 있다. 먼저, 도 3a 및 도 3b를 참조하면, 제1 마스크 패턴(59)을 이용하여 적층막들(55~58)을 계단 형태로 패터닝함으로써, 적층막들(54~58)의 제3 및 제4 패드들(P3, P4)을 형성한다. 이어서, 도 4a 및 도 4b를 참조하면, 제2 마스크 패턴(60)을 이용하여 적층막들(43~58) 중 일부 막들을 식각한다. 예를 들어, n-1(n=4)층 식각하거나 n+1(n=4)층 식각할 수 있다. 이어서, 도 5a 및 도 5b를 참조하면, 제3 마스크 패턴(61)을 이용하여 적층막들(43~58)을 식각한다. 예를 들어, 2n+1(n=4)층 식각하거나 2n-1(n=4)층 식각할 수 있다. 이와 같이, 패드 영역에 형성된 제1 내지 제4n 막들을 국부적으로 패터닝하는 과정에서, 식각되는 층 수를 조절함으로써, 계단 구조를 다양한 형태로 변경할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7b를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 패드 구조물; 및 상기 패드 구조물의 하부에 위치된 회로를 포함하고, 상기 패드 구조물은, 상기 회로를 노출시키도록 상기 패드 구조물을 관통하는 개구부; 상기 개구부의 일측에 위치되고 제1 패드들이 적층된 제1 계단 구조; 및 상기 개구부의 타측에 위치되고 제2 패드들이 적층된 제2 계단 구조를 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7b를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 패드 구조물; 및 상기 패드 구조물의 하부에 위치된 회로를 포함하고, 상기 패드 구조물은, 상기 회로를 노출시키도록 상기 패드 구조물을 관통하는 개구부; 상기 개구부의 일측에 위치되고 제1 패드들이 적층된 제1 계단 구조; 및 상기 개구부의 타측에 위치되고 제2 패드들이 적층된 제2 계단 구조를 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7b를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 패드 구조물; 및 상기 패드 구조물의 하부에 위치된 회로를 포함하고, 상기 패드 구조물은, 상기 회로를 노출시키도록 상기 패드 구조물을 관통하는 개구부; 상기 개구부의 일측에 위치되고 제1 패드들이 적층된 제1 계단 구조; 및 상기 개구부의 타측에 위치되고 제2 패드들이 적층된 제2 계단 구조를 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 9를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7b를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 패드 구조물; 및 상기 패드 구조물의 하부에 위치된 회로를 포함하고, 상기 패드 구조물은, 상기 회로를 노출시키도록 상기 패드 구조물을 관통하는 개구부; 상기 개구부의 일측에 위치되고 제1 패드들이 적층된 제1 계단 구조; 및 상기 개구부의 타측에 위치되고 제2 패드들이 적층된 제2 계단 구조를 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
0~16: 적층막 PR: 패드 영역
CR1: 제1 셀 영역 CR2: 제2 셀 영역
S1: 제1 계단 구조 S2: 제2 계단 구조
S3: 제3 계단 구조 S4: 제4 계단 구조
D1: 제1 더미 계단 구조 D2: 제2 더미 계단 구조

Claims (33)

  1. 제1 셀 구조물;
    제2 셀 구조물;
    상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 패드 구조물; 및
    상기 패드 구조물의 하부에 위치된 회로를 포함하고,
    상기 패드 구조물은,
    상기 회로를 노출시키도록 상기 패드 구조물을 관통하는 개구부;
    상기 개구부의 일측에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제1 패드들이 적층된 제1 계단 구조;
    상기 개구부의 타측에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제2 패드들이 적층된 제2 계단 구조;
    상기 제1 패드들과 상기 제1 및 제2 셀 구조물들을 전기적으로 연결시키는 제1 배선들이 적층된 제1 더미 계단 구조; 및
    상기 제2 패드들과 상기 제1 및 제2 셀 구조물들을 전기적으로 연결시키는 제2 배선들이 적층된 제2 더미 계단 구조를 포함하는
    반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 셀 구조물, 상기 패드 구조물 및 상기 제2 셀 구조물은 제1 방향으로 차례로 배열되고, 상기 개구부는 상기 제1 방향으로 확장되고, 상기 제1 계단 구조, 상기 개구부 및 상기 제2 계단 구조는 상기 제1 방향과 교차된 제2 방향으로 차례로 배열된
    반도체 장치.
  3. 제1 셀 구조물;
    제2 셀 구조물;
    상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 패드 구조물; 및
    상기 패드 구조물의 하부에 위치된 회로를 포함하고,
    상기 패드 구조물은,
    상기 회로를 노출시키도록 상기 패드 구조물을 관통하는 개구부;
    상기 개구부의 일측에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제1 패드들이 적층된 제1 계단 구조; 및
    상기 개구부의 타측에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제2 패드들이 적층된 제2 계단 구조를 포함하고,
    상기 제1 패드들 및 상기 제2 패드들 중 동일한 레벨에 위치된 제1 패드와 제2 패드를 전기적으로 연결시키고, 전기적으로 연결된 제1 패드와 제2 패드를 상기 회로에 공통으로 연결시키는 제1 인터커넥션
    을 더 포함하는 반도체 장치.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 더미 계단 구조는 상기 제1 계단 구조와 상기 개구부의 사이에 위치되고, 상기 제2 더미 계단 구조는 상기 제2 계단 구조와 상기 개구부의 사이에 위치된
    반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제1 더미 계단 구조는 상기 제1 계단 구조에 비해 높은 높이를 갖고, 상기 제2 더미 계단 구조는 상기 제2 계단 구조에 비해 높은 높이를 갖는
    반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 셀 구조물은 적층된 제1 워드라인들을 포함하고, 상기 제2 셀 구조물은 적층된 제2 워드라인들을 포함하고, 상기 제1 패드들은 상기 제1 배선들을 통해 상기 제1 및 제2 워드라인들과 연결되고, 상기 제2 패드들은 상기 제2 배선들을 통해 상기 제1 및 제2 워드라인들과 연결된
    반도체 장치.
  8. 제1 셀 구조물;
    제2 셀 구조물;
    상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 패드 구조물; 및
    상기 패드 구조물의 하부에 위치된 회로를 포함하고,
    상기 패드 구조물은,
    상기 회로를 노출시키도록 상기 패드 구조물을 관통하는 개구부;
    상기 개구부의 일측에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제1 패드들이 적층된 제1 계단 구조; 및
    상기 개구부의 타측에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제2 패드들이 적층된 제2 계단 구조를 포함하고,
    상기 제1 셀 구조물은 적층된 제1 상부 선택 라인들을 포함하고, 상기 제2 셀 구조물은 적층된 제2 상부 선택 라인들을 포함하고,
    상기 패드 구조물은 상기 제1 상부 선택 라인들과 각각 접하는 제3 패드들이 적층된 제3 계단 구조, 및 상기 제2 상부 선택 라인들과 각각 접하는 제4 패드들이 적층된 제4 계단 구조를 포함하는
    반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제3 계단 구조는 상기 제1 셀 구조물과 상기 개구부의 사이에 위치되고, 상기 제4 계단 구조는 상기 제2 셀 구조물과 상기 개구부의 사이에 위치된
    반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제3 패드들 및 제4 패드들 중 동일한 레벨에 위치된 제3 패드와 제4 패드를 전기적으로 연결시키는 제2 인터커넥션
    을 더 포함하는 반도체 장치.
  11. 제1 셀 구조물;
    제2 셀 구조물;
    상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 패드 구조물; 및
    상기 패드 구조물의 하부에 위치된 회로를 포함하고,
    상기 패드 구조물은,
    상기 회로를 노출시키도록 상기 패드 구조물을 관통하는 개구부;
    상기 개구부의 일측에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제1 패드들이 적층된 제1 계단 구조; 및
    상기 개구부의 타측에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제2 패드들이 적층된 제2 계단 구조를 포함하고,
    상기 제1 패드들 중 최하부 적어도 하나의 제1 패드와 상기 회로를 전기적으로 연결시키는 제3 인터커넥션; 및
    상기 제2 패드들 중 최하부 적어도 하나의 제2 패드와 상기 회로를 전기적으로 연결시키는 제4 인터커넥션
    을 더 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 회로는 X-디코더인
    반도체 장치.
  13. 제1 내지 제4n 막을 포함하는 제1 셀 구조물;
    상기 제1 셀 구조물의 제1 내지 제3n 막과 전기적으로 연결된 제1 패드들이 적층된 제1 계단 구조, 상기 셀 구조물의 제1 내지 제3n 막과 전기적으로 연결된 제2 패드들이 적층된 제2 계단 구조 및 상기 제1 계단 구조와 상기 제2 계단 구조의 사이에 위치된 개구부를 포함하는 패드 구조물, 여기서, n은 2 이상의 자연수; 및
    상기 패드 구조물의 하부에 위치되고, 상기 개구부를 통해 상기 제1 및 제2 패드들과 연결된 회로
    를 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 패드 구조물은 상기 제1 셀 구조물의 제3n+1 내지 제4n 막들과 접한 제3 패드들이 적층된 제3 계단 구조를 포함하고, 상기 제3 계단 구조는 상기 제1 셀 구조물과 상기 개구부의 사이에 위치된
    반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 패드 구조물을 사이에 두고 상기 제1 셀 구조물과 마주하여 위치되고, 제1 내지 제4n 막을 포함하고 상기 패드 구조물과 전기적으로 연결된 제2 셀 구조물
    을 더 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 패드 구조물은 상기 제2 셀 구조물의 제3n+1 내지 제4n 막들과 접한 제4 패드들이 적층된 제4 계단 구조를 포함하고, 상기 제4 계단 구조는 상기 제2 셀 구조물과 상기 개구부의 사이에 위치된
    반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 패드 구조물은,
    상기 제1 계단 구조와 상기 개구부의 사이에 위치되고, 상기 제1 패드들과 상기 제1 및 제2 셀 구조물들을 전기적으로 연결시키는 제1 배선들이 적층된 제1 더미 계단 구조; 및
    상기 제2 계단 구조와 상기 개구부의 사이에 위치되고 상기 제2 패드들과 상기 제1 및 제2 셀 구조물들을 전기적으로 연결시키는 제2 배선들이 적층된 제2 더미 계단 구조를 포함하는
    반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제1 셀 구조물, 상기 패드 구조물 및 상기 제2 셀 구조물은 제1 방향으로 차례로 배열되고, 상기 개구부는 상기 제1 방향으로 확장되고, 상기 제1 계단 구조, 상기 제1 더미 계단 구조, 상기 개구부, 상기 제2 더미 계단 구조 및 상기 제2 계단 구조는 상기 제1 방향과 교차된 제2 방향으로 차례로 배열된
    반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1 패드들 및 상기 제2 패드들 중 동일한 레벨에 위치된 제1 패드와 제2 패드를 전기적으로 연결시키고, 전기적으로 연결된 제1 패드와 제2 패드를 상기 개구부를 통해 상기 회로에 공통으로 연결시키는 인터커넥션
    을 더 포함하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 회로는 X 디코더인
    반도체 장치.
  21. 제1 방향으로 차례로 배열된 제1 셀 영역, 패드 영역 및 제2 셀 영역을 포함하는 기판의 상기 패드 영역에 회로를 형성하는 단계;
    상기 회로가 형성된 상기 기판 상에, 제1 내지 제4n 막들이 적층된 적층물을 형성하는 단계, 여기서, n은 2 이상의 자연수;
    상기 패드 영역에 형성된 제1 내지 제4n 막들을 국부적으로 패터닝하여, 상기 회로를 노출시키도록 상기 적층물을 관통하는 개구부, 상기 개구부의 일측에 위치되고 제1 패드들이 적층된 제1 계단 구조, 및 상기 개구부의 타측에 위치되고 제2 패드들이 적층된 제2 계단 구조를 포함하는 패드 구조물을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 패드 영역은 상기 제1 방향과 교차된 제2 방향으로 배열된 제1 계단 영역, 제1 더미 영역, 개구 영역, 제2 더미 영역 및 제2 계단 영역을 포함하는
    반도체 장치의 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 패드 구조물을 형성하는 단계는,
    상기 제1 내지 제4n 막들의 상기 제1 및 제2 계단 영역들을 국부적으로 패터닝하여 상기 제1 및 제2 계단 구조를 형성하는
    반도체 장치의 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제1 내지 제3n 막의 상기 제1 더미 영역은 비패터닝되어, 상기 제1 패드들을 상기 제1 및 제2 셀 영역의 상기 제1 내지 제3n 막들과 각각 연결시키고,
    상기 제1 내지 제3n 막의 상기 제2 더미 영역은 비패터닝되어, 상기 제2 패드들을 상기 제1 및 제2 셀 영역의 상기 제1 내지 제3n 막들과 각각 연결시키는
    반도체 장치의 제조 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 패드 구조물을 형성하는 단계는,
    제3n+1 내지 제4n 막을 복수의 계단 구조로 패터닝하는 단계;
    제2n+1 내지 제3n 막의 패드가 형성될 영역 및 제1 내지 제n 막의 패드가 형성될 영역을 노출시키는 아일랜드 형태의 제1 개구부들을 포함하는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 식각배리어로 상기 적층물을 n층 식각하는 단계;
    제n+1 내지 제2n 막의 패드가 형성될 영역 및 상기 제1 내지 제n 막의 패드가 형성될 영역을 노출시키는 아일랜드 형태의 제2 개구부들을 포함하는 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 식각배리어로 상기 적층물을 2n층을 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제25항에 있어서,
    상기 제3n+1 내지 제4n 막을 복수의 계단 구조로 패터닝하는 단계는,
    상기 제1 셀 영역과 접하여 위치되고 상기 제3n+1 내지 제4n 막의 제3 패드들이 적층된 제3 계단 구조 및 상기 제2 셀 영역과 접하여 위치되고 상기 제3n+1 내지 제4n 막의 제4 패드들이 적층된 제4 계단 구조를 형성하는
    반도체 장치의 제조 방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제25항에 있어서,
    상기 적층물을 n층 식각하는 단계는,
    상기 제2n+1 내지 제3n 막의 패드들을 형성하는
    반도체 장치의 제조 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 적층물을 2n층 식각하는 단계는,
    상기 제1 내지 제2n 막의 패드들을 형성하는
    반도체 장치의 제조 방법.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 제1 내지 제4n막을 관통하는 상기 개구부를 형성함으로써, 상기 제1 내지 제3n막의 패드들을 상기 제1 패드들 및 상기 제2 패드들로 분리시키는
    반도체 장치의 제조 방법.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 패드 구조물을 형성하는 단계는,
    상기 적층물을 일부 패터닝하여 상기 제1 셀 영역과 접하여 위치된 제3 계단 구조 및 상기 제2 셀 영역과 접하여 위치된 제4 계단 구조를 형성하는 단계; 및
    상기 적층물을 일부 패터닝하여 상기 제1 계단 구조 및 상기 제2 계단 구조를 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1 패드들 및 상기 제2 패드들 중 동일한 레벨에 위치된 제1 패드와 제2 패드를 전기적으로 연결시키고, 전기적으로 연결된 제1 패드와 제2 패드를 상기 회로에 공통으로 연결시키는 인터커넥션을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 개구부는 상기 패드 영역의 중앙에 위치된
    반도체 장치의 제조 방법.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 회로는 X 디코더인
    반도체 장치의 제조 방법.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102550571B1 (ko) * 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
KR102630926B1 (ko) * 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR20200007212A (ko) * 2018-07-12 2020-01-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 형성방법
EP3827460B1 (en) * 2018-10-18 2024-04-10 Yangtze Memory Technologies Co., Ltd. Methods for forming multi-division staircase structure of three-dimensional memory device
KR20200047882A (ko) * 2018-10-25 2020-05-08 삼성전자주식회사 3차원 반도체 소자
KR102635678B1 (ko) * 2018-11-19 2024-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 형성방법
KR20210091271A (ko) 2018-12-07 2021-07-21 양쯔 메모리 테크놀로지스 씨오., 엘티디. 새로운 3d nand 메모리 소자 및 그 형성 방법
US11127691B2 (en) 2018-12-28 2021-09-21 Micron Technology, Inc. Methods of forming a semiconductor device
CN114141781A (zh) 2019-01-31 2022-03-04 长江存储科技有限责任公司 三维存储器件中的阶梯形成
JP7132142B2 (ja) * 2019-02-05 2022-09-06 キオクシア株式会社 半導体記憶装置の製造方法
KR102650421B1 (ko) 2019-02-12 2024-03-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20200110052A (ko) * 2019-03-15 2020-09-23 에스케이하이닉스 주식회사 수직형 반도체장치 및 그 제조 방법
KR20200114285A (ko) * 2019-03-28 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210022341A (ko) * 2019-08-20 2021-03-03 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
CN110770903B (zh) 2019-08-23 2021-01-29 长江存储科技有限责任公司 竖直存储器件
JP2021039965A (ja) * 2019-08-30 2021-03-11 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US11282827B2 (en) 2019-10-16 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device having stacked structure with spaced apart conductive layers
KR20210045538A (ko) 2019-10-16 2021-04-27 삼성전자주식회사 불휘발성 메모리 장치
KR20210077038A (ko) 2019-12-16 2021-06-25 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
KR20220002462A (ko) * 2020-02-25 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3d nand 메모리 디바이스 및 그 형성 방법
CN111492480B (zh) 2020-03-23 2021-07-09 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
KR20210141563A (ko) * 2020-03-23 2021-11-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단실 구조 및 그 형성 방법
CN114586153A (zh) 2020-03-23 2022-06-03 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
JP2023515450A (ja) * 2020-04-14 2023-04-13 長江存儲科技有限責任公司 バックサイド相互接続構造を備える３次元メモリデバイス
WO2021226979A1 (en) * 2020-05-15 2021-11-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
KR20220076989A (ko) 2020-12-01 2022-06-08 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
KR20220083115A (ko) 2020-12-11 2022-06-20 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140054787A1 (en) 2012-08-22 2014-02-27 Dongseog EUN Methods of forming a stack of electrodes and three-dimensional semiconductor devices fabricated thereby
US20150279852A1 (en) 2014-03-26 2015-10-01 Sandisk Technologies Inc. Vertical nand device with shared word line steps

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101624975B1 (ko) * 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
KR101685057B1 (ko) * 2010-01-22 2016-12-09 삼성전자주식회사 반도체 소자의 적층 패키지
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20130072522A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
KR101917331B1 (ko) * 2012-02-08 2018-11-13 삼성전자주식회사 반도체 패키지 및 이를 제조하는 방법
KR20140008622A (ko) * 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140075340A (ko) * 2012-12-11 2014-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140089793A (ko) * 2013-01-07 2014-07-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140137632A (ko) * 2013-05-23 2014-12-03 에스케이하이닉스 주식회사 반도체 장치
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
KR20150134934A (ko) * 2014-05-23 2015-12-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법
KR102307487B1 (ko) * 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102550571B1 (ko) * 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140054787A1 (en) 2012-08-22 2014-02-27 Dongseog EUN Methods of forming a stack of electrodes and three-dimensional semiconductor devices fabricated thereby
US20150279852A1 (en) 2014-03-26 2015-10-01 Sandisk Technologies Inc. Vertical nand device with shared word line steps

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