KR20220083115A - 3차원 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

일 실시예는 3차원 메모리 장치에 관한 것으로, 기판 상에 적층되며 각각 번갈아 적층된 복수의 층간절연층들 및 복수의 전극층들을 포함하는 복수의 전극 적층체들; 및 상기 복수의 전극 적층체들에 각각 마련되며 각 전극 적층체에 포함된 복수의 전극층들의 패드 영역들이 계단 형태로 배치되어 구성된 복수의 계단 구조들;을 포함하며, 상기 복수의 계단 구조들은 하부 전극 적층체의 계단 구조가 상부 전극 적층체의 계단 구조보다 큰 폭을 가지도록 구성된다.

Description

3차원 메모리 장치 및 그 제조방법{THREE DIMENSIONAL MEMORY DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 3차원 메모리 장치 및 그 제조방법에 관한 것이다.
3차원 메모리 장치는 메모리 셀들을 수직 방향으로 적층하여 단의 수를 늘림으로써 같은 면적에 더 많은 용량을 구현할 수 있고, 높은 성능 및 우수한 전력 효율을 제공할 수 있는 장점을 갖는다.
3차원 메모리 장치는 메모리 셀들에 연결되며 서로 다른 높이에 배치되는 복수의 전극층들을 포함한다. 서로 다른 높이에 배치되는 전극층들에 전기적 신호를 독립적으로 인가하기 위해서 전극층들 각각에 컨택을 연결해야 하며, 이를 위해서 다양한 기술들이 개발되고 있다.
본 발명의 실시예들은 컨택 연결 불량을 줄일 수 있는 3차원 메모리 장치 및 그 제조방법을 제공할 수 있다.
본 발명의 일 실시예에 따른 3차원 메모리 장치는, 기판 상에 적층되며 각각 번갈아 적층된 복수의 층간절연층들 및 복수의 전극층들을 포함하는 복수의 전극 적층체들; 및 상기 복수의 전극 적층체들에 각각 마련되며 각 전극 적층체에 포함된 복수의 전극층들의 패드 영역들이 계단 형태로 배치되어 구성된 복수의 계단 구조들;을 포함하며, 상기 복수의 계단 구조들은 하부 전극 적층체의 계단 구조가 상부 전극 적층체의 계단 구조보다 큰 폭을 가지도록 구성된다.
본 발명의 일 실시예에 따른 3차원 메모리 장치의 제조방법은, 기판 상에 각각 교대로 적층된 복수의 제1 물질층들 및 제2 물질층들을 포함하는 복수의 박막 적층체들을 적층하여 다층 스택을 형성하는 단계; 및 상기 복수의 박막 적층체들에 계단 구조들을 각각 형성하되, 하부에 위치하는 박막 적층체의 계단 구조를 상부에 위치하는 박막 적층체의 계단 구조보다 큰 폭으로 형성하는 단계;를 포함한다.
본 발명의 실시예들에 의하면, 하부 전극 적층체에 형성되는 계단 구조의 폭을 상부 전극 적층체에 형성되는 계단 구조의 폭보다 크게 구성하여 하부 전극 적층체의 전극층에 연결되는 컨택의 오버레이 마진을 향상시킬 수 있으므로 컨택 연결 불량을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 메모리 장치를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 계단 구조들의 일 예를 나타낸 사시도이다.
도 3은 본 발명의 실시예들에 따른 3차원 메모리 장치의 제조방법을 나타낸 순서도이다.
도 4는 본 발명의 일 실시예에 따른 3차원 메모리 장치의 계단 구조 형성 방법을 나타낸 순서도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 3차원 메모리 장치를 공정 단계별로 나타낸 사시도들이다.
도 6은 본 발명의 다른 실시예에 따른 3차원 메모리 장치를 개략적으로 나타낸 평면도이다.
도 7은 도 6의 I-I' 라인에 따른 단면도이다.
도 8은 도 6의 계단 구조들의 일 예를 나타낸 사시도이다.
도 9는 본 발명의 다른 실시예에 따른 3차원 메모리 장치의 계단 구조 형성 방법을 나타낸 순서도이다.
도 10a 내지 도 10e는 본 발명의 다른 실시예에 따른 3차원 메모리 장치를 공정 단계별로 나타낸 사시도들이다.
도 11은 본 발명의 또 다른 실시예에 따른 3차원 메모리 장치의 계단 구조들을 도시한 사시도이다.
도 12a 내지 도 12b는 본 발명의 또 다른 실시예에 따른 3차원 메모리 장치를 공정 단계별로 나타낸 사시도들이다.
도 13은 본 발명의 실시예에 따른 3차원 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 14는 본 발명의 실시예에 따른 3차원 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면들에서 기판의 상면으로부터 수직하게 돌출되는 방향을 수직 방향(VD)으로 정의하고, 기판의 상면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
이하에서는 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 3차원 메모리 장치를 개략적으로 나타낸 평면도이고, 도 2는 도 1의 계단 구조들의 일 예를 나타낸 사시도이다. 도면의 간소화를 위해서, 도 1에서 도 2의 컨택들(CNT1,CNT2)의 도시가 생략되었다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 3차원 메모리 장치는, 기판(1) 상에 적층되며 각각 번갈아 적층된 복수의 전극층들(10a 내지 10c) 및 복수의 층간절연층들(40)을 포함하는 복수의 전극 적층체들(10-1 내지 10-4)과, 복수의 전극 적층체들(10-1 내지 10-4)에 각각 마련되며 각 전극 적층체에 포함된 복수의 전극층들(10a 내지 10c)의 패드 영역들이 계단 형태로 배치되어 구성된 복수의 계단 구조들(STa 내지 STd)을 포함하며, 복수의 계단 구조들(STa 내지 STd)은 하부 전극 적층체(10-1,10-2)의 계단 구조(STc,STd)가 상부 전극 적층체(10-3,10-4)의 계단 구조(STa,STb)보다 큰 폭을 가지도록 구성된다.
보다 구체적으로 살펴보면, 기판(1)은 제1 방향(FD)을 따라서 배치되는 복수의 연결 영역들(CNR1 내지 CNR4)과, 복수의 연결 영역들(CNR1 내지 CNR4)을 중심으로 제1 방향(FD)의 양측에 배치되는 제1 셀 어레이 영역(CAR1) 및 제2 셀 어레이 영역(CAR2)을 포함할 수 있다. 비록, 본 실시예에서는 연결 영역들(CNR1 내지 CNR4)이 제1 셀 어레이 영역(CAR1)과 제2 셀 어레이 영역(CAR2) 사이의 중심부에 배치되는 경우를 나타내나, 이에 한정되는 것은 아니다. 연결 영역들(CNR1 내지 CNR4)은 셀 어레이 영역의 가장자리에 배치될 수도 있다. 설명의 편의를 위하여, 연결 영역들(CNR1 내지 CNR4)을 제1 내지 제4 연결 영역(CNR1 내지 CNR4)으로 정의할 것이다.
기판(1)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄 갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 기판(1)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
기판(1) 상에 전극 구조체(ES)가 형성될 수 있다. 전극 구조체(ES)는 제1 셀 어레이 영역(CAR1)으로부터 제1 방향(FD)을 따라 제1 내지 제4 연결 영역(CNR1 내지 CNR4)을 가로질러 제2 셀 어레이 영역(CAR2)으로 연장될 수 있다.
전극 구조체(ES)는 기판(1) 상에 적층된 복수의 전극 적층체들(10-1 내지 10-4)을 포함할 수 있다. 본 실시예는 4개의 전극 적층체들(10-1 내지 10-4)을 포함하는 경우를 나타낸 것으로, 설명의 편의를 위하여 전극 적층체들(10-1 내지 10-4)을 제1 내지 제4 전극 적층체(10-1 내지 10-4)로 정의할 것이다.
복수의 전극 적층체들(10-1 내지 10-4) 각각은 수직 방향(VD)을 따라 번갈아 적층된 복수의 전극층들(10a 내지 10c) 및 복수의 층간절연층들(40)을 포함할 수 있다.
복수의 전극층들(10a 내지 10c)은 도전 물질을 포함할 수 있으며, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연층들(40)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물을 포함할 수 있다.
복수의 전극 적층체들(10-1 내지 10-4)의 전극층들(10a 내지 10c) 중 최하부로부터 적어도 하나는 소스 선택 라인(source select line)을 구성할 수 있고, 최상부로부터 적어도 하나는 드레인 선택 라인(drain select line)을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극층들은 워드 라인들(word lines)을 구성할 수 있다.
제1,제2 셀 어레이 영역(CAR1,CAR2)에서 복수의 전극 적층체들(10-1 내지 10-4)의 전극층들(10a 내지 10c) 및 층간절연층들(40)을 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CH)이 형성될 수 있다. 자세히 도시하지 않았지만, 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽을 감싸는 형태를 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
소스 선택 라인이 수직 채널(CH)을 감싸는 부분에는 소스 선택 트랜지스터가 구성될 수 있다. 워드 라인들이 수직 채널(CH)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인이 수직 채널(CH)을 감싸는 부분에는 드레인 선택 트랜지스터가 구성될 수 있다. 하나의 수직 채널(CH)을 따라서 배치되는 소스 선택 트랜지스터, 복수의 메모리 셀들 및 드레인 선택 트랜지스터는 하나의 셀 스트링(cell string)을 구성할 수 있다.
제1 연결 영역(CNR1)에서 제4 전극 적층체(10-4)의 전극층들(10a 내지 10c) 각각은 그것의 상부에 위치하는 다른 전극층에 의해 노출되는 패드 영역(Pa)을 가질 수 있다. 제4 전극 적층체(10-4)의 전극층들(10a 내지 10c)의 패드 영역들(Pa)이 제1 방향(FD)을 따라 계단 형태로 배치되어, 제1 연결 영역(CNR1)에 계단 구조(STa)가 형성될 수 있다.
제2 연결 영역(CNR2)에서 제3 전극 적층체(10-3)의 전극층들(10a 내지 10c) 각각은 그것의 상부에 위치하는 다른 전극층에 의해 노출되는 패드 영역(Pb)을 가질 수 있다. 제3 전극 적층체(10-3)의 전극층들(10a 내지 10c)의 패드 영역들(Pb)이 제1 방향(FD)을 따라 계단 형태로 배치되어, 제2 연결 영역(CNR2)에 계단 구조(STb)가 형성될 수 있다.
제3 연결 영역(CNR3)에서 제2 전극 적층체(10-2)의 전극층들(10a 내지 10c) 각각은 그것의 상부에 위치하는 다른 전극층에 의해 노출되는 패드 영역(Pc)을 가질 수 있다. 제2 전극 적층체(10-2)의 전극층들(10a 내지 10c)의 패드 영역들(Pc)이 제1 방향(FD)을 따라 계단 형태로 배치되어, 제3 연결 영역(CNR3)에 계단 구조(STc)가 형성될 수 있다.
제4 연결 영역(CNR4)에서 제1 전극 적층체(10-1)의 전극층들(10a 내지 10c) 각각은 그것의 상부에 위치하는 다른 전극층에 의해 노출되는 패드 영역(Pd)을 가질 수 있다. 제1 전극 적층체(10-1)의 전극층들(10a 내지 10c)의 패드 영역들(Pd)이 제1 방향(FD)을 따라 계단 형태로 배치되어, 제4 연결 영역(CNR4)에 계단 구조(STd)가 형성될 수 있다.
하부에 위치하는 제1,제2 전극 적층체(10-1,10-2)에 마련된 계단 구조들(STc,STd)은, 상부에 위치하는 제3,제4 전극 적층체(10-3,10-4)에 마련된 계단 구조들(STa,STb)보다 큰 폭을 가질 수 있다. 예시적으로, 제3,제4 전극 적층체(10-3,10-4)의 계단 구조들(STa,STb)은 제1 폭(W1)을 가질 수 있고, 제1,제2 전극 적층체(10-1,10-2)의 계단 구조들(STc,STd)은 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 이러한 경우, 계단 구조(STa)를 구성하는 패드 영역들(Pa) 및 계단 구조(STb)를 구성하는 패드 영역들(Pb)의 폭은 W1일 수 있고, 계단 구조(STc)를 구성하는 패드 영역들(Pc) 및 계단 구조(STd)를 구성하는 패드 영역들(Pd)의 폭은 W2일 수 있다.
제1 폭(W1)을 갖는 계단 구조들(STa,STb)은 제1 그룹에 포함되는 것으로 정의될 수 있고, 제2 폭(W2)을 갖는 계단 구조들(STc,STd)은 제2 그룹에 포함되는 것으로 정의될 수 있다. 이와 같이, 계단 구조들(STa 내지 STd)은 복수의 그룹들로 그룹화될 수 있고, 그룹 단위로 증가되는 폭을 가지며, 단일 그룹에 속하는 계단 구조들은 서로 동일한 폭을 가질 수 있다.
비록, 도 1 및 도 2의 실시예에서는 계단 구조들(STa 내지 STd)이 그룹 단위로 증가되는 폭을 갖는 경우를 나타내나, 이에 한정되는 것은 아니다. 계단 구조들(STa 내지 STd)은 개별적으로 서로 다른 폭을 가지도록 구성될 수도 있다.
전극 구조체(ES) 상에 하드마스크 패턴(HM)이 형성될 수 있다. 하드마스크 패턴(HM)은 계단 구조들(STa 내지 STd)을 형성하기 위한 식각 공정에서 식각 마스크로 사용되는 것으로, 층간절연층들(40) 및 도 5a 내지 도 5e를 참조로 하여 후술되는 제1 물질층들(30)과 상이한 식각 선택성을 갖는 절연 물질로 구성될 수 있다. 예시적으로, 제1 물질층들(30)이 실리콘 질화물로 구성되고 층간절연층들(40)이 실리콘 산화물로 구성된 경우, 하드마스크 패턴(HM)은 실리콘 산화물 및 실리콘 질화물과 상이한 식각 선택성을 갖는 절연 물질로 구성될 수 있다.
전극 적층체(ES) 상에 계단 구조들(STa 내지 STd)을 덮는 절연층(미도시)이 형성될 수 있고, 복수의 컨택들(CNT1,CNT2)이 절연층을 관통하여 계단 구조들(STa 내지 STd)의 패드 영역들(Pa 내지 Pd)에 각각 연결될 수 있다. 여기서, 도면부호 CNT1은 상부 계단 구조들(STa,STb)의 패드 영역들(Pa,Pb)에 연결되는 컨택들을 나타내고, 도면부호 CNT2은 하부 계단 구조들(STc,STd)의 패드 영역들(Pc,Pd)에 연결되는 컨택들을 나타낸다.
하부 계단 구조들(STc,STd)의 패드 영역들(Pc,Pd)에 연결되는 컨택들(CNT2)의 깊이는, 상부 계단 구조들(STa,STb)의 패드 영역들(Pa,Pb)에 연결되는 컨택들(CNT1)의 깊이보다 깊다. 컨택들(CNT1,CNT2)은 절연층에 패드 영역들(Pa 내지 Pd)을 노출하는 복수의 홀들을 형성하고, 복수의 홀들에 도전 물질을 충진하여 생성될 수 있다. 홀의 깊이가 깊어지면 홀 형성 공정에서 오버레이 마진(overlay margin)이 부족하여 컨택 연결 불량이 발생할 가능성이 크다.
본 발명의 실시예에 의하면, 깊은 깊이를 갖는 컨택들(CNT2)이 연결되는 하부 계단 구조들(STc,STd)의 패드 영역들(Pc,Pd)의 폭을 얕은 깊이를 갖는 컨택들(CNT1)이 연결되는 상부 계단 구조들(STa,STb)의 패드 영역들(Pa,Pb)의 폭보다 크게 구성할 수 있으므로, 오버레이 마진을 개선하여 컨택 연결 불량을 방지하는데 기여할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 메모리 장치의 제조방법을 나타낸 순서도이고, 도 4는 본 발명의 일 실시예에 따른 3차원 메모리 장치의 계단 구조 형성 방법을 나타낸 순서도이고, 도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 3차원 메모리 장치를 공정 단계별로 나타낸 사시도들이다.
도 3 및 도 5a 내지 도 5e을 참조하면, 본 발명의 실시예들에 따른 3차원 메모리 장치의 제조방법은, 기판(1) 상에 각각 교대로 적층된 복수의 제1 물질층들(30) 및 복수의 제2 물질층들(40)을 포함하는 복수의 박막 적층체들(110-1 내지 110-4)을 적층하여 다층 스택(110)을 형성하는 단계(S301)와, 복수의 박막 적층체들(110-1 내지 110-4) 각각에 계단 구조를 형성하되, 하부 박막 적층체들(110-1,110-2)의 계단 구조들(STc,STd)을 상부 박막 적층체들(110-3,110-4)의 계단 구조들(STa,STb)보다 큰 폭으로 형성하는 단계(S302)를 포함할 수 있다.
도 4 및 도 5a 내지 도 5d를 참조하면, 계단 구조들(STa 내지 STd)을 형성하는 단계는, 최상부 박막 적층체(110-4)상에 복수의 연결 영역들(CNR1 내지 CNR4)에 각각 대응하는 복수의 개구들(OP1,OP2)을 갖는 하드마스크 패턴(HM)을 형성하되, 복수의 개구들(OP1,OP2)이 그룹별로 서로 다른 폭을 갖도록 하는 단계(S401)와, 복수의 개구들(OP1,OP2)에 의한 최상부 박막 적층체(110-4)의 노출 영역들 각각에 계단 구조(STa)를 형성하는 단계(S402)와, 복수의 연결 영역들(CNR1 내지 CNR4)의 적어도 하나를 노출하는 마스크를 형성하는 단계(S403)와, 하드마스크 패턴(HM) 및 마스크를 식각 마스크로 이용하여 다층 스택(110)을 식각하여 복수의 박막 적층체들(110-1 내지 110-4)의 적어도 하나에 계단 구조를 형성하는 단계(S404)를 포함할 수 있다.
구체적으로, 도 5a를 다시 참조하면, 기판(1) 상에 복수의 박막 적층체들(110-1 내지 110-4)을 적층하여 다층 스택(110)을 형성할 수 있다.
복수의 박막 적층체들(110-1 내지 110-4) 각각은 번갈아 적층된 복수의 제1 물질층들(30) 및 복수의 제2 물질층들(40)을 포함할 수 있다. 이하 설명의 편의를 위하여, 박막 적층체들(110-1 내지 110-4)을 제1 내지 제4 박막 적층체라고 정의할 것이다.
일 실시예에서, 제1 물질층들(30)은 희생층들을 포함할 수 있고, 제2 물질층들(40)은 층간절연층들을 포함할 수 있다. 제1 물질층들(30)은 제2 물질층들(40)과 상이한 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예시적으로, 제2 물질층들(40)은 실리콘 산화물로 형성될 수 있고, 제1 물질층들(30)은 실리콘 질화물로 형성될 수 있다. 다른 실시예에서, 제1 물질층들(30)은 도전 물질을 포함할 수 있고, 제2 물질층들(40)은 절연 물질을 포함할 수 있다.
그 다음, 다층 스택(110) 상에 제1 개구들(OP1) 및 제2 개구들(OP2)을 갖는 하드마스크 패턴(HM)을 형성할 수 있다. 하드마스크 패턴(HM)은, 도 5b 내지 도 5e를 참조로 하여 후술되는 다층 스택(110)을 식각하는 공정들에서 식각 마스크로 사용되는 것으로, 제1 물질층들(30) 및 제2 물질층들(40)과 상이한 식각 선택성을 갖는 물질로 구성될 수 있다.
제1 개구들(OP1)은 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)에 각각 위치하며, 제1 개구들(OP1)의 제2 방향(SD)의 폭은 W1의 크기를 가질 수 있다. 제2 개구들(OP2)은 제3 연결 영역(CNR3) 및 제4 연결 영역(CNR4)에 각각 위치하며, 제2 개구들(OP2)의 제2 방향(SD)의 폭은 W1보다 큰 W2의 크기를 가질 수 있다.
도 5b를 다시 참조하면, 하드마스크 패턴(HM) 및 다층 스택(110) 상에 제1 내지 제4 연결 영역(CNR1,CNR2)을 각각 오픈하는 개구들(A1)을 갖는 제1 마스크(MP1)를 형성할 수 있다. 개구(A1)의 제1 방향(FD)의 폭은 L1의 크기를 가질 수 있다. L1은 앞서 도 1 및 도 2를 참조로 하여 설명된 각 패드 영역(Pa 내지 Pd의 하나)의 제1 방향(FD)의 폭과 실질적으로 동일할 수 있다.
그 다음, 제1 마스크(MP1) 및 하드마스크 패턴(HM)을 식각 마스크로 이용하여 제4 박막 적층체(110-4)를 제1 식각 깊이로 식각하는 제1 식각 공정을 수행할 수 있다. 예를 들어, 제1 식각 깊이는 제1 물질층들(30)의 수직적 피치와 실질적으로 동일할 수 있다. 제1 물질층들(30)의 수직적 피치는 제1 물질층들(30)의 하나의 두께와 제2 물질층들(40)의 하나의 두께의 합으로 정의될 수 있다.
제1 식각 공정 후에, 제1 마스크(MP1)에 대한 트리밍(trimming) 공정을 수행할 수 있다. 이에 따라, 제1 마스크(MP1)의 제1 방향(FD) 폭이 감소되어 개구들(A1)의 제1 방향(FD) 폭이 증가될 수 있다. 다시 말해, 제1 마스크(MP1)의 측벽들이 제1 방향(FD)으로 수평적으로 이동할 수 있다. 제1 마스크(MP1)의 측벽들의 이동 거리는, 앞서 도 1 및 도 2를 참조로 하여 설명된 각 패드 영역(Pa 내지 Pd의 하나)의 제1 방향(FD)의 폭과 실질적으로 동일할 수 있다.
그 다음, 제1 식각 공정 및 트리밍 공정을 번갈아 반복적으로 수행할 수 있다. 이에 따라, 도 5c에 도시된 바와 같이, 개구들(OP1,OP2)에 의한 제4 박막 적층체(110-4)의 노출 영역들에 계단 구조들(STa)이 각각 형성될 수 있다.
제1 마스크(MP1)는 포토레지스트로 형성될 수 있으며, 계단 구조들(STa)을 형성한 후에 남아 있는 제1 마스크(MP1)는 스트립 공정을 통해서 제거될 수 있다.
도 5d를 다시 참조하면, 제1 내지 제4 연결 영역(CNR1 내지 CNR4)의 적어도 하나를 노출시키는 제2 마스크(MP2)를 형성할 수 있다. 예시적으로, 제2 마스크(MP2)는 제2 연결 영역(CNR2) 및 제4 연결 영역(CNR4)을 노출하고, 제1 연결 영역(CNR1) 및 제3 연결 영역(CNR3)을 블록킹할 수 있다.
그 다음, 제2 마스크(MP2) 및 하드마스크 패턴(HM)을 식각 마스크로 이용하여 다층 스택(110)을 제2 깊이로 식각하는 제2 식각 공정을 수행할 수 있다. 제2 식각 깊이는 하나의 박막 적층체(110-1 내지 110-4의 하나)의 높이에 해당할 수 있다. 하나의 박막 적층체(110-1 내지 110-4의 하나)가 3개의 제1 물질층들(30) 및 3개의 제2 물질층들(40)로 구성된 경우, 제2 식각 공정에 의해서 3개의 제1 물질층들(30) 및 3개의 제2 물질층들(40)이 식각될 수 있다.
이에 따라, 제3 박막 적층체(110-3)의 제2 연결 영역(CNR2) 및 제4 연결 영역(CNR4)에 계단 구조들(STb)이 각각 형성될 수 있다. 계단 구조들(STb)은, 제2 연결 영역(CNR2)의 계단 구조(도 5c의 STa)의 프로파일 및 제4 연결 영역(CNR4)의 계단 구조(도 5c의 STa)의 프로파일이 수직 방향(VD)을 따라서 하부로 전사된 것일 수 있다.
제2 마스크(MP2)는 포토레지스트로 형성될 수 있으며, 제2 식각 공정 후에 남아 있는 제2 마스크(MP2)는 스트립 공정을 통해서 제거될 수 있다.
도 5e를 다시 참조하면, 제1 내지 제4 연결 영역(CNR1 내지 CNR4)의 적어도 하나를 노출시키는 제3 마스크(MP3)를 형성할 수 있다. 예시적으로, 제3 마스크(MP3)는 제3 연결 영역(CNR3) 및 제4 연결 영역(CNR4)을 노출하고, 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)을 블록킹할 수 있다.
그 다음, 제3 마스크(MP3) 및 하드마스크 패턴(HM)을 식각 마스크로 이용하여 다층 스택(110)을 제3 깊이로 식각하는 제3 식각 공정을 수행할 수 있다. 제3 식각 깊이는 하나의 박막 적층체(110-1 내지 110-4의 하나)의 높이의 2배에 해당할 수 있다. 하나의 박막 적층체(110-1 내지 110-4의 하나)가 3개의 제1 물질층들(30) 및 3개의 제2 물질층들(40)로 구성된 경우, 제3 식각 공정에 의해서 6개의 제1 물질층들(30) 및 6개의 제2 물질층들(40)이 식각될 수 있다.
이에 따라, 제3 연결 영역(CNR3)에서 제2 박막 적층체(110-2)에 계단 구조(STc)가 형성되고, 제4 연결 영역(CNR4)에서 제1 박막 적층체(110-1)에 계단 구조(STd)가 형성될 수 있다. 계단 구조(STc)는 제3 연결 영역(CNR3)의 계단 구조(도 5c의 STa)의 프로파일이 수직 방향(VD)을 따라서 하부로 전사된 것일 수 있고, 계단 구조(STd)는 제4 연결 영역(CNR4)의 계단 구조(도 5d의 STb)의 프로파일이 수직 방향(VD)을 따라서 하부로 전사된 것일 수 있다.
제3 마스크(MP3)는 포토레지스트로 형성될 수 있으며, 제3 식각 공정 후에 남아 있는 제3 마스크(MP3)는 스트립 공정을 통해서 제거될 수 있다.
제1 물질층들(30)이 희생층들로 이루어진 경우, 제3 식각 공정 후에 제1 물질층들(30)을 도전 물질로 치환하여 전극층들을 형성할 수 있다.
이하, 도 6 내지 도 12b를 참조로 본 발명의 다양한 실시예들을 설명할 것이다. 이하에서는 앞서 설명된 실시예와 실질적으로 동일한 구성에 대한 중복된 설명은 생략하고 차이점만 설명할 것이다.
도 6은 본 발명의 다른 실시예에 따른 3차원 메모리 장치를 개략적으로 나타낸 평면도이고, 도 7은 도 6의 I-I' 라인에 따른 단면도이고, 도 8은 도 6의 계단 구조들의 일 예를 나타낸 사시도이다.
도 6 내지 도 8을 참조하면, 기판(1)은 제1 방향(FD)을 따라서 배치된 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)과, 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)을 중심으로 제1 방향(FD)의 양측에 배치된 제1 셀 어레이 영역(CAR1) 및 제2 셀 어레이 영역(CAR2)을 포함할 수 있다. 비록, 본 실시예에서는 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)이 제1 셀 어레이 영역(CAR1)과 제2 셀 어레이 영역(CAR2) 사이의 중심부에 배치되는 경우를 나타내나, 이에 한정되는 것은 아니다. 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)은 셀 어레이 영역의 가장자리에 배치될 수도 있다.
기판(1) 상에 전극 구조체(ES)가 배치될 수 있다. 전극 구조체(ES)는 제1 셀 어레이 영역(CAR1)으로부터 제1 방향(FD)을 따라서 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)을 가로질러 제2 셀 어레이 영역(CAR2)으로 연장될 수 있다.
전극 구조체(ES)는 기판(1) 상에 수직 방향(VD)을 따라 적층된 복수의 전극 적층체들(10-1 내지 10-5)을 포함할 수 있다. 복수의 전극 적층체들(10-1 내지 10-5) 각각은 번갈아 적층된 복수의 전극층들(10a 내지 10c) 및 복수의 층간절연층들(40)을 포함할 수 있다. 본 실시예는 5개의 전극 적층체들(10-1 내지 10-5)을 포함하는 경우를 나타낸 것으로, 설명의 편의를 위하여 전극 적층체들(10-1 내지 10-5)을 제1 내지 제5 전극 적층체(10-1 내지 10-5)로 정의할 것이다.
제1 연결 영역(CNR1)에서 제5 전극 적층체(10-5)의 전극층들(10a 내지 10c) 각각은 그것의 상부에 위치하는 다른 전극층에 의해 노출되는 패드 영역(Pa')을 가질 수 있다. 제5 전극 적층체(10-5)의 전극층들(10a 내지 10c)의 패드 영역들(Pa')이 제1 방향(FD)을 따라 계단 형태로 배치되어, 제1 연결 영역(CNR1)에 계단 구조(STa')가 형성될 수 있다.
제1 연결 영역(CNR1)에서 제4 전극 적층체(10-4)의 전극층들(10a 내지 10c) 각각은 그것의 상부에 위치하는 다른 전극층에 의해 노출되는 패드 영역(Pb')을 가질 수 있다. 제4 전극 적층체(10-4)의 전극층들(10a 내지 10c)의 패드 영역들(Pb')이 제1 방향(FD)을 따라 계단 형태로 배치되어, 제1 연결 영역(CNR1)에 계단 구조(STb')가 형성될 수 있다.
제1 연결 영역(CNR1)에서 제2 전극 적층체(10-2)의 전극층들(10a 내지 10c) 각각은 그것의 상부에 위치하는 다른 전극층에 의해 노출되는 패드 영역(Pd')을 가질 수 있다. 제2 전극 적층체(10-2)의 전극층들(10a 내지 10c)의 패드 영역들(Pd')이 제1 방향(FD)을 따라 계단 형태로 배치되어, 제1 연결 영역(CNR1)에 계단 구조(STd')가 형성될 수 있다.
제2 연결 영역(CNR2)에서 제5 전극 적층체(10-5)의 전극층들(10a 내지 10c) 각각은 그것의 상부에 위치하는 다른 전극층에 의해 노출되는 패드 영역(Pa")을 가질 수 있다. 제5 전극 적층체(10-5)의 전극층들(10a 내지 10c)의 패드 영역들(Pa")이 제1 방향(FD)을 따라 계단 형태로 배치되어, 제2 연결 영역(CNR2)에 계단 구조(STa")가 형성될 수 있다.
제2 연결 영역(CNR2)에서 제3 전극 적층체(10-3)의 전극층들(10a 내지 10c) 각각은 그것의 상부에 위치하는 다른 전극층에 의해 노출되는 패드 영역(Pc')을 가질 수 있다. 제3 전극 적층체(10-3)의 전극층들(10a 내지 10c)의 패드 영역들(Pc')이 제1 방향(FD)을 따라 계단 형태로 배치되어, 제2 연결 영역(CNR2)에 계단 구조(STc')가 형성될 수 있다.
제2 연결 영역(CNR2)에서 제1 전극 적층체(10-1)의 전극층들(10a 내지 10c) 각각은 그것의 상부에 위치하는 다른 전극층에 의해 노출되는 패드 영역(Pe')을 가질 수 있다. 제1 전극 적층체(10-1)의 전극층들(10a 내지 10c)의 패드 영역들(Pe')이 제1 방향(FD)을 따라 계단 형태로 배치되어, 제2 연결 영역(CNR2)에 계단 구조(STe')가 형성될 수 있다.
설명의 편의를 위하여, 제1 연결 영역(CNR1)에 배치되는 계단 구조들(STa', STb',STd')을 제1 계단 구조들이라 정의하고, 제2 연결 영역(CNR2)에 배치되는 계단 구조들(STa", STc',STe')을 제2 계단 구조들이라 정의할 것이다.
제1 연결 영역(CNR1)에서 제1 계단 구조들(STa', STb',STd')이 제2 방향(SD)을 따라 계단 형태로 배치될 수 있고, 제2 연결 영역(CNR2)에서 제2 계단 구조들(STa", STc',STe')은 제2 방향(SD)을 따라 계단 형태로 배치될 수 있다. 이와 같이, 복수의 계단 구조들을 전극 구조체(ES)의 신장 방향인 제1 방향(FD)에 수직인 제2 방향(SD)을 따라 배치함으로써, 계단 구조들의 배치에 필요한 연결 영역의 개수를 줄일 수 있고 계단 구조들의 배치에 소모되는 면적을 줄일 수 있다.
제1 계단 구조들(STa', STb',STd')은 하부에 위치하는 제1 계단 구조가 상부에 위치하는 제1 계단 구조보다 큰 폭을 가지도록 구성될 수 있다. 예시적으로, 최상부에 위치하는 제1 계단 구조(STa')는 가장 작은 제1 폭(W11)을 가질 수 있고, 중간에 위치하는 제1 계단 구조(STb')는 제1 폭(W11)보다 큰 제2 폭(W12)을 가질 수 있고, 최하부에 위치하는 제1 계단 구조(STd')는 제2 폭(W12)보다 큰 제3 폭(W13)을 가질 수 있다.
유사하게, 제2 계단 구조들(STa", STc',STe')은 하부에 위치하는 제2 계단 구조가 상부에 위치하는 제2 계단 구조보다 큰 폭을 가지도록 구성될 수 있다. 최상부에 위치하는 제2 계단 구조(STa")는 가장 작은 제1 폭(W11)을 가질 수 있고, 중간에 위치하는 제2 계단 구조(STc')는 제1 폭(W11)보다 큰 제2 폭(W12)을 가질 수 있고, 최하부에 위치하는 제2 계단 구조(STe')는 제2 폭(W12)보다 큰 제3 폭(W13)을 가질 수 있다.
제1 연결 영역(CNR1)에 위치하는 제1 계단 구조의 개수와 제2 연결 영역(CNR2)에 위치하는 제2 계단 구조의 개수는 서로 같을 수 있다. 본 실시예는 제1 계단 구조의 개수 및 제2 계단 구조의 개수가 3개씩인 경우를 나타낸다.
제2 계단 구조들(STa", STc',STe')은 제1 계단 구조들(STa', STb',STd')에 각각 대응하며, 서로 대응하는 제1 계단 구조와 제2 계단 구조는 평면적인 관점에서 제1 방향(FD)을 따라서 일렬로 배치되고, 서로 같은 폭을 가질 수 있다. 구체적으로, 제2 계단 구조(STa")는 제1 계단 구조(STa')에 대응하며, 제1 계단 구조(STa')와 제2 계단 구조(STa")는 평면적인 관점에서 제1 방향(FD)을 따라서 일렬로 배치되고, 제1 폭(W11)을 가질 수 있다. 유사하게, 제2 계단 구조(STc')는 제1 계단 구조(STb')에 대응하며, 제1 계단 구조(STb')와 제2 계단 구조(STc')는 평면적인 관점에서 제1 방향(FD)을 따라서 일렬로 배치되고, 제2 폭(W12)을 가질 수 있다. 그리고, 제2 계단 구조(STe')는 제1 계단 구조(STd')에 대응하며, 제1 계단 구조(STd')와 제2 계단 구조(STe')는 평면적인 관점에서 제1 방향(FD)을 따라서 일렬로 배치되고, 제3 폭(W13)을 가질 수 있다.
컨택 오버레이 마진을 확보하기 위하여 모든 계단 구조들(STa' 내지 STe')의 폭을 크게 형성할 경우, 전극 적층체(ES)의 제2 방향(SD) 폭을 늘려야 할 것이다. 본 실시예는 상대적으로 오버레이 마진 확보가 어려운 하부 계단 구조의 폭을 상대적으로 오버레이 마진 확보가 용이한 상부 계단 구조의 폭보다 크게 구성함으로써, 전극 적층체(ES)의 폭을 늘리지 않고서 컨택 오버레이 마진을 확보할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 3차원 메모리 장치의 계단 구조 형성 방법을 나타낸 순서도이고, 도 10a 내지 도 10e는 본 발명의 다른 실시예에 따른 3차원 메모리 장치를 공정 단계별로 나타낸 사시도들이다.
도 9 및 도 10a 내지 도 10e를 참조하면, 본 발명의 다른 실시예에 따른 3차원 메모리 장치의 계단 구조 형성 방법은 최상부 박막 적층체(110-5)에 대한 제1 패터닝 공정을 반복하여 최상부 박막 적층체(110-5)에 계단 구조(STa',STa")를 형성하는 단계(S901)와, 최상부 박막 적층체(110-5)의 계단 구조(STa',STa")를 아래에 위치하는 다른 박막 적층체들(110-1 내지 110-4)에 전사시키어 다른 박막 적층체들(110-1 내지 110-4)에 계단 구조들(STb'내지 STe')을 각각 형성하되, 하부 박막 적층체의 계단 구조를 상부의 박막 적층체의 계단 구조보다 큰 폭으로 형성하는 단계(S902)를 포함할 수 있다.
구체적으로, 도 10a를 다시 참조하면, 기판(1) 상에 복수의 박막 적층체들(110-1 내지 110-5)을 적층하여 다층 스택(110)을 형성할 수 있다. 복수의 박막 적층체들(110-1 내지 110-5) 각각은 번갈아 적층된 복수의 제1 물질층들(30) 및 복수의 제2 물질층들(40)을 포함할 수 있다. 이하 설명의 편의를 위하여, 박막 적층체들(110-1 내지 110-5)을 제1 내지 제5 박막 적층체로 정의할 것이다.
그 다음, 다층 스택(110) 상에 제1 마스크(MP11)를 형성할 수 있다. 제1 마스크(MP11)는 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)을 각각 오픈하는 개구들(A11)을 가질 수 있다. 개구들(A11)의 제1 방향(FD) 폭은 L1일 수 있다. L1은 앞서 도 6 내지 도 8을 참조로 하여 설명된 패드 영역(Pa' 내지 Pe'의 하나)의 제1 방향(FD)의 폭과 같을 수 있다.
그 다음, 제1 마스크(MP11)를 식각 마스크로 이용하여 제5 박막 적층체(110-5)의 일부분을 제1 식각 깊이로 식각하는 제1 식각 공정을 수행할 수 있다. 예를 들어, 제1 식각 깊이는 제1 물질층들(30)의 수직적 피치와 실질적으로 동일할 수 있다.
제1 식각 공정 후에, 제1 마스크(MP11)에 대한 트리밍 공정이 수행될 수 있다. 이에 따라, 제1 마스크(MP11)의 제1 방향(FD)의 폭이 감소되어 개구들(A11)의 제1 방향(FD)의 폭이 증가될 수 있다. 다시 말해, 제1 마스크(MP11)의 측벽들이 제1 방향(FD)으로 수평적으로 이동할 수 있다. 제1 마스크(MP11)의 측벽들의 이동 거리는, 앞서 도 6 내지 도 8을 참조로 하여 설명된 각 패드 영역(Pa' 내지 Pe'의 하나)의 제1 방향(FD)의 폭과 같을 수 있다.
그 다음, 제1 식각 공정 및 트리밍 공정을 번갈아 반복적으로 수행할 수 있다. 이에 따라, 도 10b에 도시된 바와 같이, 제5 박막 적층체(110-5)의 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)에 계단 구조들(STa',STa")이 각각 형성될 수 있다.
제1 마스크(MP11)는 포토레지스트로 형성될 수 있으며, 계단 구조들(STa', STa")을 형성한 후에 남아 있는 제1 마스크(MP11)는 스트립 공정을 통해서 제거될 수 있다.
도 10c를 다시 참조하면, 다층 스택(110)의 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)을 일부 노출하는 개구들(A12)을 갖는 제2 마스크(MP12)를 형성할 수 있다. 개구들(A12)의 제2 방향(SD) 폭은 D1의 크기를 가질 수 있다. D1은 도 6 내지 도 8을 참조로 하여 설명된 제3 폭(W13)과 실질적으로 동일한 크기일 수 있다.
그 다음, 제2 마스크(MP12)를 식각 마스크로 이용하여 다층 스택(110)을 제2 식각 깊이로 식각하는 제2 식각 공정을 수행할 수 있다. 제2 식각 깊이는 하나의 박막 적층체(110-1 내지 110-5의 하나)의 높이에 해당할 수 있다. 하나의 박막 적층체(110-1 내지 110-5의 하나)가 3개의 제1 물질층들(30) 및 3개의 제2 물질층들(40)로 구성된 경우, 제2 식각 공정에 의해서 3개의 제1 물질층들(30) 및 3개의 제2 물질층들(40)이 식각될 수 있다.
이에 따라, 제4 박막 적층체(110-4)의 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)에 계단 구조들(STb')이 각각 형성될 수 있다.
제2 마스크(MP2)는 포토레지스트로 형성될 수 있으며, 제2 식각 공정 후에 남아 있는 제2 마스크(MP2)는 스트립 공정을 통해서 제거될 수 있다.
도 10d를 다시 참조하면, 다층 스택(110)의 제2 연결 영역(CNR2)을 일부 노출하는 개구(A13)를 갖는 제3 마스크(MP13)를 형성할 수 있다. 개구(A13)의 제2 방향(SD) 폭은 D1보다 큰 D2의 크기를 가질 수 있다.
D2와 D1의 차는 도 6 내지 도 8을 참조로 하여 설명된 제2 폭(W12)과 실질적으로 동일한 크기일 수 있고, 다층 스택(110)의 폭(D3)과 D2의 차는 도 6 내지 도 8을 참조로 하여 설명된 제1 폭(W11)과 실질적으로 동일한 크기일 수 있다. 앞서, 도 6 내지 도 8을 참조로 하여 설명한 바와 같이 제3 폭(W13)이 제2 폭(W12)보다 크고, 제2 폭(W12)이 제1 폭(W11)보다 크므로, D1은 D2와 D1의 차보다 크고, D2와 D1의 차는 D3과 D2의 차보다 크다.
그 다음, 제3 마스크 패턴(MP13)을 식각 마스크로 이용하여 다층 스택(110)을 제3 식각 깊이로 식각하는 제3 식각 공정을 수행할 수 있다. 제3 식각 깊이는 제2 식각 깊이와 동일할 수 있다.
이에 따라, 제4 박막 적층체(110-4)의 제2 연결 영역(CNR2)에 계단 구조(STb')가 형성되고, 제3 박막 적층체(110-3)의 제2 연결 영역(CNR2)에 계단 구조(STc')가 형성될 수 있다.
제3 마스크(MP3)는 포토레지스트로 형성될 수 있으며, 제3 식각 공정 후에 남아 있는 제3 마스크(MP3)는 스트립 공정을 통해서 제거될 수 있다.
도 10e를 다시 참조하면, 다층 스택(110)의 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)을 일부 노출하는 개구들(A14)을 갖는 제4 마스크(MP14)를 형성할 수 있다. 개구들(A14)의 제2 방향(SD)의 폭은 D2의 크기를 가질 수 있다.
그 다음, 제4 마스크(MP14)를 식각 마스크로 이용하여 다층 스택(110)을 제4 식각 깊이로 식각하는 제4 식각 공정을 수행할 수 있다. 제4 식각 깊이는, 하나의 박막 적층체(110-1 내지 110-5의 하나)의 높이의 2배에 해당할 수 있다. 하나의 박막 적층체(110-1 내지 110-5의 하나)가 3개의 제1 물질층들(30) 및 3개의 제2 물질층들(40)로 구성된 경우, 제4 식각 공정에 의해서 6개의 제1 물질층들(30) 및 6개의 제2 물질층들(40)이 식각될 수 있다.
이에 따라, 제4 박막 적층체(110-4)의 제1 연결 영역(CNR1)에 계단 구조(STb')가 형성되고, 제2 박막 적층체(110-2)의 제1 연결 영역(CNR1)에 계단 구조(STd')가 형성될 수 있다. 그리고, 제3 박막 적층체(110-3)의 제2 연결 영역(CNR2)에 계단 구조(STc')가 형성되고, 제1 박막 적층체(110-1)의 제2 연결 영역(CNR2)에 계단 구조(STe')가 형성될 수 있다.
제4 마스크(MP4)는 포토레지스트로 형성될 수 있으며, 제4 식각 공정 후에 남아 있는 제4 마스크(MP4)는 스트립 공정을 통해서 제거될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 3차원 메모리 장치의 계단 구조들을 도시한 사시도이다.
도 11은 참조하면, 본 발명의 또 다른 실시예에 따른 3차원 메모리 장치는, 제2 전극 적층체(10-2)의 계단 구조(STd')의 위치가 제2 연결 영역(CNR2)으로 변경되고, 제3 전극 적층체(10-3)의 계단 구조(STc')의 위치가 제1 연결 영역(CNR1)으로 변경되고, 제3 전극 적층체(10-3)의 계단 구조(STc')의 폭(W13)이 제2 전극 적층체(10-2)의 계단 구조(STd')의 폭(W12)보다 크다는 점에서, 앞서 도 8을 참조로 하여 설명된 3차원 메모리 장치와 차이가 있다.
구체적으로, 제1 연결 영역(CNR1)에 계단 구조들(STa', STb',STc')이 배치되고, 제2 연결 영역(CNR2)에 계단 구조들(STa", STd',STe')이 배치될 수 있다. 제1 연결 영역(CNR1)에 배치되는 계단 구조들(STa', STb',STc')은 제1 계단 구조들로 정의될 수 있고, 제2 연결 영역(CNR2)에 배치되는 계단 구조들(STa", STd',STe')은 제2 계단 구조들로 정의될 수 있다.
제1 연결 영역(CNR1)에서 제1 계단 구조들(STa', STb',STc')이 제2 방향(SD)을 따라 계단 형태로 배치될 수 있고, 제2 연결 영역(CNR2)에서 제2 계단 구조들(STa", STd',STe')이 제2 방향(SD)을 따라 계단 형태로 배치될 수 있다.
제1 계단 구조들(STa', STb',STc') 중 하부에 위치하는 제1 계단 구조는 상부에 위치하는 제1 계단 구조보다 큰 폭을 가질 수 있다. 즉, 최상부에 위치하는 제1 계단 구조(STa')는 가장 작은 제1 폭(W11)을 가질 수 있고, 중간에 위치하는 제1 계단 구조(STb')는 제1 폭(W11)보다 큰 제2 폭(W12)을 가질 수 있고, 최하부에 위치하는 제1 계단 구조(STc')는 제2 폭(W12)보다 큰 제3 폭(W13)을 가질 수 있다.
유사하게, 제2 계단 구조들(STa", STd',STe') 중 하부에 위치하는 제2 계단 구조는 상부에 위치하는 제2 계단 구조보다 큰 폭을 가질 수 있다. 즉, 최상부에 위치하는 제2 계단 구조(STa")는 가장 작은 제1 폭(W11)을 가질 수 있고, 중간에 위치하는 제2 계단 구조(STd')는 제1 폭(W11)보다 큰 제2 폭(W12)을 가질 수 있고, 최하부에 위치하는 제2 계단 구조(STe')는 제2 폭(W12)보다 큰 제3 폭(W13)을 가질 수 있다.
제2 계단 구조들(STa", STd',STe')은 제1 계단 구조들(STa', STb',STc')에 각각 대응하며, 서로 대응하는 제1 계단 구조와 제2 계단 구조는 제1 방향(FD)을 따라서 일렬로 배치되고, 서로 동일한 폭을 가질 수 있다.
구체적으로, 제2 계단 구조(STa")는 제1 계단 구조(STa')에 대응하며, 제1 계단 구조(STa')와 제2 계단 구조(STa")는 평면적인 관점에서 제1 방향(FD)을 따라서 일렬로 배치되고, 서로 같은 폭(W11)을 가질 수 있다. 유사하게, 제2 계단 구조(STd')는 제1 계단 구조(STb')에 대응하며, 제1 계단 구조(STb')와 제2 계단 구조(STd')는 평면적인 관점에서 제1 방향(FD)을 따라서 일렬로 배치되고, 서로 같은 폭(W12)을 가질 수 있다. 그리고, 제2 계단 구조(STe')는 제1 계단 구조(STc')에 대응하며, 제1 계단 구조(STc')와 제2 계단 구조(STe')는 평면적인 관점에서 제1 방향(FD)을 따라서 일렬로 배치되고, 서로 같은 폭(W13)을 가질 수 있다.
도 12a 내지 도 12d는 본 발명의 또 다른 실시예에 따른 3차원 메모리 장치를 공정 단계별로 나타낸 사시도들이다.
앞서, 도 10a 및 도 10b를 참조로 하여 설명한 바와 같이, 기판(1) 상에 복수의 박막 적층체들(110-1 내지 110-5)을 적층하여 다층 스택(110)을 형성하고, 제1 마스크(MP11)를 식각 마스크로 이용한 제1 식각 공정 및 제1 마스크(MP11)에 대한 트리밍 공정을 교대로 반복하여 제5 박막 적층체(110-5)의 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)에 계단 구조들(STa',STa")을 각각 형성할 수 있다.
그 다음, 도 10c를 참조로 하여 설명한 바와 같이, 제2 마스크(MP12)를 식각 마스크로 이용하여 다층 스택(110)의 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)의 일부분을 제2 식각 깊이로 식각하는 제2 식각 공정을 수행하여 제4 박막 적층체(110-4)의 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)에 계단 구조들(STb')을 각각 형성할 수 있다.
그 다음, 도 12a를 참조하면, 다층 스택(110)의 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)을 일부 노출하는 개구들(A23)를 갖는 제3 마스크(MP23)를 형성할 수 있다.
개구(A23)의 제2 방향(SD)의 폭은 D2의 크기를 가질 수 있다. D2와 D1의 차는 도 11을 참조로 하여 설명된 제2 폭(W12)과 실질적으로 동일한 크기를 가질 수 있고, 다층 스택(110)의 폭(D3)과 D2의 차는 도 11을 참조로 하여 설명된 제1 폭(W11)과 실질적으로 동일한 크기를 가질 수 있다. 앞서, 도 11을 참조로 하여 설명한 바와 같이 제3 폭(W13)이 제2 폭(W12)보다 크고, 제2 폭(W12)이 제1 폭(W11)보다 크므로, D1은 D2와 D1의 차보다 크고, D2와 D1의 차는 D3과 D2의 차보다 크다.
그 다음, 제3 마스크 패턴(MP23)을 식각 마스크로 이용하여 다층 스택(110)을 제3 식각 깊이로 식각하는 제3 식각 공정을 수행할 수 있다. 제3 식각 깊이는 제2 식각 깊이와 동일할 수 있다.
이에 따라, 제4 박막 적층체(110-4)의 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)에 계단 구조들(STb')이 각각 형성되고, 제3 박막 적층체(110-3)의 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)에 계단 구조들(STc')이 각각 형성될 수 있다.
제3 마스크(MP3)는 포토레지스트로 형성될 수 있으며, 제3 식각 공정 후에 남아 있는 제3 마스크(MP3)는 스트립 공정을 통해서 제거될 수 있다.
도 12b를 참조하면, 다층 스택(110)의 제2 연결 영역(CNR2)의 일부를 노출하는 개구(A24)를 갖는 제4 마스크(MP24)를 형성할 수 있다. 개구(A24)의 제2 방향(SD)의 폭은 D2의 크기를 가질 수 있다.
그 다음, 제4 마스크(MP24)를 식각 마스크로 이용하여 다층 스택(110)을 제4 식각 깊이로 식각하는 제4 식각 공정을 수행할 수 있다. 제4 식각 깊이는, 하나의 박막 적층체(110-1 내지 110-5의 하나)의 높이의 2배에 해당할 수 있다. 하나의 박막 적층체(110-1 내지 110-5의 하나)가 3개의 제1 물질층들(30) 및 3개의 제2 물질층들(40)로 구성된 경우, 제4 식각 공정에 의해서 6개의 제1 물질층들(30) 및 6개의 제2 물질층들(40)이 식각될 수 있다.
이에 따라, 제4 박막 적층체(110-4)의 제2 연결 영역(CNR2)에 계단 구조(STd')가 형성되고, 제1 박막 적층체(110-1)의 제2 연결 영역(CNR2)에 계단 구조(STe')가 형성될 수 있다.
제4 마스크(MP4)는 포토레지스트로 형성될 수 있으며, 제4 식각 공정 후에 남아 있는 제4 마스크(MP4)는 스트립 공정을 통해서 제거될 수 있다.
도 13은 본 발명의 실시예에 따른 3차원 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 3차원 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 14는 본 발명의 실시예에 따른 3차원 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 14를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 기판 상에 적층되며 각각 번갈아 적층된 복수의 층간절연층들 및 복수의 전극층들을 포함하는 복수의 전극 적층체들; 및
    상기 복수의 전극 적층체들에 각각 마련되며 각 전극 적층체에 포함된 복수의 전극층들의 패드 영역들이 계단 형태로 배치되어 구성된 복수의 계단 구조들;을 포함하며,
    상기 복수의 계단 구조들은 하부 전극 적층체의 계단 구조가 상부 전극 적층체의 계단 구조보다 큰 폭을 가지도록 구성된 것을 특징으로 하는 3차원 메모리 장치.
  2. 제1 항에 있어서, 상기 기판은 상기 복수의 전극 적층체들의 신장 방향인 제1 방향을 따라서 나열되는 복수의 연결 영역들을 포함하며,
    상기 복수의 전극 적층체들의 계단 구조들은 상기 복수의 연결 영역들에 각각 배치되는 것을 특징으로 하는 3차원 메모리 장치.
  3. 제2 항에 있어서, 상기 복수의 전극 적층체들의 계단 구조들은 복수의 그룹들로 그룹화되어 그룹 단위로 증가되는 폭을 갖고, 단일 그룹에 속하는 계단 구조들은 서로 동일한 폭을 갖는 것을 특징으로 하는 3차원 메모리 장치.
  4. 제1 항에 있어서, 상기 기판은 상기 복수의 전극층들의 신장 방향인 제1 방향을 따라서 나열되는 제1 연결 영역 및 제2 연결 영역을 포함하며,
    상기 복수의 계단 구조들은 상기 제1 연결 영역에 배치되는 복수의 제1 계단 구조들 및 상기 제2 연결 영역에 배치되는 복수의 제2 계단 구조들을 포함하고,
    상기 복수의 제1 계단 구조들은 상기 제1 방향과 수직인 제2 방향을 따라 계단 형태로 배치되고, 상기 복수의 제2 계단 구조들은 상기 제2 방향을 따라 계단 형태로 배치되는 것을 특징으로 하는 3차원 메모리 장치.
  5. 제4 항에 있어서, 상기 복수의 제2 계단 구조들은 상기 복수의 제1 계단 구조들에 각각 대응하며,
    서로 대응하는 제1 계단 구조와 제2 계단 구조는 평면적인 관점에서 상기 제1 방향을 따라 일렬로 배치되고, 서로 동일한 폭을 갖는 것을 특징으로 하는 3차원 메모리 장치.
  6. 제1 항에 있어서, 상기 복수의 전극 적층체들을 관통하는 수직 채널; 및
    상기 수직 채널을 따라 형성된 복수의 메모리 셀들;
    을 더 포함하는 3차원 메모리 장치.
  7. 기판 상에 각각 교대로 적층된 복수의 제1 물질층들 및 제2 물질층들을 포함하는 복수의 박막 적층체들을 적층하여 다층 스택을 형성하는 단계; 및
    상기 복수의 박막 적층체들에 계단 구조들을 각각 형성하되, 하부에 위치하는 박막 적층체의 계단 구조를 상부에 위치하는 박막 적층체의 계단 구조보다 큰 폭으로 형성하는 단계;
    를 포함하는 3차원 메모리 장치의 제조방법.
  8. 제7 항에 있어서, 상기 기판은 상기 복수의 박막 적층체들의 신장 방향인 제1 방향을 따라서 나열되는 복수의 연결 영역들을 포함하며,
    상기 복수의 계단 구조들을 상기 복수의 연결 영역들에 각각 형성하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  9. 제8 항에 있어서, 상기 복수의 계단 구조들을 형성하는 단계는,
    상기 다층 스택 상에 상기 복수의 연결 영역들에 각각 대응하는 복수의 개구들을 갖는 하드마스크 패턴을 형성하되, 상기 복수의 개구들이 그룹별로 서로 다른 폭을 갖도록 하는 단계;
    상기 복수의 개구들에 의한 상기 다층 스택의 최상부 박막 적층체의 노출 영역들에 계단 구조들을 각각 형성하는 단계;
    상기 복수의 연결 영역들의 적어도 하나를 노출하는 제1 마스크를 형성하는 단계; 및
    상기 하드마스크 패턴 및 상기 제1 마스크를 식각 마스크로 이용하여 상기 다층 스택을 식각하여 상기 복수의 박막 적층체들의 적어도 하나에 계단 구조를 형성하는 단계;를 포함하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  10. 제9 항에 있어서, 상기 최상부 박막 적층체에 계단 구조들을 형성하는 단계는,
    상기 개구들에 의한 상기 최상부 박막 적층체의 노출 영역들을 상기 제1 방향에서 제1 폭으로 노출하는 제2 마스크를 형성하는 단계; 및
    상기 하드마스크 패턴 및 상기 제2 마스크를 식각 마스크로 이용하여 제1 식각 깊이로 상기 최상부 박막 적층체를 식각하는 공정과 상기 제2 마스크의 폭을 줄이는 트리밍 공정을 반복 수행하는 단계;를 포함하며,
    상기 제1 식각 깊이는 상기 제1 물질층들의 수직적 피치에 해당하는 3차원 메모리 장치의 제조방법.
  11. 제7 항에 있어서, 상기 기판은 상기 복수의 박막 적층체들의 신장 방향인 제1 방향을 따라서 나열되는 제1 연결 영역 및 제2 연결 영역을 포함하며,
    상기 복수의 계단 구조들의 일부를 상기 제1 연결 영역에 상기 제1 방향과 수직인 제2 방향을 따라 계단 형태로 형성하고,
    상기 복수의 계단 구조들의 다른 일부를 상기 제2 연결 영역에 상기 제2 방향을 따라 계단 형태로 형성하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  12. 제11 항에 있어서, 상기 복수의 계단 구조들을 형성하는 단계는,
    상기 복수의 박막 적층체들 중 최상부 박막 적층체에 대한 제1 패터닝 공정을 반복하여 상기 최상부 박막 적층체의 상기 제1 연결 영역 및 상기 제2 연결 영역에 계단 구조들을 각각 형성하는 단계; 및
    상기 최상부 박막 적층체의 계단 구조들을 상기 최상부 박막 적층체의 아래에 위치하는 다른 박막 적층체들에 전사시키어 상기 다른 박막 적층체들 각각에 계단 구조를 형성하는 단계;를 포함하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  13. 제12 항에 있어서, 상기 최상부 박막 적층체의 상기 제1 연결 영역 및 상기 제2 연결 영역에 계단 구조들을 형성하는 단계는,
    상기 제1 연결 영역 및 상기 제2 연결 영역을 각각 상기 제1 방향에서 제1 폭으로 노출하는 제1 개구들을 갖는 제1 마스크를 형성하는 단계; 및
    상기 제1 마스크를 식각 마스크로 이용하여 제1 식각 깊이로 상기 최상부 박막 적층체를 식각하는 공정과 상기 제1 개구들의 상기 제1 방향의 폭을 넓히는 트리밍 공정을 반복 수행하는 단계;를 포함하며,
    상기 제1 식각 깊이는 상기 제1 물질층들의 수직적 피치에 해당하는 3차원 메모리 장치의 제조방법.
  14. 제13 항에 있어서, 상기 다른 박막 적층체들에 계단 구조들을 형성하는 단계는,
    상기 다층 스택의 상기 제1 연결 영역 및 상기 제2 연결 영역을 각각 상기 제2 방향에서 제1 폭으로 노출하는 제2 개구들을 갖는 제2 마스크를 식각 마스크로 이용하여 상기 다층 스택을 제2 깊이로 식각하는 단계;
    상기 제2 연결 영역을 상기 제2 방향에서 상기 제1 폭보다 큰 제2 폭으로 노출하는 제3 개구를 갖는 제3 마스크를 식각 마스크로 이용하여 상기 다층 스택을 제3 깊이로 식각하는 단계;
    상기 제1 연결 영역 및 상기 제2 연결 영역을 각각 상기 제2 방향에서 상기 제2 폭으로 노출하는 제4 개구들을 갖는 제4 마스크를 식각 마스크로 이용하여 상기 다층 스택을 제4 깊이로 식각하는 단계;를 포함하며,
    상기 제1 폭은, 상기 제2 폭과 상기 제1 폭의 차보다 크고,
    상기 제2 폭과 상기 제1 폭의 차는, 상기 다층 스택의 폭과 상기 제2 폭의 차보다 큰 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  15. 제13 항에 있어서, 상기 다른 박막 적층체들에 계단 구조들을 형성하는 단계는,
    상기 제1 연결 영역 및 상기 제2 연결 영역을 각각 상기 제2 방향에서 제1 폭으로 노출하는 제2 개구들을 갖는 제2 마스크를 식각 마스크로 이용하여 상기 다층 스택을 제2 깊이로 식각하는 단계;
    상기 제1 연결 영역 및 상기 제2 연결 영역을 각각 상기 제2 방향에서 상기 제1 폭보다 큰 제2 폭으로 노출하는 제3 개구들을 갖는 제3 마스크를 식각 마스크로 이용하여 상기 다층 스택을 제3 깊이로 식각하는 단계;
    상기 제2 연결 영역을 상기 제2 방향에서 상기 제2 폭으로 노출하는 제4 개구를 포함하는 제4 마스크를 식각 마스크로 이용하여 상기 다층 스택을 제4 깊이로 식각하는 단계;를 포함하며,
    상기 제1 폭은, 상기 제2 폭과 상기 제1 폭의 차보다 크고,
    상기 제2 폭과 상기 제1 폭의 차는, 상기 다층 스택의 폭과 상기 제2 폭의 차보다 큰 것을 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
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