KR20150021742A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 콘택 영역 및 셀 영역이 정의된 기판; 상기 기판의 콘택 영역에 형성된 보조 패턴들; 및 상기 보조 패턴들에 의해 노출된 상기 기판 일부 영역 상에 배치된 평탄한 영역과 상기 보조 패턴들 상에 배치되어 상부로 굴곡진 영역을 포함하며, 상기 기판의 콘택 영역에 교대로 적층된 절연 패턴들 및 도전 패턴들을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세히는 콘택 영역을 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 도전 패턴들과, 도전 패턴들 사이를 절연하는 절연막을 포함한다. 도전 패턴들 각각의 일부 영역은 콘택 플러그에 연결되는 콘택 영역으로 이용될 수 있다.
예를 들어, 3차원 반도체 장치는 교대로 적층된 도전 패턴들 및 절연막들로 구성된 적층 구조를 포함한다. 적층 구조의 끝단은 계단식 구조로 패터닝되어 콘택 영역으로 이용된다. 콘택 플러그들은 계단식 구조의 도전 패턴들 상에 각각 연결된다. 콘택 플러그들은 신호를 전송하는 배선에 연결된 상단을 포함하여, 도전 패턴들에 신호를 전송할 수 있다.
반도체 장치가 고집적화됨에 따라, 도전 패턴의 콘택 영역과 콘택 플러그를 연결시키는 공정의 난이도가 높아지고 있다. 특히, 콘택 플러그가 도전 패턴을 관통하여 다른 도전 패턴에 연결되거나, 콘택 플러그가 도전 패턴의 상면까지 도달하지 못하는 문제들이 빈번히 발생한다.
본 발명의 실시 예는 공정 난이도를 낮출 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 콘택 영역 및 셀 영역이 정의된 기판; 상기 기판의 콘택 영역에 형성된 보조 패턴들; 및 상기 보조 패턴들에 의해 노출된 상기 기판 일부 영역 상에 배치된 평탄한 영역과 상기 보조 패턴들 상에 배치되어 상부로 굴곡진 영역을 포함하며, 상기 기판의 콘택 영역에 교대로 적층된 절연 패턴들 및 도전 패턴들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 기판; 상기 기판 상에 형성된 보조 패턴; 상기 보조 패턴에 의해 노출된 상기 기판의 일부 영역 상에 배치된 평탄한 영역과 상기 보조 패턴 상에 배치되어 상부로 굴곡진 영역을 포함하는 도전 패턴; 및 상기 도전 패턴의 상기 굴곡진 영역에 연결된 콘택 플러그를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 기판 상에 보조 패턴들을 형성하는 단계; 상기 보조 패턴들 및 상기 기판의 표면을 따라 교대로 적층되어 상기 보조 패턴들이 형성된 영역 상에서 상부로 굴곡진 절연 패턴들 및 도전 패턴들을 포함하는 계단식 적층 구조를 형성하는 단계; 및 상기 계단식 적층 구조의 상기 도전 패턴들에 각각 연결된 콘택 플러그들을 형성하는 단계를 포함할 수 있다.
본 기술은 보조 패턴을 통해 도전 패턴을 콘택 영역에서 굴곡지게 형성함으로써, 콘택 플러그 형성을 위한 콘택홀 형성 공정시 식각 마진과 오버 레이 마진을 확보할 수 있다. 따라서, 본 기술은 도전 패턴의 콘택 영역에 콘택 플러그를 연결시키는 공정의 난이도를 낮출 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 나타낸 사시도이다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 효과를 설명하기 위해 본 발명의 실시 예에 따른 반도체 장치의 일부 영역을 확대한 단면도들이다.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4 및 도 5는 본 발명의 실시 예에 따른 반도체 장치의 셀 구조물을 설명하기 위한 사시도이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다.
도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 나타낸 사시도이다. 특히, 도 1은 3차원 반도체 장치를 예로 들어 도시한 것이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 콘택 영역(A1) 및 셀 영역(A2)이 정의된 기판(미도시), 기판의 콘택 영역(A1)에 형성된 보조 패턴들(111), 보조 패턴들(111)이 형성된 기판 상에 교대로 적층된 절연 패턴들(121) 및 도전 패턴들(131)을 포함하는 계단식 적층 구조들(ML), 이웃한 계단식 적층 구조들(ML)을 분리하는 슬릿(141), 및 콘택 영역(A1)에서 계단식 적층 구조들(ML)의 도전 패턴들(131)에 연결된 콘택 플러그들(151)을 포함한다.
보조 패턴들(111)은 콘택 영역(A1)에 서로 이격되어 배치된다. 또한 보조 패턴들(111)은 일 방향을 따라 라인 형태로 패터닝될 수 있다. 보조 패턴들(111)은 기판 상에 단차를 제공하기 위해 형성되는 것으로서, 절연물 또는 도전물로 형성될 수 있다.
계단식 적층 구조들(ML) 각각은 콘택 영역(A1)에 배치된 끝단으로부터 셀 영역(A2)으로 연장된 절연 패턴들(121) 및 도전 패턴들(131)을 포함한다. 절연 패턴들(121) 및 도전 패턴들(131)의 끝단은 콘택 영역(A1)에서 복수 단의 계단식 구조를 형성한다. 계단식 적층 구조들(ML)의 각 단은 서로 인접한 절연 패턴들(121) 중 적어도 어느 하나와 도전 패턴들(131) 중 적어도 어느 하나로 구성될 수 있다. 보조 패턴들(111)은 계단식 적층 구조들(ML)의 복수 단 하부에 각각 배치된다. 이로써, 계단식 적층 구조들(ML)의 각 단은 콘택 영역(A1)에서 상부로 굴곡지게 형성될 수 있다. 이하, 보조 패턴들(111)로 인하여 계단식 적층 구조들(ML)을 구성하는 절연 패턴들(121) 및 도전 패턴들(131)이 어떠한 형태로 형성되는지에 대해 보다 구체적으로 설명한다.
절연 패턴들(121) 및 도전 패턴들(131) 각각은 보조 패턴들(111)에 의해 노출된 기판의 일부 영역 상에 배치되어 평탄한 영역과, 보조 패턴들(111) 상에 배치되어 상부로 굴곡진 영역을 포함한다. 절연 패턴들(121) 및 도전 패턴들(131) 각각의 굴곡진 영역은 보조 패턴들(111) 각각의 폭과 높이에 따라 평탄한 영역에 비해 두껍게 형성될 수 있다.
콘택 플러그들(151)은 도전 패턴들(131)의 굴곡진 영역들에 연결되어 도전 패턴들(131) 상부로 돌출된다.
셀 영역(A2)에 형성된 절연 패턴들(121) 및 도전 패턴들(131)은 채널막(CH)에 의해 관통된다. 채널막(CH)은 터널 절연막, 데이터 저장막 및 블로킹 절연막 중 적어도 어느 하나를 포함하는 박막에 의해 둘러싸인 측벽을 포함할 수 있다.
본 발명의 실시 예는 도전 패턴들(131)의 일부 영역을 굴곡지게 형성하고, 도전 패턴들의 굴곡진 영역의 두께를 평탄한 영역의 두께보다 두껍게 형성할 수 있으므로 콘택 불량을 줄이면서 콘택 플러그들(151)을 도전 패턴들(131)에 용이하게 연결할 수 있다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 효과를 설명하기 위해 본 발명의 실시 예에 따른 반도체 장치의 일부 영역을 확대한 단면도들이다. 특히, 도 2a 및 도 2b는 도 1에 도시된 x축 단면을 나타낸 것이다.
도 2a 및 도 2b를 참조하면, 보조 패턴(111)은 기판(미도시) 상에 단차를 제공한다. 보조 패턴(111)에 의해 정의된 단차를 포함하는 기판 표면을 따라 증착막(예를 들어, 121 및 131)을 형성하는 경우, 보조 패턴(111) 상에 형성된 증착막의 일부 영역은 상부로 굴곡지게 형성되고, 보조 패턴(111)이 형성되지 않은 기판의 일부 영역 상에 형성된 증착막의 일부 영역은 평탄하게 형성된다. 이 때, 기판보다 돌출된 보조 패턴(111) 상에 형성되는 증착막의 굴곡진 영역의 두께가 보조 패턴(111)이 형성되지 않은 기판 상에 형성된 증착막의 평탄한 영역 두께보다 두껍게 형성될 수 있다. 증착막의 증착 조건, 보조 패턴(111)의 폭과 높이는 증착막의 평탄한 영역 두께보다 증착막의 굴곡진 영역의 두께가 두꺼워지도록 미리 설정된다. 여기서, 증착막의 증착 조건, 보조 패턴(111)의 폭과 높이는 설계 조건에 따라 다양하게 설정할 수 있다.
상술한 바와 같이 보조 패턴들(111)의 폭과 높이를 조절하여 절연 패턴들(121) 및 도전 패턴들(131) 각각의 굴곡진 영역의 두께(b, b', c, c')를 평탄한 영역의 두께(a)보다 두껍게 형성할 수 있다. 이에 따라, 콘택 플러그(151)를 형성하기 위해 콘택홀을 형성하는 식각 공정에서 콘택홀이 도전 패턴(131)의 굴곡진 영역을 개구시키도록 형성되면, 콘택홀에 의해 개구되는 도전 패턴(131)의 두께가 두꺼워 충분한 식각 마진을 확보할 수 있다.
또한, 도전 패턴들(131)이 굴곡진 영역을 포함하므로 도전 패턴들(131)이 굴곡진 영역 없이 평탄하게 형성되었을 때보다, 도 2b에 도시된 X1 영역 및 X2 영역만큼 도전 패턴들(131)의 콘택 면적을 더 확보할 수 있다. 이에 따라, 공정 오차로 인하여 콘택 플러그들(151)이 쉬프트 되더라도 도 2a 및 도 2b에 도시된 바와 같이 도전 패턴들(131)의 굴곡진 영역에 콘택 플러그들(151)이 연결되도록 하여 콘택 플러그들(151)과 도전 패턴들(131)간 오버레이 마진을 확보할 수 있다.
콘택 플러그(151)는 도 2b에 도시된 바와 같이 도전 패턴(131)의 굴곡진 영역의 가장자리에 연결되도록 배치되었을 때, 콘택홀 형성 공정의 식각 마진을 최대로 확보할 수 있다..
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 특히, 도 3a 내지 도 3f는 콘택 영역의 x축 단면을 나타낸 것이다.
도 3a에 도시된 바와 같이, 기판(201) 상에 보조 패턴들(211)을 형성한다. 보조 패턴들(211) 형성 공정의 중간 결과물은 단차진 표면을 갖는다. 이에 따라, 후속에서 증착되는 제1 및 제2 물질막들(도 3b의 221, 231)은 굴곡지게 형성될 수 있다. 한편, 보조 패턴들(211) 사이의 이격 거리는, 제1 및 제2 물질막들(221, 231) 각각이 굴곡지게 형성될 수 있도록 제1 및 제2 물질막들(221, 231)의 총 증착 두께에 맞추어 설정될 수 있다. 또한, 보조 패턴들(211) 각각의 폭 및 높이는 보조 패턴들(211)을 덮는 제1 및 제2 물질막들(221, 231) 각각의 굴곡진 영역의 두께가 보조 패턴들(211)이 형성되지 않은 기판(201) 상에 배치된 제1 및 제2 물질막들(221, 231) 각각의 평탄한 영역의 두께보다 두껍게 형성될 수 있도록 공정 조건에 맞추어 설정된다.
도 3b에 도시된 바와 같이, 보조 패턴들(211) 형성 공정의 중간 결과물 표면을 따라 제1 물질막들(221) 및 제2 물질막들(231)을 교대로 형성한다. 제1 물질막들(221) 및 제2 물질막들(223) 각각은, 보조 패턴들(211)이 형성된 영역 상에 배치되어 상부로 굴곡진 영역과, 보조 패턴들(211)에 의해 노출된 기판(201)의 일부 영역 상에 배치되어 평탄한 영역을 포함한다. 특히, 제1 물질막들(221) 및 제2 물질막들(223) 각각의 굴곡진 영역의 두께는 평탄한 영역의 두께보다 더 두껍게 형성된다.
상술한 제1 물질막들(221) 및 제2 물질막들(231)은 다양한 물질로 형성될 수 있다.
예를 들어, 제1 물질막들(221)은 절연 패턴용 물질을 포함하고, 제2 물질막들(231)은 도전 패턴용 물질을 포함할 수 있다. 보다 구체적으로 예를 들면, 제1 물질막들(221)은 실리콘 산화막을 포함하고, 제2 물질막들(231)은 폴리 실리콘막, 금속 실리사이드막 및 금속막 중 어느 하나를 포함할 수 있다.
다른 예로서, 제1 물질막들(221)은 절연 패턴용 물질을 포함하고, 제2 물질막들(231)은 제1 물질막들(221)에 대한 식각 선택비를 가진 희생 물질을 포함할 수 있다. 보다 구체적으로 예를 들면, 제1 물질막들(221)은 실리콘 산화막을 포함하고, 제2 물질막들(231)은 실리콘 질화막을 포함할 수 있다.
또 다른 예로서, 제1 물질막들(221)은 제2 물질막들(231)에 대한 식각 선택비를 가진 희생물질을 포함하고, 제2 물질막들(231)은 도전 패턴용 물질을 포함할 수 있다. 보다 구체적으로 예를 들면, 제1 물질막들(221)은 언도프트 폴리 실리콘막을 포함하고, 제2 물질막들(231)은 도프트 폴리 실리콘막을 포함할 수 있다.
이하의 도면에서는 제1 물질막들(221)이 절연 패턴용 물질을 포함하고, 제2 물질막들(231)이 희생물질을 포함하는 경우에 대해 도시하였다.
도 3c에 도시된 바와 같이, 제1 및 제2 물질막들(221, 231) 끝단을 계단식 구조(ST)로 패터닝한다. 계단식 구조(ST)는 복수의 단을 포함하며, 각 단은 서로 인접한 제1 물질막들(221) 중 적어도 어느 하나 및 제2 물질막(231) 중 적어도 어느 하나로 구성될 수 있다. 계단식 구조(ST)를 형성하기 위한 패터닝 공정은 제1 및 제2 물질막들(221, 231) 상에 포토레지스트 패턴(미도시)을 형성한 후, 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 계단식 구조(ST)를 구성하는 각 단의 단차 높이만큼 제1 및 제2 물질막들(221, 231)을 식각하는 공정을 포함한다. 이 때, 제1 및 제2 물질막들(221, 231)을 식각하여 식각된 영역 하부의 층이 노출될 때마다 포토레지스트 패턴의 크기를 줄이면서 제1 및 제2 물질막들(221, 231)의 식각 공정을 반복한다. 포토레지스트 패턴은 계단식 구조(ST) 형성 후 제거될 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 제1 및 제2 물질막들(221, 231)을 계단식 구조로 패터닝하기 전에 또는 후에 셀 영역에 메모리 셀들을 형성하기 위한 공정들을 실시할 수 있다. 예를 들어, 셀 영역에 제1 및 제2 물질막들(221, 231)을 관통하는 홀을 형성한 후, 홀 내에 채널막을 형성한다. 홀의 수평면 단면 형상은 원형, 타원형, 다각형 등 다양한 형태를 가질 수 있다. 채널막은 홀 내부를 폴리 실리콘 등의 반도체 물질로 매립하여 형성하거나, 홀 중심 영역이 개구시키며 홀 측벽을 따라 형성될 수 있다. 채널막에 의해 홀 중심 영역이 개구된 경우, 개구된 홀 중심 영역은 절연물로 채울 수 있다. 채널막은 제1 및 제2 물질막들(221, 231)을 기판(201)의 표면에 대해 수직한 방향으로 관통하는 스트레이트 구조로 형성되거나, 적어도 2개의 스트레이트 영역들과 스트레이트 영역들을 수평 방향으로 연결하는 파이프 영역을 포함하여 다양한 구조로 형성될 수 있다.
상기에서 채널막 형성 전, 홀 측벽 상에 박막을 형성할 수 있다. 박막은 블로킹 절연막, 데이터 저장막, 및 터널 절연막 중 적어도 어느 하나를 포함할 수 있다.
이어서, 계단식 구조(ST)로 패터닝된 제1 및 제2 물질막들(221, 231)을 덮는 절연막(225)을 형성한다. 이 후, 절연막(225), 제1 및 제2 물질막들(221, 231)을 관통하는 슬릿(도 1의 141 참조)을 형성한다. 슬릿(141)은 제1 및 제2 물질막들(221, 231)의 측벽을 노출시키며, 제1 및 제2 물질막들(221, 231)이 다수의 계단식 적층 구조들로 분리한다.
상기에서, 제1 물질막들(221)이 절연 패턴용 물질로 형성되고, 제2 물질막들(231)이 도전 패턴용 물질로 형성된 경우, 슬릿(141)을 통해 도 1에 도시된 계단식 적층 구조(ML)가 형성될 수 있다.
도 3d에 도시된 바와 같이, 제1 물질막들(221)이 절연 패턴용 물질로 형성되고, 제2 물질막들(231)이 희생물질로 형성된 경우, 슬릿(141)을 통해 노출된 제2 물질막들(231)을 제거하여 리세스 영역들(R)을 형성한다.
도 3e에 도시된 바와 같이, 리세스 영역들(R) 내부를 도전물질로 채워 도전 패턴들(235)을 형성한다. 이로써, 도 1에 도시된 계단식 적층 구조(ML)가 형성된다. 리세스 영역들(R) 내부를 도전물질로 채우기 전, 터널 절연막, 데이터 저장막 및 블로킹 절연막 중 적어도 어느 하나를 포함하는 박막이 형성될 수 있다.
도면에 도시하진 않았으나, 제1 물질막들(221)이 희생물질로 형성되고, 제2 물질막들(231)이 도전 패턴용 물질로 형성된 경우, 슬릿(141)을 통해 노출된 제1 물질막들(221)을 제거하여 리세스 영역들을 형성한 후, 리세스 영역들 내부를 절연물로 채움으로써, 도 1에 도시된 계단식 적층 구조(ML)를 형성할 수 있다.
도 3f를 참조하면, 계단식 적층 구조(ML)를 분리하는 슬릿(141)을 절연물(미도시)로 채운 후, 계단식 적층 구조(ML) 상부의 절연막(225)을 식각하여 계단식 적층 구조(ML)의 도전 패턴들(235)을 각각 노출시키는 콘택홀들을 형성한다. 이 후, 콘택홀들 내부를 도전물로 채움으로써, 계단식 적층 구조(ML)의 도전 패턴들(235)에 각각 연결된 콘택 플러그들(251)이 형성된다.
콘택홀들은 콘택 플러그들(251)이 보조 패턴들(211) 상에 배치된 도전 패턴들(235)의 굴곡진 영역에 연결될 수 있도록, 보조 패턴들(211) 상에 배치된다. 콘택홀들은 서로 엇갈리도록 지그재그로 배치될 수 있다.
상기에서, 콘택홀들은 도전 패턴들(235)의 높이에 따라 각각 다른 깊이로 형성된다. 이에 따라, 콘택홀들을 형성하기 위한 식각 공정시 콘택홀이 타겟으로 하는 도전 패턴이 위치된 깊이까지 형성되지 못할 수 있다. 이를 방지하기 위해 콘택홀들을 형성하기 위한 식각 공정시 과도 식각 공정을 진행하면, 타겟으로 하는 도전 패턴이 아닌 그 하부의 도전 패턴이 노출될 수 있다. 그러나, 본 발명의 실시예에 따르면, 콘택홀들이 도전 패턴들(235)의 굴곡진 영역을 노출시키도록 배치되며, 도전 패턴들(235)의 굴곡진 영역은 다른 영역에 비해 두껍게 형성되므로 과도 식각 공정을 진행하더라도 식각 마진을 확보할 수 있다. 이에 따라, 본 발명의 실시 예는 콘택홀들의 낫 오픈 문제 및 도전 패턴들(235)의 펀치 현상을 줄일 수 있다.
도 4 및 도 5는 본 발명의 실시 예에 따른 반도체 장치의 셀 구조물을 설명하기 위한 사시도이다. 단, 설명의 편의를 위해 절연막은 생략하고 도시하였다.
도 4는 채널막(CH)이 U형태를 갖는 경우를 나타낸다.
도 4에 도시된 바와 같이, 셀 구조물은 기판(SUB) 상에 적층된 파이프 게이트(PG), 워드라인들(WL), 적어도 하나의 드레인 선택 라인(DSL) 및 적어도 하나의 소스 선택 라인(SSL)을 포함한다. 워드 라인들(WL), 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)은 콘택 영역의 도전 패턴들이 셀 영역으로 연장된 것이다.
셀 구조물은 U형태의 채널막들(CH)을 더 포함한다. 여기서, 채널막들(CH)은 파이프 게이트(PG) 내에 형성된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 소스 및 드레인 사이드 채널막들(S_CH, D_CH)을 포함한다.
여기서, 소스 사이드 채널막들(S_CH)은 워드라인들(WL) 및 소스 선택 라인(SSL)을 관통하고, 드레인 사이드 채널막들(D_CH)은 워드라인들(WL) 및 드레인 선택 라인(DSL)을 관통한다. 또한, 소스 사이드 채널막들(S_CH)은 소스 라인(SL)과 연결되고, 드레인 사이드 채널막들(D_CH)은 비트라인들(BL)과 연결된다.
또한, 반도체 장치는 채널막들(CH)과 워드라인들(WL) 사이에 개재된 박막(M)을 더 포함한다. 박막(M)은 블로킹 절연막, 데이터 저장막 및 터널 절연막 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 박막(M)은 채널막들(CH) 각각의 측벽을 감싸는 터널 절연막을 포함할 수 있다. 이에 더해 박막(M)은 터널 절연막을 감싸는 데이터 저장막을 더 포함할 수 있다. 이에 더해 박막(M)은 데이터 저장막을 감싸는 블로킹 절연막을 더 포함할 수 있다.
이와 같은 구조에 따르면, 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 메모리 셀들, 적어도 하나의 소스 선택 트랜지스터가 하나의 스트링을 구성하며, U형태로 배열된다.
도 5는 채널막(CH)이 기판(SUB)의 표면에 대해 수직한 스트레이트 형태를 갖는 경우를 나타낸다.
도 5에 도시된 바와 같이, 셀 구조물은 소스 영역(S)이 형성된 기판(SUB) 상에 차례로 적층된 적어도 하나의 하부 선택 라인(LSL), 워드라인들(WL), 및 적어도 하나의 상부 선택 라인(USL)을 포함한다. 여기서, 워드라인들(WL)은 플레이트 형태를 갖고, 상부 및 하부 선택 라인들(USL,LSL) 중 적어도 하나는 라인 형태를 갖는다. 하부 선택 라인(LSL), 워드 라인들(WL), 및 상부 선택 라인(USL)은 콘택 영역의 도전 패턴들이 셀 영역으로 연장된 것이다.
반도체 장치는 기판(SUB)으로부터 돌출되어 하부 선택 라인(LSL), 워드라인들(WL) 및 상부 선택 라인들(USL)을 관통하는 채널막들(CH)을 더 포함한다. 여기서, 채널막들(CH)의 상단은 비트라인들(BL)과 연결되고, 채널막들(CH)의 하단은 소스 영역(S)과 연결된다.
또한, 반도체 장치는 채널막들(CH)과 워드라인들(WL) 사이에 개재된 박막(M)을 더 포함한다. 박막(M)에 대한 구체적인 구성은 도 4에서 상술한 바와 같다.
이와 같은 구조에 따르면, 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 메모리 셀들, 적어도 하나의 상부 선택 트랜지스터가 하나의 스트링을 구성하며,일렬로 배열된다.
참고로, 도 4 및 도 5를 참조하여 설명한 반도체 장치들은 앞서 설명한 제조 방법을 응용하여 제조할 수 있으며, 구체적인 제조 방법에 대한 설명은 생략하도록 한다.
한편, 상술한 도면에서는 3차원 반도체 장치의 콘택 영역만을 예로 들었으나, 본 발명의 실시예는 이에 한정되지 않고, 콘택 구조를 포함하는 어떠한 반도체 장치에도 적용될 수 있다. 예를 들어, 본 발명은 2차원 반도체 장치에도 적용될 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 5에서 상술한 실시예들에서 설명된 구조를 갖는다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 구성도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 6을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
A1: 콘택 영역 A2: 셀 영역
201: 기판 111, 211: 보조 패턴
121: 절연 패턴 131, 235: 도전 패턴
ML: 계단식 적층 구조 151, 251: 콘택 플러그
221: 제1 물질막 231: 제2 물질막
141: 슬릿 CH: 채널막
R: 리세스 영역

Claims (20)

  1. 콘택 영역 및 셀 영역이 정의된 기판;
    상기 기판의 콘택 영역에 형성된 보조 패턴들; 및
    상기 보조 패턴들에 의해 노출된 상기 기판 일부 영역 상에 배치된 평탄한 영역과 상기 보조 패턴들 상에 배치되어 상부로 굴곡진 영역을 포함하며, 상기 기판의 콘택 영역에 교대로 적층된 절연 패턴들 및 도전 패턴들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 절연 패턴들 및 상기 도전 패턴들의 끝단은
    상기 콘택 영역에서 복수 단의 계단식 구조로 형성된 반도체 장치.
  3. 제 2 항에 있어서,
    상기 계단식 구조의 각 단은
    서로 인접한 상기 절연 패턴들 중 적어도 하나와 상기 도전 패턴들 중 적어도 하나로 구성된 반도체 장치.
  4. 제 2 항에 있어서,
    상기 보조 패턴들은
    상기 계단식 구조의 복수 단 하부에 각각 배치되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 굴곡진 영역에서 상기 도전 패턴들에 연결된 콘택 플러그들을 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 콘택 플러그들은 상기 굴곡진 영역의 가장자리에 연결되는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 절연 패턴들 및 상기 도전 패턴들은
    상기 평탄한 영역에서보다 상기 굴곡진 영역에서 더 두껍게 형성되는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 절연 패턴들 및 상기 도전 패턴들은 상기 기판의 상기 셀 영역으로 연장되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 기판의 상기 셀 영역에 형성된 상기 절연 패턴들 및 상기 도전 패턴들을 관통하는 채널막들을 더 포함하는 반도체 장치.
  10. 기판;
    상기 기판 상에 형성된 보조 패턴;
    상기 보조 패턴에 의해 노출된 상기 기판의 일부 영역 상에 배치된 평탄한 영역과 상기 보조 패턴 상에 배치되어 상부로 굴곡진 영역을 포함하는 도전 패턴; 및
    상기 도전 패턴의 상기 굴곡진 영역에 연결된 콘택 플러그를 포함하는 반도체 장치.
  11. 기판 상에 보조 패턴들을 형성하는 단계;
    상기 보조 패턴들 및 상기 기판의 표면을 따라 교대로 적층되어 상기 보조 패턴들이 형성된 영역 상에서 상부로 굴곡진 절연 패턴들 및 도전 패턴들을 포함하는 계단식 적층 구조를 형성하는 단계; 및
    상기 계단식 적층 구조의 상기 도전 패턴들에 각각 연결된 콘택 플러그들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 계단식 적층 구조를 형성하는 단계는
    상기 보조 패턴들 및 상기 기판의 표면을 따라 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들의 끝단을 계단식 구조로 패터닝하는 단계; 및
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 슬릿을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 제1 및 제2 물질막들 각각은
    상기 보조 패턴들에 의해 노출된 상기 기판의 일부 영역 상에서보다 상기 보조 패턴들이 형성된 영역 상에서 더 두껍게 증착되는 반도체 장치의 제조방법.
  14. 제 12 항에 있어서,
    상기 제1 물질막은 상기 절연 패턴용 물질을 포함하고,
    상기 제2 물질막은 상기 도전 패턴용 물질을 포함하는 반도체 장치의 제조방법.
  15. 제 12 항에 있어서,
    상기 제1 물질막은 상기 절연 패턴용 물질을 포함하고,
    상기 제2 물질막은 상기 제1 물질막에 대한 식각 선택비를 가진 희생 물질을 포함하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 슬릿을 형성하는 단계 이 후,
    상기 희생 물질인 제2 물질막들을 제거하여 리세스 영역들을 형성하는 단계; 및
    상기 리세스 영역들을 도전물질로 채워 상기 도전 패턴들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  17. 제 12 항에 있어서,
    상기 제1 물질막은 상기 제2 물질막에 대한 식각 선택비를 가진 희생 물질을 포함하고,
    상기 제2 물질막은 상기 도전 패턴용 물질을 포함하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 슬릿을 형성하는 단계 이 후,
    상기 희생 물질인 제1 물질막들을 제거하여 리세스 영역들을 형성하는 단계; 및
    상기 리세스 영역들 내부에 상기 절연 패턴들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  19. 제 11 항에 있어서,
    상기 콘택 플러그들은
    상기 도전 패턴들의 굴곡진 영역에 연결되도록 형성되는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 콘택 플러그들은 상기 굴곡진 영역의 가장자리에 연결되는 반도체 장치의 제조방법.
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