JP4691124B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置の製造方法 Download PDF

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Description

本発明は、電気的にデータ書き換えが可能な半導体記憶装置の製造方法に関し、の中でも、特に、不揮発性半導体記憶装置製造方法に関する。
従来、シリコン基板上の2次元平面内に素子を集積して、LSIが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする(微細化する)しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のArF液浸露光技術では40nm付近のルールが解像限界となっており、更なる微細化のためにはEUV露光機の導入が必要である。しかし、EUV露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを3次元的に配置した半導体記憶装置が多数提案されている(特許文献1乃至3参照)。
メモリセルを3次元的に配置した従来の半導体記憶装置の一つに、SGT(円柱型)構造のトランジスタを用いた半導体記憶装置がある(特許文献1乃至3)。SGT構造のトランジスタを用いた半導体記憶装置においては、ゲート電極層となる多層のポリシリコン、及びそれら多層のポリシリコンを貫通して形成したピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル(ボディ)部として機能する。柱状半導体の周りには、バリヤ絶縁層を介して設けられ且つ電荷を蓄積する電荷蓄積層が設けられている。さらに、電荷蓄積層の周りにはブロック絶縁層が形成され、そのブロック絶縁層の周りには、ゲート電極として機能する2次元的に広がるワード線導電層が形成されている。これらポリシリコン、柱状半導体、バリヤ絶縁層、電荷蓄積層、及びブロック絶縁層、ワード線導電層を含む構成は、メモリストリングスと呼ばれる。
しかしながら、上記構造にあっては、各ワード線導電層が対向していることから、ワード線導電層の間の寄生容量が大きくなる問題が生じる。また、加工を容易にするため、或いは積層数を増大させるため、各ワード線導電層の膜厚を薄膜化すれば、ワード線導電層の抵抗値を増大させてしまうという問題が生じる。
上記のような問題によるワード線導電層の寄生容量及び寄生抵抗の増大に起因して、ワード線導電層の電位を上昇させる際、例えば、プラグから電圧を印加されるワード線導電層の一端と、その一端から所定長さ離れた他端との間で昇圧時間に所定の時間差が生じる。つまり、不揮発性半導体記憶装置の動作に遅延が生じる。
特開2003−078044号 米国特許第5599724号 米国特許第5707885号
本発明は、安価に高集積化された且つ動作の遅延を抑制した不揮発性半導体記憶装置製造方法を提供する。
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、犠牲層と前記メモリセルのゲートとして機能する導電体とを交互に複数積層する工程と、前記犠牲層と前記導電体とを貫通させてホールを形成する工程と、前記ホールの表面から順次、絶縁層にて囲まれた電荷蓄積層、及び前記メモリセルのボディとして機能する柱状半導体を形成する工程と、複数層の前記導電体と複数層の前記犠牲層の端部が階段状となるように、複数層の前記導電体及び複数層の前記犠牲層を加工する工程と、酸性の薬液を用いて前記犠牲層を除去する一方、複数層の前記導電体を支えるように前記柱状半導体を残存させる工程とを備えることを特徴とする。
本発明は、安価に高集積化された且つ動作の遅延を抑制した不揮発性半導体記憶装置製造方法を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
(一実施形態に係る不揮発性半導体記憶装置100の構成)
図1は、本発明の一実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、一実施形態に係る不揮発性半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGS)駆動回路14、ドレイン側選択ゲート線(SGD)駆動回路15、センスアンプ16を有する。メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。ワード線駆動回路13は、ワード線WLにかける電圧を制御する。ソース側選択ゲート線(SGS)駆動回路14は、ソース側選択ゲート線SGSにかける電圧を制御する。ドレイン側選択ゲート線(SGD)駆動回路15は、ドレイン側選択ゲート線SGDにかける電圧を制御する。センスアンプ16は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、一実施形態に係る不揮発性半導体記憶装置10は、ビット線BLにかける電圧を制御するビット線駆動回路、ソース線SLにかける電圧を制御するソース線駆動回路を有する(図示略)。
また、図1に示すように、一実施形態に係る不揮発性半導体記憶装置100においては、メモリトランジスタ領域12を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図1に示すとおり各層のワード線WLは、ある領域で2次元的に広がっている。各層のワード線WLは、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。
図2は、一実施形態に係る不揮発性半導体記憶装置100のメモリトランジスタ領域12の一部の概略構成図である。一実施形態においては、メモリトランジスタ領域12は、メモリトランジスタ(MTr1nm〜MTr4nm)、ソース側選択トランジスタSSTrnm、及びドレイン側選択トランジスタSDTrnmからなるメモリストリングスMSをm×n個(m、nは自然数)を有している。図2においては、m=3、n=4の一例を示している。
各メモリストリングスMSのメモリトランジスタ(MTr1nm〜MTr4nm)のゲートに接続されているワード線(WL1〜WL4)は、それぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングスMSのメモリトランジスタMTr1nmのゲートの全てがワード線WL1に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr2nmのゲートの全てがワード線WL2に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr3nmのゲートの全てがワード線WL3に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr4nmのゲートの全てがワード線WL4に接続されている。一実施形態に係る不揮発性半導体記憶装置100においては、図1及び図2に示すように、ワード線WL1〜WL4は、それぞれ、2次元的に広がっており、板状の平面構造を有している。また、ワード線WL1〜WL4は、それぞれ、メモリストリングスMSに略垂直に配置されている。
各メモリストリングスMSは、半導体基板BaのP−well領域Ba1に形成されたn+領域の上に柱状の柱状半導体CLnm(図2に示す場合、m=1〜3、n=1〜4)を有している。各柱状半導体CLnmは、半導体基板Baから略垂直方向に形成されており、半導体基板Ba及びワード線WL1〜WL4の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスMSも、柱状半導体CLnmに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体CLnmは、円柱状であっても、角柱状であってもよい。また、柱状半導体CLnmとは、段々形状を有する柱状の半導体を含む。
また、図2に示すように、メモリストリングスMSの上方には、柱状半導体CLnmと絶縁膜(図示せず)を介し接してドレイン側選択トランジスタSDTrnmを構成する矩形板状のドレイン側選択ゲート線SGD(図2に示す場合、SGD1〜SGD4)が設けられている。各ドレイン側選択ゲート線SGDは、互いに絶縁分離され、ワード線WL1〜WL4とは異なり、半導体基板Baに平行にストライプ状に形成されている。また、ドレイン側選択ゲート線SGDの幅方向の中心には、その中心を貫通して形成された柱状半導体層CLnmが設けられている。
また、図2に示すように、メモリストリングスMSの下方には、柱状半導体CLnmと絶縁膜(図示せず)を介し接してソース側選択トランジスタSSTrnmを構成するソース側選択ゲート線SGSが設けられている。ソース側選択ゲート線SGSは、ワード線WL1〜WL4と同様に、2次元的に広がる平面板状の構造を有している。
次に、図2及び図3を参照して、一実施形態におけるメモリストリングスMSにより構成される回路構成及びその動作を説明する。図3は、一実施形態における一つのメモリストリングスMSの回路図である。
図2及び図3に示すように、一実施形態において、メモリストリングスMSは、4つのメモリトランジスタMTr1nm〜MTr4nm並びにソース側選択トランジスタSSTrnm及びドレイン側選択トランジスタSDTrnmを有している。これら4つのメモリセルトランジスタMTr1nm〜MTr4nm並びに2つのソース側選択トランジスタSSTrnm及びドレイン側選択トランジスタSDTrnmは、それぞれ直列に接続されている(図3参照)。一実施形態のメモリストリングスMSにおいては、半導体基板Ba上のP−型領域(P−Well領域)Ba1に形成されたN+領域に柱状半導体CLnmが形成されている。
また、ソース側選択トランジスタSSTrnmのソースにはソース線SL(半導体基板BaのP−well領域Ba1に形成されたn+領域)が接続されている。また、ドレイン側選択トランジスタSDTrnmのドレインにはビット線BLnmが接続されている。
各メモリトランジスタMTrnmは、柱状半導体CLnm、その柱状半導体CLnmを取り囲むように絶縁膜に囲まれた電荷蓄積層、その電荷蓄積層を取り囲むようにワード線WLにて構成されている。ワード線WLの絶縁膜に囲まれた電荷蓄積層に接する端部は、メモリトランジスタMTrnmの制御ゲートとして機能する。メモリトランジスタMTrnmのソース及びドレインは、柱状半導体CLnmに形成される。
上記構成を有する不揮発性半導体記憶装置100においては、ビット線BL1〜BL3、ドレイン側選択ゲート線SGD、ワード線WL1〜WL4、ソース側選択ゲート線SGS、ソース線SLの電圧は、ビット線駆動回路(図示略)、ドレイン側選択ゲート線駆動回路15、ワード線駆動回路13、ソース側選択ゲート線駆動回路14、ソース線駆動回路(図示略)によって制御される。すなわち、所定のメモリトランジスタMTrの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
(一実施形態に係る不揮発性半導体記憶装置100の具体的構成)
次に、図4、及び図5を参照して、不揮発性半導体記憶装置100の更に具体的構成を説明する。図4は、カラム方向の断面構造図であり、図5は、カラム方向に直交するロウ方向の断面構造図である。図4及び図5に示すように、不揮発性半導体記憶装置100は、半導体基板Ba上にメモリセルブロックMCB0,MCB1を有する。各メモリセルブロックMCB0,MCB1は、上述した複数のメモリストリングスMSを有する。メモリセルブロックMCB0,MCB1間には、層間絶縁層50が形成されている。
メモリセルブロックMCB0(又はMCB1)は、下層から上層へと、ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40を有する。ソース側選択トランジスタ層20は、ソース側選択トランジスタSSTrnmとして機能する。メモリトランジスタ層30は、メモリトランジスタMTrnmとして機能する。ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrnmとして機能する。
ソース側選択トランジスタ層20は、半導体基板Ba(P−Well領域Ba1)上に順次積層されたソース側第1絶縁層21、ソース側導電層22、ソース側第2絶縁層23、及びソース側第3絶縁層24を有する。例えば、ソース側第1絶縁層21及びソース側第3絶縁層24は、酸化シリコン(SiO)にて構成されている。また、例えば、ソース側導電層22は、ポリシリコン(p−Si)にて構成されている。また、例えば、ソース側第2絶縁層23は、窒化シリコン(SiN)にて構成されている。なお、ソース側導電層22の一端は、上述したソース側選択トランジスタSSTrnmの制御ゲートとして機能する。
ソース側選択トランジスタ層20は、ソース側第1絶縁層21、ソース側導電層22、ソース側第2絶縁層23、及びソース側第3絶縁層24を貫通してソース側ホール25が形成されている。ソース側ホール25内には、ソース側ゲート絶縁層26を介してソース側柱状半導体層27が設けられている。ソース側ゲート絶縁層26は、HTOにて形成されている。ソース側柱状半導体層27は、アモルファスシリコンにて形成されている。なお、HTOは、高温成膜の酸化膜TEOSである。また、ソース側選択トランジスタ層20は、ロウ方向に所定の長さをもって形成されている(図5参照)。
メモリトランジスタ層30は、2次元的に広がる板状の第1〜第4ワード線導電層31a〜31d、メモリ上部絶縁層32を有する。第1〜第4ワード線導電層31a〜31dは、ポリシリコンにて形成されている。また、メモリ上部絶縁層32は、窒化シリコンにて形成されている。なお、第1〜第4ワード線導電層31a〜31dは、上述したワード線WL1〜WL4として機能する。
第1ワード線導電層31aは、ソース側第3絶縁層24の上方に空隙Ag1を介して設けられている。第2ワード線導電層31bは、第1ワード線導電層31aの上方に空隙Ag2を介して設けられている。第3ワード線導電層31cは、第2ワード線導電層31bの上方に空隙Ag3を介して設けられている。第4ワード線導電層31dは、第3ワード線導電層31cの上方に空隙Ag4を介して設けられている。メモリ上部絶縁層32は、第4ワード線導電層31dの上方に空隙Ag5を介して設けられている。また、各第1〜第4ワード線導電層31a〜31dは、ポリシリコンにて形成されており、その表面にシリサイド膜311a〜311dを有する。
空隙Ag1〜Ag5には、空気など、誘電率が酸化シリコン(比誘電率:概ね4)よりも低い絶縁性の流動体が設けられている。ここで、流動体は、気体、或いは液体(ゲルを含む)を意味する。また、誘電率が酸化シリコンよりも低い流動体は、空隙Ag1〜Ag5内の一部に充填されていてもよい。空隙Ag1〜Ag5には、誘電率が酸化シリコン(比誘電率:概ね4)よりも低い固体の絶縁層が設けられていてもよい。誘電率が酸化シリコンよりも低い流動体は、熱処理後に固体の絶縁層となる材料にて構成されるものであってもよい。
シリサイド膜311a〜311dは、チタン(Ti)、コバルト(Co)、ニッケル(Ni)等のいずれかを用いて構成されている。
上記各第1〜第4ワード線導電層31a〜31d、及びメモリ上部絶縁層32は、それらロウ方向の端部と、ソース側選択トランジスタ層20のロウ方向の端部とによって、図5に示すように、階段状になるように形成されている。また、各空隙Ag1〜Ag5は、第1〜第4ワード線導電層31a〜31d、及びメモリ上部絶縁層32の下面と同じ領域に亘って形成されている。
また、メモリトランジスタ層30は、第1〜第4ワード線導電層31a〜31d、及びメモリ上部絶縁層32を貫通して形成されたメモリホール33、及びメモリホール33内に形成されたメモリ柱状半導体層34を有する。メモリ柱状半導体層34は、アモルファスシリコンにて形成されている。
更に、メモリトランジスタ層30は、メモリ柱状半導体層34に接するバリヤ絶縁層35と、そのバリヤ絶縁層35に接し且つ電荷を蓄積する複数の電荷蓄積層36と、その電荷蓄積層36に接する複数のブロック絶縁層37とを有する。ブロック絶縁層37は、第1〜第4ワード線導電層31a〜31dと接する。バリヤ絶縁層35は、酸化シリコンにて形成されている。電荷蓄積層36は、窒化シリコン(SiN)にて形成されている。ブロック絶縁層37は、アルミナ(Al)にて形成されている。つまり、メモリホール33の側壁に、ポリシリコン−アルミナ−窒化シリコン−酸化シリコン−ポリシリコン構造(SANOS構造)が形成されている。
ドレイン側選択トランジスタ層40は、メモリ上部絶縁層32上に、順次積層されたドレイン側第1絶縁層41、ドレイン側導電層42、ドレイン側第2絶縁層43、及びドレイン側第3絶縁層44を有する。なお、ロウ方向からの断面(図4)を見ると、メモリ柱状半導体層34の上方にあたる位置に、所定の範囲に亘って、ドレイン側第1絶縁層41、ドレイン側導電層42、ドレイン側第2絶縁層43、及びドレイン側第3絶縁層44が形成されている。
各ドレイン側第1絶縁層41、ドレイン側第2絶縁層43は、酸化シリコンにて形成されている。ドレイン側導電層42は、ポリシリコンにて形成されている。ドレイン側第3絶縁層44は、窒化シリコンにて形成されている。また、各ドレイン側導電層42は、ロウ方向に平行な側面にシリサイド膜421を有する。なお、ドレイン側導電層42の一端は、上述したドレイン側選択トランジスタSDTrnmの制御ゲートとして機能する。
また、ドレイン側選択トランジスタ層40には、ドレイン側第1絶縁層41、ドレイン側導電層42、ドレイン側第2絶縁層43、及びドレイン側第3絶縁層44を貫通してドレイン側ホール45が形成されている。ドレイン側ホール45内には、ドレイン側ゲート絶縁層46を介してドレイン側柱状半導体層47が設けられている。ドレイン側ゲート絶縁層46は、HTOにて形成されている。ドレイン側柱状半導体層47は、アモルファスシリコンにて形成されている。
さらに、上記のように構成されたメモリセルブロックMCB0,MCB1において、半導体基板BaのP−Well領域Ba1のロウ方向端部近傍に接するように層間絶縁層50の表面からソース線コンタクト層61が形成されている。また、ソース側導電層22のロウ方向端部近傍に接するように層間絶縁層50の表面からソース選択ゲートコンタクト層62が形成されている。また、階段状となった各第1〜第4ワード線導電層31a〜31dのロウ方向端部近傍に接するように層間絶縁層50の表面からコントロールゲートコンタクト層63が形成されている。また、ドレイン側導電層42のロウ方向端部近傍に接するように層間絶縁層50の表面からドレイン選択ゲートコンタクト層64が形成されている。また、ドレイン側柱状半導体層47の上面に接するように層間絶縁層50の表面からビット線層65が形成されている。なお、各ビット線層65は、カラム方向に直線状に形成される。
(一実施形態に係る不揮発性半導体記憶装置100の製造工程)
次に、図6〜図30を参照して、一実施形態に係る不揮発性半導体記憶装置100の製造工程の一例について説明する。
先ず、図6に示すように、基板Ba上にソース側選択トランジスタ層20を形成する。図6に示す一例では、ソース側選択トランジスタ層20において、ソース側第3絶縁層24上に窒化シリコンからなるバリヤ絶縁層28を形成する。また、ソース側選択トランジスタ層20のロウ方向の端部には、ソース側層間絶縁層29を形成する。なお、ソース側選択トランジスタ層20の表面(バリヤ絶縁層28の表面)、及びソース側層間絶縁層29の表面には、平坦化処理を施す。
続いて、レジストを塗布し、リソグラフィによりマトリックス状にホールパターンをパターニングする。その後、反応性イオンエッチング(RIE:Reactive Ion Etching)により、バリヤ絶縁層28、ソース側第3絶縁層24、ソース側第2絶縁層23、ソース側導電層22、及びソース側第1絶縁層21を貫通させて、ソース側ホール25を形成する。そして、リンイオン(P)を10keV/5e15の条件にて、ソース側ホール25越しにイオン注入する。このような工程を経て、図7に示す状態となる。
次に、図8に示すように、ソース側ゲート絶縁層26となるシリコン酸化膜を減圧CVD法により堆積させる。例えば、シリコン酸化膜(ソース側ゲート絶縁層26)は、10nmの膜厚で堆積させる。
続いて、図9に示すように、アモルファスシリコン層26aを堆積させる。例えば、アモルファスシリコン層26aは、15nmの膜厚で堆積させる。
次に、図10に示すように、RIEにより、ソース側ホール25の底面の上部、及びソース側第3絶縁層24の上面に位置するアモルファスシリコン層26a、及びソース側ゲート絶縁層26を除去する。つまり、ソース側ホール25の側壁にのみにソース側ゲート絶縁層26、及びアモルファスシリコン層26aを残すように加工する。
続いて、図11に示すように、ソース側ホール25内にアモルファスシリコン層27aを堆積させ、化学機械研磨(CMP:Chemical Mechanical Polishing)により平坦化させる。アモルファスシリコン層27a、及びアモルファスシリコン層26aが、ソース側柱状半導体層27となる。続いて、リンイオン(P)を、220/250/280keV/5e11の条件にてソース側柱状半導体層27にイオン注入する。次に、ヒ素イオン(As)を、40keV/5e15の条件にてソース側柱状半導体層27にイオン注入する。そして、RTA(Rapid Thermal Anneal)にて960℃/10secの条件で活性化処理を行う。
次に、図12に示すように、犠牲層71を介して順次第1〜第4ワード線導電層31a〜31dとなるポリシリコンを積層させる。さらに、最上部に堆積された犠牲層71上に窒化シリコンを堆積させ、メモリ上部絶縁層32を形成する。犠牲層71は、第1〜第4ワード線導電層31a〜31dよりもエッチングに対する選択比の低い材料で形成する。また、犠牲層71は、シリコン(Si)を加工する際に用いられるエッチングガスにて加工可能な材料から構成する。例えば、犠牲層71は、シリコンゲルマニウム(SiGe)或いは、窒化シリコン(SiN)等にて形成する。
続いて、図13に示すようにソース側ホール25上部にあたる位置に、ソース側ホール25と同様の工程により、犠牲層71、及び第1〜第4ワード線導電層31a〜31d、及びメモリ上部絶縁層32を貫通させて、メモリホール33を形成する。
次に、図14に示すように、ブロック絶縁層37、電荷蓄積層36、バリヤ絶縁層35となるアルミナ膜、シリコン窒化膜、シリコン酸化膜を順次堆積させる。その後、アモルファスシリコン層37aを堆積させる。例えば、ブロック絶縁層37となるアルミナ膜は、12nmの膜厚に形成する。また、例えば、電荷蓄積層36となるシリコン窒化膜は、10nmの膜厚に形成する。また、例えば、バリヤ絶縁層35となるシリコン酸化膜は、4nmの膜厚に形成する。また、例えば、アモルファスシリコン層37aは、10nmの膜厚に形成する。
次に、図15に示すように、RIEにより、メモリホール33の底面の上部及びメモリ上部絶縁層32の上面にあたるアモルファスシリコン層37a、バリヤ絶縁層35、電荷蓄積層36、及びブロック絶縁層37を除去する。つまり、メモリホール33の側壁にのみにブロック絶縁層37、電荷蓄積層36、バリヤ絶縁層35、及びアモルファスシリコン層37aを残すように加工する。これにより、メモリホール33の側壁に、ポリシリコン−アルミナ−窒化シリコン−酸化シリコン−ポリシリコン構造(SANOS構造)が形成される。続いて、角度つきイオン注入でメモリホール33の側壁に向けて4方向から、リンイオン(P)を、各方向それぞれ5keV/2e11の条件にてイオン注入する。
次に、メモリホール33内にアモルファスシリコン層47aを堆積させ、CMPにより平坦化させる。アモルファスシリコン層47a、及びアモルファスシリコン層37aが、メモリ柱状半導体層34となる。続いて、ヒ素イオン(As)を、40keV/5e15の条件にてメモリ柱状半導体層34にイオン注入する。次に、RTA(Rapid Thermal Anneal)にて960℃/10secの条件で活性化処理を行う。このような工程を経て、図16に示す状態となる。
次に、図17に示すように、ソース側選択トランジスタ層20のロウ方向の端部、第1〜第4ワード線導電層31a〜31dのロウ方向の端部、及びメモリ上部絶縁層32のロウ方向の端部が、階段状になるように、エッチング処理を施す。例えば、この工程において、メモリ上部絶縁層32の上面にレジストパターンを形成し、レジストパターンをスリミングしながら、複数回に亘って、エッチング処理を実行する。
次に、図18に示すように、犠牲層71をエッチング除去する。ここで、犠牲層71がシリコンゲルマニウムにて形成されている場合、酢酸で希釈したフッ硝酸にてエッチングを行う。また、犠牲層71が窒化シリコンにて形成されている場合、Hot燐酸にてエッチングを行う。また、犠牲層71がSOG(Spin On Glass)又は低誘電材料などで構成されている場合、稀フッ酸処理にて選択的にエッチングを行う。この工程により、第1ワード線導電層31aとソース側第3絶縁層24との間に、空隙Ag1が設けられる。また、第2ワード線導電層31bと第1ワード線導電層31aとの間に、空隙Ag2が設けられる。また、第3ワード線導電層31cと第2ワード線導電層31bとの間に、空隙Ag3が設けられる。また、第4ワード線導電層31dと第3ワード線導電層31cとの間に、空隙Ag4が設けられる。また、メモリ上部絶縁層32と第4ワード線導電層31dとの間に、空隙Ag5が設けられる。つまり、第1〜第4ワード線導電層31a〜31d、及びメモリ上部絶縁層32は、メモリ柱状半導体層34によって支えられる構造となる。
次に、図19に示すように、各第1〜第4ワード線導電層31a〜31dをシリサイド化し、その表面にシリサイド膜311a〜311dを形成する。なお、このシリサイド化の工程は、金属CVD膜、例えば、Ti−CVD法或いはTi−ALD法により金属膜を堆積し、熱処理を施す工程である。なお、図19の工程にてシリサイド化に用いられる金属は、コバルト(Co)、又はニッケル(Ni)等であってもよい。
続いて、図20に示すように、層間絶縁層72となるシリコン酸化膜を堆積し、その上面がメモリ上部絶縁層32の上面と平行になるようにCMP処理を施し、平坦化する。なお、このシリコン酸化膜を堆積する工程は、カバレッジの悪い、例えば、プラズマCVD法により行う。また、図20に示す工程にて、空隙Ag1〜Ag4には、空気など、誘電率が酸化シリコンよりも低い絶縁性の流動体が充填される。また、誘電率が酸化シリコンよりも低い流動体は、空隙Ag1〜Ag4内の一部にのみ充填してもよい。
次に、図21に示すように、メモリ上部絶縁層32及び層間絶縁層72上にドレイン側第1絶縁層41、ドレイン側導電層42、ドレイン側第2絶縁層43、及びドレイン側第3絶縁層44を順次積層する。
次に、図22に示すように、レジストを塗布し、ドレイン側第3絶縁層44、ドレイン側第2絶縁層43、ドレイン側導電層42、及びドレイン側第1絶縁層41の一部を除去する。この除去工程においては、ドレイン側第1絶縁層41、ドレイン側導電層42、ドレイン側第2絶縁層43、及びドレイン側第3絶縁層44のロウ方向の端部が、メモリ上部絶縁層32の端部よりもロウ方向に突出しないように除去を行う。
また、図22に示す工程において、ロウ方向に亘ってメモリ柱状半導体34が形成されていない領域のドレイン側第3絶縁層44、ドレイン側第2絶縁層43、ドレイン側導電層42、及びドレイン側第1絶縁層41を除去する。そして、ドレイン側導電素42のロウ方向に平行な側面をシリサイド化させ、シリサイド膜421を形成する(図示略)。
次に、図23に示すように、層間絶縁層72上に更に層間絶縁層73を堆積させ、その表面をドレイン側第3絶縁層44の上面と平行になるように、CMPにより平坦化する。
次に、図24に示すように、メモリ柱状半導体47の上部に位置する、ドレイン側第3絶縁層44、ドレイン側第2絶縁層43、ドレイン側導電層42、及びドレイン側第1絶縁層41を貫通させて、ドレイン側ホール45を形成する。
次に、図25に示すように、ドレイン側ゲート絶縁膜46、及びアモルファスシリコン層46aを順次積層する。
次に、図26に示すように、ドレイン側ホール45の底面の上部、及びドレイン側第3絶縁層44の上面、及び層間絶縁層73の上面に位置するドレイン側ゲート絶縁層46、及びアモルファスシリコン層46aを除去する。つまり、ドレイン側ホール45の側壁のみにドレイン側ゲート絶縁層46、及びアモルファスシリコン層46aを残すように加工する。
次に、ドレイン側ホール45内にアモルファスシリコン層47aを堆積させ、CMPにより平坦化させる。アモルファスシリコン層47a、及びアモルファスシリコン層46aが、ドレイン側柱状半導体層47となる。続いて、ドレイン側柱状半導体層47にリンイオン(P)をイオン注入する。こうような工程を経て、図27に示す状態となる。
次に、図28に示すように、層間絶縁膜74を堆積させる。続いて、層間絶縁膜74表面からP−Well拡散層Ba1に達するまで、各層(符号74,73,72,28)を貫通させ、ソース線コンタクトホールを形成する(図示略)。また、層間絶縁層74表面からソース側導電層22に達するまで、各層(符号74,73,72,28,24,23)を貫通させ、ソース側選択ゲートコンタクトホール62aを形成する。また、層間絶縁膜74表面から第1〜第4ワード線導電層31a〜31dに達するまで、各層(符号74,73,72)を貫通させ、コントロールゲートコンタクトホール63aを形成する。また、層間絶縁膜74表面からドレイン側導電層42に達するまで、各層(符号74,44,43)を貫通させ、ドレイン側選択ゲートコンタクトホール64aを形成する。また、層間絶縁膜74表面からドレイン側柱状半導体層47に達するまで、層間絶縁膜74を貫通させ、ビット線ホール65aを形成する。このような工程を経て、図29に示す状態となる。
次に、ソース線コンタクトホール、ソース側選択ゲートコンタクトホール62a、コントロールゲートコンタクトホール63a、ドレイン側選択ゲートコンタクトホール64a、ビット線ホール65a内に金属膜を堆積し、CMPにより平坦化を行う。このような工程を経て、図30に示すように、ソース線コンタクトホール、ソース側選択ゲートコンタクトホール62a、コントロールゲートコンタクトホール63a、ドレイン側選択ゲートコンタクトホール64a、ビット線ホール65a内に、ソース線コンタクト層61、ソース側選択ゲートコンタクト層62、コントロールゲートコンタクト層63、ドレイン側選択ゲートコンタクト層64、及びビット線層65が形成される。
(一実施形態に係る不揮発性半導体記憶装置100の効果)
次に、一実施形態に係る不揮発性半導体記憶装置100の効果について説明する。上記の一実施形態に係る不揮発性半導体記憶装置100は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置100は、上記製造工程にて説明したように、メモリトランジスタMTrnmとなる各層、及びソース側選択トランジスタSSTrnm,ドレイン側選択トランジスタSDTrnmとなる各層を、積層数に関係なく所定のリソグラフィー工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置100を製造することが可能である。
そして、上記の一実施形態に係る不揮発性半導体記憶装置100において、各第1〜第4ワード線導電層31a〜31dは、その間に空隙Ag1〜Ag4を設けて形成されている。したがって、空隙Ag1〜Ag4に封止された流動体によって、誘電率が決定される。例えば、空気が空隙Ag1〜Ag4に満たされた場合、その誘電率は1となる。つまり、これら空隙Ag1〜Ag4により、第1〜第4ワード線導電層31a〜31d間(メモリトランジスタMTrnmの制御ゲート電極間)の容量カップリングが低減させることができる。
さらに、各第1〜第4ワード線導電層31a〜31dは、その表面にシリサイド膜311a〜311dを設けている。これらシリサイド膜311a〜311dにより、第1〜第4ワード線導電層31a〜31d(メモリトランジスタMTrnmの制御ゲート電極)の抵抗を低減させることができる。
したがって、コントロールゲートコンタクト層63から電圧を印加される第1〜第4ワード線導電層31a〜31dの一端と、その一端から所定長さ離れた他端との間の昇圧時間の時間差を小さくすることができる。つまり、不揮発性半導体記憶装置100の動作遅延を抑制させることができる。
また、各ドレイン側導電層42のロウ方向に平行な側面には、シリサイド膜421が形成されている。このシリサイド膜421により、各ドレイン側導電層42(ドレイン側選択トランジスタSDTrnm)の抵抗を低減させることができる。
また、上記製造工程によれば、犠牲層71を第1〜第4ワード線導電層31a〜31dよりもエッチングに対する選択比の低い材料であるので、第1〜第4ワード線導電層31a〜31dに、メモリホール33を容易に形成することが可能である。
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記の一実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
本発明の一実施形態に係る不揮発性半導体記憶装置の構成概略図である。 本発明の一実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域12の一部概略斜視図である。 本発明の一実施形態における一つのメモリストリングスMSの回路図である。 本発明の一実施形態に係る不揮発性半導体記憶装置のカラム方向の断面構造図である。 本発明の一実施形態に係る不揮発性半導体記憶装置のロウ方向の断面構造図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置100の製造工程断面図である。
符号の説明
100…不揮発性半導体記憶装置、12…メモリトランジスタ領域、13…ワード線駆動回路、14…ソース側選択ゲート線駆動回路、15…ドレイン側選択ゲート線駆動回路、16…センスアンプ、20…ソース側選択トランジスタ層、30…メモリトランジスタ層、40…ドレイン側選択トランジスタ層、21…ソース側第1絶縁層、22…ソース側導電層、23…ソース側第2絶縁層、24…ソース側第3絶縁層、25…ソース側ホール、26…ソース側ゲート絶縁層、27…ソース側柱状半導体層、31a〜31d…第1〜第4ワード線導電層、Ag1〜Ag4…空隙、第1〜第5ワード線間絶縁層、32a〜32d…第1〜第4ワード線導電層、33…メモリホール、34…メモリ柱状半導体層、35…バリヤ絶縁層、36…電荷蓄積層、37…ブロック絶縁層、41…ドレイン側第1絶縁層、42…ドレイン側導電層、43…ドレイン側第2絶縁層、44…ドレイン側第3絶縁層、45…ドレイン側ホール、46…ドレイン側ゲート絶縁層、47…ドレイン側柱状半導体層、29,50,72,73,74…層間絶縁層、61…ソース線コンタクト層、62…ソース選択ゲートコンタクト層、63…コントロールゲートコンタクト層、64…ドレイン選択ゲートコンタクト層、65…ビット層線、71…犠牲層、Ba…半導体基板、MS…メモリストリングス、BL…ビット線、SL…ソース線、WL…ワード線、SGS…ソース側選択ゲート線、SGD…ドレイン側選択ゲート線、CLnm…柱状半導体、MTrnm1〜MTrnm4…メモリトランジスタ、SSTrnm…ソース側選択トランジスタ、SDTrnm…ドレイン側選択トランジスタ。

Claims (5)

  1. 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、
    犠牲層と前記メモリセルのゲートとして機能する導電体とを交互に複数積層する工程と、
    前記犠牲層と前記導電体とを貫通させてホールを形成する工程と、
    前記ホールの表面から順次、絶縁層にて囲まれた電荷蓄積層、及び前記メモリセルのボディとして機能する柱状半導体を形成する工程と、
    複数層の前記導電体と複数層の前記犠牲層の端部が階段状となるように、複数層の前記導電体及び複数層の前記犠牲層を加工する工程と、
    酸性の薬液を用いて前記犠牲層を除去する一方、複数層の前記導電体を支えるように前記柱状半導体を残存させる工程と
    を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
  2. 前記犠牲層を除去した後、前記導電体の表面をシリサイド化する
    ことを特徴とする請求項1記載の不揮発性半導体記憶装置の製造方法。
  3. 前記犠牲層を除去することで複数層の前記導電体の上下間に形成された空隙の少なくとも一部を埋めるように、複数層の前記導電体の上下間に絶縁性の流動体充填する
    ことを特徴とする請求項1又は請求項2のいずれか1項記載の不揮発性半導体記憶装置の製造方法。
  4. 前記流動体は、酸化シリコン誘電率よりも低い誘電率を有する
    ことを特徴とする請求項3記載の不揮発性半導体記憶装置の製造方法。
  5. 前記犠牲層は、シリコンゲルマニウム、又は窒化シリコンにて構成される
    ことを特徴とする請求項1乃至請求項4のいずれか1項記載の不揮発性半導体記憶装置の製造方法。
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