TW202011586A - 半導體記憶裝置及半導體記憶裝置之製造方法 - Google Patents

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Abstract

實施形態提供一種能夠增大每單位面積之記憶容量之半導體記憶裝置及半導體記憶裝置之製造方法。 實施形態之半導體記憶裝置包含複數個第1導電體層、第2導電體層、第1半導體層、第2半導體層、及積層體。複數個第1導電體23於第1方向上相互隔開地配置，且分別沿與第1方向交叉之第2方向延伸。第2導電體層24相對於複數個第1導電體層中之最上層向上方隔開地配置。第1半導體層31沿第1方向延伸。積層體32於第2方向上配置於第1半導體層與複數個第1導電體層之間及第1半導體層與第2導電體層之間，且包含電荷累積層。第2半導體層33配置於積層體與第2導電體層間。第1半導體層至少自與第1導電體層之最上層對向之部分至與第2導電體層對向之部分為止為連續膜。

Description

半導體記憶裝置及半導體記憶裝置之製造方法
實施形態係關於一種半導體記憶裝置及半導體記憶裝置之製造方法。
已知有能夠將資料非揮發地記憶之NAND(Not AND，與非)型快閃記憶體。
實施形態提供一種能夠增大每單位面積之記憶容量之半導體記憶裝置及半導體記憶裝置之製造方法。
實施形態之半導體記憶裝置包含複數個第1導電體層、第2導電體層、第1半導體層、第2半導體層、及積層體。複數個第1導電體於第1方向上相互隔開地配置，且分別沿與第1方向交叉之第2方向延伸。第2導電體層相對於複數個第1導電體層中之最上層向上方隔開地配置。第1半導體層沿第1方向延伸。積層體於第2方向上配置於第1半導體層與複數個第1導電體層之間及第1半導體層與第2導電體層之間，且包含電荷累積層。第2半導體層配置於積層體與第2導電體層間。第1半導體層至少自與第1導電體層之最上層對向之部分至與第2導電體層對向之部分為止為連續膜。
[相關申請] 本案享有以日本專利申請2018-166072號(申請日：2018年9月5日)為基礎申請之優先權。本案藉由參照該基礎申請而包含基礎申請之全部內容。
以下，參照圖式對實施形態進行說明。各實施形態例示用來使發明之技術思想具體化之裝置或方法。圖式係示意性或概念性之圖，各圖式之尺寸及比率等未必與實物相同。本發明之技術思想並非由構成要素之形狀、構造、配置等特定。
再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之字母後之數字用於將藉由包含相同字母之參照符號被參照且具有相同構成之要素彼此區別。於無須將以包含相同字母之參照符號表示之要素相互區別之情形時，該等要素分別藉由僅包含字母之參照符號而參照。
[1]第1實施形態
以下，對第1實施形態之半導體記憶裝置1進行說明。
[1-1]半導體記憶裝置1之構成
[1-1-1]半導體記憶裝置1之整體構成
半導體記憶裝置1例如係能夠將資料非揮發地記憶之NAND型快閃記憶體。半導體記憶裝置1例如由外部之記憶體控制器2控制。圖1表示第1實施形態之半導體記憶裝置1之構成例。
如圖1所示，半導體記憶裝置1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、及感測放大器模組16。
記憶胞陣列10包含複數個塊BLK0~BLKn(n為1以上之整數)。塊BLK係能夠將資料非揮發地記憶之複數個記憶胞之集合，例如用作資料之刪除單位。
又，於記憶胞陣列10設置有複數條位元線及複數條字元線。各記憶胞例如與1條位元線與1條字元線建立關聯。關於記憶胞陣列10之詳細構成，將於下文進行敍述。
指令暫存器11保存半導體記憶裝置1自記憶體控制器2接收之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、刪除動作等之命令。
位址暫存器12保存半導體記憶裝置1自記憶體控制器2接收之位址信息ADD。位址信息ADD例如包含塊位址BA、頁位址PA及行位址CA。例如，塊位址BA、頁位址PA及行位址CA分別用於塊BLK、字元線及位元線之選擇。
定序器13控制半導體記憶裝置1整體之動作。例如，定序器13基於指令暫存器11中保存之指令CMD控制驅動器模組14、列解碼器模組15及感測放大器模組16等，執行讀出動作、寫入動作、刪除動作等。
驅動器模組14產生讀出動作、寫入動作、刪除動作等中所使用之電壓。而且，驅動器模組14例如基於位址暫存器12中保存之頁位址PAd，對選擇字元線對應之信號線施加所產生之電壓。
列解碼器模組15基於位址暫存器12中保存之塊位址BA，選擇對應之記憶胞陣列10內之1個塊BLK。而且，列解碼器模組15例如將施加至選擇字元線對應之信號線之電壓傳輸至所選擇之塊BLK內之選擇字元線。
感測放大器模組16於寫入動作中，根據自記憶體控制器2接收之寫入資料DAT，對各位元線施加所需電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓判定記憶胞中記憶之資料，並將判定結果作為讀出資料DAT傳輸至記憶體控制器2。
半導體記憶裝置1與記憶體控制器2之間之通信例如支持NAND介面標準。例如，半導體記憶裝置1與記憶體控制器2之間之通信使用指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、就緒/忙碌信號RBn、及輸入輸出信號I/O。
指令鎖存賦能信號CLE係表示半導體記憶裝置1接收之輸入輸出信號I/O為指令CMD之信號。位址鎖存賦能信號ALE係表示半導體記憶裝置1接收之信號I/O為位址信息ADD之信號。寫入賦能信號WEn係對半導體記憶裝置1命令輸入輸出信號I/O之輸入之信號。讀出賦能信號REn係對半導體記憶裝置1命令輸入輸出信號I/O之輸出之信號。
就緒/忙碌信號RBn係向記憶體控制器2通知半導體記憶裝置1係受理來自記憶體控制器2之命令之就緒狀態還是不受理命令之忙碌狀態之信號。輸入輸出信號I/O例如係8位元寬度之信號，可包含指令CMD、位址信息ADD、資料DAT等。
以上說明之半導體記憶裝置1及記憶體控制器2亦可藉由其等之組合而構成1個半導體裝置。作為此種半導體裝置，例如可列舉SDTM 卡之類之記憶卡或SSD(solid state drive，固體驅動器)等。
[1-1-2]記憶胞陣列10之電路構成
圖2係第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成之一例，抽取記憶胞陣列10中包含之複數個塊BLK中之1個塊BLK進行表示。
如圖2所示，塊BLK例如包含4個串單元SU0~SU3。各串單元SU包含複數個NAND串NS。
複數個NAND串NS分別與位元線BL0~BLm(m為1以上之整數)建立關聯。各NAND串NS例如包含記憶胞電晶體MT0~MT7、以及選擇電晶體ST1及ST2。
記憶胞電晶體MT包含控制閘極及電荷累積層，將資料非揮發地保存。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。
於各NAND串NS中，記憶胞電晶體MT0~MT7串聯連接於選擇電晶體ST1及ST2間。於同一個塊BLK中，記憶胞電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~WL7。
於各NAND串NS中，選擇電晶體ST1之汲極連接於建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0~MT7之一端。於同一個塊BLK中，串單元SU0~SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。
於各NAND串NS中，選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0~MT7之另一端。於同一個塊BLK中，選擇電晶體ST2之源極共通連接於源極線SL，選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
於以上說明之記憶胞陣列10之電路構成中，位元線BL例如於與每一個塊BLK對應之複數個NAND串NS間共通連接。源極線SL例如於複數個塊BLK間共通連接。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如稱為胞單元CU。例如，包含分別記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU根據記憶胞電晶體MT記憶之資料之位元數，可具有2頁資料以上之記憶容量。
再者，第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成並不限定於以上說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數分別可設計為任意之個數。各塊BLK所包含之串單元SU之個數可設計為任意之個數。
[1-1-3]記憶胞陣列10之構造
以下，對第1實施形態中之記憶胞陣列10之構造之一例進行說明。
再者，於以下參照之圖式中，X方向對應於字元線WL之延伸方向。Y方向對應於位元線BL之延伸方向。Z方向對應於相對於形成半導體記憶裝置1之半導體基板20之表面之鉛直方向。
又，於以下參照之剖視圖中，為了使圖易懂，適當省略絕緣體層(層間絕緣膜)、配線、接點等構成要素。又，於俯視圖中，為了使圖易懂，適當附加影線。俯視圖中附加之影線未必與附加有影線之構成要素之原材料或特性有關。
圖3係第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之平面佈局之一例，抽取與串單元SU0及SU1之各個對應之構造體進行表示。
如圖3所示，於形成記憶胞陣列10之區域中，例如包含複數個狹縫SLT、SHE及SHEW與複數條位元線BL。
狹縫SLT係將下述對應字元線WL之導電體與對應選擇閘極線SGS之導電體之各個分斷之狹縫。狹縫SHE及SHE分別係將下述對應選擇閘極線SGS之導電體分斷之狹縫。狹縫SLT、SHE及SHEW分別包含絕緣體。
複數個狹縫SLT分別沿X方向延伸，且沿Y方向排列。於在Y方向上相鄰之狹縫SLT間配置沿X方向延伸之狹縫SHE。又，對於複數個狹縫SLT之各個，例如重疊有沿X方向延伸之狹縫SHEW。
狹縫SHEW之寬度較狹縫SHE之寬度寬。又，狹縫SHEW之寬度較狹縫SLT之寬度寬。於俯視下與狹縫SHEW重疊之狹縫SLT包含於該狹縫SHEW之區域內。
本例中，1個串單元SU對應於與於Y方向上相鄰之狹縫SLT及SHE間對應之構造體。
具體而言，例如串單元SU0及SU1分別沿X方向延伸，且沿Y方向排列。串單元SU0及SU1配置於在Y方向上相鄰之2個狹縫SLT間。換言之，串單元SU0及SU1配置於在Y方向上相鄰之2個狹縫SHEW間。狹縫SHE配置於串單元SU0及SU1間。
各串單元SU包含複數個記憶體柱MP。各個記憶體柱MP例如作為1個NAND串NS發揮功能。複數個記憶體柱MP例如沿著X方向呈錯位狀配置。
於串單元SU0及SU1之各個中，配置於狹縫SHE之附近之記憶體柱MP例如具有與狹縫SHE重疊之部分。記憶體柱MP亦可與狹縫SHEW重疊地配置，只要不與狹縫SLT重疊即可。
複數條位元線BL分別沿Y方向延伸，且沿X方向排列。例如，各位元線BL以針對每個串單元SU與至少1個記憶體柱MP重疊之方式配置。例如，對於各記憶體柱MP，重疊有2條位元線BL。
於與記憶體柱MP重疊之複數條位元線BL中之1條位元線BL與該記憶體柱MP之間設置有接點CP。各記憶體柱MP經由接點CP與對應之位元線BL電性連接。
再者，設置於相鄰之狹縫SLT間之串單元SU之個數可設計為任意之個數。圖3所示之記憶體柱MP之個數及配置僅為一例，記憶體柱MP可設計為任意之個數及配置。與各記憶體柱MP重疊之位元線BL之條數可設計為任意之條數。
圖4係沿著圖3之IV-IV線之剖視圖，表示第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之剖面構造之一例。
如圖4所示，於形成記憶胞陣列10之區域中，例如包含導電體層21~25、記憶體柱MP、接點CP、以及狹縫SLT、SHE及SHEW。
具體而言，於半導體基板20上介隔絕緣體層設置導電體層21。雖省略圖示，但於半導體基板20與導電體層21之間之絕緣體層，例如設置有感測放大器模組16等電路。導電體層21例如形成為沿著XY平面擴展之板狀，用作源極線SL。導電體層21例如包含矽(Si)。
於導電體層21之上方，介隔絕緣體層設置導電體層22。導電體層22例如形成為沿著XY平面擴展之板狀，用作選擇閘極線SGS。導電體層22例如包含矽(Si)。
於導電體層22之上方，絕緣體層與導電體層23交替地積層。導電體層23例如形成為沿著XY平面擴展之板狀。經積層之複數個導電體層23例如自半導體基板20側依序分別用作字元線WL0~WL7。導電體層23例如包含鎢(W)。
於最上層之導電體層23之上方，介隔絕緣體層設置導電體層24。導電體層24例如形成為沿著XY平面擴展之板狀，用作選擇閘極線SGD。導電體層24例如包含鎢(W)。
於導電體層24之上方，介隔絕緣體層設置導電體層25。例如，導電體層25形成為沿著Y方向延伸之線狀，用作位元線BL。即，於未圖示之區域中，複數個導電體層25沿著X方向排列。導電體層25例如包含銅(Cu)。
記憶體柱MP(指由虛線包圍之區域)沿著Z方向延伸地設置，例如貫通導電體層22~24。記憶體柱MP之上端例如包含於設置有導電體層24之層與設置有導電體層25之層之間的層。記憶體柱MP之下端例如包含於設置有導電體層21之層。
又，記憶體柱MP例如包含核心構件30、半導體層31、積層膜32以及半導體層33及34。
核心構件30沿著Z方向延伸地設置。核心構件30之上端例如包含於較設置有導電體層24之層更上層。核心構件30例如包含氧化矽(SiO2 )等絕緣體。
又，於核心構件30之內側形成有空間SP。空間SP沿Z方向延伸地設置。空間SP之上端例如包含於設置有最上層之導電體層23之層與設置有導電體層24之層之間之層。空間SP之下端例如包含於較設置有導電體層22之層靠下之層。
換言之，空間SP與分別設置有導電體層22及23之複數個層交叉。即，核心構件30於與分別設置有導電體層22及23之複數個層交叉之部分設置成圓筒狀。
因此，核心構件30中，設置有導電體層24之層中之外徑較設置有導電體層22或23之層中之外徑小。再者，於本說明書中，所謂「外徑」，例如表示與半導體基板20平行之剖面中之外徑，所謂「內徑」，例如表示與半導體基板20平行之剖面中之內徑。
核心構件30由半導體層31覆蓋。半導體層31例如經由記憶體柱MP之側面中未被記憶體柱(MP)下端之積層膜32覆蓋之半導體層31之部分而與導電體層21直接接觸。設置有導電體層24之層中之半導體層31之外徑較設置有導電體層22或23之層中之半導體層31之外徑小。
於半導體層31中，通過導電體層23之部分與通過導電體層24之部分之間連續地設置。再者，於本說明書中，所謂「連續地設置」，表示藉由相同之製造步驟形成。於某構成要素中連續地設置之部分不形成邊界。又，「連續地設置」與自某個膜或層中之第1部分至第2部分為止為連續膜之含義相同。
又，設置有導電體層24之層中之半導體層31之厚度例如與設置有導電體層22或23之層中之半導體層31之厚度大致相等。半導體層31例如為多晶矽(Si)。再者，於本說明書中，所謂「厚度」，例如表示該構成要素之內徑及外徑間之差。
半導體層31之側面及底面除了上述導電體層21與半導體層31直接接觸之部分以外，由積層膜32覆蓋。設置有導電體層24之層中之積層膜32之外徑較設置有導電體層22或23之層中之積層膜32之外徑小。
又，設置有導電體層24之層中之積層膜32之厚度例如與設置有導電體層22或23之層中之積層膜32之厚度大致相等。於積層膜32中，通過導電體層23之部分與通過導電體層24之部分之間連續地設置。
積層膜32之側面具有於形成有導電體層24之層中由半導體層33覆蓋之部分。半導體層33例如設置成圓筒狀。設置有半導體層33之層與設置有導電體層24之層重疊。
半導體層33之至少側面之一部分與導電體層24接觸，經由該接觸部分與導電體層24電性連接。當然，半導體層33與導電體層24之接觸部分之面積越大則越能獲得良好之電性連接，所以較佳。
記憶體柱MP包含半導體層33之外徑與積層膜32之外徑之間連續地變化之部分。再者，於本說明書中，所謂「外徑連續地變化」，例如表示於相同之接觸孔內設置有分別與該接觸孔之內壁相接之第1及第2構成要素之情形時，第1及第2構成要素之邊界部分與該接觸孔之內壁相接。
半導體層33例如為摻雜有硼(B)之矽(Si)。再者，半導體層33中摻雜之雜質並不限定於硼，亦可使用磷(P)或砷(As)等其他雜質。
半導體層33中摻雜之雜質之濃度例如為1019 (atoms/cm3 )以上。再者，半導體層33中摻雜之雜質之較佳濃度例如為將近1021 (atoms/cm3 )。關於半導體層33與導電體層24之間之接觸電阻，半導體層33中摻雜之雜質之濃度越高則越能變小。
於半導體層31及積層膜32之上表面設置有半導體層34。半導體層34例如用作保護形成於記憶體柱MP內之構造之蓋構件。半導體層34亦可利用與半導體層31相同之材料形成。半導體層34例如為多晶矽(Si)。
圖5表示與半導體基板20之表面平行且包含導電體層23之剖面中之記憶體柱MP之剖面構造之一例。
如圖5所示，於包含導電體層23之層中，於記憶體柱MP之中央部形成空間SP。核心構件30包圍空間SP。半導體層31包圍核心構件30之側面。積層膜32包圍半導體層31之側面。積層膜32例如包含隧道氧化膜35、絕緣膜36及阻擋絕緣膜37。
隧道氧化膜35包圍半導體層31之側面。絕緣膜36包圍隧道氧化膜35之側面。阻擋絕緣膜37包圍絕緣膜36之側面。導電體層23包圍阻擋絕緣膜37之側面。
隧道氧化膜35例如包含氧化矽(SiO2 )。絕緣膜36例如包含氮化矽(SiN)。阻擋絕緣膜37例如包含氧化矽(SiO2 )。
圖6表示於包含導電體層24之層中與狹縫SHE接觸之記憶體柱MP之剖面構造之一例。
如圖6所示，於包含導電體層24之層中，於記憶體柱MP之中央部設置核心構件30。半導體層31包圍核心構件30之側面。積層膜32包圍半導體層31之側面。半導體層33包圍積層膜32之側面。半導體層33之側面由導電體層24及狹縫SHE包圍。
再者，圖6中例示出半導體層33之側面之一部分與狹縫SHE接觸之情形，但半導體層33亦可不與狹縫SHE接觸。於各記憶體柱MP中，至少半導體層33覆蓋積層膜32，且將半導體層33與導電體層24之間電性連接即可。
返回至圖4，於半導體層34上設置有柱狀之接點CP。於圖示之區域中，示出4根記憶體柱MP中之2根記憶體柱MP對應之接點CP。於該區域中未連接接點CP之記憶體柱MP，於未圖示之區域中連接接點CP。
1個導電體層25、即1條位元線BL接觸於接點CP之上表面。記憶體柱MP與導電體層25之間可經由2個以上之接點而電性連接，亦可經由其他配線而電性連接。
狹縫SHE及SHEW之各個例如形成為沿著Z方向延伸之板狀，將導電體層24分斷。狹縫SHE及SHEW各自之上端例如包含於設置有導電體層24之層與設置有導電體層25之層之間的層。狹縫SHE及SHEW各自之下端例如包含於設置有最上層之導電體層23之層與設置有導電體層24之層之間的層。
於狹縫SHE內與狹縫SHEW內分別設置有絕緣體。該絕緣體例如包含氧化矽(SiO2 )等絕緣體。
狹縫SLT例如形成為沿著Z方向延伸之板狀，將導電體層22及23與狹縫SHEW分斷。狹縫SLT之上端例如包含於包含狹縫SHE之上端之層與設置有導電體層25之層之間之層。狹縫SLT之下端例如包含於設置有導電體層21之層。
於狹縫SLT內設置有絕緣體。該絕緣體例如包含氧化矽(SiO2 )等絕緣體。再者，狹縫SLT內亦可包括多種絕緣體。例如，亦可於將氧化矽填埋於狹縫SLT之前，形成氮化矽(SiN)作為狹縫SLT之側壁。
於以上說明之記憶體柱MP之構成中，例如記憶體柱MP與導電體層22交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電體層23交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層24交叉之部分作為選擇電晶體ST1發揮功能。
即，半導體層31用作記憶胞電晶體MT以及選擇電晶體ST1及ST2各自之通道。半導體層33用作選擇電晶體ST1之閘極電極。絕緣膜36用作記憶胞電晶體MT之電荷累積層。
再者，以上說明之記憶胞陣列10之構造僅為一例，記憶胞陣列10亦可具有其他構造。例如，導電體層23之個數基於字元線WL之條數設計。亦可對選擇閘極線SGS分配設置成複數層之複數個導電體層22。於選擇閘極線SGS設置成複數層之情形時，亦可使用與導電體層22不同之導電體。
[1-2]半導體記憶裝置1之製造方法
圖7係表示第1實施形態之半導體記憶裝置1之製造方法之一例之流程圖。圖8~圖26分別表示第1實施形態之半導體記憶裝置1之製造步驟中之包含對應記憶胞陣列10之構造體之剖面構造或平面佈局之一例。
以下，適當參照圖7，對第1實施形態之半導體記憶裝置1中之自形成對應源極線SL之積層構造至形成狹縫SLT為止之一連串製造步驟之一例進行說明。再者，於以下之說明中，所謂「晶圓」，表示於半導體記憶裝置1之製造過程中形成於半導體基板20上之構造體。
首先，執行步驟S101之處理，將與源極線SL、字元線WL以及選擇閘極線SGS及SGD分別對應之複數個犧牲構件積層。
具體而言，首先，如圖8所示，於半導體基板20上形成絕緣體層40、導電體層41、犧牲構件42、導電體層43、絕緣體層44、及導電體層45。接著，於導電體層45上交替地積層絕緣體層46及犧牲構件47，並於最上層之犧牲構件47上依序形成絕緣體層48及犧牲構件49。
犧牲構件42對應於源極線SL。導電體層41及43之各個例如包含矽(Si)。犧牲構件42係相對於導電體層41及43之各個能夠增大蝕刻選擇比之材料。
導電體層45例如為多晶矽(Si)。導電體層45例如對應於利用圖4所說明之導電體層22，用作選擇閘極線SGS。絕緣體層46及48之各個例如包含氧化矽(SiO2 )。
各犧牲構件47例如對應於字元線WL。即，形成犧牲構件47之層數對應於積層之字元線WL之條數。犧牲構件49對應於選擇閘極線SGD。犧牲構件47及49之各個例如包含氮化矽(SiN)。
接著，執行步驟S102之處理，如圖9所示，形成狹縫SHE及SHEW部。再者，所謂狹縫SHE及SHEW部，表示狹縫SHE及SHEW與形成於狹縫SHE及SHEW內之絕緣體之組。
具體而言，首先，藉由光微影法等，形成與狹縫SHE及SHEW對應之區域開口之遮罩。然後，藉由使用所形成之遮罩之各向異性蝕刻，形成狹縫SHE及SHEW。
本步驟中形成之狹縫SHE及SHEW分別將犧牲構件49分斷，狹縫SHE及SHEW各自之底部例如於絕緣體層48內停止。本步驟中之各向異性蝕刻例如為RIE(Reactive Ion Etching，反應離子蝕刻)。
然後，於晶圓上整面形成絕緣體50，將狹縫SHE內及狹縫SHEW內利用絕緣體50填埋。形成於狹縫SHE及SHEW外之絕緣體50例如藉由CMP(Chemical Mechanical Polishing，化學機械研磨)去除。
結果，形成狹縫SHE內與狹縫SHEW內分別由絕緣體50填埋之構造。絕緣體50例如包含氧化矽(SiO2 )。
接著，執行步驟S103之處理，形成記憶體孔MH。
具體而言，首先，藉由光微影法等，形成與記憶體柱MP對應之區域開口之遮罩。然後，藉由使用所形成之遮罩之各向異性蝕刻，形成記憶體孔MH。
如圖10所示，記憶體孔MH例如呈錯位狀配置。所形成之複數個記憶體孔MH中包含與狹縫SHE重疊之記憶體孔。
再者，於第1實施形態之製造方法之說明中，對存於與狹縫SHE重疊之記憶體孔MH且不存於與狹縫SHEW重疊之記憶體孔MH之情形進行了例示。記憶體孔MH只要不與於之後之製造步驟中形成之狹縫SLT重疊，則亦容許與狹縫SHEW重疊。
本步驟中形成之記憶體孔MH例如貫通犧牲構件49、絕緣體層48、複數個犧牲構件47、複數個絕緣體層46、導電體層45、絕緣體層44、導電體層43、及犧牲構件42之各個。
而且，記憶體孔MH之底部例如於設置有導電體層41之層內停止。與狹縫SHE重疊之記憶體孔MH削除了狹縫SHE之一部分。本步驟中之各向異性蝕刻例如為RIE。
接著，如圖11所示，形成半導體膜51、虛設核心52、及氧化膜53。
具體而言，首先，執行步驟S104之處理，於晶圓之上表面與記憶體孔MH之內壁及底面形成半導體膜51。半導體膜51例如為無摻雜之非晶矽。本步驟中形成之半導體膜51之膜厚例如對應於利用圖4所說明之半導體層33之厚度。
然後，執行步驟S105之處理，於記憶體孔MH內形成虛設核心52。具體而言，首先，於晶圓上形成與虛設核心52對應之絕緣體，將記憶體孔MH內填埋。接著，對該絕緣體執行回蝕處理，將形成於半導體膜51之上表面之絕緣體去除，且將該絕緣體於記憶體孔MH內加工成所需高度。
結果，形成於記憶體孔MH內使虛設核心52凹入之構造。虛設核心52之上表面包含於形成有犧牲構件49之層，且配置於利用圖4所說明之半導體層33之上表面之附近。虛設核心52例如包含氮化矽(SiN)。
然後，執行步驟S106之處理，對半導體膜51執行氧化處理。於本步驟中，使半導體膜51中於晶圓上露出之部分選擇性地氧化，形成氧化膜53。即，於本步驟中，於記憶體孔MH內形成於虛設核心52之側面及底面之半導體膜51之氧化得到抑制。
接著，如圖12所示，於記憶體孔MH之側面形成摻雜有雜質之半導體層33。
具體而言，首先，執行步驟S107之處理，對虛設核心52執行回蝕處理。於本步驟中，例如以虛設核心52之上表面包含於形成有犧牲構件49之層且位於絕緣體層48之附近之方式進行加工。
然後，執行步驟S108之處理，對半導體膜51執行離子注入處理。於本步驟中，對記憶體孔MH內露出之半導體膜51注入雜質(例如硼)，然後執行熱處理。結果，半導體膜51中注入有雜質之部分再結晶化，於記憶體孔MH之側面形成摻雜有雜質之半導體層33。
接著，執行步驟S109之處理，將半導體膜51及虛設核心52去除。
具體而言，首先，如圖13所示，例如藉由濕式蝕刻，將虛設核心52(氮化矽)去除。然後，例如藉由濕式蝕刻，將位於記憶體孔MH之半導體膜51(非晶矽)選擇性地去除。
於本步驟之濕式蝕刻中，使用能夠於半導體膜51與半導體層33之間增大蝕刻選擇比之蝕刻溶液。因此，作為步驟S108中摻雜至半導體層33中之雜質，選擇能夠於本步驟中增大蝕刻選擇比之材料。
接著，執行步驟S110之處理，形成記憶體柱MP。
具體而言，首先，如圖14所示，例如將積層膜32(阻擋絕緣膜37、絕緣膜36及隧道氧化膜35)以及半導體層31依序形成於晶圓之上表面與記憶體孔MH之內壁之各個。
此時，核心構件30由於記憶體孔MH上部之內徑因半導體層33及氧化膜53而變小，所以例如於形成有犧牲構件49之層中封閉。結果，於核心構件30之內側形成利用圖4所說明之空間SP。
然後，將形成於晶圓上部之核心構件30去除，而形成於記憶體孔MH內之核心構件30凹入。然後，將半導體層31填埋至核心構件30凹入之部分。
藉此，如圖15所示，形成以下構造：核心構件30之上表面位於設置有犧牲構件49之層內且較半導體層33之上表面更上層，並且由半導體層31覆蓋。
接著，如圖16所示，形成於記憶體孔MH內之上部設置有半導體層34之構造。
具體而言，首先，將形成於晶圓之上表面之半導體層31、積層膜32及氧化膜53去除，而形成於記憶體孔MH內之構造體之上部凹入。然後，於晶圓之上表面形成半導體層34，並對半導體層34執行回蝕處理。
這樣一來，形成於記憶體孔MH內於半導體層31、積層膜32、及氧化膜53之上表面設置有半導體層34之構造。藉由本步驟形成於記憶體孔MH內之構造體對應於利用圖4所說明之記憶體柱MP之構造。
接著，執行步驟S111之處理，形成選擇閘極線SGD。
具體而言，首先，如圖17所示，例如藉由濕式蝕刻將犧牲構件49去除。於本蝕刻中，使用能夠於絕緣體50與犧牲構件49之間增大蝕刻選擇比之蝕刻溶液。
然後，於晶圓之上表面形成導電體層24，將去除犧牲構件49後之區域利用導電體層24填埋。接著，對導電體層24執行回蝕處理，形成導電體層24(選擇閘極線SGD)。
於本步驟中，導電體層24之上表面例如設置於包含半導體層33之上表面之層與包含導電體層24之底面之層之間之層。並不限定於此，導電體層24只要至少與半導體層33接觸且與半導體層34分離即可。
然後，於晶圓之上表面形成絕緣體層54，將由狹縫SHE及SHEW以及記憶體柱MP與導電體層24所形成之階差部分利用絕緣體層54填埋。然後，例如藉由CMP使絕緣體層54之上表面平坦化。
接著，執行步驟S112之處理，如圖18所示，形成狹縫SLT。
具體而言，首先，藉由光微影法等，於絕緣體層54上形成要形成狹縫SLT之區域開口之遮罩。然後，藉由使用所形成之遮罩之各向異性蝕刻，形成狹縫SLT。
本步驟中形成之狹縫SLT將絕緣體層54、狹縫SHEW(絕緣體50)、導電體層24、絕緣體層48、複數個犧牲構件47、複數個絕緣體層46、導電體層45、絕緣體層44、導電體層43、及犧牲構件42之各個分斷。而且，狹縫SLT之底部例如於設置有導電體層41之層內停止。
再者，於本步驟中，較佳狹縫SLT之底部於設置有導電體層41之層內停止，但狹縫SLT之底部只要至少到達形成有犧牲構件42之層即可。本步驟中之各向異性蝕刻例如為RIE。
接著，執行步驟S113之處理，執行源極線SL之置換處理。
具體而言，首先，藉由經由狹縫SLT進行之濕式蝕刻將犧牲構件42選擇性地去除。接著，如圖19所示，經由去除犧牲構件42後之區域，將設置於記憶體柱MP之側面之積層膜32之一部分去除。
去除犧牲構件42後之構造體例如藉由複數個記憶體柱MP維持其立體構造。藉由本步驟，記憶體柱MP內之半導體層31於去除犧牲構件42後之層露出。
然後，如圖20所示，例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)，將導電體層55填埋至去除犧牲構件42後之空間內。作為導電體層55，例如形成摻雜有磷之多晶矽。然後，藉由回蝕處理，將形成於狹縫SLT內部與晶圓之上表面之導電體層55去除。
藉由本步驟，將記憶體柱MP內之半導體層31與導電體層41、55及43之組電性連接。導電體層41、55及43之組例如對應於利用圖4所說明之導電體層21，用作源極線SL。
接著，執行步驟S114之處理，如圖21所示，執行字元線WL之置換處理。
具體而言，首先，使於狹縫SLT內露出之導電體層41、55及43(例如多晶矽)之表面氧化，形成未圖示之氧化保護膜。然後，例如藉由利用熱磷酸之濕式蝕刻將犧牲構件47去除。去除犧牲構件47後之構造體例如藉由複數個記憶體柱MP維持其立體構造。
然後，例如藉由CVD，將導電體層23填埋至去除犧牲構件57後之空間。然後，藉由回蝕處理，將形成於狹縫SLT內部與晶圓之上表面之導電體層23去除。藉此，將形成於不同之配線層間之導電體層23分離。
結果，形成與字元線WL0~WL7分別對應之複數個導電體層23。本步驟中形成之導電體層23亦可包含障壁金屬。此種情形時，於例如成膜氮化鈦(TiN)作為障壁金屬之後，例如形成鎢(W)。
接著，執行步驟S115之處理，如圖22所示，於狹縫SLT內形成絕緣體56。具體而言，首先，於晶圓之上表面形成絕緣體56，將絕緣體56填埋至狹縫SLT內。然後，例如藉由CMP使晶圓之上表面平坦化。絕緣體56例如包含氧化矽(SiO2 )。
藉由以上說明之製造步驟，形成記憶體柱MP與連接於記憶體柱MP之源極線SL、選擇閘極線SGS及SGD、以及字元線WL之各個。
再者，以上說明之製造步驟僅為一例，亦可於各製造步驟之間插入其他處理。上述製造步驟中形成之非晶矽例如藉由之後之製造步驟中之熱處理而變化為多晶矽。
[1-3]第1實施形態之效果
以下，對第1實施形態之半導體記憶裝置1之效果之詳情進行說明。
於記憶胞三維地積層而成之半導體記憶裝置中，例如用作字元線WL之板狀之配線積層，於貫通(通過)該積層配線之記憶體柱內形成用來作為記憶胞電晶體MT發揮功能之構造體。
而且，於此種半導體記憶裝置中，例如形成與字元線WL同樣地供記憶體柱通過之板狀之選擇閘極線SGD，藉由將選擇閘極線SGD適當分割而實現以頁為單位之動作。為了增大半導體記憶裝置之每單位面積之記憶容量，較佳提高記憶體柱之配置密度。
然而，於單純提高記憶體柱之配置密度之情形時，難以不與高密度地排列之記憶體柱MP重疊地形成分割選擇閘極線SGD之狹縫SHE。再者，此處，通常，狹縫SHE例如於形成記憶體柱MP之後形成。
然而，此種情形時，如果狹縫SHE與記憶體柱MP重疊地設置，則有可能選擇電晶體ST1與選擇閘極線SGD之接觸面積產生偏差。即，基於選擇電晶體ST1與選擇閘極線SGD之接觸面積，選擇電晶體ST1之特性有可能產生偏差。
與此相對，根據第1實施形態之半導體記憶裝置1，容許分割選擇閘極線SGD之狹縫SHE與記憶體柱MP重疊，且於記憶體柱MP內設置圓筒狀之半導體層33。
半導體層33係摻雜有高濃度之雜質(例如硼)之矽，用作選擇電晶體ST1之閘極電極。而且，半導體層33與對應之選擇閘極線SGD(導電體層24)電性連接。
於第1實施形態之半導體記憶裝置1之製造步驟中，記憶體柱MP於形成狹縫SHE之後形成。即，形成於記憶體柱MP內之半導體層33不會受狹縫SHE加工時之影響，因此可抑制每個記憶體柱MP之偏差。
換言之，於第1實施形態之半導體記憶裝置1之製造方法中，能夠使各選擇電晶體ST1中包圍半導體層31(通道)及積層膜32之半導體層33(閘極電極)之面積均勻。
結果，第1實施形態之半導體記憶裝置1容許狹縫SHE與記憶體柱MP重疊，且能夠抑制選擇電晶體ST1之特性偏差。因此，第1實施形態之半導體記憶裝置能夠增大每單位面積之記憶容量。
再者，第1實施形態中說明之用作選擇閘極線SGD之閘極電極之半導體層33亦可於其他構造之記憶體柱中形成。作為此種記憶體柱之構造，例如考慮以下構造：於形成與記憶胞電晶體MT對應之下部柱之後，於下部柱上形成與選擇電晶體ST1對應之上部柱。
然而，於下部柱與上部柱連結而成之記憶體柱中，當形成上部柱時有可能於與下部柱之間產生重合之偏移，有可能產生由重合引起之不良。又，於形成與下部柱對應之孔及形成與上部柱對應之孔時分別需要光微影步驟，因此所需之製造步驟增加。
另一方面，於第1實施形態之半導體記憶裝置1之製造方法中，於藉由1次光微影步驟形成之記憶體孔MH內形成與記憶胞電晶體MT對應之構成、及與包含半導體層33之選擇電晶體ST1對應之構成。因此，於第1實施形態之半導體記憶裝置1之製造方法中，不會產生重合之偏移。
結果，第1實施形態之半導體記憶裝置1之製造方法能夠抑制因記憶體柱MP而導致產生不良，且能夠抑制製造步驟增加。因此，第1實施形態之半導體記憶裝置1之製造方法能夠提高半導體記憶裝置1之良率，且能夠抑制製造成本。
[2]第2實施形態
第2實施形態之半導體記憶裝置1具有半導體層33被置換為下述半導體膜61之構造。於第1實施形態之半導體記憶裝置1之製造方法與第2實施形態之半導體記憶裝置1之製造方法中，對用作選擇電晶體ST1之閘極電極之半導體摻雜雜質之方法不同。以下，對第2實施形態之半導體記憶裝置1之製造方法說明與第1實施形態之不同點。
[2-1]半導體記憶裝置1之製造方法
圖23係表示第2實施形態之半導體記憶裝置1之製造方法之一例之流程圖。圖24~圖26分別表示第2實施形態之半導體記憶裝置1之製造步驟中之包含與記憶胞陣列10對應之構造體之剖面構造之一例。
以下，適當參照圖23，對第2實施形態之半導體記憶裝置1中之自形成對應源極線SL之積層構造至形成狹縫SLT為止之一連串製造步驟之一例進行說明。
首先，與第1實施形態同樣地，依序執行步驟S101、S102及S103之處理。藉此，形成第1實施形態中利用圖10所說明之構造。
接著，執行步驟S201之處理，如圖24所示，於記憶體孔MH內形成虛設核心60。
具體而言，首先，於晶圓上形成與虛設核心60對應之絕緣體，將記憶體孔MH內填埋。接著，對該絕緣體執行回蝕處理，將形成於半導體膜51之上表面之絕緣體去除，將該絕緣體於記憶體孔MH內加工成所需高度。
結果，形成於記憶體孔MH內使虛設核心60凹入之構造。虛設核心60之上表面包含於形成有犧牲構件49之層，且配置於第1實施形態中利用圖4所說明之半導體層33之上表面之附近。虛設核心60例如包含氮化矽(SiN)。
接著，如圖25所示，形成半導體膜61、犧牲構件62、及氧化膜53。
具體而言，首先，執行步驟S202之處理，於晶圓之上表面與記憶體孔MH內壁形成半導體膜61。半導體膜61之膜厚對應於第1實施形態中利用圖4所說明之半導體層33之厚度。半導體膜61例如為摻雜有硼之矽。半導體膜61中摻雜之雜質之種類並不限定於此，可選擇與第1實施形態中之半導體層33同樣之雜質。
然後，執行步驟S203之處理，形成犧牲構件62。具體而言，首先，於晶圓上形成犧牲構件62，將記憶體孔MH內填埋。接著，對犧牲構件62執行回蝕處理，將形成於半導體膜61之上表面之犧牲構件62去除，且將犧牲構件62於記憶體孔MH內加工成所需高度。
結果，形成於記憶體孔MH內使犧牲構件62凹入之構造。犧牲構件62之上表面包含於形成有犧牲構件49之層，且配置於第1實施形態中利用圖4所說明之半導體層33之上表面之附近。犧牲構件62例如包含氮化矽(SiN)。
然後，執行步驟S204之處理，對半導體膜61執行氧化處理。於本步驟中，將半導體膜61中於晶圓上露出之部分氧化，形成氧化膜53。即，於本步驟中，於記憶體孔MH內形成於犧牲構件62之側面及底面之半導體膜61之氧化得到抑制。
接著，執行步驟S205之處理，如圖26所示，將犧牲構件62與底部之半導體膜61去除，並將虛設核心60去除。
具體而言，首先，藉由濕式蝕刻，將犧牲構件62去除。接著，藉由能夠於半導體膜61與氧化膜53之間增大蝕刻選擇比之各向異性蝕刻，將露出於記憶體孔MH之底部之半導體膜61去除。
結果，於記憶體孔MH之底部，露出虛設核心60之上表面。藉由本步驟加工之半導體膜61成為與第1實施形態中利用圖4所說明之半導體層33相同之構造。加工後之半導體膜61具有與半導體層33相同之構造，亦可改稱為半導體層33。
然後，執行步驟S206之處理，例如藉由濕式蝕刻將虛設核心60(例如氮化矽)去除。
然後，與第1實施形態同樣地，依序執行步驟S110、S111、S112、S113、S114及S115之處理。結果，形成與第1實施形態中利用圖4所說明之構造相同之構造。
[2-2]第2實施形態之效果
以下，對第2實施形態之半導體記憶裝置1中之效果之詳情進行說明。
於第1實施形態之半導體記憶裝置1之製造方法中，首先，於記憶體柱MP內形成無摻雜之半導體膜51。然後，藉由對於無摻雜之半導體膜51之離子注入處理，形成摻雜有雜質之半導體層31。
另一方面，於第2實施形態之半導體記憶裝置1之製造方法中，於記憶體孔MH內形成預先摻雜有雜質之半導體膜61。然後，將該半導體膜61加工成與第1實施形態中之半導體層31相同之形狀。
以此方式加工之半導體膜61藉由之後之製造步驟與導電體層24電性連接，該半導體膜61與第1實施形態同樣地可用作選擇電晶體ST1之閘極電極(半導體層31)。
如上所述，第2實施形態之半導體記憶裝置1之製造方法能夠形成與第1實施形態之半導體記憶裝置1相同之構造。因此，第2實施形態之半導體記憶裝置1之製造方法可獲得與第1實施形態相同之效果。
[3]第3實施形態
於第3實施形態之半導體記憶裝置1中，針對第1實施形態之半導體記憶裝置1之構造，於與選擇閘極線SGD對應之導電體層24之下側設置多晶矽之電極。以下，對第3實施形態之半導體記憶裝置1說明與第1及第2實施形態之不同點。
[3-1]記憶胞陣列10之構造
圖27表示第2實施形態之半導體記憶裝置1所具備之記憶胞陣列10之剖面構造之一例。
如圖27所示，於第2實施形態之半導體記憶裝置1中，記憶胞陣列10例如具有對第1實施形態中利用圖4所說明之記憶胞陣列10之構造追加半導體層70之構造。
具體而言，半導體層70設置於設置有最上層之導電體層23之層與設置有導電體層24之層之間之層。而且，半導體層70與導電體層24之底面及記憶體柱MP內所設置之半導體層33之底部分別接觸。即，半導體層70與導電體層24及半導體層33電性連接。
半導體層70例如為摻雜有硼(B)之矽(Si)。再者，半導體層70中摻雜之雜質並不限定於硼，亦可根據半導體層33中使用之雜質而使用磷(P)或砷(As)等其他雜質。於半導體層70中，於半導體層33中摻雜之雜質為P型雜質(例如硼)之情形時摻雜P型雜質，於半導體層33中摻雜之雜質為N型雜質(例如磷)之情形時摻雜N型雜質。
半導體層70中摻雜之雜質之濃度例如為1019 (atoms/cm3 )以上。半導體層70與導電體層24之間之接觸電阻係半導體層70中摻雜之雜質之濃度越高則越能變小。
於第3實施形態中，記憶體柱MP貫通(通過)半導體層70。同樣地，狹縫SHE及SHEW分別將半導體層70分斷。於第3實施形態之半導體記憶裝置1中，半導體層33及半導體層70之組用作選擇電晶體ST1之閘極電極。
以上說明之第3實施形態之半導體記憶裝置1之其他構成由於與第1實施形態之半導體記憶裝置1相同，所以省略說明。
[3-2]半導體記憶裝置1之製造方法
圖28係表示第3實施形態之半導體記憶裝置1之製造方法之一例之流程圖。圖29~圖32分別表示第3實施形態之半導體記憶裝置1之製造步驟中之包含與記憶胞陣列10對應之構造體之剖面構造之一例。
以下，適當參照圖28，對第3實施形態之半導體記憶裝置1中之自形成對應源極線SL之積層構造至形成狹縫SLT為止之一連串製造步驟之一例進行說明。
首先，執行步驟S301之處理，如圖29所示，將與源極線SL、字元線WL以及選擇閘極線SGS及SGD分別對應之複數個犧牲構件積層。
具體而言，首先，與第1實施形態同樣地，於半導體基板20上依序形成絕緣體層40、導電體層41、犧牲構件42、導電體層43、絕緣體層44及導電體層45，於導電體層45上交替地積層絕緣體層46及犧牲構件47，並於最上層之犧牲構件47上形成絕緣體層48。
然後，於第3實施形態之半導體記憶裝置1之製造方法中，於絕緣體層48上形成半導體層70，並於半導體層70上形成犧牲構件49。
接著，執行步驟S302之處理，如圖30所示，形成狹縫SHE及SHEW部。
具體而言，與第1實施形態同樣地，首先，藉由光微影法等，形成與狹縫SHE及SHEW對應之區域開口之遮罩。然後，藉由使用所形成之遮罩之各向異性蝕刻，形成狹縫SHE及SHEW。
本步驟中形成之狹縫SHE及SHEW分別將犧牲構件47及半導體層70之各個分斷，狹縫SHE及SHEW各自之底部例如於絕緣體層48內停止。
然後，與第1實施形態同樣地，於晶圓上形成絕緣體50，並將形成於狹縫SHE及SHEW外之絕緣體50去除。結果，形成利用絕緣體50填埋於狹縫SHE內及SHEW內之各個之構造。
接著，如圖31所示，形成記憶體孔MH、半導體膜51、虛設核心52、氧化膜53及半導體層33。
具體而言，首先，執行步驟S303之處理，形成記憶體孔MH。
本步驟中形成之記憶體孔MH例如貫通犧牲構件49、半導體層70、絕緣體層48、複數個犧牲構件47、複數個絕緣體層46、導電體層45、絕緣體層44、導電體層43及犧牲構件42之各個。
而且，記憶體孔MH之底部例如於設置有導電體層41之層內停止。與狹縫SHE重疊之記憶體孔MH削除了狹縫SHE之一部分。本步驟中之各向異性蝕刻例如為RIE。
然後，與第1實施形態同樣地，依序執行步驟S104、S105及S106之處理。藉此，與第1實施形態同樣地，形成半導體膜51及虛設核心52，藉由對半導體膜51之氧化處理形成氧化膜53。
然後，執行步驟S304之處理，對虛設核心52執行回蝕處理。於本步驟中，例如以虛設核心52之上表面包含於形成有半導體層70之層之方式進行加工。並不限定於此，虛設核心52之上表面亦可包含於設置有絕緣體層48之層。
然後，執行步驟S305之處理，對半導體膜51執行離子注入處理。於本步驟中，與第1實施形態同樣地，對於記憶體孔MH內露出之半導體膜51，例如注入硼。結果，形成以下構造：於記憶體孔MH之側面設置摻雜有雜質之半導體層33，且半導體層33與半導體層70接觸。
接著，執行步驟S306之處理，如圖32所示，將半導體膜51及虛設核心52去除。
具體而言，首先，例如藉由濕式蝕刻，將虛設核心52(氮化矽)去除。然後，例如藉由濕式蝕刻，將半導體膜51(非晶矽)去除。
於本步驟中之濕式蝕刻中，使用能夠於半導體膜51與半導體層33及70之間增大蝕刻選擇比之蝕刻溶液。因此，作為步驟S305中摻雜至半導體層33之雜質，選擇能夠於本步驟中增大蝕刻選擇比之材料。
然後，與第1實施形態同樣地，依序執行步驟S110、S111、S111、S112、S113、S114及S115之處理。結果，形成與利用圖27所說明之構造相同之構造。
[3-3]第3實施形態之效果
以下，對第3實施形態之半導體記憶裝置1中之效果之詳情進行說明。
於第1實施形態之半導體記憶裝置1中，形成於記憶體柱MP內之半導體層33之高度基於虛設核心52之高度進行控制。虛設核心52之高度基於形成與虛設核心52對應之絕緣體時之高度或回蝕量進行控制。因此，虛設核心52之高度受複數個步驟之偏差之影響。
由於該影響，於第1實施形態之半導體記憶裝置1中，於製造批次間會產生半導體層33之高度之偏差，自而有可能產生選擇電晶體ST1之特性偏差。
與此相對，於第3實施形態之半導體記憶裝置1中，於用作選擇閘極線SGD之導電體層24之底部設置與記憶體柱MP內之半導體層33接觸之半導體層70。而且，於第3實施形態之半導體記憶裝置1中，選擇電晶體ST1之閘極電極中之下端由半導體層70之位置決定。
半導體層70之高度由於僅藉由成膜步驟進行控制，所以偏差較小。即，於第3實施形態之半導體記憶裝置1中，能夠抑制製造批次間之選擇電晶體ST1之閘極電極之下端之位置之偏差。
結果，第3實施形態之半導體記憶裝置1可獲得與第1實施形態相同之效果，還可抑制製造批次間之選擇電晶體ST1之特性偏差。
[4]第4實施形態
於第4實施形態之半導體記憶裝置1中，針對第1實施形態之半導體記憶裝置1之構造，於記憶體柱MP內之半導體層33之內壁及底面設置High-k膜。以下，對第4實施形態之半導體記憶裝置1說明與第1~第3實施形態之不同點。
[4-1]記憶胞陣列10之構造
圖33表示第4實施形態之半導體記憶裝置1所具備之記憶胞陣列10之剖面構造之一例。
如圖33所示，於第4實施形態之半導體記憶裝置1中，記憶胞陣列10例如具有對第1實施形態中利用圖4所說明之記憶胞陣列10之構造追加High-k膜80之構造。
High-k膜80於各記憶體柱MP內設置於積層膜32與半導體層33之間。而且，半導體層70與積層膜32之側面與半導體層33之內壁及底面分別接觸。
High-k膜80例如為氮化鈦(TiN)，用作障壁金屬或耐蝕刻材料。並不限定於此，High-k膜80只要能夠用作障壁金屬或耐蝕刻材料，則亦可為其他材料。
以上說明之第4實施形態之半導體記憶裝置1之其他構成由於與第1實施形態之半導體記憶裝置1相同，所以省略說明。
[4-2]半導體記憶裝置1之製造方法
圖34係表示第4實施形態之半導體記憶裝置1之製造方法之一例之流程圖。圖35~圖39分別表示第4實施形態之半導體記憶裝置1之製造步驟中之包含與記憶胞陣列10對應之構造體之剖面構造之一例。
以下，適當參照圖34，對第3實施形態之半導體記憶裝置1中之自形成對應源極線SL之積層構造至形成狹縫SLT為止之一連串製造步驟之一例進行說明。
首先，與第1實施形態同樣地，依序執行步驟S101、S102及S103之處理。藉此，形成第1實施形態中利用圖10所說明之構造。
接著，與第2實施形態同樣地，依序執行步驟S201、S202、S203、S204及S205之處理。藉此，形成第2實施形態中於步驟S205中所說明之構造。再者，於以下參照之圖式中，將藉由該一連串步驟形成之半導體膜61表示為半導體層33。
接著，執行步驟S401之處理，如圖35所示，將虛設核心60之一部分去除。
具體而言，例如藉由虛設核心60之選擇比較大之濕式蝕刻，將虛設核心60微量去除。藉此，將於半導體層33之底面處接觸之虛設核心60去除，形成半導體層33與虛設核心60分離之構造。
接著，執行步驟S402之處理，如圖36所示，形成High-k膜80。
具體而言，首先，例如藉由CVD(Chemical Vapor Deposition)，於晶圓之上表面與記憶體孔MH之內壁形成High-k膜80。於本步驟中，High-k膜80只要以至少覆蓋半導體層33露出之部分之方式形成即可。
接著，如圖37所示，將High-k膜80之一部分與虛設核心60去除。
具體而言，首先，例如藉由各向異性蝕刻，將形成於記憶體孔MH之底部之High-k膜80去除。結果，於記憶體孔MH之底部，虛設核心60之上表面露出。
再者，於本步驟中，亦可將形成於晶圓之上表面之High-k膜80去除。於本步驟中，High-k膜80只要至少殘留於在記憶體孔MH內露出於側面之部分即可。
然後，執行步驟S403之處理，將虛設核心60去除。於本步驟中，例如執行High-k膜80與虛設核心60之間之選擇比較大之濕式蝕刻，使High-k膜80殘留。
接著，執行步驟S404之處理，形成記憶體柱MP。
具體而言，首先，與第1實施形態同樣地，例如將積層膜32(阻擋絕緣膜37、絕緣膜36及隧道氧化膜35)以及半導體層31依序形成於晶圓之上表面與記憶體孔MH之內壁之各個。
然後，將形成於晶圓上部之核心構件30去除，使形成於記憶體孔MH內之核心構件30凹入。然後，將半導體層31填埋至核心構件30凹入之部分。
藉此，如圖38所示，形成以下構造：核心構件30之上表面位於設置有犧牲構件49之層內且較半導體層33之上表面更上層，並且由半導體層31覆蓋。
接著，將形成於晶圓之上表面之半導體層31、積層膜32、High-k膜80、及氧化膜53去除，使形成於記憶體孔MH內之構造體之上部凹入。然後，與第1實施形態同樣地，於晶圓之上表面形成半導體層34，並對半導體層34執行回蝕處理。
這樣一來，如圖39所示，於記憶體孔MH內，形成於半導體層31、積層膜32、High-k膜80、及氧化膜53之上表面設置有半導體層34之構造。藉由本步驟形成於記憶體孔MH內之構造體對應於利用圖33所說明之記憶體柱MP之構造。
然後，與第1實施形態同樣地，依序執行步驟S111、S112、S113、S114及S115之處理。結果，形成與利用圖33所說明之構造相同之構造。
[4-3]第4實施形態之效果
如上所述，於第4實施形態之半導體記憶裝置1中，對第1實施形態之半導體記憶裝置1中所說明之記憶體柱MP之構造追加High-k膜80。
High-k膜80能夠於第4實施形態之半導體記憶裝置1之製造步驟中保護選擇電晶體ST1之閘極電極(半導體層33)。即，於第4實施形態之半導體記憶裝置1中，可抑制半導體層33之形狀偏差。
換言之，於第4實施形態之半導體記憶裝置1之製造方法中，可抑制選擇電晶體ST1之閘極電極周圍之構造之偏差。因此，第4實施形態之半導體記憶裝置1能夠獲得與第1實施形態相同之效果，還可抑制選擇電晶體ST1之特性偏差。
再者，於第4實施形態中，對像第2實施形態之半導體記憶裝置1之製造方法那樣形成預先摻雜有雜質之半導體膜61之情形進行了例示，但並不限定於此。
例如，第4實施形態之半導體記憶裝置1之構造亦可像第1實施形態之半導體記憶裝置1之製造方法那樣，藉由於形成無摻雜之半導體膜51之後，對半導體膜51執行離子注入處理來形成。
此種情形時，例如於第1實施形態中利用圖12所說明之製造步驟之後，將虛設核心52之一部分與半導體膜51之一部分去除，使半導體層33之底面露出。接著，執行步驟S402之處理，以覆蓋半導體層33之方式形成High-k膜80。
然後，將形成於記憶體孔MH之底部之High-k膜80去除，執行步驟S109之處理。之後之製造步驟由於與第1實施形態之半導體記憶裝置1之製造方法相同，所以省略說明。
[5]變化例等
實施形態之半導體記憶裝置包含複數個第1導電體層、第2導電體層、第1半導體層、第2半導體層及積層體。複數個第1導電體＜例如圖4、23＞於第1方向上相互隔開地配置，且沿與第1方向交叉之第2方向分別延伸。第2導電體層＜例如圖4、24＞相對於複數個第1導電體層中之最上層向上方隔開地配置。第1半導體層＜例如圖4、31＞沿第1方向延伸。積層體＜例如圖4、32＞於第2方向上配置於第1半導體層與複數個第1導電體層之間、及第1半導體層與第2導電體層之間，且包含電荷累積層。第2半導體層＜例如圖4、33＞配置於積層體與第2導電體層間。第1半導體層至少自與第1導電體層之最上層對向之部分至與第2導電體層對向之部分為止為連續膜。藉此，於實施形態之半導體記憶裝置中，能夠增大每單位面積之記憶容量。
第3實施形態與第4實施形態能夠相互組合。即，半導體記憶裝置1亦可具備第3實施形態中所說明之半導體層70及第4實施形態中所說明之High-k膜80之兩者。此種情形時，半導體記憶裝置1可獲得第3實施形態之效果與第4實施形態之效果之兩個效果。
於上述實施形態中，記憶胞陣列10之構造亦可為其他構造。例如，記憶體柱MP亦可為複數個柱於Z方向上連結而成之構造。此種情形時，記憶體柱MP例如亦可為貫通導電體層24(選擇閘極線SGD)及複數個導電體層23(字元線WL)之柱與貫通複數個導電體層23(字元線WL)及導電體層24(選擇閘極線SGS)之柱連結而成之構造。又，記憶體柱MP中亦可包含複數個貫通複數個導電體層23之柱。
於上述實施形態中，以半導體記憶裝置1具有於記憶胞陣列10下設置有感測放大器模組16等電路之構造之情形為例進行了說明，但並不限定於此。例如，半導體記憶裝置1亦可為於半導體基板20上形成有記憶胞陣列10及感測放大器模組16之構造。此種情形時，記憶體柱MP例如經由記憶體柱MP之底面將半導體層31與源極線SL電性連接。
於本說明書中，所謂「High-k膜」，表示高介電常數之材料。High-k膜之相對介電常數高於氧化矽(SiO2 )之相對介電常數。「High-k膜」亦可改稱為「High-k材料」或「高介電常數膜」。
於上述實施形態中，「虛設核心」表示暫時形成於記憶體孔MH內之材料，「犧牲構件」表示用於字元線WL或選擇閘極線SGD等配線之置換處理之材料。並不限定於此，於本說明書中「虛設核心」亦可改稱為「犧牲構件」。
本說明書中「連接」表示電性連接，例如不排除於中間介隔其他元件之情形。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為例子而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他多種方式實施，能夠於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
1:半導體記憶裝置2:記憶體控制器10:記憶胞陣列11:指令暫存器12:位址暫存器13:定序器14:驅動器模組15:列解碼器模組16:感測放大器模組20:半導體基板21~25:導電體30:核心構件31:半導體32:積層膜33:半導體34:半導體35:隧道氧化膜36:絕緣膜37:阻擋絕緣膜40:絕緣體層41:導電體層42:犧牲構件43:導電體層44:絕緣體層45:導電體層46:絕緣體層47:犧牲構件48:絕緣體層49:犧牲構件50:絕緣體51:半導體膜52:虛設核心53:氧化膜60:虛設核心61:半導體膜62:犧牲構件70:半導體80:High-k膜BL:位元線BL0-BLm:位元線BLK:塊CP:接點MH:記憶體孔MP:記憶體柱MT:記憶胞電晶體MT0-7:記憶胞電晶體SHE:狹縫SHEW:狹縫SGD0-SGD3:選擇閘極線SGD、SGS:選擇閘極線SL:源極線SLT:狹縫SP:空間ST1:選擇電晶體ST2:選擇電晶體SU:串單元SU0、SU1、SU2、SU3:串單元WL:字元線WL0-7:字元線
圖1係表示第1實施形態之半導體記憶裝置之構成例之方塊圖。 圖2係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例之電路圖。 圖3係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例之俯視圖。 圖4係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之剖面構造之一例之剖視圖。 圖5係表示第1實施形態之半導體記憶裝置中之記憶體柱之剖面構造之一例之剖視圖。 圖6係表示第1實施形態之半導體記憶裝置中之記憶體柱之剖面構造之一例之剖視圖。 圖7係表示第1實施形態之半導體記憶裝置之製造方法之一例之流程圖。 圖8係表示第1實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖9係表示第1實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖10係表示第1實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之平面佈局圖。 圖11係表示第1實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖12係表示第1實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖13係表示第1實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖14係表示第1實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖15係表示第1實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖16係表示第1實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖17係表示第1實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖18係表示第1實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖19係表示第1實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖20係表示第1實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖21係表示第1實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖22係表示第1實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖23係表示第2實施形態之半導體記憶裝置之製造方法之一例之流程圖。 圖24係表示第2實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖25係表示第2實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖26係表示第2實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖27係表示第3實施形態之半導體記憶裝置所具備之記憶胞陣列之剖面構造之一例之剖視圖。 圖28係表示第3實施形態之半導體記憶裝置之製造方法之一例之流程圖。 圖29係表示第3實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖30係表示第3實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖31係表示第3實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖32係表示第3實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖33係表示第4實施形態之半導體記憶裝置所具備之記憶胞陣列之剖面構造之一例之剖視圖。 圖34係表示第4實施形態之半導體記憶裝置之製造方法之一例之流程圖。 圖35係表示第4實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖36係表示第4實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖37係表示第4實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖38係表示第4實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。 圖39係表示第4實施形態之半導體記憶裝置之製造步驟之一例之記憶胞陣列之剖視圖。
10:記憶胞陣列
20:半導體基板
21:導電體層
22:導電體層
23:導電體層
24:導電體層
25:導電體層
30:核心構件
31:半導體層
32:積層膜
33:半導體層
34:半導體層
BL:位元線
CP:接點
MP:記憶體柱
MT0-7:記憶胞電晶體
SGD:選擇閘極線
SGS:選擇閘極線
SHE:狹縫
SHEW:狹縫
SL:源極線
SLT:狹縫
SP:空間
ST1-ST2:選擇電晶體
SU0-SU1:串單元
WL0-7:字元線

Claims (22)

  1. 一種半導體記憶裝置，其具備： 複數個第1導電體層，其等於第1方向上相互隔開地配置，且沿與上述第1方向交叉之第2方向分別延伸； 第2導電體層，其相對於上述複數個第1導電體層中之最上層向上方隔開地配置； 第1半導體層，其沿上述第1方向延伸； 積層體，其於上述第2方向上配置於上述第1半導體層與上述複數個第1導電體層之間及上述第1半導體層與上述第2導電體層之間，且包含電荷累積層；以及 第2半導體層，其配置於上述積層體與上述第2導電體層間；且 上述第1半導體層至少自與上述第1導電體層之最上層對向之部分至與上述第2導電體層對向之部分為止為連續膜。
  2. 如請求項1之半導體記憶裝置，其中上述積層體至少自與上述第1導電體層之最上層對向之部分至與上述第2導電體層對向之部分為止為連續膜。
  3. 如請求項1之半導體記憶裝置，其中上述第2半導體層設置成圓筒狀。
  4. 如請求項1之半導體記憶裝置，其包含上述第2半導體層之外徑與上述積層體之外徑之間連續地變化之部分。
  5. 如請求項1之半導體記憶裝置，其中上述積層體包含與上述第1半導體層接觸之隧道氧化膜、與上述第2半導體層接觸之阻擋絕緣膜、及上述隧道氧化膜與上述阻擋絕緣膜之間之絕緣膜。
  6. 如請求項1之半導體記憶裝置，其進而具備沿上述第1方向延伸且由上述第1半導體層覆蓋之第1絕緣體層。
  7. 如請求項6之半導體記憶裝置，其中設置有上述第1導電體層之層中之上述第1絕緣體層之外徑較設置有上述第2導電體層之層中之上述第1絕緣體層的外徑大，且設置有上述第1導電體層之層中之上述第1半導體層之厚度與設置有上述第2導電體層之層中之上述第1半導體層的厚度大致相同。
  8. 如請求項6之半導體記憶裝置，其中上述第1絕緣體層於與經積層之上述第1導電體層交叉之部分設置成圓筒狀。
  9. 如請求項6之半導體記憶裝置，其進而包含第3半導體層，該第3半導體層與上述第1絕緣體層、上述第1半導體層及上述積層體各自之上表面相接。
  10. 如請求項9之半導體記憶裝置，其中上述第2半導體層之側面與上述第3半導體層之側面對齊，且上述第2半導體層與上述第3半導體層之間藉由第2絕緣體層而絕緣。
  11. 如請求項1至10中任一項之半導體記憶裝置，其進而具備狹縫，該狹縫將上述第2導電體層分斷且於內部形成絕緣體，並且與上述第2半導體層接觸。
  12. 如請求項1至10中任一項之半導體記憶裝置，其進而具備第4半導體層，該第4半導體層與上述第2導電體層接觸，且設置於上述第2導電體層之底部。
  13. 如請求項1至10中任一項之半導體記憶裝置，其進而包含上述第2半導體層與上述積層體之間之高介電膜。
  14. 如請求項6至10中任一項之半導體記憶裝置，其中上述第1絕緣體層之上表面包含於較設置有上述第2導電體層之層更上層。
  15. 如請求項1至10中任一項之半導體記憶裝置，其中上述第1導電體層與上述第1半導體層交叉之部分作為記憶胞電晶體發揮功能，上述第2導電體層與上述第1半導體層交叉之部分作為選擇電晶體發揮功能。
  16. 如請求項1至10中任一項之半導體記憶裝置，其中上述第2半導體層包含硼，且 上述第2半導體層中之硼濃度為1019 (atoms/cm3 )以上。
  17. 一種半導體記憶裝置之製造方法，其具備以下步驟： 形成積層部，上述積層部中，第1犧牲構件相互隔開地積層，且向最上層之第1犧牲構件之上方隔開地形成有第2犧牲構件； 形成分別貫通上述積層部之複數個孔； 於上述複數個孔之側面及底面形成第1半導體層； 形成上述第1半導體層之後，於上述複數個孔內形成第3犧牲構件； 形成上述第3犧牲構件之後，將露出於表面之上述第1半導體層氧化； 於上述氧化之後，進行上述第3犧牲構件之回蝕處理； 於上述回蝕處理之後，對露出於表面且未氧化之上述第1半導體層進行離子注入處理； 於上述離子注入處理之後，將上述第3犧牲構件、及未被執行上述離子注入處理且未氧化之上述第1半導體層去除； 將未氧化之上述第1半導體層去除之後，於上述複數個孔內依序形成阻擋絕緣膜、第1絕緣體層、隧道氧化膜、第2半導體層、第2絕緣體層； 形成上述第2絕緣體層之後，將上述第2犧牲構件去除； 將上述第2犧牲構件去除之後，形成與經離子注入之上述第1半導體層接觸之第1導電體層；以及 形成上述第1導電體層之後，將上述第1犧牲構件去除，於設置有上述第1犧牲構件之空間形成第2導電體層。
  18. 如請求項17之半導體記憶裝置之製造方法，其具備以下步驟： 當形成上述積層部時，於形成最上層之上述第1犧牲構件之後形成第3半導體層，並於上述第3半導體層上形成上述第2犧牲構件。
  19. 如請求項17或18之半導體記憶裝置之製造方法，其具備以下步驟： 於上述離子注入處理之後且去除上述第3犧牲構件之前，將上述第3犧牲構件之一部分、及未被執行上述離子注入處理且未氧化之上述第1半導體層之一部分去除；及 將上述第3犧牲構件之一部分及上述第1半導體層之一部分去除之後，於形成於上述複數個孔之側面之上述第1半導體層之側面及底面形成高介電膜。
  20. 一種半導體記憶裝置之製造方法，其具備以下步驟： 形成積層部，上述積層部中，第1犧牲構件相互隔開地積層，且向最上層之第1犧牲構件之上方隔開地形成有第2犧牲構件； 形成分別貫通上述積層部之複數個孔； 於上述複數個孔形成第3犧牲構件； 形成上述第3犧牲構件之後，於上述複數個孔之側面與上述第3犧牲構件上形成摻雜有雜質之第1半導體層； 形成上述第1半導體層之後，於上述複數個孔內形成第4犧牲構件； 形成上述第4犧牲構件之後，將露出於表面之上述第1半導體層氧化； 於上述氧化之後，將上述第4犧牲構件去除，並將形成於上述複數個孔之底部之上述第1半導體層去除； 將形成於上述複數個孔之底部之上述第1半導體層去除之後，將上述第3犧牲構件去除； 將上述第3犧牲構件去除之後，於上述複數個孔內依序形成阻擋絕緣膜、第1絕緣體層、隧道氧化膜、第2半導體層、第2絕緣體層； 形成上述第2絕緣體層之後，將上述第2犧牲構件去除； 將上述第2犧牲構件去除之後，形成與未氧化之上述第1半導體層接觸之第1導電體層；以及 形成上述第1導電體層之後，將上述第1犧牲構件去除，於設置有上述第1犧牲構件之空間形成第2導電體層。
  21. 如請求項20之半導體記憶裝置之製造方法，其具備以下步驟： 當形成上述積層部時，於形成最上層之上述第1犧牲構件之後形成第3半導體層，並於上述第3半導體層上形成上述第2犧牲構件。
  22. 如請求項20或21之半導體記憶裝置之製造方法，其具備以下步驟： 將形成於上述複數個孔之底部之上述第1半導體層去除之後且將上述第3犧牲構件去除之前，將上述第3犧牲構件之一部分去除；及 將上述第3犧牲構件之一部分去除之後，於形成於上述複數個孔之側面之上述第1半導體層之側面及底面形成高介電膜。
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