JP2022051007A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に並ぶ複数の第１導電層と、複数の第１導電層と対向する第１半導体層と、複数の第１導電層と対向し第２方向において第１半導体層から離間する第２半導体層と、第１方向に並ぶ複数の第２導電層と、第１方向に並び第２方向において複数の第２導電層と並ぶ複数の第３導電層と、複数の第２導電層と対向し第１半導体層に接続された第３半導体層と、複数の第３導電層と対向し第２半導体層に接続された第４半導体層と、第３半導体層の外周面の一部に対向する第４導電層と、複数の第３導電層に接続された第５導電層と、を備える。第３半導体層の中心軸から第４半導体層の中心軸までの距離は、第１半導体層の中心軸から第２半導体層の中心軸までの距離よりも大きい。【選択図】図６

Description

本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に積層された複数のゲート電極と、これら複数のゲート電極に対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
特開２０１７－１５７２６０号公報
高集積化の容易な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する第１半導体層と、第１方向に延伸し、複数の第１導電層と対向し、第１方向と交差する第２方向において第１半導体層から離間する第２半導体層と、第１方向から見て複数の第１導電層と重なる位置に設けられ、第１方向に並ぶ複数の第２導電層と、第１方向から見て複数の第１導電層と重なる位置に設けられ、第１方向に並び、第２方向において複数の第２導電層と並ぶ複数の第３導電層と、第１方向に延伸し、複数の第２導電層と対向し、第１方向の一端において第１半導体層に接続された第３半導体層と、第１方向に延伸し、複数の第３導電層と対向し、第１方向の一端において第２半導体層に接続された第４半導体層と、複数の第２導電層と複数の第３導電層との間に設けられ、第３半導体層の外周面の一部に対向する第４導電層と、複数の第２導電層と複数の第３導電層との間に設けられ、複数の第３導電層に接続された第５導電層と、を備える。第１方向及び第２方向に延伸し、第１半導体層の一部、第２半導体層の一部、第３半導体層の一部、及び、第４半導体層の一部を含む断面を第１の断面とすると、第１の断面において、第３半導体層の中心軸から第４半導体層の中心軸までの距離は、第１半導体層の中心軸から第２半導体層の中心軸までの距離よりも大きい。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する第１半導体層と、第１方向に延伸し、複数の第１導電層と対向し、第１方向と交差する第２方向において第１半導体層から離間する第２半導体層と、第１方向から見て複数の第１導電層と重なる位置に設けられ、第１方向に並ぶ複数の第２導電層と、第１方向から見て複数の第１導電層と重なる位置に設けられ、第１方向に並び、第２方向において複数の第２導電層と並ぶ複数の第３導電層と、第１方向に延伸し、複数の第２導電層と対向し、第１方向の一端において第１半導体層に接続された第３半導体層と、第１方向に延伸し、複数の第３導電層と対向し、第１方向の一端において第２半導体層に接続された第４半導体層と、複数の第２導電層と複数の第３導電層との間に設けられ、第３半導体層の外周面の一部に対向する第４導電層と、複数の第２導電層と複数の第３導電層との間に設けられ、複数の第３導電層に接続された第５導電層と、を備える。第１方向及び第２方向に延伸し、第１半導体層の一部、第２半導体層の一部、第３半導体層の一部、及び、第４半導体層の一部を含む断面を第１の断面とし、第１の断面において、第３半導体層の第１方向における第１半導体層と反対側の端部の第１方向における位置を第１の位置とし、第１の断面において、第４導電層の第１方向における第１半導体層と反対側の端部の第１方向における位置を第２の位置とし、第１の断面において、第４導電層の第２方向における第３導電層側の側面から第４導電層の第２方向における第３半導体層側の側面までの第２方向における距離を第１の距離とすると、第１の位置と第２の位置との間の第１方向における距離は、第１の距離よりも大きい。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する第１半導体層と、第１方向に延伸し、複数の第１導電層と対向し、第１方向と交差する第２方向において第１半導体層から離間する第２半導体層と、第１方向から見て複数の第１導電層と重なる位置に設けられ、第１方向に並ぶ複数の第２導電層と、第１方向から見て複数の第１導電層と重なる位置に設けられ、第１方向に並び、第２方向において複数の第２導電層と並ぶ複数の第３導電層と、第１方向から見て複数の第２導電層と重なる位置に設けられた第４導電層と、第１方向から見て複数の第３導電層と重なる位置に設けられ、第２方向において第４導電層と並ぶ第５導電層と、第１方向に延伸し、複数の第２導電層及び第４導電層と対向し、第１方向の一端において第１半導体層に接続された第３半導体層と、第１方向に延伸し、複数の第３導電層及び第５導電層と対向し、第１方向の一端において第２半導体層に接続された第４半導体層と、複数の第２導電層と複数の第３導電層との間に設けられ、第３半導体層の外周面の一部に対向する第６導電層と、複数の第２導電層と複数の第３導電層との間に設けられ、複数の第３導電層に接続された第７導電層と、第４導電層と第５導電層との間に設けられ、第３半導体層の外周面の一部に対向する第８導電層と、第４導電層と第５導電層との間に設けられ、第５導電層に接続された第９導電層と、を備える。第８導電層は第１方向において第６導電層から離間し、第９導電層は第１方向において第７導電層から離間する。
第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。 同半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 同半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第１比較例に係る半導体記憶装置の構成を示す模式的な平面図である。 第１比較例に係る半導体記憶装置の構成を示す模式的な断面図である。 第２比較例に係る半導体記憶装置の構成を示す模式的な平面図である。 第２比較例に係る半導体記憶装置の構成を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置の構成を示す模試的な断面図である。 第２実施形態に係る半導体記憶装置の構成を示す模試的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 他の実施形態に係る半導体記憶装置の構成を示す模試的な平面図である。 他の実施形態に係る半導体記憶装置の構成を示す模試的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electronmicroscopy）やＴＥＭ（Transmissionelectron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。
図１に示す様に、半導体記憶装置は、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリトランジスタ）、及び、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、例えば、動作電圧を生成して電圧供給線に出力する電圧生成回路、所望の電圧供給線をビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）と導通させるデコード回路、ビット線ＢＬの電流又は電圧を検知するセンスアンプ回路等を備える。
図２は、本実施形態に係る半導体記憶装置の模式的な平面図である。図３は、図２に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図４及び図５は、図２のＢで示した部分に対応する模式的な平面図（ＸＹ断面図）である。図４及び図５は、お互いに異なる高さ位置におけるＸＹ断面を示している。図６は、図４及び図５に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図７は、図４及び図５に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図８、図９及び図１０は、図６に示す構造の一部の模式的な拡大図である。
本実施形態に係る半導体記憶装置は、例えば図２に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられている。また、半導体基板１００のＹ方向の端部には、周辺領域ＲＰが設けられている。
また、本実施形態に係る半導体記憶装置は、例えば図３に示す様に、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２と、配線層Ｄ０，Ｄ１，Ｄ２の上方に設けられたメモリセル層ＬＭＣと、メモリセル層ＬＭＣの上方に設けられたドレイン側選択トランジスタ層ＬＳＴＤと、ドレイン側選択トランジスタ層ＬＳＴＤの上方に設けられた配線層Ｍ０，Ｍ１，Ｍ２と、を備える。
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域、絶縁領域１００Ｉ等が設けられている。
トランジスタ層ＬＴＲは、複数のトランジスタＴｒを備える。これら複数のトランジスタＴｒは、半導体基板１００の表面をチャネル領域とする電界効果型のトランジスタである。これら複数のトランジスタＴｒは、周辺回路ＰＣを構成する。
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を備える。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
メモリセル層ＬＭＣは、例えば図２に示す様に、Ｙ方向に並ぶ複数のメモリブロックＢＬＫの一部を備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、例えば図５に示す様に、ブロック間構造ＳＴの一部が設けられる。
メモリセル層ＬＭＣは、例えば図６に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、例えば図８に示す様に、窒化チタン（ＴｉＮ）等のバリア導電膜１１３及びタングステン（Ｗ）等の金属膜１１４の積層膜等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、図６に示す様に、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
導電層１１０の下方には、導電層１１２が設けられている。導電層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１２は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。導電層１１２は、ソース線ＳＬ（図１）として機能する。
半導体層１２０は、例えば図５に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及びソース側選択トランジスタＳＴＳのチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図６に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物、又は、ホウ素（Ｂ）等のＰ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、絶縁層１２５の上端に接続されている。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図８に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、ブロック絶縁膜１３３及び高誘電率絶縁膜１３４を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。高誘電率絶縁膜１３４は、例えば、アルミナ（Ａｌ２Ｏ３）等の金属酸化膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。高誘電率絶縁膜１３４は、導電層１１０に対応してＺ方向に並ぶ。
ブロック間構造ＳＴは、例えば図５及び図６に示す様に、Ｚ方向及びＸ方向に延伸する導電層１４０と、導電層１４０の側面に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１４１と、を備える。導電層１４０の下端は、導電層１１２に接続されている。導電層１４０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。導電層１４０は、例えば、ソース線ＳＬ（図１）として機能する。
ドレイン側選択トランジスタ層ＬＳＴＤは、例えば図４に示す様に、Ｙ方向に並ぶ複数のメモリブロックＢＬＫの一部を備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、ブロック間構造ＳＴの一部が設けられる。メモリブロックＢＬＫは、Ｙ方向に並ぶ２つのストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、ストリングユニット間絶縁層ＳＨＥが設けられる。
ドレイン側選択トランジスタ層ＬＳＴＤは、例えば図６に示す様に、Ｚ方向に並ぶ複数の導電層２１０と、これら複数の導電層２１０のＹ方向の一端に接続された導電層２１５と、Ｚ方向に延伸する複数の半導体層２２０と、複数の導電層２１０及び複数の半導体層２２０の間にそれぞれ設けられた複数のゲート絶縁膜２３０と、を備える。
導電層２１０は、Ｘ方向に延伸する略板状の導電層である。導電層２１０は、例えば図９に示す様に、窒化チタン（ＴｉＮ）等のバリア導電膜２１３及びタングステン（Ｗ）等の金属膜２１４の積層膜等を含んでいても良い。Ｚ方向に並ぶ複数の導電層２１０の間には、図６に示す様に、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層２１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層２１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
導電層２１０のＹ方向の幅は、導電層１１０のＹ方向の幅よりも小さい。例えば、図６の例では、１つの導電層１１０に対応して、Ｙ方向に並ぶ２つの導電層２１０と、これらの間に設けられた１つのストリングユニット間絶縁層ＳＨＥと、が設けられている。従って、図示の例において、導電層２１０のＹ方向の幅は、導電層１１０のＹ方向の幅の１／２よりも小さい。
導電層２１０のＹ方向における一方側の端部は、例えば図４に示す様に、Ｘ方向に直線状に延伸するブロック間構造ＳＴに沿って、略直線状に形成されている。また、導電層２１０の他方側の端部は、ゲート絶縁膜２３０又は導電層２１５に接続されている。
導電層２１５は、Ｘ方向に延伸する略板状の導電層である。導電層２１５は、例えば図１０に示す様に、窒化チタン（ＴｉＮ）等のバリア導電膜２１３及びタングステン（Ｗ）等の金属膜２１４の積層膜等を含んでいても良い。尚、導電層２１５中のバリア導電膜２１３及び金属膜２１４は、それぞれ、導電層２１０中のバリア導電膜２１３及び金属膜２１４と連続的に形成されている。導電層２１５は、例えば図４に示す様に、Ｘ方向に並ぶ複数の半導体層２２０に対応して設けられた複数の部分２１７を備える。部分２１７は、半導体層２２０の外周面に沿ってＺ方向に延伸する曲面状に形成されている。部分２１７は、Ｘ方向に並ぶ複数の半導体層２２０の配列周期に対応して、Ｘ方向に複数設けられている。
導電層２１５のＹ方向における厚みＴ１（図６）は、少なくとも、導電層２１０のＺ方向における厚みＴ２（図６）の半分の厚み（Ｔ２／２）よりも大きい。厚みＴ１は、厚みＴ２と同程度であっても良いし、厚みＴ２より大きくても良い。尚、導電層２１５のＹ方向における厚みＴ１は、例えば、図６に例示する様な断面における、導電層２１５のゲート絶縁膜２３０との接触面と、導電層２１５のストリングユニット間絶縁層ＳＨＥとの接触面と、の最短距離であっても良い。
例えば図６の例では、導電層２１５の下端が、半導体層２２０の下端よりも上方、最も下方に位置する導電層２１０の下面よりも下方に位置している。また、導電層２１５の上端が、半導体層２２０の上端よりも下方、最も上方に位置する導電層２１０の上面よりも上方に位置している。ただし、導電層２１５の上端のＺ方向における位置は、例えば、最も上方に位置する導電層２１０の上面のＺ方向における位置と一致してしても良い。尚、図６の例において、導電層２１５の上端のＺ方向における位置と、不純物領域２２１の上面のＺ方向における位置と、の差Ｚ１は、導電層２１５の厚みＴ１よりも大きい。
半導体層２２０は、例えば図４に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層２２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のドレイン側選択トランジスタＳＴＤのチャネル領域として機能する。半導体層２２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層２２０は、例えば図６に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層２２５が設けられている。また、半導体層２２０の外周面は、それぞれ導電層２１０，２１５によって囲われており、導電層２１０，２１５と対向している。
半導体層２２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域２２１が設けられている。不純物領域２２１は、絶縁層２２５の上端に接続されている。また、不純物領域２２１は、コンタクトＣｈ及びコンタクトＶｙ（図６）を介してビット線ＢＬに接続されている。尚、半導体層２２０の下端部は不純物領域１２１に接続されている。
尚、本実施形態においては、半導体層２２０のＸＹ平面における中心位置が、半導体層１２０のＸＹ平面における中心位置と一致していない。
例えば、図５に示す様に、半導体層１２０は、１つのメモリブロックＢＬＫに対応して８列にわたって設けられている。これらの列は、それぞれ、Ｘ方向に並ぶ複数の半導体層１２０を含む。また、これらの列同士のＹ方向における距離は、略均一である。
また、例えば図４に示す様に、半導体層２２０も同様に、１つのメモリブロックＢＬＫに対応して８列にわたって設けられている。これらの列は、それぞれ、Ｘ方向に並ぶ複数の半導体層２２０を含む。ここで、例えば図７に示す様に、Ｙ方向の一方側から数えて１つ目及び８つ目の列に対応する半導体層２２０は、これらに接続された半導体層１２０よりも、ストリングユニット間絶縁層ＳＨＥに近い位置に設けられている。また、Ｙ方向の一方側から数えて４つ目及び５つ目の列に対応する半導体層２２０は、これらに接続された半導体層１２０よりも、ストリングユニット間絶縁層ＳＨＥから遠い位置に設けられている。従って、例えば図６に示す様な断面では、Ｙ方向の一方側（例えば、図６の左側）から数えて３番目（図７では５番目）の半導体層２２０の中心軸Ａｘ１から、Ｙ方向の一方側から数えて２番目（図７では３番目）の半導体層２２０の中心軸Ａｘ２までの、Ｙ方向における距離をＹ１とし、Ｙ方向の一方側から数えて３番目（図７では５番目）の半導体層１２０の中心軸Ａｘ３から、Ｙ方向の一方側から数えて２番目（図７では３番目）の半導体層１２０の中心軸Ａｘ４までの、Ｙ方向における距離をＹ２とすると、Ｙ１はＹ２よりも大きい。
ゲート絶縁膜２３０は、半導体層２２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜２３０は、例えば図９に示す様に、半導体層２２０及び導電層２１０，２１５の間に積層されたトンネル絶縁膜２３１、電荷蓄積膜２３２、ブロック絶縁膜２３３及び高誘電率絶縁膜２３４を備える。トンネル絶縁膜２３１及びブロック絶縁膜２３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜２３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。高誘電率絶縁膜２３４は、例えば、アルミナ（Ａｌ２Ｏ３）等の金属酸化膜である。トンネル絶縁膜２３１、電荷蓄積膜２３２、及び、ブロック絶縁膜２３３は略円筒状の形状を有し、半導体層２２０の外周面に沿ってＺ方向に延伸する。高誘電率絶縁膜２３４は、導電層２１０に対応してＺ方向に並ぶ。尚、例えば図１０に示す様に、高誘電率絶縁膜２３４は、絶縁層１０１の、上面、下面、及び、導電層２１５との対向面にも形成されている。
配線層Ｍ０，Ｍ１，Ｍ２は、例えば図３に示す様に、それぞれ、複数の配線ｍ０，ｍ１，ｍ２を備える。これら複数の配線ｍ０，ｍ１，ｍ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属膜の積層膜等を含んでいても良い。尚、図示の例では、配線ｍ０の一部がビット線ＢＬとして機能している。ビット線ＢＬは、Ｘ方向に並び、Ｙ方向に延伸する。
［製造方法］
次に、図１１～図３８を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図１１～図３８は、同製造方法について説明するための模式的な断面図であり、図７に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、図３を参照して説明した半導体基板１００に、トランジスタ層ＬＴＲ、配線層Ｄ０、配線層Ｄ１、及び、配線層Ｄ２を形成する。
次に、例えば図１１に示す様に、配線層Ｄ２の上方に、導電層１１２を形成する。また、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。犠牲層１１０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等からなる絶縁層である。この工程は、例えば、ＣＶＤ（Chemical VaporDeposition）等の方法によって行う。
次に、例えば図１２に示す様に、半導体層１２０に対応する位置に、複数のメモリホールＭＨを形成する。メモリホールＭＨは、Ｚ方向に延伸し、複数の絶縁層１０１及び犠牲層１１０Ａを貫通し、導電層１１２の上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
次に、例えば図１３に示す様に、メモリホールＭＨの内周面に、ゲート絶縁膜１３０の一部（トンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３）、半導体層１２０及び絶縁層１２５を形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
次に、例えば図１４に示す様に、図１３を参照して説明した構造の上面に、複数の絶縁層１０１及び複数の犠牲層２１０Ａを交互に形成する。犠牲層２１０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等からなる絶縁層である。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１５に示す様に、ストリングユニット間絶縁層ＳＨＥに対応する位置に、溝ＳＨＥＡを形成する。溝ＳＨＥＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０１及び犠牲層２１０ＡをＹ方向に分断する溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１６に示す様に、溝ＳＨＥＡの内部に犠牲層２１５Ａを形成する。犠牲層２１５Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等からなる絶縁層である。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１７に示す様に、半導体層２２０に対応する位置に、複数のトランジスタホールＳＨを形成する。トランジスタホールＳＨは、Ｚ方向に延伸し、複数の絶縁層１０１及び犠牲層２１０Ａを貫通する貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１８に示す様に、トランジスタホールＳＨの内周面に、ブロック絶縁膜２３３及び犠牲層２２０Ａを形成する。犠牲層２２０Ａは、例えば、炭素（Ｃ）等である。この工程は、例えば、ＣＶＤ、及び、ＲＩＥ又はＣＭＰ（Chemical MechanicalPolishing）等の方法によって行う。
次に、例えば図１９に示す様に、図１８を参照して説明した構造の上面に、絶縁層１０１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２０に示す様に、ブロック間構造ＳＴに対応する位置に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、複数の絶縁層１０１、犠牲層１１０Ａ及び犠牲層２１０ＡをＹ方向に分断し、導電層１１２の上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２１に示す様に、絶縁層１０１の一部を除去して、犠牲層２１５Ａの上面を露出させる。この工程は、例えば、ＲＩＥによるエッチバック等の方法によって行う。
次に、例えば図２２に示す様に、犠牲層１１０Ａ、犠牲層２１０Ａ及び犠牲層２１５Ａを除去する。これにより、Ｚ方向に配設された複数の絶縁層１０１と、この絶縁層１０１を支持するメモリホールＭＨ内の構造（半導体層１２０、ゲート絶縁膜１３０の一部及び絶縁層１２５）及びトランジスタホールＳＨ内の構造（犠牲層２２０Ａ及びブロック絶縁膜２３３）を含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２３に示す様に、絶縁層１０１の上面、下面及びＹ方向の側面、並びに、導電層１１２の上面に、図示しない高誘電率絶縁膜１３４，２３４及び導電層１１０Ｂを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２４に示す様に、導電層１１０Ｂのうち、最上層の絶縁層１０１の上面を覆う部分、溝ＳＨＥＡの底面を覆う部分、及び、溝ＳＴＡの底面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２５に示す様に、最上層の絶縁層１０１の上面、溝ＳＨＥＡの内部、及び、溝ＳＴＡの内部に、犠牲層ＳＨＥＢを形成する。犠牲層ＳＨＥＢは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層である。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２６に示す様に、犠牲層ＳＨＥＢの一部を除去して、最上層の絶縁層１０１の上面を露出させる。この工程は、例えば、ＲＩＥによるエッチバック等の方法によって行う。
次に、例えば図２７に示す様に、最上層の絶縁層１０１の上面に、酸化シリコン（ＳｉＯ２）等の絶縁層１５１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
また、例えば、絶縁層１５１のストリングユニット間絶縁層ＳＨＥに対応する位置に、溝ＳＨＥＣを形成する。溝ＳＨＥＣは、Ｚ方向及びＸ方向に延伸し、絶縁層１５１をＹ方向に分断し、犠牲層ＳＨＥＢ及び一部の犠牲層２２０Ａの上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２８に示す様に、犠牲層ＳＨＥＢの一部を除去して、導電層１１０Ｂの一部のＹ方向の側面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。また、この工程は、犠牲層ＳＨＥＢの上面が、例えば、半導体層２２０（図６）の上端よりも下方、最上層の導電層２１０の上面よりも上方に相当する位置に位置する様に行う。
次に、例えば図２９に示す様に、導電層１１０Ｂのうち、ブロック絶縁膜２３３の側面の一部に設けられた部分を除去する。この工程により、導電層２１５が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図３０に示す様に、溝ＳＨＥＡの内部に形成された犠牲層ＳＨＥＢを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図３１に示す様に、溝ＳＨＥＡの内部に、ストリングユニット間絶縁層ＳＨＥを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３２に示す様に、ストリングユニット間絶縁層ＳＨＥの一部及び絶縁層１５１を除去して、ブロック絶縁膜２３３及び犠牲層２２０Ａの上面を露出させる。この工程は、例えば、ＲＩＥによるエッチバック又はＣＭＰ等の方法によって行う。
次に、例えば図３３に示す様に、溝ＳＴＡの内部に形成された犠牲層ＳＨＥＢを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
また、例えば、導電層１１０Ｂのうち、絶縁層１０１のＹ方向の側面に形成された部分を除去する。この工程により、複数の導電層１１０及び複数の導電層２１０が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図３４に示す様に、溝ＳＴＡのＹ方向の側面及び底面に絶縁層１４１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３５に示す様に、絶縁層１４１の溝ＳＴＡの底面に形成された部分を除去する。この工程は、例えば、ＲＩＥ等の方法によって行う。
また、例えば、溝ＳＴＡの内部に、導電層１４０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３６に示す様に、導電層１４０の一部及び絶縁層１４１の一部を除去して、最上層の絶縁層１０１及び犠牲層２２０Ａの上面を露出させる。この工程は、例えば、ＣＭＰ等の方法によって行う。
次に、例えば図３７に示す様に、犠牲層２２０Ａを除去する。この工程は、例えば、アッシング等の方法によって行う。
次に、例えば図３８に示す様に、トランジスタホールＳＨの内部に、ゲート絶縁膜２３０、半導体層２２０及び絶縁層２２５を形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
その後、配線等を形成し、ダイシングによってウェハを分断することにより、図２～図１０を参照して説明した様な半導体記憶装置が形成される。
［第１比較例］
次に、図３９及び図４０を参照して、第１比較例に係る半導体記憶装置について説明する。図３９は、第１比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図４０は、図３９に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
第１比較例に係る半導体記憶装置は、ドレイン側選択トランジスタ層ＬＳＴＤのかわりに、ドレイン側選択トランジスタ層ＬＳＴＤ´を備える。ドレイン側選択トランジスタ層ＬＳＴＤ´は、例えば図４０に示す様に、Ｚ方向に並ぶ複数の導電層２１０´と、Ｚ方向に延伸する複数の半導体層２２０´と、複数の導電層２１０´及び複数の半導体層２２０´の間にそれぞれ設けられた複数のゲート絶縁膜２３０´と、を備える。
上述の通り、第１実施形態に係る導電層２１０のストリングユニット間絶縁層ＳＨＥ側の端部は、ゲート絶縁膜２３０及び導電層２１５に接続されている。一方、第１比較例に係る導電層２１０´のストリングユニット間絶縁層ＳＨＥ側の端部は、例えば図３９に示す様に、ゲート絶縁膜２３０´及びストリングユニット間絶縁層ＳＨＥに接続されている。
また、上述の通り、第１実施形態においては、半導体層２２０のＸＹ平面における中心位置が、半導体層１２０のＸＹ平面における中心位置と一致していなかった。一方、第１比較例においては、半導体層２２０´のＸＹ平面における中心位置が、半導体層１２０のＸＹ平面における中心位置と一致している（図４０参照）。
［第２比較例］
次に、図４１及び図４２を参照して、第２比較例に係る半導体記憶装置について説明する。図４１は、第２比較例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図４２は、図４１に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
第２比較例に係る半導体記憶装置は、ドレイン側選択トランジスタ層ＬＳＴＤのかわりに、ドレイン側選択トランジスタ層ＬＳＴＤ´´を備える。ドレイン側選択トランジスタ層ＬＳＴＤ´´は、例えば図４２に示す様に、Ｚ方向に並ぶ複数の導電層２１０と、これら複数の導電層２１０のＹ方向の一端に接続された導電層２１５´´と、Ｚ方向に延伸する複数の半導体層２２０´と、複数の導電層２１０及び複数の半導体層２２０´の間にそれぞれ設けられた複数のゲート絶縁膜２３０と、を備える。
第２比較例においては、第１比較例と同様に、半導体層２２０´のＸＹ平面における中心位置が、半導体層１２０のＸＹ平面における中心位置と一致している。
［効果］
第１比較例に係る半導体記憶装置では、例えば図３９に示す様に、Ｙ方向の一方側から数えて４番目及び５番目の列に含まれる複数の半導体層２２０´が、外周面の一部において導電層２１０´に対向し、外周面の一部においてストリングユニット間絶縁層ＳＨＥに対向している。この様な構成において導電層２１０´に電圧を供給すると、半導体層２２０´の一部の外周面に電子のチャネルが形成されない。これにより、Ｙ方向の一方側から数えて４番目及び５番目の列に含まれる複数の半導体層２２０´に対応する複数のドレイン側選択トランジスタＳＴＤ（図１）において、ＯＮ電流が不足してしまう恐れがある。
そこで、第２比較例に係る半導体記憶装置では、例えば図４１に示す様に、ドレイン側選択トランジスタ層ＬＳＴＤ´´に導電層２１５´´を設けている。この様な構成によれば、全ての半導体層２２０´の外周面に、全周にわたって電子のチャネルが形成される。これにより、上述の様に、一部のドレイン側選択トランジスタＳＴＤ（図１）においてＯＮ電流が不足することを抑制することが可能であると考えられる。
しかしながら、第２比較例に係る半導体記憶装置では、半導体層２２０´のＸＹ平面における中心位置が、半導体層１２０のＸＹ平面における中心位置と一致している。この様な構成では、Ｙ方向において隣り合う２つの導電層２１０の間に一対の導電層２１５´´及びストリングユニット間絶縁層ＳＨＥを設けると、導電層２１５´´及びストリングユニット間絶縁層ＳＨＥの厚みが小さくなってしまう場合があった。これに伴い、導電層２１５´´に好適に電圧を供給出来ない恐れがある。また、Ｙ方向において隣り合う２つの導電層２１５´´の間で絶縁破壊等が生じてしまう恐れがある。
ここで、第１実施形態に係る半導体記憶装置では、例えば図４及び図７を参照して説明した様に、半導体層２２０のＸＹ平面における中心位置が半導体層１２０のＸＹ平面における中心位置と一致しておらず、ストリングユニット間絶縁層ＳＨＥの近傍に設けられた半導体層２２０が、これに接続された半導体層１２０よりも、ストリングユニット間絶縁層ＳＨＥから遠い位置に設けられている。
この様な構成によれば、第２比較例と比較して、半導体層２２０間の距離を大きくすることが可能である。従って、導電層２１５及びストリングユニット間絶縁層ＳＨＥの厚みを大きくすることが可能である。従って、導電層２１５に好適に電圧を供給することが可能である。また、Ｙ方向において隣り合う２つの導電層２１５の間で絶縁破壊等が生じてしまうことを抑制可能である。
また、第１実施形態においては、図１８に示す工程において、トランジスタホールＳＨの内部に、炭素（Ｃ）の犠牲層２２０Ａを形成している。また、図２７に示す工程において、絶縁層１５１に、窒化シリコン（Ｓｉ３Ｎ４）等の犠牲層ＳＨＥＢ及び一部の犠牲層２２０Ａの上面を露出させる溝ＳＨＥＣを形成している。また、図２８に示す工程において、絶縁層１５１をマスクとして、犠牲層ＳＨＥＢの一部を除去している。また、図２９に示す工程において、導電層１１０Ｂの一部を除去している。
この様な方法によれば、導電層２１５の上端位置を好適に調整可能である。これにより、導電層２１５の上端の位置を半導体層２２０の上端の位置よりも低い位置に調整して、コンタクトＣｈと導電層２１５とが接触してしまうことを抑制可能である。また、コンタクトＣｈと導電層２１５との間の容量結合を小さくすることが出来る。
また、第１実施形態においては、図１８に示す工程において、トランジスタホールＳＨの内部に、炭素（Ｃ）の犠牲層２２０Ａを形成している。また、図３７に示す工程において犠牲層２２０Ａを除去し、図３８に示す工程においてトランジスタホールＳＨの内部に半導体層２２０、ゲート絶縁膜２３０等を形成している。
ここで、例えば図１８に示す工程において犠牲層２２０Ａではなく半導体層２２０、ゲート絶縁膜２３０等を形成することも考えられる。この様な場合、トランジスタホールＳＨ内部には、電荷蓄積膜として機能する窒化シリコン（Ｓｉ３Ｎ４）の膜が含まれることとなる。しかしながら、この様な場合、図２７に示す工程において、溝ＳＨＥＣによって犠牲層ＳＨＥＢを露出させ、且つ、絶縁層１５１によってトランジスタホールＳＨ内部の半導体層２２０、及び、ゲート絶縁膜２３０を覆う必要が生じてしまう。トランジスタホールＳＨ内部の電荷蓄積膜が露出してしまうと、図３０に示す工程においてトランジスタホールＳＨ内部の電荷蓄積膜が除去されてしまうためである。従って、溝ＳＨＥＣを複雑な形状にする必要が生じてしまう。また、溝ＳＨＥＣのパターニングにおいて、厳密な位置合わせが必要になってしまう。一方、第１実施形態に係る製造方法によれば、図３０に示す工程において、トランジスタホールＳＨ内部に窒化シリコン（Ｓｉ３Ｎ４）の膜が含まれない。従って、溝ＳＨＥＣを直線状に形成することが可能である。また、比較例よりも、溝ＳＨＥＣの合わせズレマージンが大きくなる。従って、第１実施形態に係る半導体記憶装置をより容易に製造することが可能である。
［第２実施形態］
［構成］
次に、図４３及び図４４を参照して、第２実施形態に係る半導体記憶装置について説明する。図４３は、第２実施形態に係る半導体記憶装置の一部の構成を示す模試的な断面図であり、図６に示す部分の構成を示している。図４４は、同半導体記憶装置の一部の構成を示す模試的な断面図であり、図７に示す部分の構成を示している。
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、ドレイン側選択トランジスタ層ＬＳＴＤのかわりに、ドレイン側選択トランジスタ層ＬＳＴＤ２を備える。
第２実施形態に係るドレイン側選択トランジスタ層ＬＳＴＤ２は、基本的には第１実施形態に係るドレイン側選択トランジスタ層ＬＳＴＤと同様に構成されている。ただし、第２実施形態に係るドレイン側選択トランジスタ層ＬＳＴＤ２は、導電層２１５のかわりに、Ｚ方向に並ぶ２つの導電層２１５´を備える。
第２実施形態に係る導電層２１５´は、基本的には第１実施形態に係る導電層２１５と同様に構成されている。ただし、第１実施形態に係る導電層２１５は、下端の位置が最も下方に位置する導電層２１０の下面よりも下方に設けられ、上端の位置が最も上方に位置する導電層２１０の上面よりも上方に設けられていた。また、１つの導電層２１５が、Ｚ方向に並ぶ全ての導電層２１０に接続されていた。一方、第２実施形態においては、下方に位置する導電層２１５´の上端が、最も上方に位置する導電層２１０の下面よりも下方に設けられており、この様な導電層２１５´が下方に位置する一又は複数の導電層２１０に接続されている。また、上方に位置する導電層２１５´の下端が、最も下方に位置する導電層２１０の上面よりも上方に設けられており、この様な導電層２１５´が上方に位置する一又は複数の導電層２１０に接続されている。
［製造方法］
次に、図４５～図５４を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図４５～図５４は、同製造方法について説明するための模式的な断面図であり、図４４に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造方法は、図２７を参照して説明した工程までは、第１実施形態に係る製造方法と同様である。
次に、例えば図４５に示す様に、犠牲層ＳＨＥＢの一部を除去して、導電層１１０Ｂの一部のＹ方向の側面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。また、この工程は、犠牲層ＳＨＥＢの上面が、例えば、最上層の導電層２１０の下面よりも下方、最下層の導電層２１０の上面よりも上方に相当する位置に位置する様に行う。
次に、例えば図４６に示す様に、導電層１１０Ｂのうち、ブロック絶縁膜２３３の側面の一部に設けられた部分を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図４７に示す様に、溝ＳＨＥＡの内部に形成された犠牲層ＳＨＥＢを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
また、例えば、絶縁層１５１の上面及び溝ＳＨＥＡの内部に、絶縁層１５２を形成する。絶縁層１５２は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。この工程は、例えば、スパッタ等の方法によって行う。また、この工程では、溝ＳＨＥＡが埋め込まれない程度に絶縁層１５２を薄く製膜する。
次に、例えば図４８に示す様に、絶縁層１５２の一部を除去して、ブロック絶縁膜２３３の側面の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図４９に示す様に、絶縁層１５２の上面及び側面に、導電層２１５Ｂを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図５０に示す様に、導電層２１５Ｂのうち、絶縁層１５２の上面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図５１に示す様に、絶縁層１５２の上面及び導電層２１５Ｂの側面に、絶縁層１５３を形成する。絶縁層１５３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。この工程は、例えば、スパッタ等の方法によって行う。また、この工程では、溝ＳＨＥＡが埋め込まれない程度に絶縁層１５３を薄く製膜する。
次に、例えば図５２に示す様に、絶縁層１５３の一部を除去して、導電層２１５Ｂの側面の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図５３に示す様に、導電層２１５Ｂのうち、絶縁層１５３によって覆われていない部分を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図５４に示す様に、溝ＳＨＥＡの内部に、ストリングユニット間絶縁層ＳＨＥを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
その後、第１実施形態に係る製造方法の図３２を参照して説明した工程以降の工程を実行することにより、第２実施形態に係る半導体記憶装置が製造される。
［その他の実施形態］
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、第１実施形態及び第２実施形態に係る半導体記憶装置の構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
例えば、第１実施形態及び第２実施形態に係る半導体記憶装置は、トランジスタ層ＬＴＲとメモリセル層ＬＭＣとを同一のウェハ上に形成することによって製造される。この様な構成においては、例えば図３等を参照して説明した様に、ドレイン側選択トランジスタ層ＬＳＴＤが、メモリセル層ＬＭＣより上方に設けられる。しかしながら、例えば、トランジスタ層ＬＴＲとメモリセル層ＬＭＣとを別々のウェハ上に形成し、これら２つのウェハを貼合することによって、半導体記憶装置を製造しても良い。この様な場合には、ドレイン側選択トランジスタ層ＬＳＴＤが、メモリセル層ＬＭＣより下方に設けられる場合がある。
また、例えば、第１実施形態及び第２実施形態においては、例えば図４等を参照して説明した様に、メモリブロックＢＬＫが、Ｙ方向に並ぶ２つのストリングユニットＳＵを備えていた。しかしながら、例えば図５５及び図５６に例示する様に、第１実施形態及び第２実施形態に係るメモリブロックＢＬＫは、Ｙ方向に並ぶ３つ以上のストリングユニットＳＵを備えていても良い。
また、例えば、第１実施形態及び第２実施形態においては、例えば図８～図１０等を参照して説明した様に、導電層１１０，２１０，２１５が、バリア導電膜１１３，２１３及び金属膜１１４，２１４の積層膜を備えていた。また、ゲート絶縁膜１３０，２３０の導電層１１０，２１０，２１５との接触部分には、高誘電率絶縁膜１３４，２３４が設けられていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、導電層１１０，２１０，２１５の全てからバリア導電膜１１３，２１３を省略しても良いし、ゲート絶縁膜１３０，２３０の全てから高誘電率絶縁膜１３４，２３４を省略しても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、２１０…導電層、２１５…導電層、２２０…半導体層、２３０…ゲート絶縁膜。

Claims (10)

  1. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向し、前記第１方向と交差する第２方向において前記第１半導体層から離間する第２半導体層と、
    前記第１方向から見て前記複数の第１導電層と重なる位置に設けられ、前記第１方向に並ぶ複数の第２導電層と、
    前記第１方向から見て前記複数の第１導電層と重なる位置に設けられ、前記第１方向に並び、前記第２方向において前記複数の第２導電層と並ぶ複数の第３導電層と、
    前記第１方向に延伸し、前記複数の第２導電層と対向し、前記第１方向の一端において前記第１半導体層に接続された第３半導体層と、
    前記第１方向に延伸し、前記複数の第３導電層と対向し、前記第１方向の一端において前記第２半導体層に接続された第４半導体層と、
    前記複数の第２導電層と前記複数の第３導電層との間に設けられ、前記第３半導体層の外周面の一部に対向する第４導電層と、
    前記複数の第２導電層と前記複数の第３導電層との間に設けられ、前記複数の第３導電層に接続された第５導電層と
    を備え、
    前記第１方向及び前記第２方向に延伸し、前記第１半導体層の一部、前記第２半導体層の一部、前記第３半導体層の一部、及び、前記第４半導体層の一部を含む断面を第１の断面とすると、
    前記第１の断面において、前記第３半導体層の中心軸から前記第４半導体層の中心軸までの距離は、前記第１半導体層の中心軸から前記第２半導体層の中心軸までの距離よりも大きい
    半導体記憶装置。
  2. 前記第１の断面において、
    前記第３半導体層の前記第１方向における前記第１半導体層と反対側の端部の前記第１方向における位置を第１の位置とし、
    前記第４導電層の前記第１方向における前記第１半導体層と反対側の端部の前記第１方向における位置を第２の位置とし、
    前記第４導電層の前記第２方向における前記第３導電層側の側面から前記第４導電層の前記第２方向における前記第３半導体層側の側面までの前記第２方向における距離を第１の距離とすると、
    前記第１の位置と前記第２の位置との間の前記第１方向における距離は、前記第１の距離よりも大きい
    請求項１記載の半導体記憶装置。
  3. 前記第１方向から見て前記複数の第２導電層と重なる位置に設けられ、前記第３半導体層に対向する第６導電層と、
    前記第１方向から見て前記複数の第３導電層と重なる位置に設けられ、前記第２方向において前記第６導電層と並び、前記第４半導体層に対向する第７導電層と、
    前記第６導電層と前記第７導電層との間に設けられ、前記第３半導体層の外周面の一部に対向する第８導電層と、
    前記第６導電層と前記第７導電層との間に設けられ、前記第７導電層に接続された第９導電層と
    を備え、
    前記第８導電層は前記第１方向において前記第４導電層から離間し、
    前記第９導電層は前記第１方向において前記第５導電層から離間する
    請求項１又は２記載の半導体記憶装置。
  4. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向し、前記第１方向と交差する第２方向において前記第１半導体層から離間する第２半導体層と、
    前記第１方向から見て前記複数の第１導電層と重なる位置に設けられ、前記第１方向に並ぶ複数の第２導電層と、
    前記第１方向から見て前記複数の第１導電層と重なる位置に設けられ、前記第１方向に並び、前記第２方向において前記複数の第２導電層と並ぶ複数の第３導電層と、
    前記第１方向に延伸し、前記複数の第２導電層と対向し、前記第１方向の一端において前記第１半導体層に接続された第３半導体層と、
    前記第１方向に延伸し、前記複数の第３導電層と対向し、前記第１方向の一端において前記第２半導体層に接続された第４半導体層と、
    前記複数の第２導電層と前記複数の第３導電層との間に設けられ、前記第３半導体層の外周面の一部に対向する第４導電層と、
    前記複数の第２導電層と前記複数の第３導電層との間に設けられ、前記複数の第３導電層に接続された第５導電層と
    を備え、
    前記第１方向及び前記第２方向に延伸し、前記第１半導体層の一部、前記第２半導体層の一部、前記第３半導体層の一部、及び、前記第４半導体層の一部を含む断面を第１の断面とし、
    前記第１の断面において、前記第３半導体層の前記第１方向における前記第１半導体層と反対側の端部の前記第１方向における位置を第１の位置とし、
    前記第１の断面において、前記第４導電層の前記第１方向における前記第１半導体層と反対側の端部の前記第１方向における位置を第２の位置とし、
    前記第１の断面において、前記第４導電層の前記第２方向における前記第３導電層側の側面から前記第４導電層の前記第２方向における前記第３半導体層側の側面までの前記第２方向における距離を第１の距離とすると、
    前記第１の位置と前記第２の位置との間の前記第１方向における距離は、前記第１の距離よりも大きい
    半導体記憶装置。
  5. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向し、前記第１方向と交差する第２方向において前記第１半導体層から離間する第２半導体層と、
    前記第１方向から見て前記複数の第１導電層と重なる位置に設けられ、前記第１方向に並ぶ複数の第２導電層と、
    前記第１方向から見て前記複数の第１導電層と重なる位置に設けられ、前記第１方向に並び、前記第２方向において前記複数の第２導電層と並ぶ複数の第３導電層と、
    前記第１方向から見て前記複数の第２導電層と重なる位置に設けられた第４導電層と、
    前記第１方向から見て前記複数の第３導電層と重なる位置に設けられ、前記第２方向において前記第４導電層と並ぶ第５導電層と、
    前記第１方向に延伸し、前記複数の第２導電層及び前記第４導電層と対向し、前記第１方向の一端において前記第１半導体層に接続された第３半導体層と、
    前記第１方向に延伸し、前記複数の第３導電層及び前記第５導電層と対向し、前記第１方向の一端において前記第２半導体層に接続された第４半導体層と、
    前記複数の第２導電層と前記複数の第３導電層との間に設けられ、前記第３半導体層の外周面の一部に対向する第６導電層と、
    前記複数の第２導電層と前記複数の第３導電層との間に設けられ、前記複数の第３導電層に接続された第７導電層と、
    前記第４導電層と前記第５導電層との間に設けられ、前記第３半導体層の外周面の一部に対向する第８導電層と、
    前記第４導電層と前記第５導電層との間に設けられ、前記第５導電層に接続された第９導電層と
    を備え、
    前記第８導電層は前記第１方向において前記第６導電層から離間し、
    前記第９導電層は前記第１方向において前記第７導電層から離間する
    半導体記憶装置。
  6. 前記複数の第１導電層と前記第１半導体層との間に設けられた第１ゲート絶縁層と、
    前記複数の第１導電層と前記第２半導体層との間に設けられた第２ゲート絶縁層と、
    前記複数の第２導電層と前記第３半導体層との間に設けられた第３ゲート絶縁層と、
    前記複数の第３導電層と前記第４半導体層との間に設けられた第４ゲート絶縁層と
    を備え、
    前記第４導電層は、前記第３ゲート絶縁層に接する
    請求項１、２又は４記載の半導体記憶装置。
  7. 前記複数の第１導電層と前記第１半導体層との間に設けられた第１ゲート絶縁層と、
    前記複数の第１導電層と前記第２半導体層との間に設けられた第２ゲート絶縁層と、
    前記複数の第２導電層と前記第３半導体層との間に設けられた第３ゲート絶縁層と、
    前記複数の第３導電層と前記第４半導体層との間に設けられた第４ゲート絶縁層と
    を備え、
    前記第４導電層は、前記第３ゲート絶縁層に接し、
    前記第８導電層は、前記第３ゲート絶縁層に接する
    請求項３記載の半導体記憶装置。
  8. 前記複数の第１導電層と前記第１半導体層との間に設けられた第１ゲート絶縁層と、
    前記複数の第１導電層と前記第２半導体層との間に設けられた第２ゲート絶縁層と、
    前記複数の第２導電層と前記第３半導体層との間に設けられた第３ゲート絶縁層と、
    前記複数の第３導電層と前記第４半導体層との間に設けられた第４ゲート絶縁層と
    を備え、
    前記第６導電層は、前記第３ゲート絶縁層に接し、
    前記第８導電層は、前記第３ゲート絶縁層に接する
    請求項５記載の半導体記憶装置。
  9. 前記第１半導体層によって外周面が覆われた第１絶縁層と、
    前記第２半導体層によって外周面が覆われた第２絶縁層と、
    前記第３半導体層によって外周面が覆われた第３絶縁層と、
    前記第４半導体層によって外周面が覆われた第４絶縁層と
    を備え、
    前記第３絶縁層は、前記第１方向において前記第１絶縁層と離間し、
    前記第４絶縁層は、前記第１方向において前記第２絶縁層と離間する
    請求項１～８のいずれか１項記載の半導体記憶装置。
  10. 前記第１半導体層の前記第１方向の一端に設けられた第１不純物領域と、
    前記第２半導体層の前記第１方向の一端に設けられた第２不純物領域と
    を備え、
    前記第３半導体層は、前記第１方向の一端において前記第１不純物領域に接続され、
    前記第４半導体層は、前記第１方向の一端において前記第２不純物領域に接続されている
    請求項１～９のいずれか１項記載の半導体記憶装置。

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