JP2018163966A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】動作速度が高い半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置は、第１電極膜と、前記第１電極膜上に設けられた複数枚の電極膜からなる第２電極膜群と、前記第１電極膜上に前記第２電極膜群から離間して設けられた複数枚の電極膜からなる第３電極膜群と、前記第１電極膜及び前記第２電極膜群が配列した第１方向に延びる半導体部材と、前記第１電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、前記第２電極膜群の前記複数枚の電極膜を相互に接続する第１導電膜と、前記第３電極膜群の前記複数枚の電極膜を相互に接続する第２導電膜と、を備える。【選択図】図１

Description

実施形態は、半導体記憶装置及びその製造方法に関する。
近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。そして、電極膜と半導体ピラーの交差部分毎にメモリセルが形成される。このような積層型の半導体記憶装置においては、動作速度の向上が課題となる。
特開２０１５−１７７００２号公報
実施形態の目的は、動作速度が高い半導体記憶装置及びその製造方法を提供することである。
実施形態に係る半導体記憶装置は、第１電極膜と、前記第１電極膜上に設けられた複数枚の電極膜からなる第２電極膜群と、前記第１電極膜上に前記第２電極膜群から離間して設けられた複数枚の電極膜からなる第３電極膜群と、前記第１電極膜及び前記第２電極膜群が配列した第１方向に延びる半導体部材と、前記第１電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、前記第２電極膜群の前記複数枚の電極膜を相互に接続する第１導電膜と、前記第３電極膜群の前記複数枚の電極膜を相互に接続する第２導電膜と、を備える。
実施形態に係る半導体記憶装置の製造方法は、絶縁膜及び電極膜が第１方向に沿って交互に積層された積層体の上面に溝を形成することにより、前記上面から数えて複数枚の前記電極膜を分断して第２電極膜群及び第３電極膜群を形成する工程と、前記溝の側面上に導電膜を形成する工程と、前記積層体における前記溝を挟む部分に、前記第１方向に延びるホールを形成する工程と、前記ホールの内面上に電荷蓄積部材を形成する工程と、前記ホール内に半導体部材を形成する工程と、を備える。
実施形態に係る半導体記憶装置を示す斜視図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置を示す断面図であり、（ａ）は上部選択ゲート線を示し、（ｂ）はワード線を示す。 実施形態に係る半導体記憶装置を示す断面図である。 実施形態に係る半導体記憶装置のメモリセルを示す断面図である。 実施形態に係る半導体記憶装置のメモリセルを示す断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を示す断面図である。
以下、実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す斜視図である。
図２（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を示す断面図であり、（ａ）は上部選択ゲート線を示し、（ｂ）はワード線を示す。
図３は、本実施形態に係る半導体記憶装置を示す断面図である。
図４及び図５は、本実施形態に係る半導体記憶装置のメモリセルを示す断面図であり、相互に直交する断面を示す。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
本実施形態に係る半導体記憶装置は、積層型のＮＡＮＤフラッシュメモリである。
図１に示すように、本実施形態に係る半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１０が設けられている。シリコン基板１０は、例えば、シリコン（Ｓｉ）の単結晶により形成されている。シリコン基板１０上にシリコン酸化膜１１が設けられている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面１０ａに対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、シリコン基板１０からシリコン酸化膜１１に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
また、本明細書において、「シリコン酸化膜」とは、シリコン酸化物（ＳｉＯ）を主成分とする膜をいい、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。また、一般にシリコン酸化物は絶縁材料であるため、特段の説明が無い限り、シリコン酸化膜は絶縁膜である。他の部材についても同様であり、原則として、その部材の特性は、主成分の特性を反映している。
シリコン酸化膜１１上には、シリコン酸化膜１２及び電極膜１３がＺ方向に沿って交互に積層されている。シリコン酸化膜１１、並びに、交互に積層された複数のシリコン酸化膜１２及び複数の電極膜１３により、積層体１５が形成されている。積層体１５の長手方向はＸ方向である。積層体１５をＹ方向において挟む位置には、ソース電極板１７が設けられている。ソース電極板１７の下端はシリコン基板１０に接続されている。電極膜１３の形状はＸ方向に延びる帯状であり、その最も長い長手方向はＸ方向であり、次に長い幅方向はＹ方向であり、最も短い厚さ方向はＺ方向である。
図１、図２（ａ）及び（ｂ）、図３に示すように、装置１においては、複数の積層体１５及び複数のソース電極板１７が設けられており、Ｙ方向に沿って交互に配列されている。積層体１５とソース電極板１７との間には、例えばシリコン酸化物からなる絶縁板１８が設けられている。２枚の絶縁板１８によって挟まれた１つの積層体１５が、１つのブロックを構成する。
積層体１５の上部のＹ方向中央部には、Ｘ方向に延びる絶縁部材１９が設けられており、積層体１５の最上層から数えて２枚以上、例えば３枚の電極膜１３をＹ方向において２つに分断している。それより下層側の電極膜１３は、絶縁部材１９によって分断されていない。絶縁部材１９は、例えば、シリコン酸化物からなる。
絶縁部材１９のＹ方向に向いた側面上には、導電膜２５が設けられている。絶縁部材１９のＹ方向両側に配置された２枚の導電膜２５は、相互に接続されていない。導電膜２５は、絶縁部材１９のＹ方向両側において、Ｚ方向に沿って配列された２枚以上、例えば３枚の電極膜１３に接続されている。換言すれば、絶縁部材１９から見てＹ方向の一方側に配置され、Ｚ方向に沿って配列された２枚以上の電極膜１３同士は、導電膜２５を介して相互に接続されている。導電膜２５は、シリコン材料又は金属材料等の導電性材料により形成されている。シリコン材料は、例えば、リンが添加されたポリシリコンである。金属材料は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）又はタングステンシリサイド（ＷＳｉ）である。
積層体１５内における絶縁部材１９を挟む部分には、Ｚ方向に延び積層体１５を貫く柱状部材２０が設けられている。各ブロックにおいては、柱状部材２０はＹ方向に沿って例えば８列の千鳥状に配列されており、絶縁部材１９のＹ方向両側に例えば４列ずつ配置されている。柱状部材２０は絶縁部材１９から離隔しており、絶縁部材１９に干渉する位置には柱状部材２０は配置されていない。柱状部材２０の下端はシリコン基板１０に接し、上端は積層体１５の上面に露出している。後述するように、各柱状部材２０内には、１本のシリコンピラー３０（図４及び図５参照）が設けられている。
積層体１５上には、Ｙ方向に延びるソース線２１及び複数のビット線２２が設けられている。ソース線２１は、プラグ２４を介してソース電極板１７の上端に接続されている。また、ビット線２２は、プラグ２３を介してシリコンピラー３０の上端に接続されている。これにより、（ビット線２２−プラグ２３−シリコンピラー３０−シリコン基板１０−ソース電極板１７−プラグ２４−ソース線２１）の電流経路が形成され、各シリコンピラー３０はビット線２２とソース線２１との間に接続される。
図４及び図５に示すように、柱状部材２０においては、中心軸から周面に向かって、コア部材２９、シリコンピラー３０、トンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３３がこの順に設けられている。コア部材２９は例えばシリコン酸化物からなり、その形状はＺ方向を軸方向とした略円柱形である。コア部材２９は柱状部材２０の中心軸を含む位置に配置されている。シリコンピラー３０は例えばポリシリコンからなり、その形状は、Ｚ方向に延び、下端が閉塞した円筒形である。トンネル絶縁膜３１はシリコンピラー３０の周囲に設けられており、電荷蓄積膜３２はトンネル絶縁膜３１の周囲に設けられており、ブロック絶縁膜３３は電荷蓄積膜３２の周囲に設けられている。トンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３３の形状は、Ｚ方向を軸方向とした円筒形である。
トンネル絶縁膜３１は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化物により形成されている。電荷蓄積膜３２は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物（ＳｉＮ）からなる。ブロック絶縁膜３３は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜であり、例えば、シリコン酸化物及び高誘電率材料からなる。トンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３３により、メモリ膜３５が形成されている。
電極膜１３は、例えば、タングステン（Ｗ）等の導電性材料により形成されており、絶縁板１８に接している。
積層体１５において、絶縁部材１９によって分断された上から２枚以上の電極膜１３は、上部選択ゲート線ＳＧＤとして機能し、上部選択ゲート線ＳＧＤと柱状部材２０との交差部分毎に、上部選択ゲートトランジスタＳＴＤが構成される。Ｚ方向に沿って２枚以上配列された上部選択ゲート線ＳＧＤは、導電膜２５を介して相互に接続されている。同じ上部選択ゲート線ＳＧＤを貫くシリコンピラー３０は、相互に異なるビット線２２に接続されている。絶縁部材１９のＹ方向の両側において、それぞれＺ方向に沿って積層された複数枚の上部選択ゲート線ＳＧＤにより、電極膜群が形成される。すなわち、Ｙ方向において相互に離間して配置された２つの電極膜群の間に、絶縁部材１９が配置されている。
また、下から１枚以上の電極膜１３は、下部選択ゲート線ＳＧＳとして機能し、下部選択ゲート線ＳＧＳと柱状部材２０との交差部分毎に、下部選択ゲートトランジスタＳＴＳが構成される。下部選択ゲート線ＳＧＳ及び上部選択ゲート線ＳＧＤ以外の電極膜１３はワード線ＷＬとして機能し、ワード線ＷＬと柱状部材２０との交差部分毎に、メモリセルＭＣが構成される。
これにより、各シリコンピラー３０に沿って複数のメモリセルＭＣが直列に接続され、その両端には下部選択ゲートトランジスタＳＴＳ及び上部選択ゲートトランジスタＳＴＤが接続されて、ＮＡＮＤストリングが形成されている。なお、上部選択ゲート線ＳＧＤとワード線ＷＬとの間、及び、下部選択ゲート線ＳＧＳとワード線ＷＬとの間には、電気的に機能しないダミーの電極膜１３が配置されていてもよい。
下部選択ゲート線ＳＧＳ及びワード線ＷＬは、絶縁部材１９によって分断されていない。このため、ある１本のワード線ＷＬ上には、同じ高さに配列された２本の上部選択ゲート線ＳＧＤが配置されている。換言すれば、絶縁部材１９は、同じ高さに配列された２本の上部選択ゲート線ＳＧＤの間に配置されている。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図６（ａ）及び（ｂ）、並びに、図７（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
先ず、図１に示すように、シリコン基板１０上にシリコン酸化膜１１を形成する。
次に、図６（ａ）に示すように、シリコン酸化膜１１上にシリコン酸化膜１２及び電極膜１３がＺ方向に沿って交互に積層された積層体１５を形成する。
次に、図６（ｂ）に示すように、積層体１５の上部に、Ｘ方向に延びる溝４２を形成する。溝４２には、積層体１５の最上層から数えて、２枚以上、例えば３枚の電極膜１３を貫通させる。これにより、積層体１５の最上層から数えて、２枚以上、例えば３枚の電極膜１３がＹ方向に沿って分断される。
次に、図７（ａ）に示すように、全面に導電性材料を堆積させて、積層体１５の上面上及び溝４２の内面上に導電膜２５を形成する。導電性材料としては、シリコン材料又は金属材料を用いる。シリコン材料には、例えば、リン（Ｐ）が添加されたポリシリコンを用いることができる。金属材料には、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）又はタングステンシリサイド（ＷＳｉ）を用いることができる。
次に、図７（ｂ）に示すように、上方から、例えば、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施すことにより、導電膜２５をエッチバックする。この結果、導電膜２５における積層体１５の上面上及び溝４２の底面上に堆積された部分が除去されて、溝４２の側面上に堆積された部分が残留する。次に、全面に、例えばシリコン酸化物等の絶縁性材料を堆積させる。これにより、溝４２内に絶縁部材１９が形成される。このとき、電極膜１３のうち、絶縁部材１９の両側に配置された上部選択ゲート線ＳＧＤとなる電極膜１３は、絶縁部材１９の両側においてそれぞれ、電極膜群を形成する。各電極膜群に属する複数枚の電極膜１３は、導電膜２５によって相互に接続される。
次に、図４及び図５に示すように、積層体１５にＺ方向に延びるメモリホール４３を形成する。メモリホール４３は、積層体１５を貫通させて、シリコン基板１０（図１参照）まで到達させる。次に、メモリホール４３の内面上に、ブロック絶縁膜３３、電荷蓄積膜３２、トンネル絶縁膜３１、シリコンピラー３０及びコア部材２９をこの順に形成する。シリコンピラー３０は、シリコン基板１０に接続させる。
次に、図２（ａ）及び（ｂ）に示すように、積層体１５にＸ方向に延びるスリット４４を形成する。スリット４４は積層体１５を貫通させて、シリコン基板１０（図１参照）まで到達させる。
次に、図２（ａ）及び（ｂ）に示すように、スリット４４の内面上に、例えばシリコン酸化物を堆積させ、その後、スリット４４の底面上から除去することにより、スリット４４の両側面上に絶縁板１８を形成する。次に、スリット４４内に導電性材料を埋め込むことにより、２枚の絶縁板１８間にソース電極板１７を形成する。
次に、図１に示すように、積層体１５上にプラグ２３を形成し、シリコンピラー３０に接続する。また、積層体１５上にプラグ２４を形成し、ソース電極板１７に接続する。次に、ビット線２２を形成してプラグ２３に接続すると共に、ソース線２１を形成してプラグ２４に接続する。このようにして、本実施形態に係る半導体記憶装置１が製造される。
次に、本実施形態に係る半導体記憶装置１の動作について説明する。
半導体記憶装置１においては、上部選択ゲート線ＳＧＤを選択することにより、１つのブロックのうち、Ｙ方向の片側の領域が選択される。また、ビット線２２を選択することにより、この片側の領域から１本のシリコンピラー３０が選択される。これにより、１本のＮＡＮＤストリングが選択される。一方、ワード線ＷＬを選択することにより、この１本のＮＡＮＤストリングから１つのメモリセルＭＣが選択される。
そして、選択したメモリセルＭＣにデータを書き込む際には、下部選択ゲート線ＳＧＳにオフ電位を印加することにより、下部選択ゲートトランジスタＳＴＳをオフ状態とし、上部選択ゲート線ＳＧＤにオン電位を印加することにより、上部選択ゲートトランジスタＳＴＤをオン状態とし、ビット線２２及び上部選択ゲートトランジスタＳＴＤを介してシリコンピラー３０に負極となる電位、例えば、０Ｖを印加する。一方、ワード線ＷＬには正極となる電位を印加する。これにより、シリコンピラー３０からトンネル絶縁膜３１を介して電荷蓄積膜３２に電子が注入される。この結果、メモリセルＭＣのしきい値が変化し、データが書き込まれる。
また、選択したメモリセルＭＣからデータを読み出すときは、選択したワード線ＷＬに、メモリセルＭＣのしきい値に依存してオン／オフが決定されるような読出電位を印加し、他のワード線ＷＬには、メモリセルＭＣのしきい値によらずオン状態となるようなオン電位を印加する。また、下部選択ゲート線ＳＧＳにオン電位を印加することにより、下部選択ゲートトランジスタＳＴＳをオン状態とし、上部選択ゲート線ＳＧＤにオン電位を印加することにより、上部選択ゲートトランジスタＳＴＤをオン状態とする。これにより、ビット線２２からソース線２１に向けて電流が流れるようにする。このとき、選択したメモリセルＭＣのしきい値によって流れる電流の大きさが異なるため、この電流を検出することにより、メモリセルＭＣに書き込まれたデータを読み出すことができる。
更に、選択したメモリセルＭＣからデータを消去するときは、ソース線２１に消去電位、例えば２０Ｖを印加する。これにより、シリコンピラー３０内において正孔電子対が生成し、このうち正孔がシリコンピラー３０内に蓄積される。そして、選択したワード線ＷＬに０Ｖを印加することにより、シリコンピラー３０内に蓄積された正孔がトンネル絶縁膜３１を介して電荷蓄積膜３２に注入される。この結果、メモリセルＭＣからデータが消去される。
次に、本実施形態の効果について説明する。
本実施形態においては、絶縁部材１９の側面上に導電膜２５を設け、複数の上部選択ゲート線ＳＧＤに接続している。これにより、導電膜２５が追加の電流経路となり、複数の上部選択ゲート線ＳＧＤ及び導電膜２５からなる配線構造体の電気抵抗を低減することができる。また、複数の上部選択ゲート線ＳＧＤ同士を導電膜２５によって接続することにより、複数の上部選択ゲート線ＳＧＤに確実に同じ電位を同じタイミングで印加することができる。この結果、配線遅延に起因する誤動作を低減し、半導体記憶装置１の動作速度を向上させることができる。
以上説明した実施形態によれば、動作速度が高い半導体記憶装置及びその製造方法を実現することができる。
以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：半導体記憶装置、１０：シリコン基板、１０ａ：上面、１１：シリコン酸化膜、１２：シリコン酸化膜、１３：電極膜、１５：積層体、１７：ソース電極板、１８：絶縁板、１９：絶縁部材、２０：柱状部材、２１：ソース線、２２：ビット線、２３：プラグ、２４：プラグ、２５：導電膜、２９：コア部材、３０：シリコンピラー、３１：トンネル絶縁膜、３２：電荷蓄積膜、３３：ブロック絶縁膜、３５：メモリ膜、４２：溝、４３：メモリホール、４４：スリット、４５：スペース、ＭＣ：メモリセル、ＳＧＤ：上部選択ゲート線、ＳＧＳ：下部選択ゲート線、ＳＴＤ：上部選択ゲートトランジスタ、ＳＴＳ：下部選択ゲートトランジスタ、ＷＬ：ワード線

Claims (6)

  1. 第１電極膜と、
    前記第１電極膜上に設けられた複数枚の電極膜からなる第２電極膜群と、
    前記第１電極膜上に前記第２電極膜群から離間して設けられた複数枚の電極膜からなる第３電極膜群と、
    前記第１電極膜及び前記第２電極膜群が配列した第１方向に延びる半導体部材と、
    前記第１電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、
    前記第２電極膜群の前記複数枚の電極膜を相互に接続する第１導電膜と、
    前記第３電極膜群の前記複数枚の電極膜を相互に接続する第２導電膜と、
    を備えた半導体記憶装置。
  2. 前記第１導電膜と前記第２導電膜と間に設けられた絶縁部材をさらに備えた請求項１記載の半導体記憶装置。
  3. 前記第１導電膜及び前記第２導電膜は、シリコン、アルミニウム、タングステン及びタングステンシリサイドからなる群より選択された１以上の材料を含む請求項１または２に記載の半導体記憶装置。
  4. 絶縁膜及び電極膜が第１方向に沿って交互に積層された積層体の上面に溝を形成することにより、前記上面から数えて複数枚の前記電極膜を分断して第２電極膜群及び第３電極膜群を形成する工程と、
    前記溝の側面上に導電膜を形成する工程と、
    前記積層体における前記溝を挟む部分に、前記第１方向に延びるホールを形成する工程と、
    前記ホールの内面上に電荷蓄積部材を形成する工程と、
    前記ホール内に半導体部材を形成する工程と、
    を備えた半導体記憶装置の製造方法。
  5. 前記導電膜を形成する工程は、
    前記積層体の上面上及び前記溝の内面上に導電材料を堆積させる工程と、
    前記導電材料における前記積層体の上面上及び前記溝の底面上に堆積された部分を除去する工程と、
    を有する請求項４記載の半導体記憶装置の製造方法。
  6. 前記導電膜を形成する工程の後、前記溝内に絶縁部材を形成する工程をさらに備えた請求項４または５に記載の半導体記憶装置の製造方法。
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