JP2019192686A - 半導体記憶装置およびその製造方法 - Google Patents

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Abstract

【課題】複数の電極層を貫くメモリホールを容易に形成できる半導体記憶装置およびその製造方法を提供する。【解決手段】半導体記憶装置は、基板と、前記基板上で、前記基板の上面と交差する第１方向に相互に離間して配置された複数の第１電極層ＳＧＳ、ＷＬ、ＳＧＤと、前記複数の第１電極層中を前記第１方向に延びる半導体層１０と、前記第１方向に相互に離間して配置された複数の第２電極層Ｅ１〜Ｅｎと、前記複数の第２電極層を相互に電気的に接続する導体と、を備える。前記複数の第２電極層は、前記第１方向と交差する第２方向に前記複数の第１電極層から離間して配置され、前記第１方向における前記複数の第１電極層のレベルと略同一のレベルに配置される。前記複数の第２電極層は、前記導体に並列的に接続される。【選択図】図２

Description

実施形態は、半導体記憶装置およびその製造方法に関する。
３次元配置されたメモリセルを含む半導体記憶装置がある。例えば、ＮＡＮＤ型記憶装置は、複数の電極層を、その積層方向に貫くメモリホールを有する。メモリセルは、メモリホールの内部に設けられ、複数の電極層の積層方向に延びる半導体層が、各電極層と交差する部分に配置される。このような記憶装置の製造過程では、電極層の積層数が増えると共にメモリホールを形成することが難しくなる。
米国特許公報第８４７６７１３号明細書 米国特許出願公開第２０１６／０１２６２５１号明細書 特開２０１０−９８０６７号公報 特開２０１５−２８９８９号公報
実施形態は、複数の電極層を貫くメモリホールを容易に形成できる半導体記憶装置およびその製造方法を提供する。
実施形態に係る半導体記憶装置は、基板と、前記基板上で、前記基板の上面と交差する第１方向に相互に離間して配置された複数の第１電極層と、前記複数の第１電極層中を前記第１方向に延びる半導体層と、前記第１方向に相互に離間して配置された複数の第２電極層と、前記複数の第２電極層を相互に電気的に接続する導体と、を備える。前記複数の第２電極層は、前記第１方向と交差する第２方向に前記複数の第１電極層から離間して配置され、前記第１方向における前記複数の第１電極層のレベルと略同一のレベルに配置される。前記複数の第２電極層は、前記導体に並列的に接続される。
第１実施形態に係る半導体記憶装置を示す模式図である。 第１実施形態に係る半導体記憶装置のレイアウトを示す模式図である。 第１実施形態に係る半導体記憶装置を示す模式断面図である。 第１実施形態に係る半導体記憶装置の製造過程を示す模式断面図である。 図４に続く製造過程を示す模式断面図である。 図５に続く製造過程を示す模式断面図である。 図６に続く製造過程を示す模式断面図である。 第１実施形態の変形例に係る半導体記憶装置のレイアウトを示す模式図である。 第２実施形態に係る半導体記憶装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
（第１実施形態）
図１（ａ）および（ｂ）は、第１実施形態に係る半導体記憶装置１を示す模式図である。半導体記憶装置１は、例えば、３次元配置されたメモリセルＭＣを含むＮＡＮＤ型記憶装置である。図１（ａ）は、半導体記憶装置１のメモリセルアレイＭＣＡを示す斜視図である。なお、図１（ａ）では、半導体記憶装置１の構成を示すために絶縁膜を省略している。図１（ｂ）は、半導体記憶装置１のメモリセルＭＣを示す平面図である。
図１（ａ）に示すように、半導体記憶装置１は、ソース層ＳＬ、複数の電極層（以下、ワード線ＷＬ、選択ゲートＳＧＳ、ＳＧＤ）および柱状体ＣＬを含む。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、ソース層ＳＬの上方に相互に離間して配置される。柱状体ＣＬは、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いてＺ方向に延びる。以下、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを包括して、「電極層」と説明する場合がある。他の構成要素についても同様に説明する。
柱状体ＣＬは、ソース層ＳＬに接続される。また、柱状体ＣＬは、選択ゲートＳＧＤの上方に配置されたビット線ＢＬに、接続プラグＶＣを介して接続される。メモリセルＭＣは、柱状体ＣＬとワード線ＷＬとが交差する部分に配置される。
図１（ｂ）に示すように、柱状体ＣＬは、半導体層１０と、絶縁性コア１５、メモリ膜２０と、を含む。半導体層１０は、例えば、ポリシリコン層である。絶縁性コア１５は、例えば、酸化シリコンである。半導体層１０は、絶縁性コア１５を囲むように設けられる。
半導体層１０は、メモリセルＭＣのチャネル層として機能する。メモリ膜２０は、ワード線ＷＬと半導体層１０との間に位置し、メモリセルＭＣの記憶部として機能する。ワード線ＷＬは、メモリセルＭＣの制御ゲートとして機能する。
例えば、半導体層１０とワード線ＷＬとの間に印加される書き込み電圧により、半導体層１０からメモリ膜２０へ電荷が注入される。これにより、メモリセルＭＣへデータの書き込みが行われる。一方、半導体層１０とワード線ＷＬとの間に印加される消去電圧により、メモリ膜２０から半導体層１０へ電荷が放出される。これにより、メモリセルＭＣに記憶されたデータが消去される。
メモリ膜２０は、例えば、ブロック絶縁膜２３と、電荷保持膜２５と、トンネル絶縁膜２７と、を含む。ブロック絶縁膜２３は、電荷保持膜２５とワード線ＷＬとの間に位置し、ワード線ＷＬから電荷保持膜への電荷の移動を阻止する。トンネル絶縁膜２７は、半導体層１０と電荷保持膜２５との間に位置する。トンネル絶縁膜２７は、半導体層１０から電荷保持膜２５へ電荷がトンネリングできる程度の厚さを有する。ブロック絶縁膜２３およびトンネル絶縁膜２７は、例えば、シリコン酸化膜である。電荷保持膜２５は、例えば、シリコン窒化膜である。
メモリセルＭＣの構造は、この例に限定されず、例えば、フローティングゲート構造であっても良い。すなわち、電荷保持膜２５に代えて、例えば、ポリシリコンのフローティングゲートを、半導体層１０とワード線ＷＬとの間に配置しても良い。フローティングゲートは、半導体層１０を囲むように設けられ、半導体層１０に沿って離散的に配置される。半導体層１０とフローティングゲートとの間には、トンネル絶縁膜が配置され、フローティングゲートとワード線ＷＬとの間には、ブロック絶縁膜が配置される。
図１（ａ）に示すように、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤの端部は、階段状に加工され、それぞれの端部に、コンタクトプラグＣＣが接続される。ワード線ＷＬは、例えば、コンタクトプラグＣＣおよび接続プラグＶＣを介してゲート配線ＧＬに接続される。一方、柱状体ＣＬ中の半導体層１０は、ソース層ＳＬおよびビット線ＢＬに電気的に接続される。このように、メモリセルＭＣは、ゲート配線ＧＬ、ビット線ＢＬおよびソース層ＳＬを介して図示しない駆動回路に接続され、駆動回路から供給される電圧により動作する。
図２は、第１実施形態に係る半導体記憶装置１のレイアウトを示す模式図である。図２は、メモリセルアレイＭＣＡを上方から見たレイアウトを表している。メモリセルアレイＭＣＡは、例えば、Ｙ方向に並べて配置された複数のメモリブロックを含む。
図２に示すように、メモリブロックＭＢ１およびメモリブロックＭＢ２が、Ｘ方向に延びるスリットＳＴを介してＹ方向に配置される。メモリブロックＭＢ１およびＭＢ２は、それぞれメモリセル領域ＭＣＲと引き出し領域ＨＵＲと、を含む。
メモリセル領域ＭＣＲには、複数の柱状体ＣＬが配置される。複数の柱状体ＣＬの上方には、図示しない複数のビット線ＢＬが配置され、それぞれスリットＳＴと交差するＹ方向に延びる（図１（ａ）参照）。
引き出し領域ＨＵＲは、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤの階段状に加工された端部を含む。また、引き出し領域ＨＵＲには、複数のコンタクトプラグＣＣが設けられ、それぞれ選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤの端部に接続される。
メモリセルアレイＭＣＡは、メモリブロックＭＢ１に対して、Ｙ方向に配置されたエンドブロックＥＢを有する。メモリブロックＭＢ１とエンドブロックＥＢもスリットＳＴにより分離される。エンドブロックＥＢは、導体ＣＢ１を含む。導体ＣＢ１は、例えば、Ｘ方向に延びるラインアンドスペース状に配置される。
図３は、第１実施形態に係る半導体記憶装置１を示す模式断面図である。図３は、図２中に示すＡ−Ａ線に沿った断面を表している。図３は、エンドブロックＥＢ、メモリセル領域ＭＣＲ、引き出し領域ＨＵＲおよび周辺領域ＰＨＲのそれぞれの断面を表している。周辺領域ＰＨＲは、メモリセルアレイＭＣＡを囲む領域である。
図３に示すように、メモリセルアレイＭＣＡは、半導体基板ＳＳの上方に設けられる。半導体基板ＳＳは、例えば、シリコン基板である。半導体基板ＳＳ上には、メモリセルアレイＭＣＡを駆動する回路ＭＤＣが設けられる。回路ＭＤＣは、半導体基板ＳＳの表層に設けられた複数のトランジスタＴｒ、配線Ｄ１およびＤ２を含む。この例では、回路ＭＤＣの少なくとも一部は、半導体基板ＳＳとメモリセルアレイＭＣＡとの間に位置する。回路ＭＤＣは、例えば、メモリセルアレイＭＣＡを囲む周辺領域に配置されても良いし、メモリセルアレイＭＣＡの上方に配置されても良い。
メモリセルアレイＭＣＡは、回路ＭＤＣの上方に層間絶縁膜を介して設けられたソース層ＳＬを含む。さらに、メモリセルアレイＭＣＡは、メモリセル領域ＭＣＲおよび引き出し領域ＨＵＲにおいて、ソース層ＳＬの上方に配置された選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを含む。
選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、ソース層ＳＬの上方に相互に離間して配置される。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、例えば、層間絶縁膜を介してＺ方向に積層される。選択ゲートＳＧＳは、Ｚ方向の厚さがワード線ＷＬのＺ方向の厚さよりも厚くなるように設けられる。
エンドブロックＥＢは、ソース層ＳＬの上方に設けられる。メモリセル領域ＭＣＲとエンドブロックＥＢの間には、絶縁膜３１が配置される。絶縁膜３１は、スリットＳＴの内部を埋め込むように設けられる。
エンドブロックＥＢは、ソース層ＳＬの上方に相互に離間して配置された電極層Ｅ１〜Ｅｎを含む。電極層Ｅ１〜Ｅｎは、層間絶縁膜を介してＺ方向に積層される。電極層Ｅ１〜Ｅｎは、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤのＺ方向におけるレベルと略同一のレベルにそれぞれ配置される。電極層Ｅ１〜Ｅｎは、絶縁膜３１により選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤから電気的に絶縁される。
図３に示すように、エンドブロックＥＢは、Ｚ方向に延びる導体ＣＢ１を含む。なお、図３では、３つの導体ＣＢ１を記載しているが、エンドブロックＥＢは、１または２もしくは４以上の導体ＣＢ１を含んでも良い。導体ＣＢ１は、電極層Ｅｎからソース層ＳＬに達するＺ方向の長さを有する。導体ＣＢ１は、例えば、Ｘ方向およびＺ方向に延びる板状の導体である（図２参照）。導体ＣＢ１は、電極層Ｅ１〜Ｅｎを相互に電気的に接続し、ソース層ＳＬに電気的に接続される。電極層Ｅ１〜Ｅｎは、導体ＣＢ１に対して互いに並列的に接続されている。
半導体記憶装置１は、周辺領域ＰＨＲに配置されたコンタクトプラグＣＳおよびＣＳＬをさらに含む。コンタクトプラグＣＳは、回路ＭＤＣの配線Ｄ２に接続される。回路ＭＤＣは、例えば、コンタクトプラグＣＳおよび接続プラグＶＣを介して配線Ｍ０に電気的に接続される。コンタクトプラグＣＳＬは、ソース層ＳＬに接続される。ソース層ＳＬは、コンタクトプラグＣＳＬおよび接続プラグＶＣを介して配線Ｍ０に電気的接続される。配線Ｍ０は、ビット線ＢＬおよびゲート配線ＧＬのＺ方向のレベルと略同一のレベルに配置される。
ソース層ＳＬは、例えば、配線Ｍ０を介して回路ＭＤＣに電気的に接続される。また、ビット線ＢＬおよびゲート配線ＧＬは、図示しない上層の配線を介して配線Ｍ０に接続され、さらに、コンタクトプラグＣＳを介して回路ＭＤＣに電気的に接続される。回路ＭＤＣは、例えば、ローデコーダ、センスアンプ、バイアス回路等を含み、ソース線ＳＬ、ワード線ＷＬ、選択ゲートＳＧＳ、ＳＧＤおよびビット線ＢＬを介してメモリセルアレイＭＣＡを駆動する。
次に、図４（ａ）〜図７（ｂ）を参照して、半導体記憶装置１の製造方法を説明する。図４（ａ）〜図７（ｂ）は、半導体記憶装置１の製造過程を順に示す模式断面図である。
図４（ａ）に示すように、半導体基板ＳＳの表面上に絶縁膜１７を介してソース層ＳＬを形成する。続いて、ソース層ＳＬを覆う絶縁膜３３を形成する。絶縁膜１７、ソース層ＳＬおよび絶縁膜３３は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて順に形成される。絶縁膜１７および３３は、例えば、シリコン酸化膜である。ソース層ＳＬは、例えば、ポリシリコンを含む導電層である。なお、図４（ａ）および後続の工程を示す図面では、半導体基板ＳＳ上に配置される回路ＭＤＣ（図３参照）を省略している。
図４（ｂ）に示すように、絶縁膜３３の上に、電極層Ｅ１〜Ｅｎを積層する。電極層Ｅ１〜Ｅｎは、絶縁膜３５を介して相互に離間して形成される。さらに、電極層Ｅｎの上に、絶縁膜３７を形成する。電極層Ｅ１〜Ｅｎは、例えば、導電性を有するポリシリコン層である。なお、電極層Ｅ１〜Ｅｎは、タングステン（Ｗ）やタングステンシリサイド（ＷＳｉ）などの金属層であっても良い。
電極層Ｅ１は、Ｚ方向の層厚が電極層Ｅ２〜ＥｎのそれぞれのＺ方向の厚さよりも厚くなるように形成される。絶縁膜３５および３７は、例えば、シリコン酸化膜である。絶縁膜３７は、絶縁膜３５のＺ方向の膜厚よりも厚いＺ方向の膜厚を有する。電極層Ｅ１〜Ｅｎ、絶縁膜３５および３７は、例えば、プラズマＣＶＤを用いて形成される。
図５（ａ）に示すように、半導体基板ＳＳの端部の上に形成された、ソース層ＳＬ、絶縁膜３３、電極層Ｅ１〜Ｅｎ、絶縁膜３５および３７を選択的に除去し、ソース層ＳＬおよび電極層Ｅ１〜Ｅｎの端面を露出させる。例えば、絶縁膜３７の上に図示しないエッチングマスクを形成した後、ＲＩＥ（Reactive Ion Etching）を用いて、ソース層ＳＬ、絶縁膜３３、電極層Ｅ１〜Ｅｎ、絶縁膜３５および３７を選択的に除去する。
図５（ｂ）に示すように、絶縁膜３７の上面からソース層ＳＬに至る深さを有するトレンチＴＨを形成する。トレンチＴＨは、例えば、上面視においてＸ方向に延びるストライプ状の開口を有するように形成される。トレンチＴＨは、例えば、図示しないエッチングマスクを用いて絶縁膜３７、電極層Ｅ１〜Ｅｎ、絶縁膜３３および３５を選択的に除去することにより形成される。
トレンチＴＨは、例えば、異方性ＲＩＥを用いて形成される。この際、半導体基板ＳＳは、図示しないウェーハホルダ上に載置される。ＲＩＥプラズマが励起された状態において、ウェーハホルダは、ゼロもしくはマイナス電位にバイアスされる。このため、プラズマとウェーハホルダとの間の電位差により、プラズマ励起種であるラジカルやイオンが半導体基板ＳＳに引き寄せられ、絶縁膜３７、電極層Ｅ１〜Ｅｎ、絶縁膜３３および３５のエッチングが進む。
電極層Ｅ１〜Ｅｎは、相互に電気的に絶縁されているため、このエッチング過程において、各電極層Ｅ１〜Ｅｎは、イオンからプラス電荷を受け取りチャージアップされる。一方、各電極層Ｅ１〜Ｅｎの露出した端部において、プラズマ中にプラス電荷が放出される。これにより、電極層Ｅ１〜Ｅｎのエッチング時間が長くなったとしても、各電極層Ｅ１〜Ｅｎが高電位にチャージアップされた時に生じる意図しないアーク放電を回避することができる。
図６（ａ）に示すように、トレンチＴＨの内部に導体ＣＢ１を形成し、電極層Ｅ１〜Ｅｎを電気的に接続する。導体ＣＢ１は、例えば、ＣＶＤを用いて一体的に形成されるポリシリコンであり、トレンチＴＨを閉塞させる厚さに形成される。また、絶縁膜３７の上面、および、電極層Ｅ１〜Ｅｎ、ソース層ＳＬのそれぞれの端面上に堆積される導体は、例えば、等方性のドライエッチングにより除去される。なお、導体ＣＢ１は、タングステン（Ｗ）やタングステンシリサイド（ＷＳｉ）などの金属であっても良い。
図６（ｂ）に示すように、半導体基板ＳＳの上に、メモリセルアレイＭＣＡとなる複数の積層体ＳＴＢを形成する。例えば、電極層Ｅ１〜Ｅｎを選択的に除去することにより、複数の積層体ＳＴＢに分離する。この際、電極層Ｅ１〜Ｅｎの端部が階段状になるように、電極層Ｅｎから電極層Ｅ１へ順に加工される。また、ソース層ＳＬは分離されず、複数の積層体ＳＴＢにより共有される。続いて、複数の積層体ＳＴＢを覆う絶縁膜４５を形成する。絶縁膜４５は、例えば、シリコン酸化膜である。
図７（ａ）に示すように、絶縁膜４５の上面から積層体ＳＴＢを貫いてソース層ＳＬに至る深さを有するメモリホールＭＨを形成する。複数のメモリホールＭＨが各積層体ＳＴＢに設けられる。図７（ａ）では、便宜上、積層体ＳＴＢ毎に１つのメモリホールＭＨを記載しているが、図示しない多数のメモリホールが各積層体ＳＴＢに形成される。
メモリホールＭＨは、例えば、異方性ＲＩＥを用いて形成される。この過程に先立って、ソース層ＳＬの端部を覆う絶縁膜４５が除去され、ソース層ＳＬの端部は、プラズマに晒される。一方、絶縁膜４５に覆われた積層体ＳＴＢにおいて、電極層Ｅ１〜Ｅｎは、導体ＣＢ１を介して相互に電気的に接続されている。また、導体ＣＢ１は、ソース層ＳＬに接続されている。したがって、電極層Ｅ１〜Ｅｎのエッチング過程において、イオンから各電極層Ｅ１〜Ｅｎに移るプラス電荷は、各電極Ｅ１〜Ｅｎ内からソース層ＳＬに移動できる。その結果、各電極層Ｅ１〜Ｅｎをチャージアップさせるプラス電荷は、ソース層ＳＬの端部からプラズマ中に放出される。これにより、各電極層Ｅ１〜Ｅｎのチャージアップを抑制し、例えば、プラズマチャンバー内の導体と各電極層Ｅ１〜Ｅｎとの間のアーク放電を回避することができる。
続いて、メモリホールＭＨの内部にメモリ膜２０、半導体層１０および絶縁性コア１５を順に形成し、さらに、これらメモリ膜２０、半導体層１０および絶縁性コア１５を含む柱状体ＣＬおよび絶縁膜４５を覆うように、絶縁膜４６を形成する。絶縁膜４６は、例えば、シリコン酸化膜である。その後、図７（ｂ）に示すように、絶縁膜４６の上面から少なくとも絶縁膜３３に至る深さを有するスリットＳＴを形成し、各積層体ＳＴＢの電極層Ｅ１〜Ｅｎを分断する。これにより、複数のメモリブロックＭＢ１およびＭＢ２とエンドブロックＥＢとを、各積層体ＳＴＢに形成することができる。続いて、スリットＳＴの内部に絶縁膜３１を形成し、ビット線ＢＬおよびゲート配線ＧＬなどを含む配線層を絶縁膜４６の上方に形成する。この後、特に図示しないが、それぞれがメモリセルアレイＭＣＡとなる複数の積層体ＳＴＢの配置に対応づけて半導体基板ＳＳを個片化し、半導体記憶装置１を完成する。
本実施形態では、電極層Ｅ１〜Ｅｎを相互に電気的に接続する導体ＣＢ１を設けることにより、各電極層Ｅ１〜Ｅｎのチャージアップを抑制する。これにより、例えば、メモリホールＭＨの形成時におけるアーク放電を回避することができる。また、電極層Ｅ１〜Ｅｎの積層後に、電極層Ｅ１〜Ｅｎ同士を一体の導体ＣＢ１により電気的に接続するため、大幅な製造過程の変更なく簡便に導体ＣＢ１を形成することができる。
例えば、記憶装置の記憶容量を大きくするために電極層の積層数を増やすと、エッチング時間が長くなり、イオンから各電極層に移る電荷が多くなる。このため、導体ＣＢ１を形成しない場合には、各電極層が高電位にチャージアップされる可能性が高くなる。したがって、これに起因するアーク放電を回避するために、ＲＩＥ処理を低パワー(低バイアス)で実施する方法やパルスエッチング方式が用いられる。しかしながら、これらの方法では、メモリホールＭＨをソース層ＳＬに対して垂直に形成することが難しくなる。また、メモリホールＭＨの形成過程におけるスループットも低下する。さらに、電極層に低抵抗の金属を用いる場合には、これらの方法を用いても、アーク放電を回避することが困難である。
本実施形態によれば、複数の電極層を貫くメモリホールを容易に形成でき、半導体記憶装置１の製造過程におけるスループットを向上させることができる。また、電極層の材料として金属を用いることも可能となる。
図８（ａ）および（ｂ）は、第１実施形態の変形例に係る半導体記憶装置２および３のレイアウトを示す模式図である。半導体記憶装置２および３のメモリセルアレイＭＣＡは、メモリブロックＭＢ１に対して、Ｙ方向に配置されたエンドブロックＥＢを有する。メモリブロックＭＢ１とエンドブロックＥＢは、スリットＳＴにより分離されている。
図８（ａ）に示す半導体記憶装置２では、エンドブロックＥＢは、複数の導体ＣＢ２を含む。導体ＣＢ２は、電極層Ｅｎの上面に沿った断面において、略円形の形状を有する。導体ＣＢ２は、エンドブロックＥＢ中をＺ方向に延び、その断面が略円形状のホール内に埋め込まれる。導体ＣＢ２は、電極層Ｅ１〜Ｅｎを相互に電気的に接続する。導体ＣＢ２は、図示しないソース層ＳＬに接続される。また、導体ＣＢ２は、スリットＳＴの延在方向に並べて配置される。
図８（ｂ）に示す半導体記憶装置３では、エンドブロックＥＢは、複数の導体ＣＢ３を含む。導体ＣＢ３は、電極層Ｅｎの上面に沿った断面において、略楕円形の形状を有する。導体ＣＢ３は、エンドブロックＥＢ中をＺ方向に延び、その断面が略楕円形状のホール内に埋め込まれる。導体ＣＢ３は、電極層Ｅ１〜Ｅｎを相互に電気的に接続する。導体ＣＢ３は、図示しないソース層ＳＬに接続される。また、導体ＣＢ３は、スリットＳＴの延在方向に並べて配置される。さらに、導体ＣＢ３の断面における長径の方向は、例えば、スリットＳＴの延在方向と一致する。
半導体記憶装置２および３における導体ＣＢ２およびＣＢ３は、各電極層Ｅ１〜Ｅｎのチャージアップを抑制できる密度に形成され、例えば、メモリホールＭＨの形成時におけるアーク放電を回避することが可能となる。
（第２実施形態）
図９は、第２実施形態に係る半導体記憶装置４を示す模式断面図である。半導体記憶装置４は、半導体基板ＳＳの上方に設けられたメモリセルアレイＭＣＡを有する。メモリセルアレイＭＣＡは、ソース層ＳＬと、ソース層ＳＬの上方に相互に離間して配置された複数の電極層を有する。
複数の電極層は、選択ゲートＳＧＳ、ワード線ＷＬ、選択ゲートＳＧＤおよび電極層Ｅ１〜Ｅｎを含む。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートは、メモリセル領域ＭＣＲおよび引き出し領域ＨＵＲに設けられ、Ｚ方向に相互に離間して配置される。選択ゲートＳＧＤとワード線ＷＬとの間、ワード線ＷＬ間、およびワード線ＷＬと選択ゲートＳＧＤとの間には、エアーギャップＡＧが設けられる。
電極層Ｅ１〜Ｅｎは、エンドブロックＥＢに含まれ、Ｚ方向に相互に離間して配置される。電極層Ｅ１は、Ｚ方向における選択ゲートＳＧＳのレベルと略同一のレベルに位置する。電極層Ｅ２〜Ｅｎ−１は、それぞれ複数のワード線ＷＬのうちの１つのＺ方向におけるレベルと略同一のレベルに位置する。電極層Ｅｎは、Ｚ方向における選択ゲートＳＧＤのレベルと略同一のレベルに位置する。
電極層Ｅ１と選択ゲートＳＧＳとの間、電極層Ｅ２〜Ｅｎ−１とワード線ＷＬとの間、および電極層Ｅｎと選択ゲートＳＧＤとの間には、スリットＳＴが設けられる。スリットＳＴの内部には、各エアーギャップＡＧにつながる空隙が残される。
メモリセルアレイＭＣＡは、柱状体ＣＬと導体ＣＢ１とをさらに含む。柱状体ＣＬは、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いてＺ方向に延びる。導体ＣＢ１は、エンドブロックＥＢ中に延在するように設けられ、電極層Ｅ１〜Ｅｎを相互に電気的に接続する。導体ＣＢは、ソース層ＳＬに接続される。
エアーギャップＡＧは、選択ゲートＳＧＳ、ワード線ＷＬ、選択ゲートＳＧＤおよび電極層Ｅ１〜Ｅｎとなる電極層間に設けられた犠牲層を、スリットＳＴを介して選択的に除去することにより形成される。スリットＳＴは、例えば、上方に形成される絶縁膜４７により、その内部に空隙を残すように上端側が閉塞される。
本実施形態では、エアーギャップＡＧを設けることにより、選択ゲートＳＧＤとワード線ＷＬとの間におけるＺ方向の間隔、ワード線ＷＬ間のＺ方向の間隔、およびワード線ＷＬと選択ゲートＳＧＤとの間におけるＺ方向の間隔を、所定の絶縁耐圧を保持しながら狭くすることができる。これにより、メモリセルアレイＭＣＡのＺ方向のサイズを縮小することが可能となる。これにより、電極層の積層数の増加に伴う、メモリセルアレイＭＣＡのＺ方向のサイズの拡大を抑制することができる。さらに、導体ＣＢ１を設けることにより、複数の電極層を貫くメモリホールＭＨを形成する際に、意図しないアーク放電を回避できる。
なお、第１および第２実施形態では、導体ＣＢ１〜ＣＢ３をソース層ＳＬに接続する例を説明したが、これらに限定される訳ではない。例えば、導体ＣＢ１〜ＣＢ３は、ソース層ＳＬを貫いて半導体基板ＳＳに接続されても良い。この場合、柱状体ＣＬを形成した後、ソース層ＳＬもスリットＳＴにより分離される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４…半導体記憶装置、 １０…半導体層、 １５…絶縁性コア、 １７、３１、３３、３５、３７、４５、４７…絶縁膜、 ２０…メモリ膜、 ２３…ブロック絶縁膜、 ２５…電荷保持膜、 ２７…トンネル絶縁膜、 ＭＣＡ…メモリセルアレイ、 ＭＢ１、ＭＢ２…メモリブロック、 ＭＨ…メモリホール、 ＣＬ…柱状体、 ＭＣ…メモリセル、 ＷＬ…ワード線、 ＳＧＤ、ＳＧＳ…選択ゲート、 ＡＧ…エアーギャップ、 ＳＬ…ソース層、 ＭＣＲ…メモリセル領域、 ＨＵＲ…引き出し領域、 ＣＣ、ＣＳＬ…コンタクトプラグ、 ＶＣ…接続プラグ、 ＥＢ…エンドブロック、 Ｅ１〜Ｅｎ…電極層、 ＣＢ１、ＣＢ２、ＣＢ３…導体、 ＰＨＲ…周辺領域、 ＢＬ…ビット線、 ＧＬ…ゲート配線、 Ｍ０、Ｄ１、Ｄ２…配線、 ＳＳ…半導体基板、 ＳＴ…スリット、 ＳＴＢ…積層体、 ＴＨ…トレンチ

Claims (5)

  1. 基板と、
    前記基板上で、前記基板の上面と交差する第１方向に相互に離間して配置された複数の第１電極層と、
    前記複数の第１電極層中を前記第１方向に延びる半導体層と、
    前記第１方向に相互に離間して配置された複数の第２電極層であって、前記第１方向と交差する第２方向に前記複数の第１電極層から離間して配置され、前記第１方向における前記複数の第１電極層のレベルと略同一のレベルに配置された複数の第２電極層と、
    前記複数の第２電極層を相互に電気的に接続する導体と、
    を備え、前記複数の第２電極層は、前記導体に対して並列的に接続された半導体記憶装置。
  2. 基板と、
    前記基板上で、前記基板の上面と交差する第１方向に相互に離間して配置された複数の第１電極層と、
    前記複数の第１電極層中を前記第１方向に延びる半導体層と、
    前記第１方向に相互に離間して配置された複数の第２電極層であって、前記第１方向と交差する第２方向に前記複数の第１電極層から離間して配置され、前記第１方向における前記複数の第１電極層のレベルと略同一のレベルに配置された複数の第２電極層と、
    前記複数の第２電極層を相互に電気的に接続する一体の導体と、
    を備え、
    前記複数の第２電極層は、前記第１方向における３つ以上のレベルに配置された第２電極層を含み、一体の前記導体が３つ以上のレベルに配置された前記第２電極層同士を電気的に接続する半導体記憶装置。
  3. 前記基板と前記複数の第１電極層との間に配置され、前記半導体層に電気的に接続された導電層をさらに備え、
    前記導体は、前記導電層に電気的に接続された請求項１または２に記載の半導体記憶装置。
  4. 前記導体は、前記複数の第２電極層中を前記第１方向に延びる請求項１〜３のいずれか１つに記載の半導体記憶装置。
  5. 下地層上に複数の電極層を相互に離間させて積層し、
    前記複数の電極層を電気的に接続する導体を形成し、
    前記導体により電気的に接続された前記複数の電極層を貫いて積層方向に延びるメモリホールを形成し、
    前記メモリホールの内部に前記積層方向に延びる半導体層を形成し、
    前記複数の電極層を、前記半導体層と交差する第１グループと、前記導体により電気的に接続された第２グループと、に分割するスリット状の溝を形成する半導体記憶装置の製造方法。
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