JP2020145387A - 半導体記憶装置 - Google Patents

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賢史 永嶋
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哲 諸岡
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典隆 石原
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Abstract

【課題】電気的特性の向上を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、基板と、第１配線と、第２配線と、第１チャネル部と、第２チャネル部と、第１電荷蓄積部と、第２電荷蓄積部と、第１選択トランジスタと、第２選択トランジスタと、中空部とを持つ。前記第１電荷蓄積部は、前記基板の表面から第１距離離間した第１位置に設けられ、前記第１配線と前記第１チャネル部との間に設けられている。前記第１選択トランジスタは、前記基板の表面から前記第１距離より大きい第２距離離間した第２位置に設けられている。前記中空部は、前記第１チャネル部と前記第２チャネル部の間に設けられている。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。
絶縁膜とワード線とを交互に積層した積層体と、この積層体を貫通する半導体ピラーとを有した半導体記憶装置が提案されている。ところで、半導体記憶装置は、電気的特性のさらなる向上が期待されている。
米国特許出願公開第２０１６／０３３６３３６号明細書
本発明が解決しようとする課題は、電気的特性の向上を図ることができる半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、基板と、第１配線と、第２配線と、第１チャネル部と、第２チャネル部と、第１電荷蓄積部と、第１絶縁部と、第２電荷蓄積部と、第２絶縁部と、第１選択トランジスタと、第２選択トランジスタと、中空部とを持つ。前記第１配線は、第１方向に延びている。前記第２配線は、前記第１配線と前記第１方向と交差する第２方向に隣り合い、前記第１方向に延びている。前記第１チャネル部は、前記第１配線と前記第２配線との間に設けられ、前記第１方向および前記第２方向と交差する第３方向に延びている。前記第２チャネル部は、前記第１配線と前記第２配線との間に設けられ、前記第１チャネル部と前記第２方向に隣り合い、前記第３方向に延びている。前記第１電荷蓄積部は、前記基板の表面から前記第３方向に第１距離離間した第１位置に設けられ、前記第１配線と前記第１チャネル部との間に設けられている。前記第１絶縁部は、前記第１電荷蓄積部と前記第１チャネル部との間に設けられている。前記第２電荷蓄積部は、前記第２配線と前記第２チャネル部との間に設けられている。前記第２絶縁部は、前記第２電荷蓄積部と前記第２チャネル部との間に設けられている。前記第１選択トランジスタは、前記基板の表面から前記第３方向に前記第１距離より大きい第２距離離間した第２位置に設けられている。前記第２選択トランジスタは、前記第２電荷蓄積部より前記第３方向上方に設けられている。前記中空部は、前記第１チャネル部と前記第２チャネル部の間に設けられている。前記中空部は、前記第３方向に前記第１距離以上で前記第２距離以下の第３距離、前記基板の表面から離間した第３位置まで形成されている。
第１の実施形態の半導体記憶装置の構成を示す斜視図。 図１中に示された半導体記憶装置の二点鎖線Ｆ２で囲まれた領域の断面図。 図２中に示された半導体記憶装置のＦ３−Ｆ３線に沿う断面図。 図２中に示された半導体記憶装置のＦ４−Ｆ４線に沿う断面図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法を示す図。 第１の実施形態の半導体記憶装置の製造方法の変形例を示す図。 第１の実施形態の半導体記憶装置の製造方法の変形例を示す図。 第１の実施形態の半導体記憶装置の製造方法の変形例を示す図。 第１の実施形態の半導体記憶装置の製造方法の変形例を示す図。 第１の実施形態の半導体記憶装置の製造方法の変形例を示す図。 第２の実施形態の半導体記憶装置を示す断面図。 図４０中に示された半導体記憶装置のＦ４１−Ｆ４１線に沿う断面図。 第２の実施形態の半導体記憶装置の製造方法を示す図。 第２の実施形態の半導体記憶装置の製造方法を示す図。 第３の実施形態の半導体記憶装置を示す断面図。 図４４中に示された半導体記憶装置のＦ４５−Ｆ４５線に沿う断面図。 第３の実施形態の半導体記憶装置の製造方法を示す図。 第３の実施形態の半導体記憶装置の製造方法を示す図。 第３の実施形態の半導体記憶装置の製造方法を示す図。 第３の実施形態の半導体記憶装置の製造方法を示す図。 第３の実施形態の半導体記憶装置の製造方法を示す図。 第３の実施形態の半導体記憶装置の製造方法を示す図。 第３の実施形態の半導体記憶装置の製造方法を示す図。 第３の実施形態の半導体記憶装置の製造方法を示す図。 第３の実施形態の半導体記憶装置の製造方法を示す図。 第３の実施形態の半導体記憶装置の製造方法を示す図。 第３の実施形態の半導体記憶装置の製造方法を示す図。 第１から第３の実施形態の半導体記憶装置の変形例を示す断面図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。
本明細書において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。すなわち「接続」とは、２つの部材が接する場合に限定されず、２つの部材の間に別の部材が介在する場合も含む。「面する」とは、２つの部材が直接に向かい合うことに限定されず、２つの部材の間に別の部材が存在する場合も含む。また「面する」とは、２つの部材のそれぞれ一部同士が向かい合う場合も含む。「ＸＸがＹＹ上に設けられる」とは、ＸＸがＹＹに接する場合に限定されず、ＸＸとＹＹとの間に別の部材が介在する場合も含む。「環状」とは、円環状に限定されず、矩形状の環状も含む。本明細書において「隣り合い」とは、互いに隣接する場合に限定されず、対象となる２つの要素の間に別の要素が存在する場合も含む。
また先に、＋Ｘ方向、−Ｘ方向、＋Ｙ方向、−Ｙ方向、＋Ｚ方向、および−Ｚ方向について定義する。＋Ｘ方向、−Ｘ方向、＋Ｙ方向、および−Ｙ方向は、後述するシリコン基板１０の表面に沿う方向である。＋Ｘ方向は、後述するビット線ＢＬが延びた方向である。−Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と−Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および−Ｙ方向は、Ｘ方向とは交差する（例えば略直交する）方向である。＋Ｙ方向は、後述するワード線ＷＬが延びた方向である。−Ｙ方向は、＋Ｙ方向とは反対方向である。＋Ｙ方向と−Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向および−Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば略直交する）方向であり、シリコン基板１０の厚さ方向である。＋Ｚ方向は、シリコン基板１０から後述する積層体５０に向かう方向である。−Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と−Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。本明細書では、「＋Ｚ方向」を「上」、「−Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。＋Ｙ方向は、「第１方向」の一例である。＋Ｘ方向は、「第２方向」の一例である。＋Ｚ方向は、「第３方向」の一例である。
（第１の実施形態）
＜１．半導体記憶装置の全体構成＞
まず、第１の実施形態の半導体記憶装置１の全体構成について説明する。半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。
図１は、半導体記憶装置１の構成を示す斜視図である。半導体記憶装置１は、例えば、シリコン基板１０、下部構造体２０、複数のピラー（柱状部材）３０、トンネル絶縁膜４０、積層体５０、上部構造体７０、および複数のコンタクト８０を含む。
シリコン基板１０は、半導体記憶装置１のベースとなる基板である。シリコン基板１０の少なくとも一部は、Ｘ方向およびＹ方向に沿う板状に形成されている。シリコン基板１０は、例えば、シリコン（Ｓｉ）を含む半導体材料により形成されている。シリコン基板１０は、「基板」の一例である。
下部構造体２０は、シリコン基板１０上に設けられている。下部構造体２０は、例えば、下絶縁膜２１、複数のソース線ＳＬ、上絶縁膜２５、および絶縁部材２６（図３参照）を含む。下絶縁膜２１は、シリコン基板１０上に設けられている。複数のソース線ＳＬは、下絶縁膜２１上に設けられている。複数のソース線ＳＬは、Ｘ方向で互いに隣り合い、それぞれＹ方向に延びている。ソース線ＳＬは、例えば、下絶縁膜２１上に設けられた導電層２２、導電層２２上に設けられた配線層２３、および配線層２３上に設けられた導電層２４により形成されている。上絶縁膜２５は、複数のソース線ＳＬの上方に設けられている。絶縁部材２６は、ソース線ＳＬと上絶縁膜２５との間、および下絶縁膜２１と上絶縁膜２５との間に設けられている。
次に、複数のピラー３０、トンネル絶縁膜４０、および積層体５０について説明する。
複数のピラー３０は、ソース線ＳＬ上に設けられ、それぞれＺ方向に延びている。複数のピラー３０は、Ｘ方向およびＹ方向で互いに離れて設けられている。例えば、複数のピラー３０は、Ｚ方向から見た場合、Ｘ方向およびＹ方向に沿うマトリクス状に配列されている。各ピラー３０は、アモルファスシリコン（а−Ｓｉ）のような半導体材料を含む。このためピラー３０は、シリコンピラーと称されることがある。各ピラー３０の下端は、下部構造体２０の上絶縁膜２５を貫通してソース線ＳＬに接続されている。なお、ピラー３０の構造については、詳しく後述する。
トンネル絶縁膜４０は、少なくとも、各ピラー３０の−Ｘ方向の側面と＋Ｘ方向の側面とに沿って設けられている。本実施形態では、トンネル絶縁膜４０は、ピラー３０の−Ｘ方向の側面、＋Ｘ方向の側面、−Ｙ方向の側面、および＋Ｙ方向の側面を囲う環状に形成されている。トンネル絶縁膜４０は、例えば、ピラー３０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。
トンネル絶縁膜４０は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜４０は、例えばシリコン酸化物により形成されている。以下では、各トンネル絶縁膜４０のなかで、ピラー３０の−Ｘ方向側に設けられた部分を「第１トンネル絶縁膜４０Ａ」と称し、ピラー３０の＋Ｘ方向側に設けられた部分を「第２トンネル絶縁膜４０Ｂ」と称する。第１トンネル絶縁膜４０Ａは、後述するＺ方向に配列された複数の第１浮遊ゲート電極ＦＧＡと、後述する第１チャネル部３１Ａとの間に設けられている。第２トンネル絶縁膜４０Ｂは、後述するＺ方向に配列された複数の第２浮遊ゲート電極ＦＧＢと、後述する第２チャネル部３１Ｂとの間に設けられている。
積層体５０は、下部構造体２０上に設けられている。積層体５０は、例えば、複数の浮遊ゲート電極ＦＧ、複数のワード線ＷＬ、複数のソース側選択ゲート電極５１、複数のソース側選択ゲート線ＳＧＳ、複数のドレイン側選択ゲート電極５２、複数のドレイン側選択ゲート線ＳＧＤ、複数のブロック絶縁膜６０、絶縁膜（層間絶縁膜）５４（図３参照）、絶縁部材５５、および絶縁部材５６（図３４参照）を含む。
浮遊ゲート電極ＦＧは、各ピラー３０の側方に設けられた電極膜である。複数の浮遊ゲート電極ＦＧは、各ピラー３０に対して、−Ｘ方向側に位置した複数の第１浮遊ゲート電極ＦＧＡと、＋Ｘ方向側に位置した複数の第２浮遊ゲート電極ＦＧＢとを含む。複数の第１浮遊ゲート電極ＦＧＡは、Ｚ方向に互いに離れて設けられている。第１浮遊ゲート電極ＦＧＡは、第１トンネル絶縁膜４０Ａに対してピラー３０とは反対側に位置する。同様に、複数の第２浮遊ゲート電極ＦＧＢは、Ｚ方向に互いに離れて設けられている。第２浮遊ゲート電極ＦＧＢは、第２トンネル絶縁膜４０Ｂに対してピラー３０とは反対側に位置する。浮遊ゲート電極ＦＧは、電荷を蓄積する能力がある膜である。浮遊ゲート電極ＦＧは、例えばポリシリコンにより形成されている。浮遊ゲート電極ＦＧは、「電荷蓄積部」の一例である。
ワード線ＷＬは、各ピラー３０の側方に設けられた配線である。複数のワード線ＷＬは、各ピラー３０に対して、−Ｘ方向側に位置した複数の第１ワード線ＷＬＡと、＋Ｘ方向側に位置した複数の第２ワード線ＷＬＢとを含む。複数の第１ワード線ＷＬＡは、Ｚ方向に互いに離れて設けられている。同様に、複数の第２ワード線ＷＬＢは、Ｚ方向に互いに離れて設けられている。第１ワード線ＷＬＡおよび第２ワード線ＷＬＢは、Ｘ方向で互いに隣り合い、それぞれＹ方向に延びている。第１ワード線ＷＬＡは、第１浮遊ゲート電極ＦＧＡに対してピラー３０とは反対側に位置する。第２ワード線ＷＬＢは、第２浮遊ゲート電極ＦＧＢに対してピラー３０とは反対側に位置する。言い換えると、第１浮遊ゲート電極ＦＧＡは、第１ワード線ＷＬＡとピラー３０との間に設けられている。第２浮遊ゲート電極ＦＧＢは、第２ワード線ＷＬＢとピラー３０との間に設けられている。第１ワード線ＷＬＡと第２ワード線ＷＬＢとは、例えばＹ方向で互いに反対方向に引き出され、互いに独立して制御される。
ワード線ＷＬは、浮遊ゲート電極ＦＧに電子を注入する場合や、浮遊ゲート電極ＦＧに注入されている電子を浮遊ゲート電極ＦＧから抜く場合に不図示の駆動回路により電圧が印加され、そのワード線ＷＬに接続された浮遊ゲート電極ＦＧに所定の電圧を印加する。第１浮遊ゲート電極ＦＧＡは、第１ワード線ＷＬＡによって電圧が印加された場合に電子の蓄積状態を変化させる。一方で、第２浮遊ゲート電極ＦＧＢは、第２ワード線ＷＬＢによって電圧が印加された場合に電子の蓄積状態を変化させる。なお、ワード線ＷＬの構成は、詳しく後述する。
なお上記構成は、次のように表現することもできる（図１参照）。すなわち、あるピラー３０に対応する複数の第１浮遊ゲート電極ＦＧＡのなかの１つを、「浮遊ゲード電極ＦＧ＿１」と称する。「浮遊ゲード電極ＦＧ＿１」とＺ方向で同じ位置に配置された第２浮遊ゲート電極ＦＧＢを、「浮遊ゲード電極ＦＧ＿２」と称する。浮遊ゲード電極ＦＧ＿１に対してＺ方向で離れた位置に設けられた１つの第１浮遊ゲート電極ＦＧＡを、「浮遊ゲート電極ＦＧ＿３」と称する。浮遊ゲード電極ＦＧ＿１は、「第１電荷蓄積部」の一例である。浮遊ゲード電極ＦＧ＿２は、「第２電荷蓄積部」の一例である。浮遊ゲード電極ＦＧ＿３は、「第３電荷蓄積部」の一例である。また、浮遊ゲード電極ＦＧ＿１に接続された第１ワード線ＷＬＡは、「第１配線」の一例である。浮遊ゲード電極ＦＧ＿２に接続された第２ワード線ＷＬＢは、「第２配線」の一例である。浮遊ゲード電極ＦＧ＿３に接続された第１ワード線ＷＬＡは、「第３配線」の一例である。
トンネル絶縁膜４０は、少なくとも、浮遊ゲート電極ＦＧ＿１とピラー３０との間に位置した第１部分４０１と、浮遊ゲート電極ＦＧ＿２とピラー３０との間に位置した第２部分４０２と、浮遊ゲート電極ＦＧ＿３とピラー３０との間に位置した第３部分４０３とを含む。第１部分４０１は、「第１絶縁部」の一例であり、「第１絶縁材料」の一例でもある。第２部分４０２は、「第２絶縁部」の一例であり、「第２絶縁材料」の一例でもある。
ソース側選択ゲート電極５１は、各ピラー３０の側方に設けられた電極膜である。複数のソース側選択ゲート電極５１は、各ピラー３０に対して、−Ｘ方向側に位置した第１ソース側選択ゲート電極５１Ａと、＋Ｘ方向側に位置した第２ソース側選択ゲート電極５１Ｂとを含む。第１ソース側選択ゲート電極５１Ａは、第１トンネル絶縁膜４０Ａに対してピラー３０とは反対側に位置する。第２ソース側選択ゲート電極５１Ｂは、第２トンネル絶縁膜４０Ｂに対してピラー３０とは反対側に位置する。ソース側選択ゲート電極５１は、同じピラー３０に対応する複数の浮遊ゲート電極ＦＧのなかでシリコン基板１０に最も近い浮遊ゲート電極ＦＧと、シリコン基板１０との間に設けられている。
ソース側選択ゲート線ＳＧＳは、各ピラー３０の側方に設けられた配線である。複数のソース側選択ゲート線ＳＧＳは、各ピラー３０に対して、−Ｘ方向側に位置した第１ソース側選択ゲート線ＳＧＳＡと、＋Ｘ方向側に位置した第２ソース側選択ゲート線ＳＧＳＢとを含む。第１ソース側選択ゲート線ＳＧＳＡは、第１ソース側選択ゲート電極５１Ａに対してピラー３０とは反対側に位置する。第２ソース側選択ゲート線ＳＧＳＢは、第２ソース側選択ゲート電極５１Ｂに対してピラー３０とは反対側に位置する。ソース側選択ゲート線ＳＧＳは、Ｙ方向に延びている。ソース側選択ゲート線ＳＧＳは、ピラー３０とソース線ＳＬとの間を導通させる場合に不図示の駆動回路により電圧が印加され、そのソース側選択ゲート線ＳＧＳに接続されたソース側選択ゲート電極５１に所定の電圧を印加する。ソース側選択ゲート線ＳＧＳは、同じピラー３０に対応する複数のワード線ＷＬのなかでシリコン基板１０に最も近いワード線ＷＬと、シリコン基板１０との間に位置する。ソース側選択ゲート線ＳＧＳは、「第１選択ゲート配線」の一例である。
本実施形態では、ソース側選択ゲート線ＳＧＳとソース側選択ゲート電極５１とを含めて選択トランジスタという。なお、選択トランジスタはソース側選択ゲート電極５１を含めなくてもよい。例えば、第１浮遊ゲート電極ＦＧＡの下方に設けられた選択トランジスタは、「第３選択トランジスタ」の一例である。第２浮遊ゲート電極ＦＧＢの下方に設けられた選択トランジスタは、「第４選択トランジスタ」の一例である。
ドレイン側選択ゲート電極５２は、各ピラー３０の側方に設けられた電極膜である。複数のドレイン側選択ゲート電極５２は、各ピラー３０に対して、−Ｘ方向側に位置した第１ドレイン側選択ゲート電極５２Ａと、＋Ｘ方向側に位置した第２ドレイン側選択ゲート電極５２Ｂとを含む。第１ドレイン側選択ゲート電極５２Ａは、第１トンネル絶縁膜４０Ａに対してピラー３０とは反対側に位置する。第２ドレイン側選択ゲート電極５２Ｂは、第２トンネル絶縁膜４０Ｂに対してピラー３０とは反対側に位置する。ドレイン側選択ゲート電極５２は、同じピラー３０に対応する複数の浮遊ゲート電極ＦＧのなかでシリコン基板１０から最も遠い浮遊ゲート電極ＦＧよりもシリコン基板１０から遠くに位置する。
ドレイン側選択ゲート線ＳＧＤは、各ピラー３０の側方に設けられた配線である。複数のドレイン側選択ゲート線ＳＧＤは、各ピラー３０に対して、−Ｘ方向側に位置した第１ドレイン側選択ゲート線ＳＧＤＡと、＋Ｘ方向側に位置した第２ドレイン側選択ゲート線ＳＧＤＢとを含む。第１ドレイン側選択ゲート線ＳＧＤＡは、第１ドレイン側選択ゲート電極５２Ａに対してピラー３０とは反対側に位置する。第２ドレイン側選択ゲート線ＳＧＤＢは、第２ドレイン側選択ゲート電極５２Ｂに対してピラー３０とは反対側に位置する。ドレイン側選択ゲート線ＳＧＤは、Ｙ方向に延びている。ドレイン側選択ゲート線ＳＧＤは、ピラー３０と後述するビット線ＢＬとの間を導通させる場合に不図示の駆動回路により電圧が印加され、そのドレイン側選択ゲート線ＳＧＤに接続されたドレイン側選択ゲート電極５２に所定の電圧を印加する。ドレイン側選択ゲート線ＳＧＤは、同じピラー３０に対応する複数のワード線ＷＬのなかでシリコン基板１０から最も遠いワード線ＷＬよりもシリコン基板１０から遠くに位置する。すなわち、ドレイン側選択ゲート線ＳＧＤは、同じピラー３０に対応する複数のワード線ＷＬに対してシリコン基板１０とは反対側に位置する。ドレイン側選択ゲート線ＳＧＤは、「第２選択ゲート配線」の一例である。
本実施形態では、ドレイン側選択ゲート線ＳＧＤとドレイン側選択ゲート電極５２とを含めて選択トランジスタという。なお、選択トランジスタはドレイン側選択ゲート電極５２を含めなくてもよい。例えば、第１浮遊ゲート電極ＦＧＡの上方に設けられた選択トランジスタは、「第１選択トランジスタ」の一例である。第２浮遊ゲート電極ＦＧＢの上方に設けられた選択トランジスタは、「第２選択トランジスタ」の一例である。
ブロック絶縁膜６０は、浮遊ゲート電極ＦＧとワード線ＷＬとの間、ソース側選択ゲート電極５１とソース側選択ゲート線ＳＧＳとの間、およびドレイン側選択ゲート電極５２とドレイン側選択ゲート線ＳＧＤとの間にそれぞれ設けられている。ブロック絶縁膜６０は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。なお、ブロック絶縁膜６０の構成については、詳しく後述する。
層間絶縁膜である絶縁膜５４（図３参照）は、Ｚ方向で、複数の浮遊ゲート電極ＦＧの間、および複数のワード線ＷＬの間に設けられている。すなわち、絶縁膜５４と、浮遊ゲート電極ＦＧおよびワード線ＷＬとは、Ｚ方向で交互に積層されている。また、絶縁膜５４は、ソース側選択ゲート電極５１と浮遊ゲート電極ＦＧとの間、ソース側選択ゲート電極５１と下部構造体２０の上絶縁膜２５との間、ソース側選択ゲート線ＳＧＳとワード線ＷＬとの間、ソース側選択ゲート線ＳＧＳと下部構造体２０の上絶縁膜２５との間、ドレイン側選択ゲート電極５２と浮遊ゲート電極ＦＧとの間、ドレイン側選択ゲート線ＳＧＤとワード線ＷＬとの間などに設けられている。
絶縁部材５５は、Ｙ方向に配列されたピラー３０の間に設けられ、複数のピラー３０の間を電気的に絶縁している。言い換えると、Ｙ方向に配列された２つのピラー３０の間には、ワード線ＷＬおよび浮遊ゲート電極ＦＧは設けられていない。このため、第１浮遊ゲート電極ＦＧＡと第２浮遊ゲート電極ＦＧＢとは互いに接続されていない。また、Ｘ方向で複数のワード線ＷＬの間には、絶縁部材５６（図３４参照）が設けられ、複数のワード線ＷＬの間が電気的に絶縁されている。
次に、上部構造体７０および複数のコンタクト８０について説明する。
上部構造体７０は、積層体５０上に設けられている。上部構造体７０は、例えば、複数のビット線ＢＬ、ソース側選択ゲート線ＳＧＳ用の配線Ｌ１（不図示）、ワード線ＷＬ用の配線Ｌ２、およびドレイン側選択ゲート線ＳＧＤ用の配線Ｌ３を含む。
複数のコンタクト８０は、それぞれＺ方向に延びている。複数のコンタクト８０は、例えば、ピラー３０用の複数のコンタクト８１、ソース側選択ゲート線ＳＧＳ用の複数のコンタクト８２（不図示）、ワード線ＷＬ用の複数のコンタクト８３、およびドレイン側選択ゲート線ＳＧＤ用の複数のコンタクト８４を含む。
コンタクト８１は、ピラー３０上に設けられている。複数のビット線ＢＬは、Ｙ方向に互いに離れて設けられ、それぞれＸ方向に延びている。Ｘ方向に配列された複数のピラー３０のうち、最も−Ｘ方向側に設けられたピラー３０を第１番目とした場合、奇数番目のピラー３０Ａは、コンタクト８１を介して共通のビット線ＢＬＡに接続されている。偶数番目のピラー３０Ｂは、コンタクト８１を介してビット線ＢＬＡとは別の共通のビット線ＢＬＢに接続されている。Ｘ方向に配列された複数のピラー３０のうち互いに隣り合うピラー３０Ａ，３０Ｂは、共通のビット線には接続されていない。
複数のコンタクト８２（不図示）は、ソース側選択ゲート線ＳＧＳの＋Ｙ方向の端部上に設けられている。配線Ｌ１（不図示）は、コンタクト８２上に設けられ、Ｙ方向に延びている。配線Ｌ１は、コンタクト８２を介してソース側選択ゲート線ＳＧＳに接続されている。
複数のコンタクト８３は、ワード線ＷＬのＹ方向の端部上に設けられている。配線Ｌ２は、コンタクト８３上に設けられ、Ｙ方向に延びている。配線Ｌ２は、コンタクト８３を介してワード線ＷＬに接続されている。
複数のコンタクト８４は、ドレイン側選択ゲート線ＳＧＤの＋Ｙ方向の端部上に設けられている。配線Ｌ３は、コンタクト８４上に設けられ、Ｙ方向に延びている。配線Ｌ３は、コンタクト８４を介してドレイン側選択ゲート線ＳＧＤに接続されている。
＜２．積層体、ワード線、およびピラーの構成＞
次に、本実施形態の積層体５０、ワード線ＷＬ、およびピラー３０の構成について詳しく説明する。図２は、図１中に示された半導体記憶装置１の二点鎖線Ｆ２で囲まれた領域をＺ方向から見た断面図である。図３は、図２中に示された半導体記憶装置１のＦ３−Ｆ３線に沿う断面図である。図４は、図２中に示された半導体記憶装置１のＦ４−Ｆ４線に沿う断面図である。なお図２以降では、説明の便宜上、Ｚ方向に配列されたワード線ＷＬを４つのみ示している。
＜２．１ 浮遊ゲード電極＞
まず、浮遊ゲート電極ＦＧについて説明する。
図２および図３に示すように、第１浮遊ゲート電極ＦＧＡは、第１ワード線ＷＬＡとピラー３０との間に位置する。一方で、第２浮遊ゲート電極ＦＧＢは、第２ワード線ＷＬＢとピラー３０との間に位置する。本実施形態では、浮遊ゲート電極ＦＧは、−Ｙ方向および＋Ｙ方向の端部が円弧の台形状に形成されている。
＜２．２ ワード線＞
次に、ワード線ＷＬについて説明する。
ワード線ＷＬは、例えば、バリアメタル膜９１と、導電部材９２とを有する。バリアメタル膜９１は、ワード線ＷＬの表面に設けられている。バリアメタル膜９１は、導電部材９２の材料の拡散を抑制する膜である。バリアメタル膜９１は、例えば窒化チタン（ＴｉＮ）により形成されている。導電部材９２は、バリアメタル膜９１の内側に設けられている。導電部材９２は、例えばタングステンにより形成されている。
＜２．３ ブロック絶縁膜＞
次に、ブロック絶縁膜６０について説明する。
ブロック絶縁膜６０は、例えば、第１浮遊ゲート電極ＦＧＡと第１ワード線ＷＬＡとの間、および第２浮遊ゲート電極ＦＧＢと第２ワード線ＷＬＢとの間にそれぞれ設けられている。ブロック絶縁膜６０は、例えば、第１から第３のブロック絶縁膜６１，６２，６３を含む。
第１ブロック絶縁膜６１は、第１から第３のブロック絶縁膜６１，６２，６３のなかで、浮遊ゲート電極ＦＧの最も近くに位置する。第１ブロック絶縁膜６１は、例えば、浮遊ゲート電極ＦＧの側面、上面、および下面を覆う。第１ブロック絶縁膜６１は、例えばシリコン窒化物（ＳｉＮ）およびハフニウムオキサイド（ＨｆＯ）などのＨｉｇｈ−ｋ材料により形成されている。なお、第１ブロック絶縁膜６１は、ルテニウム（Ｒｕ）やアルミニウム（Аｌ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、またはシリコン（Ｓｉ）を含む材料により形成されてもよい。
第２ブロック絶縁膜６２は、第１ブロック絶縁膜６１に対して浮遊ゲート電極ＦＧとは反対側に設けられている。第２ブロック絶縁膜６２は、例えば、第１ブロック絶縁膜６１を間に介在させて、浮遊ゲート電極ＦＧの側面、上面、および下面を覆う。なお、第２ブロック絶縁膜６２は、上記構成に代えて、浮遊ゲート電極ＦＧの側面のみを覆うとともに、絶縁膜（層間絶縁膜）５４とワード線ＷＬとの境界に沿って設けられてもよい。第２ブロック絶縁膜６２は、例えば、シリコン酸化物により形成されている。
第３ブロック絶縁膜６３は、第１および第２のブロック絶縁膜６１，６２に対して浮遊ゲート電極ＦＧとは反対側に設けられている。第３ブロック絶縁膜６３は、例えば、第１および第２のブロック絶縁膜６１，６２を間に介在させて、浮遊ゲート電極ＦＧの側面、上面、および下面を覆う。なお、第３ブロック絶縁膜６３は、上記構成に代えて、浮遊ゲート電極ＦＧの側面のみを覆うとともに、絶縁膜（層間絶縁膜）５４とワード線ＷＬとの境界に沿って設けられてもよい。第３ブロック絶縁膜６３は、誘電率が高い材料で形成されていればよく、例えば、アルミニウム（Аｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）を含む酸化膜のＨｉｇｈ−ｋ膜により形成されている。なお、第３ブロック絶縁膜６３は、シリコン窒化物により形成されてもよい。
＜２．４ トンネル絶縁膜＞
次に、トンネル絶縁膜４０について説明する。
第１トンネル絶縁膜４０Ａは、第１浮遊ゲート電極ＦＧＡとピラー３０との間に位置する。一方で、第２トンネル絶縁膜４０Ｂは、第２浮遊ゲート電極ＦＧＢとピラー３０との間に位置する。本実施形態では、第１浮遊ゲート電極ＦＧＡと、ブロック絶縁膜６０と、第１トンネル絶縁膜４０Ａとによって、「第１メモリ膜（第１メモリセル）ＭＣＡ」が形成されている。一方で、第２浮遊ゲート電極ＦＧＢと、ブロック絶縁膜６０と、第２トンネル絶縁膜４０Ｂとによって、「第２メモリ膜（第２メモリセル）ＭＣＢ」が形成されている。
＜２．５ ピラー＞
次に、ピラー３０について説明する。
ピラー３０は、Ｘ方向で、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間に設けられている。ピラー３０は、その外周側から順に、チャネル部３１、絶縁膜３２、側壁部３３（図３参照）、絶縁部３４、および中空部３５を含む。
チャネル部３１は、ピラー３０の最外周に位置する。チャネル部３１は、ピラー３０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。チャネル部３１の下端は、下部構造体２０の上絶縁膜２５を貫通し、ソース線ＳＬに接続されている。一方で、チャネル部３１の上端は、コンタクト８１を介してビット線ＢＬに接続されている。チャネル部３１は、アモルファスシリコン（а−Ｓｉ）のような半導体材料で形成されている。なお、チャネル部３１は、例えば一部に不純物がドープされたポリシリコンで形成されてもよい。チャネル部３１に含まれる不純物は、例えば、カーボン、リン、ボロン、ゲルマニウムからなる群から選択されるいずれかである。チャネル部３１は、浮遊ゲート電極ＦＧに電子を注入する場合、および浮遊ゲート電極ＦＧに注入された電子を浮遊ゲート電極ＦＧから抜く場合に、ソース線ＳＬとビット線ＢＬとの間で電流が流れる。チャネル部３１は、「シリコン層」と称されてもよい。
チャネル部３１は、チャネル部３１のなかで−Ｘ方向側に位置した第１チャネル部３１Ａと、チャネル部３１のなかで＋Ｘ方向側に位置した第２チャネル部３１Ｂとを含む。第１チャネル部３１Ａは、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間に設けられ、Ｚ方向に延びている。第１チャネル部３１Ａは、第１トンネル絶縁膜４０Ａを間に介在させて、第１ソース側選択ゲート電極５１Ａ、複数の第１浮遊ゲート電極ＦＧＡ、および第１ドレイン側選択ゲート電極５２Ａに面する。第２チャネル部３１Ｂは、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間に設けられ、Ｘ方向で第１チャネル部３１Ａと隣り合い、Ｚ方向に延びている。第２チャネル部３１Ｂは、第２トンネル絶縁膜４０Ｂを間に介在させて、第２ソース側選択ゲート電極５１Ｂ、複数の第２浮遊ゲート電極ＦＧＢ、および第２ドレイン側選択ゲート電極５２Ｂに面する。本実施形態では、チャネル部３１は、環状に形成されている。
絶縁膜３２は、Ｘ方向およびＹ方向で、チャネル部３１よりもピラー３０の中心側に設けられている。例えば、絶縁膜３２は、チャネル部３１の内周面上に設けられている。本実施形態では、絶縁膜３２は、チャネル部３１の内周面に沿う環状に形成されている。絶縁膜３２は、例えば、ピラー３０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。絶縁膜３２は、例えば酸化シリコン（ＳｉＯ）で形成されている。絶縁膜３２は、「第３絶縁部」の一例であり、「第４絶縁材料」の一例でもある。
ここで、ピラー３０は、例えば、第１領域ＰＲ１と、Ｚ方向で第１領域ＰＲ１に対してシリコン基板１０とは反対側に位置した第２領域ＰＲ２とを含む（図３参照）。第１領域ＰＲ１は、後述する中空部３５が設けられた領域である。一方で、第２領域ＰＲ２は、後述する中空部３５が設けられていない領域である。
側壁部３３は、ピラー３０の第２領域ＰＲ２に設けられている。側壁部３３は、ピラー３０の第１領域ＰＲ１には設けられていない。側壁部３３は、ピラー３０の第２領域ＰＲ２において、Ｘ方向およびＹ方向で絶縁膜３２よりもピラー３０の中心側に設けられている。例えば、側壁部３３は、絶縁膜３２の内周面上に設けられている。本実施形態では、側壁部３３は、絶縁膜３２の内周面に沿う環状に形成されている。側壁部３３は、例えばアモルファスシリコン（а−Ｓｉ）のような半導体材料を含む。ただし、側壁部３３を形成する材料は、半導体材料に限定されず、絶縁材料などでもよい。
側壁部３３の一部（例えばＺ方向の長さで半分以上の領域）は、ドレイン側選択ゲート線ＳＧＤの上端（上面）よりも上方に位置する。側壁部３３の一端（下端）３３ａは、例えば、ドレイン側選択ゲート線ＳＧＤの少なくとも一部（例えば上端（上面））よりもシリコン基板１０の近くまで延びている。本実施形態では、側壁部３３の一端（下端）３３ａは、ドレイン側選択ゲート線ＳＧＤの下端（下面）よりもシリコン基板１０の近くまで延びている。なお上記構成に代えて、側壁部３３の一端（下端）３３ａは、Ｚ方向でドレイン側選択ゲート線ＳＧＤの上端（上面）と下端（下面）との間の高さに位置してもよいし、ドレイン側選択ゲート線ＳＧＤの上端（上面）よりも上方に位置してもよい。
側壁部３３のＸ方向の厚さ（例えば最大厚さ）ｔ１は、例えば、第１トンネル絶縁膜４０ＡのＸ方向の厚さ（例えば最大厚さ）ｔ２よりも厚く、第１チャネル部３１ＡのＸ方向の厚さ（例えば最大厚さ）ｔ３よりも厚く、絶縁膜３２のＸ方向の厚さ（例えば最大厚さ）ｔ４よりも厚く、ピラー３０の第１領域ＰＲ１に設けられた絶縁部３４（後述する第１絶縁部３４ａ）のＸ方向の厚さ（例えば最大厚さ）ｔ５よりも厚い。ただし、側壁部３３のＸ方向の厚さｔ１は、上記例に限定されない。なお、側壁部３３のＹ方向の厚さについても同様である。
絶縁部３４は、ピラー３０の第１領域ＰＲ１と第２領域ＰＲ２とに亘って設けられている。すなわち、絶縁部３４は、ピラー３０の第１領域ＰＲ１に設けられた第１絶縁部３４ａと、ピラー３０の第２領域ＰＲ２に設けられた第２絶縁部３４ｂとを含む。絶縁部３４は、チャネル部３１を形成する材料および側壁部３３を形成する材料とは異なる材料Ｍで形成されている。材料Ｍは、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate：Si(OC2H5)4）のような絶縁材料である。材料Ｍは、例えば、第１または第２のブロック絶縁膜６１，６２と同等の誘電率を有する材料である。ただし材料Ｍは、上記例に限定されない。
第１絶縁部３４ａは、Ｘ方向およびＹ方向で、絶縁膜３２よりもピラー３０の中心側に設けられている。第１絶縁部３４ａは、例えば、絶縁膜３２の内周面上に設けられている。本実施形態では、第１絶縁部３４ａは、絶縁膜３２の内周面に沿う環状に形成されている。第１絶縁部３４ａは、Ｘ方向およびＹ方向において、チャネル部３１と後述する中空部３５との間に位置する。例えば、第１絶縁部３４ａは、Ｚ方向においてピラー３０の第１領域ＰＲ１の全長（全高）に亘って連続して設けられている。例えば、第１絶縁部３４ａは、Ｚ方向に配列された複数の浮遊ゲート電極ＦＧに沿ってＺ方向に延びている。例えば、第１絶縁部３４ａは、Ｚ方向に配列された複数の浮遊ゲート電極ＦＧのなかでシリコン基板１０に最も近い浮遊ゲート電極ＦＧよりも下方から、Ｚ方向に配列された複数の浮遊ゲート電極ＦＧのなかでシリコン基板１０から最も遠い浮遊ゲート電極ＦＧよりも上方まで連続して延びている。本実施形態では、第１絶縁部３４ａは、下部構造体２０の上絶縁膜２５の少なくとも一部を貫通し、上絶縁膜２５の上面よりも下方まで延びている。第１絶縁部３４ａは、「第１ピラー内絶縁部」の一例である。
第１絶縁部３４ａのＸ方向の厚さ（例えば最大厚さ）ｔ５は、例えば、第１チャネル部３１ＡのＸ方向の厚さ（例えば最大厚さ）ｔ３よりも厚く、絶縁膜３２のＸ方向の厚さ（例えば最大厚さ）ｔ４よりも厚い。第１絶縁部３４ａのＸ方向の厚さ（例えば最大厚さ）ｔ５は、例えば、第１トンネル絶縁膜４０ＡのＸ方向の厚さ（例えば最大厚さ）ｔ２よりも薄い。ただし、第１絶縁部３４ａのＸ方向の厚さｔ５は、上記例に限定されない。なお、第１絶縁部３４ａのＹ方向の厚さについても同様である。ただし第１絶縁部３４ａは、存在しなくてもよい。すなわち、絶縁部３４は、第２絶縁部３４ｂのみを有してもよい。
一方で、第２絶縁部３４ｂは、Ｘ方向およびＹ方向で、側壁部３３よりもピラー３０の中心側に設けられている。本実施形態では、第２絶縁部３４ｂは、環状の側壁部３３の内周側を埋めている。第２絶縁部３４ｂは、Ｚ方向で第１絶縁部３４ａと繋がっている。第２絶縁部３４ｂは、「第２ピラー内絶縁部」の一例である。ある観点では、第２絶縁部３４ｂは、「第４絶縁部」の一例であり、「第５絶縁材料」の一例でもある。例えば、第２絶縁部３４ｂの絶縁性（例えば単位厚さ当たりの絶縁性）は、中空部３５の絶縁性よりも小さい。
中空部３５は、ピラー３０の第１領域ＰＲ１に設けられ、中空状に形成されている。中空部３５は、気体（例えば空気）で満たされている。中空部３５は、Ｘ方向およびＹ方向において、第１絶縁部３４ａよりもピラー３０の中心側に設けられている。すなわち、中空部３５は、第１絶縁部３４ａの内周側に設けられている。言い換えると、中空部３５は、チャネル部３１の内周側に設けられている。中空部３５は、第１チャネル部３１Ａと第２チャネル部３１Ｂとの間に設けられている。中空部３５は、「第３絶縁材料」の一例である。第３絶縁材料の一例は、気体である。例えば、中空部３５の絶縁性（例えば単位厚さ当たりの絶縁性）は、トンネル絶縁膜４０の絶縁性よりも大きい。なお、第３絶縁材料は、気体に限らず、固体の絶縁材料でもよい。
中空部３５は、ピラー３０の第１領域ＰＲ１の下端部から上端部まで連続して設けられている。例えば、中空部３５は、Ｚ方向に配列された複数の浮遊ゲート電極ＦＧに沿ってＺ方向に延びている。例えば、中空部３５の第１端（下端）３５ａは、複数の浮遊ゲート電極ＦＧのなかでシリコン基板１０に最も近い浮遊ゲート電極ＦＧの少なくとも一部（例えば上端（上面））よりもシリコン基板１０の近くに位置する。また、中空部３５の第２端（上端）３５ｂは、複数の浮遊ゲート電極ＦＧのなかでシリコン基板１０から最も遠い浮遊ゲート電極ＦＧの少なくとも一部（例えば下端（下面））よりもシリコン基板１０から遠くに位置する。本実施形態では、中空部３５は、Ｚ方向に配列された複数の浮遊ゲート電極ＦＧのなかでシリコン基板１０に最も近い浮遊ゲート電極ＦＧの下端（下面）よりも下方から、Ｚ方向に配列された複数の浮遊ゲート電極ＦＧのなかでシリコン基板１０から最も遠い浮遊ゲート電極ＦＧの上端（上面）よりも上方まで延びている。
例えば、中空部３５は、ソース側選択ゲート線ＳＧＳの少なくとも一部（例えば上端（上面））よりもシリコン基板１０の近くまで延びている。本実施形態では、中空部３５は、ソース側選択ゲート線ＳＧＳの下端（下面）よりもシリコン基板１０の近くまで延びている。例えば、中空部３５は、下部構造体２０の上絶縁膜２５の少なくとも一部を貫通し、上絶縁膜２５の上面よりも下方まで延びている。一方で、中空部３５の上端は、ドレイン側選択ゲート線ＳＧＤよりも下方に位置する。なお上記構成に代えて、中空部３５の上端は、ドレイン側選択ゲート線ＳＧＤよりも上方に位置してもよい。
中空部３５のＸ方向の幅（例えば最大幅）Ｗは、例えば、側壁部３３のＸ方向の厚さ（例えば最大厚さ）ｔ１よりも厚く、第１トンネル絶縁膜４０ＡのＸ方向の厚さ（例えば最大厚さ）ｔ２よりも厚く、第１チャネル部３１ＡのＸ方向の厚さ（例えば最大厚さ）ｔ３よりも厚く、絶縁膜３２のＸ方向の厚さ（例えば最大厚さ）ｔ４よりも厚く、第１絶縁部３４ａのＸ方向の厚さ（例えば最大厚さ）ｔ５よりも厚い。ただし、中空部３５のＸ方向の幅Ｗは、上記例に限定されない。
＜３．半導体記憶装置の製造方法＞
次に、半導体記憶装置１の製造方法の一例について説明する。
図５から図３４は、半導体記憶装置１の製造方法を示す図である。まず、図５に示すように、シリコン基板１０上に、下絶縁膜２１、導電層２２、配線層２３、および導電層２４を形成する。次に、図６に示すように、例えばドライエッチングを施し、導電層２２、配線層２３、および導電層２４を選択的に除去する。これにより、ソース線ＳＬが形成される。次に、図７に示すように、下絶縁膜２１上およびソース線ＳＬ上に絶縁部材２６および上絶縁膜２５を形成する。
次に、図８に示すように、上絶縁膜２５上に、例えば、シリコン酸化物を含む絶縁膜５４とシリコン窒化物を含む充填膜９５とをＣＶＤ（Chemical Vapor Deposition）法により交互に積層して積層中間体５０Ａを形成する。次に、図９に示すように、積層中間体５０Ａ上に、例えば、シリコン酸化物（ＳｉＯ２）を堆積してマスク１０１を形成する。次に、マスク１０１上に、例えばカーボン（Ｃ）を含むパターンフィルム１０２、反射防止膜АＲＣ(Anti Reflective Coating)１０３、およびレジスト膜１０４を形成する。
次に、図１０に示すように、レジスト膜１０４を露光および現像してレジストパターン１０４ａを形成する。次に、エッチングを施し、反射防止膜１０３ａおよびパターンフィルム１０２ａを形成する。次に、マスク１０１をパターニングしてマスク１０１ａを形成する。これにより、マスク１０１ａは、Ｙ方向に延びた開口１０１ｂを有する。次に、マスク１０１ａをマスクとして、例えばウェットエッチングを施し、積層中間体５０ＡをＺ方向に貫く。これにより、積層中間体５０Ａを貫いて上絶縁膜２５に達するメモリセルトレンチＭＴが形成される。
次に、図１１に示すように、シリコン酸化物などの絶縁材料を堆積させる。これにより、メモリセルトレンチＭＴ内に絶縁部材５５の元になる絶縁膜５５Ａが形成される。次に、図１２に示すように、例えばエッチバックを施し、レジストパターン１０４ａの上方に位置する絶縁膜５５Ａの不要部分を除去する。続いて、レジストパターン１０４ａ、反射防止膜１０３ａ、およびパターンフィルム１０２ａが除去される。次に、図１３に示すように、例えばマスク１０１ａ上に、例えばハードマスクＭＳが設けられる。ハードマスクＭＳは、後述するメモリホールＭＨに対応する位置に開口ＭＳａを有する。
次に、図１４に示すように、ハードマスクＭＳをマスクとして、例えばウェットエッチングを施し、積層中間体５０ＡのなかでハードマスクＭＳの開口ＭＳａに露出した部分を除去する。ここで本実施形態では、ハードマスクＭＳの下方のマスク１０１ａが除去されずに残るエッチャントが用いられる。このため、絶縁膜５４および充填膜９５は除去されずに、絶縁膜５５Ａの不要部分のみが除去される。
これにより、図１５に示すように、絶縁膜５５ＡをＺ方向に貫くメモリホールＭＨが形成され、絶縁膜５５Ａの残った部分が絶縁部材５５となる。メモリホールＭＨは、「穴部」の一例である。メモリホールＭＨは、積層中間体５０Ａにおいて、第１配線領域Ａ１と第２配線領域Ａ２との間に設けられる。「配線領域」とは、すでに配線が形成された領域でもよく、後工程で配線が形成される領域でもよい。本実施形態では、第１配線領域Ａ１は、後工程で第１ワード線ＷＬＡが形成される領域であり、第２配線領域Ａ２は、後工程で第２ワード線ＷＬＢが形成される領域である。次に、図１６に示すように、例えばエッチングにより、メモリホールＭＨに露出した上絶縁膜２５の一部を除去し、ソース線ＳＬを露出させる。
次に、図１７に示すように、メモリホールＭＨを介して、例えばエッチャントとしてシリコン窒化物を溶解する薬液であるホットリン酸（Ｈ３ＰＯ４）を使用したウェットエッチングを行う。これにより、充填膜９５のメモリホールＭＨ側の一部分が除去され、メモリホールＭＨの側面に窪み１１１が形成される。
次に、図１８に示すように、メモリホールＭＨの内面および窪み１１１の内面に、例えば、絶縁材料を堆積してブロック絶縁膜６０を形成する。次に、図１９に示すように、ブロック絶縁膜６０の内周面上に、例えば、ポリシリコンを堆積させて浮遊ゲート電極膜１１２を形成する。このとき、ポリシリコンは、窪み１１１を充填するように設けられる。次に、図２０に示すように、メモリホールＭＨの内面から不要な絶縁材料およびポリシリコンを除去する。これにより、浮遊ゲート電極膜１１２の不要部分が除去されて、浮遊ゲート電極ＦＧが形成される。
次に、図２１に示すように、メモリホールＭＨの内面に、例えば、シリコン酸化物を堆積してトンネル絶縁膜４０を形成する。トンネル絶縁膜４０は、「第１膜」の一例である。次に、図２２に示すように、例えばエッチングを施し、トンネル絶縁膜４０の底部を除去し、ソース線ＳＬをメモリホールＭＨに露出させる。
次に、図２３に示すように、トンネル絶縁膜４０の内周面上に半導体材料を積層し、ピラー３０のチャネル部３１を形成する。チャネル部３１は、第１領域ＣＲ１と、第２領域ＣＲ２とを含む。第１領域ＣＲ１は、上述したピラー３０の第１領域ＰＲ１に含まれる領域である。第２領域ＣＲ２は、上述したピラー３０の第２領域ＰＲ２に含まれる領域である。なお、チャネル部３１は、このタイミングでアニール処理が行われてアモルファスシリコンが結晶化させてもよく、これよりも後のタイミングでアニール処理が行われてもよい。チャネル部３１は、「第２膜」の一例である。次に、図２４に示すように、チャネル部３１の内周面上に絶縁材料を積層し、絶縁膜３２を形成する。
次に、図２５に示すように、例えば酸化シリコン（ＳｉＯ）を堆積させることで、メモリホールＭＨの内部を埋める犠牲膜１１３を形成する。犠牲膜１１３は、半導体材料（例えばアモルファスシリコン）と比べて堆積速度が速い材料が用いられる。
次に、図２６に示すように、例えばエッチバックを行い、ピラー３０の第１領域ＰＲ１に対応する部分を除き、犠牲膜１１３を除去する。これにより、メモリホールＭＨの内部において、ピラー３０の第１領域ＰＲ１に対応する領域にだけ犠牲膜１１３が残る。
次に、図２７に示すように、例えば半導体材料を堆積させ、マスク１０１ａ上、メモリホールＭＨの内面、およびメモリホールＭＨ内の犠牲膜１１３上に、半導体膜１１４を形成する。次に、図２８に示すように、例えばエッチバックを行い、マスク１０１ａ上および犠牲膜１１３の中央部上から半導体膜１１４を除去する。これにより、チャネル部３１の第２領域ＣＲ２の内周側に環状の側壁部３３が形成され、メモリホールＭＨの上部の開口Ｏが狭くなる。すなわち本実施形態では、側壁部３３は、チャネル部３１の第１領域ＣＲ１の内周側に犠牲膜１１３が設けられた状態で形成される。側壁部３３は、「第３膜」の一例である。
次に、図２９に示すように、例えばウェットエッチングを行い、側壁部３３の内側の開口Ｏを通じてメモリホールＭＨ内の犠牲膜１１３を除去する。これにより、ピラー３０の第１領域ＰＲ１に空洞部１１５が再び形成される。
次に、図３０に示すように、例えばＴＥＯＳのような比較的カバレッジが悪い絶縁材料を堆積させる。この絶縁材料は、例えば、側壁部３３を形成する半導体材料よりもカバレッジが悪い材料である。「カバレッジ」とは、例えば複雑な形状の表面に対して同じ条件下で材料を堆積させた場合に、その材料によって表面を覆うことができる割合を意味する。絶縁材料が堆積されることで、チャネル部３１の第１領域ＣＲ１の内周側では、絶縁材料の一部が絶縁膜３２の内周面上に付着し、第１絶縁部３４ａが形成される。また、側壁部３３の内周側では、絶縁材料が開口Ｏを閉塞させ、第２絶縁部３４ｂが形成される。これにより、チャネル部３１の第１領域ＣＲ１の内周側に空洞部１１５の少なくとも一部を残しつつ、側壁部３３の内周側が埋められる。すなわち、空洞部１１５のなかで絶縁材料により埋められなかった部分がピラー３０の中空部３５として残る。
次に、図３１に示すように、例えばエッチバックを行い、マスク１０１ａ上およびメモリホールＭＨの上端部から絶縁部３４が除去される。次に、図３２に示すように、例えば、側壁部３３を形成した材料と同じ半導体材料が再び堆積され、メモリホールＭＨの上端部が埋められる。次に、図３３に示すように、マスク１０１ａ上から半導体材料が除去される。
次に、図３４に示すように、積層中間体５０ＡをＺ方向に貫通するスリットＳＬを形成し、例えばウェットエッチングを行うことで、スリットＳＬを介して充填膜９５を除去する。次に、充填膜９５を除去した空間にバリアメタル膜９１および導電部材９２が設けられることで複数のワード線ＷＬ、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤが形成される。次に、スリットＳＬが絶縁材料で埋められることで、絶縁部材５６が形成される。これにより、積層中間体５０Ａが積層体５０となる。次に、ビット線ＢＬ、複数の配線Ｌ１，Ｌ２，Ｌ３、およびコンタクト８０などが既知の方法で形成される。これにより、半導体記憶装置１が形成される。
このような構成の半導体記憶装置１によれば、電気的特性の向上を図ることができる。すなわち、例えばピラー３０の多くの部分が酸化膜で形成されている場合、酸化膜中の固定電荷によって半導体記憶装置１の電気的特性が低下する場合がある。例えば、酸化膜が正の固定電荷を持つと、電荷状態の判定に用いるメモリセルの閾値電圧が全体的に正側にシフトしてしまい、隣り合う閾値電圧の分布同士の間に十分な隙間を確保しにくくなる。その結果、データの読み出しの信頼性の向上が難しくなる場合がある。一方で、酸化膜が負の固定電荷を持つと、例えばメモリセルのフリンジトランジスタの閾値電圧が下がり、書き込みスロープが低下することがある。その結果、データの書き込みの信頼性の向上が難しくなる場合がある。なお「フリンジトランジスタの閾値電圧」とは、メモリセルの端部に電荷が集中することにより生じる寄生トランジスタがオン状態になる閾値電圧のことである。また「書き込みスロープ」とは、書き込み電圧をスイープさせた時の「Δ書き込み電圧」に対する「Δ閾値電圧」の割合をグラフ化したものである。
そこで本実施形態では、ピラー３０には、チャネル部３１の内側に中空部３５が設けられている。このような構成によれば、例えばピラー３０の中央部が酸化膜により形成されている場合と比べて、ピラー３０に含まれる固定電荷を減少させることができる。これにより、半導体記憶装置１の電気的特性の向上を図ることができる。
（第１の実施形態の製造方法の変形例）
次に、第１の実施形態の半導体記憶装置１の製造方法の変形例について説明する。なお、本変形例において、絶縁膜３２を形成する工程（図２４に示す工程）までは、上記第１の実施形態の工程と同じであるため、説明は省略する。
本変形例では、絶縁膜３２を形成した後、犠牲膜１１３を設けることなく、側壁部３３を形成する。詳しく述べると、図３５に示すように、チャネル部３１の第１領域ＣＲ１の内周側に空洞部１１５を残した状態で、絶縁材料を堆積させて絶縁膜１２１を形成する。この絶縁膜１２１は、堆積させる絶縁材料の材質と堆積条件とのうち少なくとも一方が調整されることで、メモリホールＭＨの内側においてメモリホールＭＨの間口付近のみに形成される。これにより、チャネル部３１の第２領域ＣＲ２の内周側にのみ側壁部３３が形成される。このような絶縁膜１２１は、例えば、ＴＥＯＳと比べてさらにカバレッジが悪い絶縁材料を堆積させることで形成されてもよいし、絶縁膜１２１を形成したい領域にだけ絶縁膜１２１の成長の起点となる核を予め塗布することで形成されてもよい。
次に、図３６に示すように、ＴＥＯＳのような比較的カバレッジが悪い絶縁材料を堆積させる。これにより、チャネル部３１の第１領域ＣＲ１の内周側では、絶縁材料の一部が絶縁膜３２の内周面上に積層され、第１絶縁部３４ａが形成される。また、側壁部３３の内周側では、絶縁材料が開口Ｏを閉塞させ、第２絶縁部３４ｂが形成される。これにより、チャネル部３１の第１領域ＣＲ１の内周側に空洞部１１５の少なくとも一部を残しつつ、側壁部３３の内周側が埋められる。すなわち、空洞部１１５のなかで絶縁材料により埋められなかった部分がピラー３０の中空部３５として残る。
次に、図３７に示すように、例えばエッチバックを行い、マスク１０１ａの上方およびメモリホールＭＨの上端部から絶縁部３４が除去される。次に、図３８に示すように、例えば半導体材料が堆積され、メモリホールＭＨの上端部が埋められる。次に、図３９に示すように、マスク１０１ａの上方から半導体材料が除去される。その後、第１の実施形態の図３４に相当する工程が行われ、ワード線ＷＬなどが形成され、積層中間体５０Ａが積層体５０となる。
このような構成によれば、第１の実施形態と同様に、電気的特性の向上が図られた半導体記憶装置１を提供することができる。また本変形例の製造方法によれば、第１の実施形態と比べて製造に必要な工数を減少させることができる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、Ｚ方向から見てピラー３０が楕円状に形成された点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
図４０は、第２の実施形態の半導体記憶装置１Ａを示す断面図である。図４１は、図４０中に示された半導体記憶装置１ＡのＦ４１−Ｆ４１線に沿う断面図である。本実施形態では、トンネル絶縁膜４０およびピラー３０は、Ｘ方向が長手方向となる楕円状に形成されている。例えば、トンネル絶縁膜４０の−Ｘ方向の端部は、絶縁部材５５の−Ｘ方向の端面ｅ１よりも−Ｘ方向に突出している。同様に、トンネル絶縁膜４０の＋Ｘ方向の端部は、絶縁部材５５の＋Ｘ方向の端面ｅ２よりも＋Ｘ方向に突出している。本実施形態では、第１浮遊ゲート電極ＦＧＡは、トンネル絶縁膜４０の−Ｘ方向の端部の外形に沿う円弧状に形成されている。同様に、第２浮遊ゲート電極ＦＧＢは、トンネル絶縁膜４０の＋Ｘ方向の端部の外形に沿う円弧状に形成されている。
次に、本実施形態の半導体記憶装置１Ａの製造方法の一例について説明する。図４２は、第１の実施形態の図１４に相当する工程の図である。図４２に示すように、本実施形態では、ハードマスクＭＳは、楕円状の開口Ｍｓａを有する。そして、ハードマスクＭＳをマスクとして、例えばウェットエッチングを行い、積層中間体５０ＡのなかでハードマスクＭＳの開口ＭＳａに露出した部分を除去する。本実施形態では、ハードマスクＭＳの下のマスク１０１ａも除去されるエッチャントが用いられる。このため、図４２に示すように、ハードマスクＭＳの開口ＭＳａの直下に位置する絶縁膜５４および充填膜９５も除去される。次に、第１の実施形態の図１５、図１６に相当する工程を行う。図４３は、第１の実施形態の図１７に相当する工程の図である。図４３に示すように、メモリホールＭＨを介して、例えばエッチャントとしてシリコン窒化物を溶解する薬液であるホットリン酸（Ｈ３ＰＯ４）を使用したウェットエッチングが行われ、充填膜９５のメモリホールＭＨ側の一部分が除去され、メモリホールＭＨの側面に窪み１１１が形成される。その後、第１の実施形態の図１８から図３４に相当する工程が行われる。これにより、半導体記憶装置１Ａが形成される。
このような構成によれば、第１の実施形態と同様に、電気的特性の向上が図られた半導体記憶装置１Ａを提供することができる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、Ｚ方向から見て浮遊ゲート電極ＦＧが扇形状に形成された点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
図４４は、第３の実施形態の半導体記憶装置１Ｂを示す断面図である。図４５は、図４４中に示された半導体記憶装置１ＢのＦ４５−Ｆ４５線に沿う断面図である。本実施形態では、トンネル絶縁膜４０は、環状には形成されておらず、各ピラー３０の−Ｘ方向の側面と＋Ｘ方向の側面とに設けられている。また、第１浮遊ゲート電極ＦＧＡは、第１ワード線ＷＬＡに向けて進むに従いＹ方向の幅が広くなる扇形状に形成されている。第２浮遊ゲート電極ＦＧＢは、第２ワード線ＷＬＢに向けて進むに従いＹ方向の幅が広くなる扇形状に形成されている。本実施形態では、第２および第３のブロック絶縁膜６２，６３は、浮遊ゲート電極ＦＧの側面を覆うとともに、絶縁膜（層間絶縁膜）５４とワード線ＷＬとの境界に沿って設けられている（図４５参照）。
次に、本実施形態の半導体記憶装置１Ｂの製造方法の一例について説明する。本実施形態でも、マスク１０１ａを形成する工程（図９に示す工程）までは、上記第１の実施形態の工程と同じである。図４６は、第１の実施形態の図１０に相当する工程の図である。本実施形態では、まず下部構造体２０の上絶縁膜２５に達するトレンチが形成され、その後、下部構造体２０の上絶縁膜２５および絶縁部材２６の一部が除去される。これにより、ソース線ＳＬに達するメモリセルトレンチＭＴが形成される。
次に、図４７に示すように、メモリセルトレンチＭＴを介して、例えばエッチャントとしてシリコン窒化物を溶解する薬液であるホットリン酸（Ｈ３ＰＯ４）を使用したウェットエッチングを行う。これにより、充填膜９５のメモリセルトレンチＭＴ側の一部分が除去され、メモリセルトレンチＭＴの側面に窪み１１１が形成される。
次に、図４８に示すように、メモリセルトレンチＭＴの内面および窪み１１１の内面に、例えば、ブロック絶縁膜１４１Ａを形成する。次に、ブロック絶縁膜１４１Ａの内周面上に、例えばポリシリコンを堆積させて浮遊ゲート電極膜１１２Ａを形成する。次に、図４９に示すように、メモリセルトレンチＭＴの内面から絶縁材料およびポリシリコンを除去する。これにより、ブロック絶縁膜１４１Ａは、Ｚ方向に複数に分断されたブロック絶縁膜１４１Ｂとなる。また、浮遊ゲート電極膜１１２Ａは、Ｚ方向に複数に分断された浮遊ゲート電極膜１１２Ｂとなる。
次に、図５０に示すように、メモリセルトレンチＭＴの内面に、例えばシリコン酸化物を堆積してトンネル絶縁膜１５１を形成する。次に、図５１に示すように、トンネル絶縁膜１５１の内側に絶縁材料を堆積させ、犠牲膜１３０を形成する。
次に、図５２に示すように、犠牲膜１３０をエッチバックしてその上面を後退させてトンネル絶縁膜１５１の上面およびマスク１０１ａの上面を露出させる。次に、トンネル絶縁膜１５１上、およびマスク１０１ａ上に、例えば、ｄＴＥＯＳを原料としたＣＶＤ法によりシリコン酸化物（ＳｉＯ２）を堆積してマスク１３１を形成する。次に、マスク１３１上に、パターンフィルム１３２、反射防止膜１３３、およびレジスト膜１３４を形成する。
次に、図５３に示すように、レジスト膜１３４を露光および現像することにより、Ｘ方向に延びＹ方向に相互に分離したレジストパターン１３４ａを形成する。次に、レジストパターン１３４ａをマスクとしたエッチングを施すことにより、反射防止膜１３３およびパターンフィルム１３２も、レジストパターン１３４ａと同様にＹ方向に相互に分離され、反射防止膜１３３ａおよびパターンフィルム１３２ａが形成される。次に、マスク１３１をパターニングしてマスク１３１ａを形成する。マスク１３１ａは、Ｘ方向に延び、Ｙ方向に互いに分離している。マスク１３１ａは、メモリセルトレンチＭＴの直上域において、Ｙ方向に沿って断続的に配列されている。
次に、図５４に示すように、マスク１０１ａおよびマスク１３１ａをマスクとして、例えばウェットエッチングを施すことにより、トンネル絶縁膜１５１および犠牲膜１３０をＹ方向に分断するように穴部Ｈが形成される。これにより、トンネル絶縁膜１５１および絶縁膜１３０は、Ｙ方向に分断される。これにより、トンネル絶縁膜１５１は、Ｙ方向に分断されたトンネル絶縁膜４０となる。
次に、例えば等方性エッチングを行うことで、穴部Ｈを介して、穴部Ｈに隣接した浮遊ゲート電極膜１１２Ｂおよびブロック絶縁膜１４１Ｂが選択的に除去される。これにより、浮遊ゲート電極１１２Ｂおよびブロック絶縁膜１４１ＢがＹ方向に分断される。これにより、浮遊ゲート電極膜１１２Ｂは、Ｙ方向に分断された複数の浮遊ゲート電極ＦＧとなる。ブロック絶縁膜１４１Ｂは、Ｙ方向に分断された複数の第１ブロック絶縁膜６１となる。次に、図５５に示すように、穴部Ｈの内側に絶縁材料が堆積されて絶縁部材５５が形成される。
次に、レジストパターン１３４ａ、反射防止膜１３３ａ、パターンフィルム１３２ａ、およびマスク１３１ａが除去される。
次に、図５６に示すように、マスク１３１ａの直下に位置してマスク１３１ａにより保護されていた犠牲膜１３０を、例えばエッチバックを行うことで除去する。これにより、第１トンネル絶縁膜４０Ａと第２トンネル絶縁膜４０Ｂとの間にメモリホールＭＨが形成される。その後、第１の実施形態の図２３から図３４の工程に相当する工程が行われる。本実施形態では、充填膜９５を除去した空間に、先に第２および第３のブロック絶縁膜６２，６３が形成され、その後、ワード線ＷＬが形成される。
このような構成によれば、第１の実施形態と同様に、電気的特性の向上が図られた半導体記憶装置１Ｂを提供することができる。
（第１から第３の実施形態の変形例）
次に、第１から第３の実施形態の変形例について説明する。図５７は、本変形例の半導体記憶装置１，１Ａ，１Ｂを示す断面図である。本変形例では、ピラー３０のＸ方向の幅は、下方に進むに従い細くなる。詳しく述べると、例えばメモリセルトレンチＭＴを形成する際にメモリセルトレンチＭＴが下方になるほど細くなり、その結果、ピラー３０のＸ方向の幅は、下方に進むに従い細くなる。本変形例では、ブロック絶縁膜６０、チャネル部３１、絶縁膜３２の各々のＸ方向の厚さは、Ｚ方向のいずれかの部分でも実質的に同じである。同様に、ピラー３０のＹ方向の幅は、下方に進むに従い細くなってもよい。
その結果、ピラー３０の中空部３５は、下方に進むに従いＸ方向の幅が徐々に小さくなる。例えば、中空部３５は、中空部３５の上端から下端に亘って、下方に進むに従いＸ方向の幅が徐々に小さくなる傾斜を持つ。同様に、中空部３５のＹ方向の厚さは、下方に進むに従い細くなってもよい。
一方で、ピラー３０の第１絶縁部３４ａは、下方に進むに従いＸ方向の厚さが徐々に小さくなる。例えば、第１絶縁部３４ａは、第１絶縁部３４ａの上端から下端に亘って、下方に進むに従いＸ方向の厚さが徐々に小さくなる傾斜を持つ。同様に、第１絶縁部３４ａのＹ方向の厚さは、下方に進むに従い徐々に小さくなってもよい。
このような第１絶縁部３４ａは、第１絶縁部３４ａのカバレッジを調整することで形成することができる。第１絶縁部３４ａが上記のような傾斜を有する場合、ピラー３０の全長（全高）に亘り中空部３５を大きく確保しやすくなる。
以上、いくつかの実施形態および変形例について説明したが、実施形態は上記例に限定されない。上述した実施形態および変形例は、互いに組み合わされて実現可能である。また、本明細書でいう「電荷蓄積部」は、上述したような浮遊ゲート電極ＦＧに限定されず、シリコン窒化膜やその他の絶縁膜などにより形成されて電荷を蓄積する能力がある膜でもよい。本明細書において「第１」、「第２」のような序数詞は、説明の便宜上のためのものであり、適宜付け直されてもよい。
以上説明した少なくともひとつの実施形態によれば、中空状に形成された第２部分をピラーが有するので、半導体記憶装置の電気的特性の向上を図ることができる。
以下、いくつかの半導体記憶装置および半導体記憶装置の製造方法について付記する。
［１］第１方向に延びた第１配線と、
前記第１配線と前記第１方向と交差する第２方向に隣り合い、前記第１方向に延びた第２配線と、
前記第１配線と前記第２配線との間に設けられ、前記第１方向および前記第２方向と交差する第３方向に延びたピラーと、
前記第１配線と前記ピラーとの間に設けられた第１電荷蓄積部と、
前記第１電荷蓄積部と前記ピラーとの間に設けられた第１絶縁部と、
前記第２配線と前記ピラーとの間に設けられた第２電荷蓄積部と、
前記第２電荷蓄積部と前記ピラーとの間に設けられた第２絶縁部と、
を備え、
前記ピラーは、半導体材料を含むチャネル部と、中空部とを有し、
前記チャネル部は、前記第１電荷蓄積部と前記チャネル部との間に前記第１絶縁部を介在させて前記第１電荷蓄積部に面するとともに、前記第２電荷蓄積部と前記チャネル部との間に前記第２絶縁部を介在させて前記第２電荷蓄積部に面し、
前記中空部は、前記第２方向で前記チャネル部よりも前記ピラーの中心側に位置し中空状に形成されている、
半導体記憶装置。
［２］．［１］に記載の半導体記憶装置において、
前記チャネル部は、環状に形成され、
前記中空部は、前記チャネル部の内周側に設けられている。
［３］．［１］に記載の半導体記憶装置において、
前記中空部の前記第２方向の幅は、前記チャネル部の前記第２方向の厚さよりも大きい。
［４］．［１］に記載の半導体記憶装置において、
前記中空部の前記第２方向の幅は、前記第１絶縁部の前記第２方向の厚さよりも大きい。
［５］．［１］に記載の半導体記憶装置において、
前記第１配線と前記第３方向に隣り合い、前記第１方向に延びた第３配線と、
前記第３配線と前記ピラーとの間に設けられた第３電荷蓄積部と、
をさらに備え、
前記中空部は、少なくとも、前記第２方向で前記第１電荷蓄積部と並ぶ位置と、前記第２方向で前記第３電荷蓄積部と並ぶ位置とに亘って前記第３方向に延びている。
［６］．［１］に記載の半導体記憶装置において、
基板と、
前記第１電荷蓄積部を含み前記第３方向に配列された複数の電荷蓄積部と、
をさらに備え、
前記中空部の第１端は、前記複数の電荷蓄積部のなかで前記基板に最も近い電荷蓄積部の少なくとも一部よりも前記基板の近くに位置する。
［７］．［６］に記載の半導体記憶装置において、
前記第１配線と前記基板との間に位置した第１選択ゲート配線をさらに備え、
前記中空部の第１端は、前記第１選択ゲート配線の少なくとも一部よりも前記基板の近くに位置する。
［８］．［１］に記載の半導体記憶装置において、
基板と、
前記第１電荷蓄積部を含み前記第３方向に配列された複数の電荷蓄積部と、
をさらに備え、
前記中空部の第２端は、前記複数の電荷蓄積部のなかで前記基板から最も遠い電荷蓄積部の少なくとも一部よりも前記基板から遠くに位置する。
［９］．［１］に記載の半導体記憶装置において、
前記ピラーは、前記第２方向で前記チャネル部と前記中空部との間に、前記半導体材料とは異なる材料を含む第１ピラー内絶縁部（a first inner-pillar insulator）を有する。
［１０］．［１］に記載の半導体記憶装置において、
基板をさらに備え、
前記ピラーは、前記中空部が設けられた第１領域と、前記第３方向で前記第１領域に対して前記基板とは反対側に位置した第２領域とを有し、
前記第２領域は、前記第２方向で前記チャネル部よりも前記ピラーの中心側に設けられた環状の側壁部と、前記側壁部とは異なる材料を含み前記側壁部と接する第２ピラー内絶縁部（a second inner-pillar insulator）とを有する。
［１１］．［１０］に記載の半導体記憶装置において、
前記第１配線に対して前記基板とは前記第３方向の反対側に位置した第２選択ゲート配線をさらに備え、
前記側壁部の一端は、前記第２選択ゲート配線の少なくとも一部よりも前記基板の近くに位置する。
［１２］．［１０］に記載の半導体記憶装置において、
前記側壁部の前記第２方向の厚さは、前記チャネル部の前記第２方向の厚さよりも大きい。
［１３］．［１０］に記載の半導体記憶装置において、
前記ピラーは、前記第２方向で前記チャネル部と前記中空部との間に、前記半導体材料とは異なる材料を含む第１ピラー内絶縁部を有し、
前記第２ピラー内絶縁部は、前記第１ピラー内絶縁部と同じ材料で形成されている。
［１４］．［１］に記載の半導体記憶装置において、
基板をさらに備え、
前記中空部は、前記基板に近付くに従い前記中空部の前記第２方向の幅が徐々に小さくなる部分を含む。
［１５］．［１４］に記載の半導体記憶装置において、
前記ピラーは、前記第２方向で前記チャネル部と前記中空部との間に、前記半導体材料とは異なる材料を含む第１ピラー内絶縁部を有し、
前記第１ピラー内絶縁部は、前記基板に近付くに従い前記第１ピラー内絶縁部の厚さが徐々に小さくなる部分を含む。
［１６］第１配線領域および第２配線領域を含む積層中間体を基板上に形成し、
前記第１配線領域と前記第２配線領域との間に穴部を形成し、
前記穴部の内面に絶縁性の第１膜を形成し、
前記第１膜の内周面上に、第１領域と、前記基板に対して前記第１領域とは反対側に位置した第２領域とを有し、半導体材料を含む第２膜を形成し、
前記第２膜の前記第２領域の内周側に第３膜を形成し、
前記第２膜の前記第１領域の内周側に存在する空洞部の少なくとも一部を残しつつ、前記第３膜の内周側を前記第３膜とは異なる材料で埋める、
ことを含む半導体記憶装置の製造方法。
［１７］．［１６］に記載の半導体記憶装置の製造方法において、
前記第３膜の形成は、前記第２膜の前記第１領域の内周側に犠牲膜を設けた状態で行われ、
前記第３膜を形成した後に前記犠牲膜を除去し、
前記犠牲膜を除去した後に、前記第２膜の前記第１領域の内周側に前記空洞部の少なくとも一部を残しつつ、前記第３膜の内周側を前記第３膜とは異なる材料で埋める。
［１８］．［１６］に記載の半導体記憶装置の製造方法において、
前記第３膜の形成は、前記第２膜の前記第１領域の内周側に空洞部が存在する状態で行われる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１，１Ａ，１Ｂ…半導体記憶装置、１０…シリコン基板、３０…ピラー、４０…トンネル絶縁膜、ＦＧ…浮遊ゲート電極、ＦＧＡ…第１浮遊ゲート電極、ＦＧＢ…第２浮遊ゲート電極、ＷＬ…ワード線、ＷＬＡ…第１ワード線、ＷＬＢ…第２ワード線、ＳＧＳ…ソース側選択ゲート線、ＳＧＤ…ドレイン側選択ゲート線、６０…ブロック絶縁膜、３１…チャネル部、３２…絶縁膜、３３…側壁部、３４…絶縁部、３４ａ…第１絶縁部、３４ｂ…第２絶縁部、３５…中空部。

Claims (20)

  1. 基板と、
    第１方向に延びた第１配線と、
    前記第１配線と前記第１方向と交差する第２方向に隣り合い、前記第１方向に延びた第２配線と、
    前記第１配線と前記第２配線との間に設けられ、前記第１方向および前記第２方向と交差する第３方向に延びた第１チャネル部と、
    前記第１配線と前記第２配線との間に設けられ、前記第１チャネル部と前記第２方向に隣り合い、前記第３方向に延びた第２チャネル部と、
    前記基板の表面から前記第３方向に第１距離離間した第１位置に設けられ、前記第１配線と前記第１チャネル部との間に設けられた第１電荷蓄積部と、
    前記第１電荷蓄積部と前記第１チャネル部との間に設けられた第１絶縁部と、
    前記第２配線と前記第２チャネル部との間に設けられた第２電荷蓄積部と、
    前記第２電荷蓄積部と前記第２チャネル部との間に設けられた第２絶縁部と、
    前記基板の表面から前記第３方向に前記第１距離より大きい第２距離離間した第２位置に設けられた第１選択トランジスタと、
    前記第２電荷蓄積部より前記第３方向上方に設けられた第２選択トランジスタと、
    前記第１チャネル部と前記第２チャネル部の間に設けられた中空部と、
    を備え、
    前記中空部は、前記第３方向に前記第１距離以上で前記第２距離以下の第３距離、前記基板の表面から離間した第３位置まで形成されている
    半導体記憶装置。
  2. 前記第２方向で前記第１チャネル部と前記中空部との間及び、前記第２チャネル部と前記中空部との間に設けられた第３絶縁部を有した請求項１に記載の半導体記憶装置。
  3. 前記第３位置より上方において、前記第１チャネル部と前記第２チャネル部の間に設けられた側壁部と、前記側壁部とは異なる材料を含み前記側壁部と接する第４絶縁部とを有した請求項１に記載の半導体記憶装置。
  4. 前記側壁部の一端は、前記第１選択トランジスタの少なくとも一部よりも前記基板の近くに位置する請求項３に記載の半導体記憶装置。
  5. 前記中空部は、前記第３方向において前記第１距離より小さい第４距離離間した第４位置まで形成されている請求項１に記載の半導体記憶装置。
  6. 前記基板と前記第１電荷蓄積部の間に設けられた第３選択トランジスタをさらに有する請求項１に記載の半導体記憶装置。
  7. 前記第１電荷蓄積部と前記第３選択トランジスタとの間に複数の電荷蓄積部が前記第３方向に沿って設けられている請求項６に記載の半導体記憶装置。
  8. 前記中空部は、前記第３方向において前記第１距離より小さい第４距離離間した第４位置まで形成され、前記第３選択トランジスタは、前記第３方向において前記第４位置より上方に位置する請求項６に記載の半導体記憶装置。
  9. 前記第３位置に位置する前記中空部の前記第２方向の第１幅は、前記第３位置より前記基板の近くに位置する前記中空部の前記第２方向の第２幅より大きい請求項１に記載の半導体記憶装置。
  10. 基板と、
    第１方向に延びた第１配線と、
    前記第１配線と前記第１方向と交差する第２方向に隣り合い、前記第１方向に延びた第２配線と、
    前記第１配線と前記第２配線との間に設けられ、前記第１方向および前記第２方向と交差する第３方向に延びた第１チャネル部と、
    前記第１配線と前記第２配線との間に設けられ、前記第１チャネル部と前記第２方向に隣り合い、前記第３方向に延びた第２チャネル部と、
    前記基板の表面から前記第３方向に第１距離離間した第１位置に設けられ、前記第１配線と前記第１チャネル部との間に設けられた第１電荷蓄積部と、
    前記第１電荷蓄積部と前記第１チャネル部との間に設けられ、第１絶縁性を有し、前記第２方向に第１厚さを有する第１絶縁材料と、
    前記第２配線と前記第２チャネル部との間に設けられた第２電荷蓄積部と、
    前記第２電荷蓄積部と前記第２チャネル部との間に設けられ、前記第１絶縁性を有する第２絶縁材料と、
    前記基板の表面から前記第３方向に前記第１距離より大きい第２距離離間した第２位置に設けられた第１選択トランジスタと、
    前記第２電荷蓄積部より前記第３方向上方に設けられた第２選択トランジスタと、
    前記第１チャネル部と前記第２チャネル部の間に設けられ、前記第１絶縁性より大きい第２絶縁性を有し、前記第２方向に前記第１厚さより大きい第２厚さを有する第３絶縁材料と、
    を備え、
    前記第３絶縁材料は、前記第３方向に前記第１距離以上で前記第２距離以下の第３距離、前記基板の表面から離間した第３位置まで形成されている
    半導体記憶装置。
  11. 前記第３絶縁材料は、気体である請求項１０に記載の半導体記憶装置。
  12. 前記第２方向で前記第１チャネル部と前記第３絶縁材料との間及び、前記第２チャネル部と前記第３絶縁材料との間に設けられた第４絶縁材料を有した請求項１０に記載の半導体記憶装置。
  13. 前記第３位置より上方において、前記第１チャネル部と前記第２チャネル部の間に設けられた側壁部と、前記側壁部とは異なる材料を含み、前記第２絶縁性より小さく、前記側壁部と接する第５絶縁材料とを有した請求項１０に記載の半導体記憶装置。
  14. 前記側壁部の一端は、前記第１選択トランジスタの少なくとも一部よりも前記基板の近くに位置する請求項１３に記載の半導体記憶装置。
  15. 前記基板と前記第１電荷蓄積部の間に設けられた第３選択トランジスタをさらに有する請求項１０に記載の半導体記憶装置。
  16. 前記第１電荷蓄積部と前記第３選択トランジスタとの間に複数の電荷蓄積部が前記第３方向に沿って設けられている請求項１５に記載の半導体記憶装置。
  17. 前記第３絶縁材料は、前記第３方向において前記第１距離より小さい第４距離離間した第４位置まで形成され、前記第３選択トランジスタは、前記第３方向において前記第４位置より上方に位置する請求項１５に記載の半導体記憶装置。
  18. 前記第３位置に位置する前記第３絶縁材料の前記第２方向の第１幅は、前記第３位置よりも前記基板の近くに位置する前記第３絶縁材料の前記第２方向の第２幅より大きい請求項１０に記載の半導体記憶装置。
  19. 基板と、
    第１方向に延びた第１配線と、
    前記第１配線と前記第１方向と交差する第２方向に隣り合い、前記第１方向に延びた第２配線と、
    前記第１配線と前記第２配線との間に設けられ、前記第１方向および前記第２方向と交差する第３方向に延びた第１チャネル部と、
    前記第１配線と前記第２配線との間に設けられ、前記第１チャネル部と前記第２方向に隣り合い、前記第３方向に延びた第２チャネル部と、
    前記基板の表面から前記第３方向に第１距離離間した第１位置に設けられ、前記第１配線と前記第１チャネル部との間に設けられた第１電荷蓄積部と、
    前記第１電荷蓄積部と前記第１チャネル部との間に設けられた第１絶縁部と、
    前記第２配線と前記第２チャネル部との間に設けられた第２電荷蓄積部と、
    前記第２電荷蓄積部と前記第２チャネル部との間に設けられた第２絶縁部と、
    前記基板の表面から前記第３方向に前記第１距離より大きい第２距離離間した第２位置に設けられた第１選択トランジスタと、
    前記第２電荷蓄積部より前記第３方向上方に設けられた第２選択トランジスタと、
    前記第１チャネル部と前記第２チャネル部の間に設けられ、前記第２位置以下に設けられた中空部と
    を備える半導体記憶装置。
  20. 前記基板と前記第１電荷蓄積部の間に設けられた第３選択トランジスタをさらに有し、
    前記中空部は、前記第３方向において前記第１距離より小さい第３距離離間した第３位置まで形成され、前記第３選択トランジスタは、前記第３方向において前記第３位置より上方に位置する請求項１９に記載の半導体記憶装置。
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