TW202034507A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種能夠謀求電特性之提高之半導體記憶裝置。  實施形態之半導體記憶裝置具有基板、第1配線、第2配線、第1通道部、第2通道部、第1電荷蓄積部、第2電荷蓄積部、第1選擇電晶體、第2選擇電晶體、及中空部。上述第1電荷蓄積部設置於與上述基板之表面隔開第1距離之第1位置，且設置於上述第1配線與上述第1通道部之間。上述第1選擇電晶體設置於與上述基板之表面隔開較上述第1距離大之第2距離之第2位置。上述中空部設置於上述第1通道部與上述第2通道部之間。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
提出有一種半導體記憶裝置，其具有交替地積層絕緣膜與字元線而成之積層體、及貫通該積層體之半導體柱。然，關於半導體記憶裝置，期待進一步提高電特性。
本發明欲解決之問題在於提供一種能夠謀求電特性之提高之半導體記憶裝置。
實施形態之半導體記憶裝置具有基板、第1配線、第2配線、第1通道部、第2通道部、第1電荷蓄積部、第1絕緣部、第2電荷蓄積部、第2絕緣部、第1選擇電晶體、第2選擇電晶體及中空部。上述第1配線於第1方向上延伸。上述第2配線和上述第1配線於與上述第1方向交叉之第2方向上相鄰，且於上述第1方向上延伸。上述第1通道部設置於上述第1配線與上述第2配線之間，且於與上述第1方向及上述第2方向交叉之第3方向上延伸。上述第2通道部設置於上述第1配線與上述第2配線之間，與上述第1通道部於上述第2方向上相鄰，且於上述第3方向上延伸。上述第1電荷蓄積部設置於與上述基板之表面在上述第3方向上隔開第1距離之第1位置，且設置於上述第1配線與上述第1通道部之間。上述第1絕緣部設置於上述第1電荷蓄積部與上述第1通道部之間。上述第2電荷蓄積部設置於上述第2配線與上述第2通道部之間。上述第2絕緣部設置於上述第2電荷蓄積部與上述第2通道部之間。上述第1選擇電晶體設置於與上述基板之表面在上述第3方向上隔開較上述第1距離大之第2距離之第2位置。上述第2選擇電晶體設置於較上述第2電荷蓄積部更靠上述第3方向上方。上述中空部設置於上述第1通道部與上述第2通道部之間。上述中空部於上述第3方向上形成至與上述基板之表面隔開上述第1距離以上且上述第2距離以下之第3距離之第3位置。
以下，參照圖式對實施形態之半導體記憶裝置進行說明。於以下之說明中，對具有相同或類似之功能之構成標註相同之符號。而且，有時省略該等構成之重複之說明。圖式係模式性或概念性圖，各部分之厚度與寬度之關係、部分間之大小之比率等未必與實物相同。
於本說明書中，所謂「連接」並不限定於物理連接之情形，亦包含電性連接之情形。即，所謂「連接」並不限定於2個構件相接之情形，亦包含2個構件之間介存其他構件之情形。所謂「面向」並不限定於2個構件直接面對面之情況，亦包含2個構件之間存在其他構件之情形。又，所謂「面向」亦包含2個構件之各者之一部分彼此面對面之情形。所謂「XX設置於YY上」並不限定於XX相接於YY之情形，亦包含XX與YY之間介存其他構件之情形。所謂「環狀」並不限定於圓環狀，亦包含矩形形狀之環狀。於本說明書中，所謂「相鄰」並不限定於相互鄰接之情形，亦包含成為對象之2個要素之間介存其他要素之情形。
又，首先，對+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向進行定義。+X方向、-X方向、+Y方向、及-Y方向為沿著下述矽基板10之表面之方向。+X方向為下述位元線BL延伸之方向。-X方向為與+X方向相反之方向。於不區分+X方向與-X方向之情形時，簡稱為「X方向」。+Y方向及-Y方向為與X方向交叉(例如大致正交)之方向。+Y方向為下述字元線WL延伸之方向。-Y方向為與+Y方向相反之方向。於不區分+Y方向與-Y方向之情形時，簡稱為「Y方向」。+Z方向及-Z方向為與X方向及Y方向交叉(例如大致正交)之方向，且為矽基板10之厚度方向。+Z方向為自矽基板10朝向下述積層體50之方向。-Z方向為與+Z方向相反之方向。於不區分+Z方向與-Z方向之情形時，簡稱為「Z方向」。於本說明書中，有時將「+Z方向」稱為「上」，將「-Z方向」稱為「下」。但，該等表達係為了方便說明，並非規定重力方向。+Y方向為「第1方向」之一例。+X方向為「第2方向」之一例。+Z方向為「第3方向」之一例。
(第1實施形態)  ＜1.半導體記憶裝置之整體構成＞  首先，對第1實施形態之半導體記憶裝置1之整體構成進行說明。半導體記憶裝置1為非揮發性半導體記憶裝置，例如為NAND(Not-And，反及)型快閃記憶體。
圖1係表示半導體記憶裝置1之構成之立體圖。半導體記憶裝置1例如包含矽基板10、下部構造體20、複數個柱(柱狀構件)30、隧道絕緣膜40、積層體50、上部構造體70、及複數個接觸件80。
矽基板10係成為半導體記憶裝置1之基底的基板。矽基板10之至少一部分形成為沿著X方向及Y方向之板狀。矽基板10例如由包含矽(Si)之半導體材料形成。矽基板10為「基板」之一例。
下部構造體20設置於矽基板10上。下部構造體20例如包含下絕緣膜21、複數條源極線SL、上絕緣膜25及絕緣構件26(參照圖3)。下絕緣膜21設置於矽基板10上。複數條源極線SL設置於下絕緣膜21上。複數條源極線SL於X方向上彼此相鄰，分別於Y方向上延伸。源極線SL例如包含設置於下絕緣膜21上之導電層22、設置於導電層22上之配線層23、及設置於配線層23上之導電層24。上絕緣膜25設置於複數條源極線SL之上方。絕緣構件26設置於源極線SL與上絕緣膜25之間、及下絕緣膜21與上絕緣膜25之間。
其次，對複數個柱30、隧道絕緣膜40及積層體50進行說明。複數個柱30設置於源極線SL上，分別於Z方向上延伸。複數個柱30於X方向及Y方向上彼此相離地設置。例如，複數個柱30於自Z方向觀察之情形時，排列成沿著X方向及Y方向之矩陣狀。各柱30包含如非晶矽(a-Si)般之半導體材料。因此，柱30有時被稱為矽柱。各柱30之下端貫通下部構造體20之上絕緣膜25且連接於源極線SL。再者，關於柱30之構造，將於下文詳細敍述。
隧道絕緣膜40至少沿著各柱30之-X方向之側面及+X方向之側面設置。於本實施形態中，隧道絕緣膜40形成為包圍柱30之-X方向之側面、+X方向之側面、-Y方向之側面、及+Y方向之側面之環狀。隧道絕緣膜40例如以遍及柱30之Z方向之全長(全高)之方式於Z方向上延伸。
隧道絕緣膜40係如下之膜，其通常為絕緣性，但若被施加處於半導體記憶裝置1之驅動電壓之範圍內的特定電壓，則會流通隧道電流。隧道絕緣膜40例如由矽氧化物形成。以下，於各隧道絕緣膜40中，將設置於柱30之-X方向側之部分稱為「第1隧道絕緣膜40A」，將設置於柱30之+X方向側之部分稱為「第2隧道絕緣膜40B」。第1隧道絕緣膜40A設置於下述在Z方向上排列之複數個第1浮動閘極電極FGA與下述第1通道部31A之間。第2隧道絕緣膜40B設置於下述在Z方向上排列之複數個第2浮動閘極電極FGB與下述第2通道部31B之間。
積層體50設置於下部構造體20上。積層體50例如包含複數個浮動閘極電極FG、複數條字元線WL、複數個源極側選擇閘極電極51、複數條源極側選擇閘極線SGS、複數個汲極側選擇閘極電極52、複數條汲極側選擇閘極線SGD、複數個阻擋絕緣膜60、絕緣膜(層間絕緣膜)54(參照圖3)、絕緣構件55、及絕緣構件56(參照圖34)。
浮動閘極電極FG為設置於各柱30側方之電極膜。複數個浮動閘極電極FG包含相對於各柱30位於-X方向側之複數個第1浮動閘極電極FGA及位於+X方向側之複數個第2浮動閘極電極FGB。複數個第1浮動閘極電極FGA於Z方向上彼此相離地設置。第1浮動閘極電極FGA相對於第1隧道絕緣膜40A位於與柱30相反之側。同樣地，複數個第2浮動閘極電極FGB於Z方向上彼此相離地設置。第2浮動閘極電極FGB相對於第2隧道絕緣膜40B位於與柱30相反之側。浮動閘極電極FG為具有蓄積電荷之能力之膜。浮動閘極電極FG例如由多晶矽形成。浮動閘極電極FG為「電荷蓄積部」之一例。
字元線WL為設置於各柱30側方之配線。複數條字元線WL包含相對於各柱30位於-X方向側之複數條第1字元線WLA及位於+X方向側之複數條第2字元線WLB。複數條第1字元線WLA於Z方向上彼此相離地設置。同樣地，複數條第2字元線WLB於Z方向上彼此相離地設置。第1字元線WLA及第2字元線WLB於X方向上彼此相鄰，且分別於Y方向上延伸。第1字元線WLA相對於第1浮動閘極電極FGA位於與柱30相反之側。第2字元線WLB相對於第2浮動閘極電極FGB位於與柱30相反之側。換言之，第1浮動閘極電極FGA設置於第1字元線WLA與柱30之間。第2浮動閘極電極FGB設置於第2字元線WLB與柱30之間。第1字元線WLA與第2字元線WLB例如於Y方向上相互朝相反方向被引出，且相互獨立地被控制。
字元線WL於對浮動閘極電極FG注入電子之情形或將被注入至浮動閘極電極FG之電子自浮動閘極電極FG放出之情形時，藉由未圖示之驅動電路被施加電壓，且對連接於該字元線WL之浮動閘極電極FG施加特定電壓。第1浮動閘極電極FGA於藉由第1字元線WLA被施加電壓之情形時使電子之蓄積狀態變化。另一方面，第2浮動閘極電極FGB於藉由第2字元線WLB被施加電壓之情形時使電子之蓄積狀態變化。再者，關於字元線WL之構成，將於下文詳細敍述。
再者，上述構成亦可如下般進行表達(參照圖1)。即，將與某一柱30對應之複數個第1浮動閘極電極FGA中之一個稱為「浮動閘極電極FG_1」。將與「浮動閘極電極FG_1」於Z方向上配置於相同位置之第2浮動閘極電極FGB稱為「浮動閘極電極FG_2」。將相對於浮動閘極電極FG_1設置於在Z方向上相離之位置之1個第1浮動閘極電極FGA稱為「浮動閘極電極FG_3」。浮動閘極電極FG_1為「第1電荷蓄積部」之一例。浮動閘極電極FG_2為「第2電荷蓄積部」之一例。浮動閘極電極FG_3為「第3電荷蓄積部」之一例。又，連接於浮動閘極電極FG_1之第1字元線WLA為「第1配線」之一例。連接於浮動閘極電極FG_2之第2字元線WLB為「第2配線」之一例。連接於浮動閘極電極FG_3之第1字元線WLA為「第3配線」之一例。
隧道絕緣膜40至少包含位於浮動閘極電極FG_1與柱30之間之第1部分401、位於浮動閘極電極FG_2與柱30之間之第2部分402以及位於浮動閘極電極FG_3與柱30之間之第3部分403。第1部分401為「第1絕緣部」之一例，亦為「第1絕緣材料」之一例。第2部分402為「第2絕緣部」之一例，亦為「第2絕緣材料」之一例。
源極側選擇閘極電極51為設置於各柱30側方之電極膜。複數個源極側選擇閘極電極51包含相對於各柱30位於-X方向側之第1源極側選擇閘極電極51A以及位於+X方向側之第2源極側選擇閘極電極51B。第1源極側選擇閘極電極51A相對於第1隧道絕緣膜40A位於與柱30相反之側。第2源極側選擇閘極電極51B相對於第2隧道絕緣膜40B位於與柱30相反之側。源極側選擇閘極電極51設置於與同一柱30對應之複數個浮動閘極電極FG中最接近矽基板10之浮動閘極電極FG與矽基板10之間。
源極側選擇閘極線SGS為設置於各柱30側方之配線。複數條源極側選擇閘極線SGS包含相對於各柱30位於-X方向側之第1源極側選擇閘極線SGSA以及位於+X方向側之第2源極側選擇閘極線SGSB。第1源極側選擇閘極線SGSA相對於第1源極側選擇閘極電極51A位於與柱30相反之側。第2源極側選擇閘極線SGSB相對於第2源極側選擇閘極電極51B位於與柱30相反之側。源極側選擇閘極線SGS於Y方向上延伸。源極側選擇閘極線SGS於使柱30與源極線SL之間導通之情形時藉由未圖示之驅動電路被施加電壓，並對連接於該源極側選擇閘極線SGS之源極側選擇閘極電極51施加特定之電壓。源極側選擇閘極線SGS位於與同一柱30對應之複數條字元線WL中最接近矽基板10之字元線WL與矽基板10之間。源極側選擇閘極線SGS為「第1選擇閘極配線」之一例。  於本實施形態中，包含源極側選擇閘極線SGS及源極側選擇閘極電極51在內稱為選擇電晶體。再者，選擇電晶體亦可不包含源極側選擇閘極電極51。例如，設置於第1浮動閘極電極FGA下方之選擇電晶體為「第3選擇電晶體」之一例。設置於第2浮動閘極電極FGB下方之選擇電晶體為「第4選擇電晶體」之一例。
汲極側選擇閘極電極52為設置於各柱30側方之電極膜。複數個汲極側選擇閘極電極52包含相對於各柱30位於-X方向側之第1汲極側選擇閘極電極52A及位於+X方向側之第2汲極側選擇閘極電極52B。第1汲極側選擇閘極電極52A相對於第1隧道絕緣膜40A位於與柱30相反之側。第2汲極側選擇閘極電極52B相對於第2隧道絕緣膜40B位於與柱30相反之側。汲極側選擇閘極電極52位於較與同一柱30對應之複數個浮動閘極電極FG中最遠離矽基板10之浮動閘極電極FG更遠離矽基板10之位置。
汲極側選擇閘極線SGD為設置於各柱30側方之配線。複數條汲極側選擇閘極線SGD包含相對於各柱30位於-X方向側之第1汲極側選擇閘極線SGDA及位於+X方向側之第2汲極側選擇閘極線SGDB。第1汲極側選擇閘極線SGDA相對於第1汲極側選擇閘極電極52A位於與柱30相反之側。第2汲極側選擇閘極線SGDB相對於第2汲極側選擇閘極電極52B位於與柱30相反之側。汲極側選擇閘極線SGD於Y方向上延伸。汲極側選擇閘極線SGD於使柱30與下述位元線BL之間導通之情形時藉由未圖示之驅動電路被施加電壓，並對連接於該汲極側選擇閘極線SGD之汲極側選擇閘極電極52施加特定之電壓。汲極側選擇閘極線SGD位於較與同一柱30對應之複數條字元線WL中最遠離矽基板10之字元線WL更遠離矽基板10之位置。即，汲極側選擇閘極線SGD相對於與同一柱30對應之複數條字元線WL位於與矽基板10相反之側。汲極側選擇閘極線SGD為「第2選擇閘極配線」之一例。  於本實施形態中，包含汲極側選擇閘極線SGD及汲極側選擇閘極電極52在內稱為選擇電晶體。再者，選擇電晶體亦可不包含汲極側選擇閘極電極52。例如，設置於第1浮動閘極電極FGA上方之選擇電晶體為「第1選擇電晶體」之一例。設置於第2浮動閘極電極FGB上方之選擇電晶體為「第2選擇電晶體」之一例。
阻擋絕緣膜60分別設置於浮動閘極電極FG與字元線WL之間、源極側選擇閘極電極51與源極側選擇閘極線SGS之間、及汲極側選擇閘極電極52與汲極側選擇閘極線SGD之間。阻擋絕緣膜60係即便於半導體記憶裝置1之驅動電壓之範圍內被施加電壓，實質上亦不使電流流動之膜。再者，關於阻擋絕緣膜60之構成，將於下文詳細敍述。
作為層間絕緣膜之絕緣膜54(參照圖3)於Z方向上設置於複數個浮動閘極電極FG之間、及複數條字元線WL之間。即，絕緣膜54與浮動閘極電極FG及字元線WL於Z方向上交替地積層。又，絕緣膜54設置於源極側選擇閘極電極51與浮動閘極電極FG之間、源極側選擇閘極電極51與下部構造體20之上絕緣膜25之間、源極側選擇閘極線SGS與字元線WL之間、源極側選擇閘極線SGS與下部構造體20之上絕緣膜25之間、汲極側選擇閘極電極52與浮動閘極電極FG之間、汲極側選擇閘極線SGD與字元線WL之間等。
絕緣構件55設置於在Y方向上排列之柱30之間，將複數個柱30之間電絕緣。換言之，於在Y方向上排列之2個柱30之間，未設置字元線WL及浮動閘極電極FG。因此，第1浮動閘極電極FGA與第2浮動閘極電極FGB未相互連接。又，於X方向上，於複數條字元線WL之間設置有絕緣構件56(參照圖34)，而複數條字元線WL之間電絕緣。
其次，對上部構造體70及複數個接觸件80進行說明。上部構造體70設置於積層體50上。上部構造體70例如包含複數條位元線BL、源極側選擇閘極線SGS用之配線L1(未圖示)、字元線WL用之配線L2、及汲極側選擇閘極線SGD用之配線L3。
複數個接觸件80分別於Z方向上延伸。複數個接觸件80例如包含柱30用之複數個接觸件81、源極側選擇閘極線SGS用之複數個接觸件82(未圖示)、字元線WL用之複數個接觸件83、及汲極側選擇閘極線SGD用之複數個接觸件84。
接觸件81設置於柱30上。複數條位元線BL於Y方向上彼此相離地設置，且分別於X方向上延伸。於將在X方向上排列之複數個柱30中設置於最靠-X方向側之柱30設為第1號之情形時，第奇數號之柱30A經由接觸件81而連接於共通之位元線BLA。第偶數號之柱30B經由接觸件81而連接於與位元線BLA不同之共通之位元線BLB。於X方向上排列之複數個柱30中彼此相鄰之柱30A、30B未連接於共通之位元線。
複數個接觸件82(未圖示)設置於源極側選擇閘極線SGS之+Y方向之端部上。配線L1(未圖示)設置於接觸件82上，且於Y方向上延伸。配線L1經由接觸件82而連接於源極側選擇閘極線SGS。
複數個接觸件83設置於字元線WL之Y方向之端部上。配線L2設置於接觸件83上，且於Y方向上延伸。配線L2經由接觸件83而連接於字元線WL。
複數個接觸件84設置於汲極側選擇閘極線SGD之+Y方向之端部上。配線L3設置於接觸件84上，且於Y方向上延伸。配線L3經由接觸件84而連接於汲極側選擇閘極線SGD。
＜2.積層體、字元線、及柱之構成＞  其次，對本實施形態之積層體50、字元線WL、及柱30之構成詳細地進行說明。圖2係自Z方向觀察圖1中所示之半導體記憶裝置1之由二點鏈線F2包圍之區域所得之剖視圖。圖3係圖2中所示之半導體記憶裝置1之沿著F3-F3線之剖視圖。圖4係圖2中所示之半導體記憶裝置1之沿著F4-F4線之剖視圖。再者，圖2以後，為了方便說明，僅表示4條於Z方向上排列之字元線WL。
＜2.1浮動閘極電極＞  首先，對浮動閘極電極FG進行說明。如圖2及圖3所示，第1浮動閘極電極FGA位於第1字元線WLA與柱30之間。另一方面，第2浮動閘極電極FGB位於第2字元線WLB與柱30之間。於本實施形態中，浮動閘極電極FG形成為-Y方向及+Y方向之端部為圓弧之梯形形狀。
＜2.2字元線＞  其次，對字元線WL進行說明。字元線WL例如具有障壁金屬膜91及導電構件92。障壁金屬膜91設置於字元線WL之表面。障壁金屬膜91係抑制導電構件92之材料之擴散之膜。障壁金屬膜91例如由氮化鈦(TiN)形成。導電構件92設置於障壁金屬膜91內側。導電構件92例如由鎢形成。
＜2.3阻擋絕緣膜＞  其次，對阻擋絕緣膜60進行說明。阻擋絕緣膜60例如分別設置於第1浮動閘極電極FGA與第1字元線WLA之間、及第2浮動閘極電極FGB與第2字元線WLB之間。阻擋絕緣膜60例如包含第1至第3阻擋絕緣膜61、62、63。
第1阻擋絕緣膜61於第1至第3阻擋絕緣膜61、62、63中位於最接近浮動閘極電極FG之位置。第1阻擋絕緣膜61例如覆蓋浮動閘極電極FG之側面、上表面、及下表面。第1阻擋絕緣膜61例如由矽氮化物(SiN)及鉿氧化物(HfO)等高介電常數(High-k)材料形成。再者，第1阻擋絕緣膜61亦可由包含釕(Ru)、鋁(Al)、鈦(Ti)、鋯(Zr)、或矽(Si)之材料形成。
第2阻擋絕緣膜62相對於第1阻擋絕緣膜61設置於與浮動閘極電極FG相反之側。第2阻擋絕緣膜62例如於中間介存有第1阻擋絕緣膜61地覆蓋浮動閘極電極FG之側面、上表面、及下表面。再者，第2阻擋絕緣膜62亦可僅覆蓋浮動閘極電極FG之側面，並且沿著絕緣膜(層間絕緣膜)54與字元線WL之交界設置，以代替上述構成。第2阻擋絕緣膜62例如由矽氧化物形成。
第3阻擋絕緣膜63相對於第1及第2阻擋絕緣膜61、62設置於與浮動閘極電極FG相反之側。第3阻擋絕緣膜63例如於中間介存有第1及第2阻擋絕緣膜61、62地覆蓋浮動閘極電極FG之側面、上表面、及下表面。再者，第3阻擋絕緣膜63亦可僅覆蓋浮動閘極電極FG之側面，並且沿著絕緣膜(層間絕緣膜)54與字元線WL之交界設置，以代替上述構成。第3阻擋絕緣膜63只要由介電常數高之材料形成即可，例如由包含鋁(Al)、鉿(Hf)、鋯(Zr)之氧化膜之高介電常數(High-k)膜形成。再者，第3阻擋絕緣膜63亦可由矽氮化物形成。
＜2.4隧道絕緣膜＞  其次，對隧道絕緣膜40進行說明。  第1隧道絕緣膜40A位於第1浮動閘極電極FGA與柱30之間。另一方面，第2隧道絕緣膜40B位於第2浮動閘極電極FGB與柱30之間。於本實施形態中，由第1浮動閘極電極FGA、阻擋絕緣膜60及第1隧道絕緣膜40A形成「第1記憶體膜(第1記憶胞)MCA」。另一方面，由第2浮動閘極電極FGB、阻擋絕緣膜60及第2隧道絕緣膜40B形成「第2記憶體膜(第2記憶胞)MCB」。
＜2.5柱＞  其次，對柱30進行說明。  柱30於X方向上設置於第1字元線WLA與第2字元線WLB之間。柱30自其外周側起依序包含通道部31、絕緣膜32、側壁部33(參照圖3)、絕緣部34及中空部35。
通道部31位於柱30之最外周。通道部31以遍及柱30之Z方向之全長(全高)之方式於Z方向上延伸。通道部31之下端貫通下部構造體20之上絕緣膜25且連接於源極線SL。另一方面，通道部31之上端經由接觸件81而連接於位元線BL。通道部31由如非晶矽(a-Si)般之半導體材料形成。再者，通道部31亦可由例如一部分摻雜有雜質之多晶矽形成。通道部31中所包含之雜質例如為選自由碳、磷、硼、鍺所組成之群中之任一種。通道部31於對浮動閘極電極FG注入電子之情形及將被注入至浮動閘極電極FG之電子自浮動閘極電極FG放出之情形時，於源極線SL與位元線BL之間使電流流動。通道部31亦可稱為「矽層」。
通道部31包含於通道部31中位於-X方向側之第1通道部31A、及於通道部31中位於+X方向側之第2通道部31B。第1通道部31A設置於第1字元線WLA與第2字元線WLB之間，且於Z方向上延伸。第1通道部31A於中間介存有第1隧道絕緣膜40A地面向第1源極側選擇閘極電極51A、複數個第1浮動閘極電極FGA、及第1汲極側選擇閘極電極52A。第2通道部31B設置於第1字元線WLA與第2字元線WLB之間，於X方向上與第1通道部31A相鄰，且於Z方向上延伸。第2通道部31B於中間介存有第2隧道絕緣膜40B地面向第2源極側選擇閘極電極51B、複數個第2浮動閘極電極FGB、及第2汲極側選擇閘極電極52B。於本實施形態中，通道部31形成為環狀。
絕緣膜32於X方向及Y方向上設置於較通道部31更靠柱30之中心側。例如，絕緣膜32設置於通道部31之內周面上。於本實施形態中，絕緣膜32形成為沿著通道部31之內周面之環狀。絕緣膜32例如以遍及柱30之Z方向之全長(全高)之方式於Z方向上延伸。絕緣膜32例如由氧化矽(SiO)形成。絕緣膜32為「第3絕緣部」之一例，亦為「第4絕緣材料」之一例。
此處，柱30例如包含第1區域PR1、及於Z方向上相對於第1區域PR1位於與矽基板10相反之側之第2區域PR2(參照圖3)。第1區域PR1為設置有下述中空部35之區域。另一方面，第2區域PR2為未設置下述中空部35之區域。
側壁部33設置於柱30之第2區域PR2。側壁部33未設置於柱30之第1區域PR1。側壁部33於柱30之第2區域PR2中，於X方向及Y方向上設置於較絕緣膜32更靠柱30之中心側。例如，側壁部33設置於絕緣膜32之內周面上。於本實施形態中，側壁部33形成為沿著絕緣膜32之內周面之環狀。側壁部33例如包含如非晶矽(a-Si)般之半導體材料。但，形成側壁部33之材料並不限定於半導體材料，亦可為絕緣材料等。
側壁部33之一部分(例如以Z方向之長度計一半以上之區域)位於較汲極側選擇閘極線SGD之上端(上表面)更靠上方。側壁部33之一端(下端)33a例如延伸至較汲極側選擇閘極線SGD之至少一部分(例如上端(上表面))更接近矽基板10。於本實施形態中，側壁部33之一端(下端)33a延伸至較汲極側選擇閘極線SGD之下端(下表面)更接近矽基板10。再者，側壁部33之一端(下端)33a亦可於Z方向上位於汲極側選擇閘極線SGD之上端(上表面)與下端(下表面)之間之高度，還可位於較汲極側選擇閘極線SGD之上端(上表面)更靠上方，以代替上述構成。
側壁部33之X方向之厚度(例如最大厚度)t1例如較第1隧道絕緣膜40A之X方向之厚度(例如最大厚度)t2厚，較第1通道部31A之X方向之厚度(例如最大厚度)t3厚，較絕緣膜32之X方向之厚度(例如最大厚度)t4厚，較設置於柱30之第1區域PR1之絕緣部34(下述第1絕緣部34a)之X方向之厚度(例如最大厚度)t5厚。但，側壁部33之X方向之厚度t1並不限定於上述例。再者，關於側壁部33之Y方向之厚度亦同樣。
絕緣部34係遍及柱30之第1區域PR1及第2區域PR2地設置。即，絕緣部34包含設置於柱30之第1區域PR1之第1絕緣部34a、及設置於柱30之第2區域PR2之第2絕緣部34b。絕緣部34由與形成通道部31之材料及形成側壁部33之材料不同之材料M形成。材料M例如為如TEOS(Tetra Ethyl Ortho Silicate：Si(OC2 H5 )4 ，四乙基鄰矽酸鹽)般之絕緣材料。材料M例如為具有與第1或第2阻擋絕緣膜61、62同等之介電常數之材料。但，材料M並不限定於上述例。
第1絕緣部34a於X方向及Y方向上設置於較絕緣膜32更靠柱30之中心側。第1絕緣部34a例如設置於絕緣膜32之內周面上。於本實施形態中，第1絕緣部34a形成為沿著絕緣膜32之內周面之環狀。第1絕緣部34a於X方向及Y方向上位於通道部31與下述中空部35之間。例如，第1絕緣部34a於Z方向上遍及柱30之第1區域PR1之全長(全高)地連續設置。例如，第1絕緣部34a沿著於Z方向上排列之複數個浮動閘極電極FG而於Z方向上延伸。例如，第1絕緣部34a自較在Z方向上排列之複數個浮動閘極電極FG中最接近矽基板10之浮動閘極電極FG更靠下方起，連續地延伸至較於Z方向上排列之複數個浮動閘極電極FG中最遠離矽基板10之浮動閘極電極FG更靠上方。於本實施形態中，第1絕緣部34a貫通下部構造體20之上絕緣膜25之至少一部分，且延伸至較上絕緣膜25之上表面更靠下方。第1絕緣部34a為「第1柱內絕緣部」之一例。
第1絕緣部34a之X方向之厚度(例如最大厚度)t5例如較第1通道部31A之X方向之厚度(例如最大厚度)t3厚，且較絕緣膜32之X方向之厚度(例如最大厚度)t4厚。第1絕緣部34a之X方向之厚度(例如最大厚度)t5例如較第1隧道絕緣膜40A之X方向之厚度(例如最大厚度)t2薄。但，第1絕緣部34a之X方向之厚度t5並不限定於上述例。再者，關於第1絕緣部34a之Y方向之厚度亦同樣。但，第1絕緣部34a亦可不存在。即，絕緣部34亦可僅具有第2絕緣部34b。
另一方面，第2絕緣部34b於X方向及Y方向上設置於較側壁部33更靠柱30之中心側。於本實施形態中，第2絕緣部34b填埋環狀側壁部33之內周側。第2絕緣部34b於Z方向上與第1絕緣部34a相連。第2絕緣部34b為「第2柱內絕緣部」之一例。就某一觀點而言，第2絕緣部34b為「第4絕緣部」之一例，亦為「第5絕緣材料」之一例。例如，第2絕緣部34b之絕緣性(例如每單位厚度之絕緣性)較中空部35之絕緣性小。
中空部35設置於柱30之第1區域PR1，且形成為中空狀。中空部35中充滿了氣體(例如空氣)。中空部35於X方向及Y方向上，設置於較第1絕緣部34a更靠柱30之中心側。即，中空部35設置於第1絕緣部34a之內周側。換言之，中空部35設置於通道部31之內周側。中空部35設置於第1通道部31A與第2通道部31B之間。中空部35為「第3絕緣材料」之一例。第3絕緣材料之一例為氣體。例如，中空部35之絕緣性(例如每單位厚度之絕緣性)較隧道絕緣膜40之絕緣性大。再者，第3絕緣材料並不限於氣體，亦可為固體之絕緣材料。
中空部35自柱30之第1區域PR1之下端部起連續地設置至上端部。例如，中空部35沿著於Z方向上排列之複數個浮動閘極電極FG而於Z方向上延伸。例如，中空部35之第1端(下端)35a位於較複數個浮動閘極電極FG中最接近矽基板10之浮動閘極電極FG之至少一部分(例如上端(上表面))更接近矽基板10之位置。又，中空部35之第2端(上端)35b位於較複數個浮動閘極電極FG中最遠離矽基板10之浮動閘極電極FG之至少一部分(例如下端(下表面))更遠離矽基板10之位置。於本實施形態中，中空部35自較在Z方向上排列之複數個浮動閘極電極FG中最接近矽基板10之浮動閘極電極FG之下端(下表面)更靠下方起，延伸至較於Z方向上排列之複數個浮動閘極電極FG中最遠離矽基板10之浮動閘極電極FG之上端(上表面)更靠上方。
例如，中空部35延伸至較源極側選擇閘極線SGS之至少一部分(例如上端(上表面))更接近矽基板10。於本實施形態中，中空部35延伸至較源極側選擇閘極線SGS之下端(下表面)更接近矽基板10。例如，中空部35貫通下部構造體20之上絕緣膜25之至少一部分，且延伸至較上絕緣膜25之上表面更靠下方。另一方面，中空部35之上端位於較汲極側選擇閘極線SGD更靠下方。再者，中空部35之上端亦可位於較汲極側選擇閘極線SGD更靠上方，以代替上述構成。
中空部35之X方向之寬度(例如最大寬度)W例如較側壁部33之X方向之厚度(例如最大厚度)t1厚，較第1隧道絕緣膜40A之X方向之厚度(例如最大厚度)t2厚，較第1通道部31A之X方向之厚度(例如最大厚度)t3厚，較絕緣膜32之X方向之厚度(例如最大厚度)t4厚，較第1絕緣部34a之X方向之厚度(例如最大厚度)t5厚。但，中空部35之X方向之寬度W並不限定於上述例。
＜3.半導體記憶裝置之製造方法＞  其次，對半導體記憶裝置1之製造方法之一例進行說明。  圖5至圖34係表示半導體記憶裝置1之製造方法之圖。首先，如圖5所示，於矽基板10上形成下絕緣膜21、導電層22、配線層23、及導電層24。其次，如圖6所示，例如實施乾式蝕刻，選擇性地去除導電層22、配線層23、及導電層24。藉此，形成源極線SL。其次，如圖7所示，於下絕緣膜21上及源極線SL上形成絕緣構件26及上絕緣膜25。
其次，如圖8所示，於上絕緣膜25上，例如，藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法交替地積層包含矽氧化物之絕緣膜54與包含矽氮化物之填充膜95而形成積層中間體50A。其次，如圖9所示，於積層中間體50A上，例如使矽氧化物(SiO2 )沈積而形成遮罩101。其次，於遮罩101上，形成例如包含碳(C)之圖案膜102、抗反射膜ARC(Anti Reflective Coating，抗反射塗層)103、及抗蝕劑膜104。
其次，如圖10所示，對抗蝕劑膜104進行曝光及顯影而形成抗蝕劑圖案104a。其次，實施蝕刻，而形成抗反射膜103a及圖案膜102a。其次，將遮罩101圖案化而形成遮罩101a。藉此，遮罩101a具有於Y方向上延伸之開口101b。其次，以遮罩101a作為遮罩，例如實施濕式蝕刻，而於Z方向上貫通積層中間體50A。藉此，形成貫通積層中間體50A而到達上絕緣膜25之記憶胞溝槽MT。
其次，如圖11所示，使矽氧化物等絕緣材料沈積。藉此，於記憶胞溝槽MT內形成成為絕緣構件55之基礎之絕緣膜55A。其次，如圖12所示，例如實施回蝕，將位於抗蝕劑圖案104a之上方之絕緣膜55A之多餘部分去除。繼而，將抗蝕劑圖案104a、抗反射膜103a、及圖案膜102a去除。其次，如圖13所示，例如於遮罩101a上，設置例如硬質遮罩MS。硬質遮罩MS於與下述記憶孔MH對應之位置具有開口MSa。
其次，如圖14所示，以硬質遮罩MS作為遮罩，例如實施濕式蝕刻，而將積層中間體50A中露出於硬質遮罩MS之開口MSa之部分去除。此處，於本實施形態中，使用使硬質遮罩MS之下方之遮罩101a不被去除而殘留之蝕刻劑。因此，絕緣膜54及填充膜95未被去除，而是僅絕緣膜55A之多餘部分被去除。
藉此，如圖15所示，形成於Z方向上貫通絕緣膜55A之記憶孔MH，絕緣膜55A之剩餘部分成為絕緣構件55。記憶孔MH為「孔部」之一例。記憶孔MH於積層中間體50A中，設置於第1配線區域A1與第2配線區域A2之間。所謂「配線區域」可為已形成有配線之區域，亦可為於後續步驟中形成配線之區域。於本實施形態中，第1配線區域A1為於後續步驟中形成第1字元線WLA之區域，第2配線區域A2為於後續步驟中形成第2字元線WLB之區域。其次，如圖16所示，例如藉由蝕刻，將露出於記憶孔MH之上絕緣膜25之一部分去除，而使源極線SL露出。
其次，如圖17所示，經由記憶孔MH，進行例如將作為使矽氮化物溶解之藥液之熱磷酸(H3 PO4 )用作蝕刻劑之濕式蝕刻。藉此，填充膜95之記憶孔MH側之一部分被去除，而於記憶孔MH之側面形成凹處111。
其次，如圖18所示，於記憶孔MH之內表面及凹處111之內表面，例如使絕緣材料沈積而形成阻擋絕緣膜60。其次，如圖19所示，於阻擋絕緣膜60之內周面上，例如使多晶矽沈積而形成浮動閘極電極膜112。此時，多晶矽係以填充凹處111之方式設置。其次，如圖20所示，將多餘之絕緣材料及多晶矽自記憶孔MH之內表面去除。藉此，浮動閘極電極膜112之多餘部分被去除，而形成浮動閘極電極FG。
其次，如圖21所示，於記憶孔MH之內表面，例如使矽氧化物沈積而形成隧道絕緣膜40。隧道絕緣膜40為「第1膜」之一例。其次，如圖22所示，例如實施蝕刻，將隧道絕緣膜40之底部去除，使源極線SL露出於記憶孔MH。
其次，如圖23所示，於隧道絕緣膜40之內周面上積層半導體材料，而形成柱30之通道部31。通道部31包含第1區域CR1及第2區域CR2。第1區域CR1係包含於上述柱30之第1區域PR1之區域。第2區域CR2係包含於上述柱30之第2區域PR2之區域。再者，通道部31可於該時刻進行退火處理而使非晶矽結晶化，亦可於此後之時刻進行退火處理。通道部31為「第2膜」之一例。其次，如圖24所示，於通道部31之內周面上積層絕緣材料，而形成絕緣膜32。
其次，如圖25所示，例如藉由使氧化矽(SiO)沈積，而形成填埋記憶孔MH之內部之犧牲膜113。犧牲膜113使用與半導體材料(例如非晶矽)相比沈積速度快之材料。
其次，如圖26所示，例如進行回蝕，除了與柱30之第1區域PR1對應之部分以外，將犧牲膜113去除。藉此，於記憶孔MH之內部，犧牲膜113僅殘留於與柱30之第1區域PR1對應之區域。
其次，如圖27所示，例如使半導體材料沈積，而於遮罩101a上、記憶孔MH之內表面、及記憶孔MH內之犧牲膜113上形成半導體膜114。其次，如圖28所示，例如進行回蝕，將半導體膜114自遮罩101a上及犧牲膜113之中央部上去除。藉此，於通道部31之第2區域CR2之內周側形成環狀之側壁部33，記憶孔MH之上部之開口O變窄。即，於本實施形態中，側壁部33係於在通道部31之第1區域CR1之內周側設置有犧牲膜113之狀態下形成。側壁部33為「第3膜」之一例。
其次，如圖29所示，例如進行濕式蝕刻，通過側壁部33內側之開口O去除記憶孔MH內之犧牲膜113。藉此，於柱30之第1區域PR1再次形成空腔部115。
其次，如圖30所示，例如使如TEOS之覆蓋率相對較差之絕緣材料沈積。該絕緣材料例如為與形成側壁部33之半導體材料相比覆蓋率較差之材料。所謂「覆蓋率」意指例如於在相同之條件下使材料沈積於複雜形狀之表面之情形時，可由該材料覆蓋表面之比率。藉由使絕緣材料沈積，於通道部31之第1區域CR1之內周側，絕緣材料之一部分附著於絕緣膜32之內周面上，而形成第1絕緣部34a。又，於側壁部33之內周側，絕緣材料將開口O封閉，而形成第2絕緣部34b。藉此，一面使空腔部115之至少一部分殘留於通道部31之第1區域CR1之內周側，一面將側壁部33之內周側填埋。即，空腔部115中未由絕緣材料填埋之部分作為柱30之中空部35而殘留。
其次，如圖31所示，例如進行回蝕，將絕緣部34自遮罩101a上及記憶孔MH之上端部去除。其次，如圖32所示，例如再次使與形成側壁部33之材料相同之半導體材料沈積，而填埋記憶孔MH之上端部。其次，如圖33所示，將半導體材料自遮罩101a上去除。
其次，如圖34所示，形成於Z方向上貫通積層中間體50A之狹縫SL，例如藉由進行濕式蝕刻，而經由狹縫SL去除填充膜95。其次，藉由在已去除填充膜95之空間中設置障壁金屬膜91及導電構件92，而形成複數條字元線WL、源極側選擇閘極線SGS、汲極側選擇閘極線SGD。其次，藉由利用絕緣材料填埋狹縫SL，而形成絕緣構件56。藉此，積層中間體50A成為積層體50。其次，利用已知之方法形成位元線BL、複數條配線L1、L2、L3及接觸件80等。藉此，形成半導體記憶裝置1。
根據此種構成之半導體記憶裝置1，能夠謀求電特性之提高。即，存在例如柱30之大部分由氧化膜形成之情形以及因氧化膜中之固定電荷而使半導體記憶裝置1之電特性下降之情形。例如，若氧化膜具有正之固定電荷，則電荷狀態之判定所使用之記憶胞之閾值電壓整體地偏移至正側，變得難以於相鄰之閾值電壓之分佈彼此之間確保充分之間隙。其結果，存在變得難以提高資料讀出之可靠性之情形。另一方面，若氧化膜具有負之固定電荷，則存在例如記憶胞之邊緣電晶體(fringe transistor)之閾值電壓下降，寫入斜率下降之情形。其結果，存在變得難以提高資料寫入之可靠性之情形。再者，所謂「邊緣電晶體之閾值電壓」係指藉由使電荷集中於記憶胞之端部所產生之使寄生電晶體成為斷開狀態之閾值電壓。又，所謂「寫入斜率」係指將「Δ閾值電壓」相對於使寫入電壓掃描(sweep)時之「Δ寫入電壓」之比率繪圖所得者。
因此，於本實施形態中，於柱30中，於通道部31之內側設置有中空部35。根據此種構成，例如與柱30之中央部由氧化膜形成之情形相比，能夠使柱30中所包含之固定電荷減少。藉此，能夠謀求半導體記憶裝置1之電特性之提高。
(第1實施形態之製造方法之變化例)  其次，對第1實施形態之半導體記憶裝置1之製造方法之變化例進行說明。再者，於本變化例中，至形成絕緣膜32之步驟(圖24所示之步驟)為止，與上述第1實施形態之步驟相同，因此省略說明。
於本變化例中，於形成絕緣膜32之後，不設置犧牲膜113地形成側壁部33。若詳細敍述，則如圖35所示，於在通道部31之第1區域CR1之內周側殘留空腔部115之狀態下，使絕緣材料沈積而形成絕緣膜121。該絕緣膜121係藉由調整所沈積之絕緣材料之材質及沈積條件中之至少一者，而於記憶孔MH之內側僅形成於記憶孔MH之外沿附近。藉此，僅於通道部31之第2區域CR2之內周側形成側壁部33。此種絕緣膜121例如可藉由使與TEOS相比覆蓋率更差之絕緣材料沈積而形成，亦可藉由僅於欲形成絕緣膜121之區域預先塗佈成為絕緣膜121之沈積起點之核而形成。
其次，如圖36所示，使如TEOS般之覆蓋率相對較差之絕緣材料沈積。藉此，於通道部31之第1區域CR1之內周側，使絕緣材料之一部分積層於絕緣膜32之內周面上，而形成第1絕緣部34a。又，於側壁部33之內周側，絕緣材料將開口O封閉，而形成第2絕緣部34b。藉此，一面使空腔部115之至少一部分殘留於通道部31之第1區域CR1之內周側，一面將側壁部33之內周側填埋。即，空腔部115中未由絕緣材料填埋之部分作為柱30之中空部35而殘留。
其次，如圖37所示，例如進行回蝕，將絕緣部34自遮罩101a之上方及記憶孔MH之上端部去除。其次，如圖38所示，例如使半導體材料沈積，而填埋記憶孔MH之上端部。其次，如圖39所示，將半導體材料自遮罩101a之上方去除。其後，進行相當於第1實施形態之圖34之步驟，而形成字元線WL等，積層中間體50A成為積層體50。
根據此種構成，與第1實施形態同樣地，能夠提供一種可謀求提高電特性之半導體記憶裝置1。又，根據本變化例之製造方法，與第1實施形態相比能夠減少製造所需要之步驟數。
(第2實施形態)  其次，對第2實施形態進行說明。第2實施形態於自Z方向觀察時柱30形成為橢圓狀之方面與第1實施形態不同。再者，除了以下要說明以外之構成與第1實施形態相同。
圖40係表示第2實施形態之半導體記憶裝置1A之剖視圖。圖41係圖40中所示之半導體記憶裝置1A之沿著F41-F41線之剖視圖。於本實施形態中，隧道絕緣膜40及柱30形成為X方向成為長度方向之橢圓狀。例如，隧道絕緣膜40之-X方向之端部突出至較絕緣構件55之-X方向之端面e1更靠-X方向。同樣地，隧道絕緣膜40之+X方向之端部突出至較絕緣構件55之+X方向之端面e2更靠+X方向。於本實施形態中，第1浮動閘極電極FGA形成為沿著隧道絕緣膜40之-X方向之端部之外形之圓弧狀。同樣地，第2浮動閘極電極FGB形成為沿著隧道絕緣膜40之+X方向之端部之外形之圓弧狀。
其次，對本實施形態之半導體記憶裝置1A之製造方法之一例進行說明。圖42係相當於第1實施形態之圖14之步驟之圖。如圖42所示，於本實施形態中，硬質遮罩MS具有橢圓狀之開口Msa。然後，以硬質遮罩MS作為遮罩，例如進行濕式蝕刻，將積層中間體50A中露出於硬質遮罩MS之開口MSa之部分去除。於本實施形態中，使用亦會將硬質遮罩MS下之遮罩101a去除之蝕刻劑。因此，如圖42所示，位於硬質遮罩MS之開口MSa正下方之絕緣膜54及填充膜95亦被去除。其次，進行相當於第1實施形態之圖15、圖16之步驟。圖43係相當於第1實施形態之圖17之步驟之圖。如圖43所示，經由記憶孔MH，進行例如將作為使矽氮化物溶解之藥液之熱磷酸(H3 PO4 )用作蝕刻劑之濕式蝕刻，將填充膜95之記憶孔MH側之一部分去除，而於記憶孔MH之側面形成凹處111。其後，進行相當於第1實施形態之圖18至圖34之步驟。藉此，形成半導體記憶裝置1A。
根據此種構成，與第1實施形態同樣地，能夠提供可謀求電特性之提高之半導體記憶裝置1A。
(第3實施形態)  其次，對第3實施形態進行說明。第3實施形態於自Z方向觀察時浮動閘極電極FG形成為扇形形狀之方面與第1實施形態不同。再者，除了以下要說明以外之構成與第1實施形態相同。
圖44係表示第3實施形態之半導體記憶裝置1B之剖視圖。圖45係圖44中所示之半導體記憶裝置1B之沿著F45-F45線之剖視圖。於本實施形態中，隧道絕緣膜40未形成為環狀，而是設置於各柱30之-X方向之側面及+X方向之側面。又，第1浮動閘極電極FGA形成為隨著朝向第1字元線WLA前進而Y方向之寬度變寬之扇形形狀。第2浮動閘極電極FGB形成為隨著朝向第2字元線WLB前進而Y方向之寬度變寬之扇形形狀。於本實施形態中，第2及第3阻擋絕緣膜62、63覆蓋浮動閘極電極FG之側面，並且沿著絕緣膜(層間絕緣膜)54與字元線WL之交界設置(參照圖45)。
其次，對本實施形態之半導體記憶裝置1B之製造方法之一例進行說明。於本實施形態中，亦為至形成遮罩101a之步驟(圖9所示之步驟)為止與上述第1實施形態之步驟相同。圖46係相當於第1實施形態之圖10之步驟之圖。於本實施形態中，首先，形成到達下部構造體20之上絕緣膜25之溝槽，其後，將下部構造體20之上絕緣膜25及絕緣構件26之一部分去除。藉此，形成到達源極線SL之記憶胞溝槽MT。
其次，如圖47所示，經由記憶胞溝槽MT，進行例如將作為使矽氮化物溶解之藥液之熱磷酸(H3 PO4 )用作蝕刻劑之濕式蝕刻。藉此，將填充膜95之記憶胞溝槽MT側之一部分去除，而於記憶胞溝槽MT之側面形成凹處111。
其次，如圖48所示，於記憶胞溝槽MT之內表面及凹處111之內表面例如形成阻擋絕緣膜141A。其次，於阻擋絕緣膜141A之內周面上，例如使多晶矽沈積而形成浮動閘極電極膜112A。其次，如圖49所示，將絕緣材料及多晶矽自記憶胞溝槽MT之內表面去除。藉此，阻擋絕緣膜141A成為於Z方向上被分斷成複數個之阻擋絕緣膜141B。又，浮動閘極電極膜112A成為於Z方向上被分斷成複數個之浮動閘極電極膜112B。
其次，如圖50所示，於記憶胞溝槽MT之內表面，例如使矽氧化物沈積而形成隧道絕緣膜151。其次，如圖51所示，使絕緣材料沈積於隧道絕緣膜151之內側，而形成犧牲膜130。
其次，如圖52所示，對犧牲膜130進行回蝕使其上表面後退，而使隧道絕緣膜151之上表面及遮罩101a之上表面露出。其次，於隧道絕緣膜151上、及遮罩101a上，例如藉由以dTEOS為原料之CVD法使矽氧化物(SiO2 )沈積而形成遮罩131。其次，於遮罩131上，形成圖案膜132、抗反射膜133、及抗蝕劑膜134。
其次，如圖53所示，藉由對抗蝕劑膜134進行曝光及顯影，而形成於X方向上延伸且於Y方向上相互分離之抗蝕劑圖案134a。其次，藉由實施以抗蝕劑圖案134a作為遮罩之蝕刻，抗反射膜133及圖案膜132亦與抗蝕劑圖案134a同樣地於Y方向上相互分離，形成抗反射膜133a及圖案膜132a。其次，將遮罩131圖案化而形成遮罩131a。遮罩131a於X方向上延伸且於Y方向上相互分離。遮罩131a於記憶胞溝槽MT之正上方區域，沿著Y方向斷續地排列。
其次，如圖54所示，藉由以遮罩101a及遮罩131a作為遮罩，例如實施濕式蝕刻，而以將隧道絕緣膜151及犧牲膜130於Y方向上分斷之方式形成孔部H。藉此，隧道絕緣膜151及絕緣膜130於Y方向上被分斷。藉此，隧道絕緣膜151成為於Y方向上被分斷之隧道絕緣膜40。
其次，例如藉由進行各向同性蝕刻，而經由孔部H，選擇性地去除與孔部H鄰接之浮動閘極電極膜112B及阻擋絕緣膜141B。藉此，浮動閘極電極112B及阻擋絕緣膜141B於Y方向上被分斷。藉此，浮動閘極電極膜112B成為於Y方向上被分斷之複數個浮動閘極電極FG。阻擋絕緣膜141B成為於Y方向上被分斷之複數個第1阻擋絕緣膜61。其次，如圖55所示，使絕緣材料沈積於孔部H之內側而形成絕緣構件55。
其次，將抗蝕劑圖案134a、抗反射膜133a、圖案膜132a、及遮罩131a去除。
其次，如圖56所示，將位於遮罩131a之正下方且由遮罩131a保護之犧牲膜130例如藉由進行回蝕而去除。藉此，於第1隧道絕緣膜40A與第2隧道絕緣膜40B之間形成記憶孔MH。其後，進行相當於第1實施形態之圖23至圖34之步驟的步驟。於本實施形態中，於已去除填充膜95之空間內，先形成第2及第3阻擋絕緣膜62、63，其後形成字元線WL。
根據此種構成，與第1實施形態同樣地，能夠提供一種可謀求電特性之提高之半導體記憶裝置1B。
(第1至第3實施形態之變化例)  其次，對第1至第3實施形態之變化例進行說明。圖57係表示本變化例之半導體記憶裝置1、1A、1B之剖視圖。於本變化例中，柱30之X方向之寬度隨著朝下方前進而變細。若詳細敍述，則例如於形成記憶胞溝槽MT時記憶胞溝槽MT越向下方越細，其結果，柱30之X方向之寬度隨著朝下方前進而變細。於本變化例中，阻擋絕緣膜60、通道部31、絕緣膜32之各者之X方向之厚度於Z方向上之任一部分實質上均相同。同樣地，柱30之Y方向之寬度亦可隨著朝下方前進而變細。
其結果，柱30之中空部35隨著朝下方前進而X方向之寬度逐漸變小。例如，中空部35自中空部35之上端遍及下端，具有隨著朝下方前進而X方向之寬度逐漸變小之傾斜。同樣地，中空部35之Y方向之厚度亦可隨著朝下方前進而變細。
另一方面，柱30之第1絕緣部34a隨著朝下方前進而X方向之厚度逐漸變小。例如，第1絕緣部34a自第1絕緣部34a之上端遍及下端，具有隨著朝下方前進而X方向之厚度逐漸變小之傾斜。同樣地，第1絕緣部34a之Y方向之厚度亦可隨著朝下方前進而逐漸變小。
此種第1絕緣部34a可藉由調整第1絕緣部34a之覆蓋率而形成。於第1絕緣部34a具有如上所述之傾斜之情形時，易於遍及柱30之全長(全高)地大幅度確保中空部35。
以上，對若干個實施形態及變化例進行了說明，但實施形態並不限定於上述例。上述實施形態及變化例能夠相互組合地實現。又，於本說明書中，所謂「電荷蓄積部」並不限定於如上所述之浮動閘極電極FG，亦可為由矽氮化膜或其他絕緣膜等形成且具有蓄積電荷之能力之膜。於本說明書中，如「第1」、「第2」般之序數詞係為了方便說明而使用，亦可適當重新標註。
根據以上所說明之至少一個實施形態，由於使柱具有形成為中空狀之第2部分，故而能夠謀求半導體記憶裝置之電特性之提高。
以下，對若干個半導體記憶裝置及半導體記憶裝置之製造方法進行附記。  [1]一種半導體記憶裝置，其具備：  第1配線，其於第1方向上延伸；  第2配線，其和上述第1配線於與上述第1方向交叉之第2方向上相鄰，且於上述第1方向上延伸；  柱，其設置於上述第1配線與上述第2配線之間，且於與上述第1方向及上述第2方向交叉之第3方向上延伸；  第1電荷蓄積部，其設置於上述第1配線與上述柱之間；  第1絕緣部，其設置於上述第1電荷蓄積部與上述柱之間；  第2電荷蓄積部，其設置於上述第2配線與上述柱之間；以及  第2絕緣部，其設置於上述第2電荷蓄積部與上述柱之間；且  上述柱具有包含半導體材料之通道部、及中空部，  上述通道部係於上述第1電荷蓄積部與上述通道部之間介存有上述第1絕緣部地面向上述第1電荷蓄積部，並且於上述第2電荷蓄積部與上述通道部之間介存有上述第2絕緣部地面向上述第2電荷蓄積部，  上述中空部於上述第2方向上位於較上述通道部更靠上述柱之中心側，且形成為中空狀。  [2].如[1]中記載之半導體記憶裝置，其中  上述通道部形成為環狀，  上述中空部設置於上述通道部之內周側。  [3].如[1]中記載之半導體記憶裝置，其中  上述中空部之上述第2方向之寬度較上述通道部之上述第2方向之厚度大。  [4].如[1]中記載之半導體記憶裝置，其中  上述中空部之上述第2方向之寬度較上述第1絕緣部之上述第2方向之厚度大。  [5].如[1]中記載之半導體記憶裝置，其進而具備：  第3配線，其與上述第1配線於上述第3方向上相鄰，且於上述第1方向上延伸；及  第3電荷蓄積部，其設置於上述第3配線與上述柱之間；  上述中空部至少跨及於上述第2方向上與上述第1電荷蓄積部排列之位置、和於上述第2方向上與上述第3電荷蓄積部排列之位置地於上述第3方向上延伸。  [6].如[1]中記載之半導體記憶裝置，其進而具備：  基板；及  複數個電荷蓄積部，其等包含上述第1電荷蓄積部，且於上述第3方向上排列；且  上述中空部之第1端位於較上述複數個電荷蓄積部中最接近上述基板之電荷蓄積部之至少一部分更接近上述基板之位置。  [7].如[6]中記載之半導體記憶裝置，其進而具備位於上述第1配線與上述基板之間之第1選擇閘極配線，且  上述中空部之第1端位於較上述第1選擇閘極配線之至少一部分更接近上述基板之位置。  [8].如[1]中記載之半導體記憶裝置，其進而具備：  基板；及  複數個電荷蓄積部，其等包含上述第1電荷蓄積部，且於上述第3方向上排列；且  上述中空部之第2端位於較上述複數個電荷蓄積部中最遠離上述基板之電荷蓄積部之至少一部分更遠離上述基板之位置。  [9].如[1]中記載之半導體記憶裝置，其中  上述柱於上述第2方向上於上述通道部與上述中空部之間具有包含與上述半導體材料不同之材料之第1柱內絕緣部(a first inner-pillar insulator)。  [10].如[1]中記載之半導體記憶裝置，其進而具備基板，且  上述柱具有設置有上述中空部之第1區域、及於上述第3方向上相對於上述第1區域位於與上述基板相反之側之第2區域，  上述第2區域具有：環狀之側壁部，其於上述第2方向上設置於較上述通道部更靠上述柱之中心側；及第2柱內絕緣部(a second inner-pillar insulator)，其包含與上述側壁部不同之材料，且與上述側壁部相接。  [11].如[10]中記載之半導體記憶裝置，其進而具備相對於上述第1配線位於與上述基板於上述第3方向上相反之側之第2選擇閘極配線，且  上述側壁部之一端位於較上述第2選擇閘極配線之至少一部分更接近上述基板之位置。  [12].如[10]中記載之半導體記憶裝置，其中  上述側壁部之上述第2方向之厚度交上述通道部之上述第2方向之厚度大。  [13].如[10]中記載之半導體記憶裝置，其中  上述柱於上述第2方向上於上述通道部與上述中空部之間，具有包含與上述半導體材料不同之材料之第1柱內絕緣部，  上述第2柱內絕緣部係由與上述第1柱內絕緣部相同之材料形成。  [14].如[1]中記載之半導體記憶裝置，其進而具備基板，且  上述中空部包含隨著靠近上述基板而上述中空部之上述第2方向之寬度逐漸變小之部分。  [15].如[14]中記載之半導體記憶裝置，其中  上述柱於上述第2方向上於上述通道部與上述中空部之間，具有包含與上述半導體材料不同之材料之第1柱內絕緣部，  上述第1柱內絕緣部包含隨著靠近上述基板而上述第1柱內絕緣部之厚度逐漸變小之部分。  [16]一種半導體記憶裝置之製造方法，其包括如下步驟：  於基板上形成包含第1配線區域及第2配線區域之積層中間體；  於上述第1配線區域與上述第2配線區域之間形成孔部；  於上述孔部之內表面形成絕緣性之第1膜；  於上述第1膜之內周面上，形成具有第1區域、及相對於上述基板位於與上述第1區域相反之側之第2區域且包含半導體材料之第2膜；  於上述第2膜之上述第2區域之內周側形成第3膜；以及  一面使存在於上述第2膜之上述第1區域之內周側之空腔部之至少一部分殘留，一面以與上述第3膜不同之材料填埋上述第3膜之內周側。  [17].如[16]中記載之半導體記憶裝置之製造方法，其中  上述第3膜之形成係於在上述第2膜之上述第1區域之內周側設置有犧牲膜之狀態下進行，  於形成上述第3膜之後將上述犧牲膜去除，  於去除上述犧牲膜之後，一面使上述空腔部之至少一部分殘留於上述第2膜之上述第1區域之內周側，一面以與上述第3膜不同之材料將上述第3膜之內周側填埋。  [18].如[16]中記載之半導體記憶裝置之製造方法，其中  上述第3膜之形成係於在上述第2膜之上述第1區域之內周側存在空腔部之狀態下進行。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等實施形態能以其他各種形態實施，可與不脫離發明之主旨之範圍內進行各種省略、替換及變更。該等實施形態或其變化包含於發明之範圍或主旨內，同樣地包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]  本申請享有以日本專利申請2019-043121號(申請日：2019年3月8日)作為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:半導體記憶裝置1A:半導體記憶裝置1B:半導體記憶裝置10:矽基板20:下部構造體21:下絕緣膜22:導電層23:配線層24:導電層25:上絕緣膜26:絕緣構件30:柱30A:柱30B:柱31:通道部31A:第1通道部31B:第2通道部32:絕緣膜33:側壁部33a:一端(下端)34:絕緣部34a:第1絕緣部34b:第2絕緣部35:中空部35a:第1端(下端)35b:第2端(上端)40:隧道絕緣膜40A:第1隧道絕緣膜40B:第2隧道絕緣膜50:積層體50A:積層中間體51:源極側選擇閘極電極51A:第1源極側選擇閘極電極51B:第2源極側選擇閘極電極52:汲極側選擇閘極電極52A:第1汲極側選擇閘極電極52B:第2汲極側選擇閘極電極54:絕緣膜(層間絕緣膜)55:絕緣構件55A:絕緣膜56:絕緣構件60:阻擋絕緣膜61:第1阻擋絕緣膜62:第2阻擋絕緣膜63:第3阻擋絕緣膜70:上部構造體80:接觸件81:接觸件83:接觸件84:接觸件91:障壁金屬膜92:導電構件95:填充膜101:遮罩101a:遮罩101b:開口102:圖案膜102a:圖案膜103:抗反射膜ARC103a:抗反射膜104:抗蝕劑膜104a:抗蝕劑圖案111:凹處112:浮動閘極電極膜112A:浮動閘極電極膜112B:浮動閘極電極膜113:犧牲膜114:半導體膜115:空腔部121:絕緣膜130:犧牲膜131:遮罩131a:遮罩132:圖案膜132a:圖案膜133:抗反射膜133a:抗反射膜134:抗蝕劑膜134a:抗蝕劑圖案141A:阻擋絕緣膜141B:阻擋絕緣膜151:隧道絕緣膜401:第1部分402:第2部分403:第3部分BL:位元線BLA:位元線BLB:位元線e1:端面FG:浮動閘極電極FGA:第1浮動閘極電極FGB:第2浮動閘極電極FG_1:浮動閘極電極FG_2:浮動閘極電極FG_3:浮動閘極電極H:孔部L2:配線L3:配線M:材料MCA:第1記憶體膜(第1記憶胞)MCB:第2記憶體膜(第2記憶胞)MH:記憶孔MS:硬質遮罩MSa:開口MT:記憶胞溝槽O:開口SGD:汲極側選擇閘極線SGDA:第1汲極側選擇閘極線SGDB:第2汲極側選擇閘極線SGS:源極側選擇閘極線SGSA:第1源極側選擇閘極線SGSB:S第2源極側選擇閘極線SL:源極線WL:字元線WLA:第1字元線WLB:第2字元線
圖1係表示第1實施形態之半導體記憶裝置之構成之立體圖。  圖2係圖1中所示之半導體記憶裝置之由二點鏈線F2包圍之區域之剖視圖。  圖3係圖2中所示之半導體記憶裝置之沿著F3-F3線之剖視圖。  圖4係圖2中所示之半導體記憶裝置之沿著F4-F4線之剖視圖。  圖5係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖6係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖7係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖8係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖9係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖10係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖11係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖12係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖13係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖14係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖15係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖16係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖17係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖18係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖19係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖20係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖21係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖22係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖23係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖24係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖25係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖26係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖27係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖28係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖29係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖30係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖31係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖32係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖33係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖34係表示第1實施形態之半導體記憶裝置之製造方法之圖。  圖35係表示第1實施形態之半導體記憶裝置之製造方法之變化例之圖。  圖36係表示第1實施形態之半導體記憶裝置之製造方法之變化例之圖。  圖37係表示第1實施形態之半導體記憶裝置之製造方法之變化例之圖。  圖38係表示第1實施形態之半導體記憶裝置之製造方法之變化例之圖。  圖39係表示第1實施形態之半導體記憶裝置之製造方法之變化例之圖。  圖40係表示第2實施形態之半導體記憶裝置之剖視圖。  圖41係圖40中所示之半導體記憶裝置之沿著F41-F41線之剖視圖。  圖42係表示第2實施形態之半導體記憶裝置之製造方法之圖。  圖43係表示第2實施形態之半導體記憶裝置之製造方法之圖。  圖44係表示第3實施形態之半導體記憶裝置之剖視圖。  圖45係圖44中所示之半導體記憶裝置之沿著F45-F45線之剖視圖。  圖46係表示第3實施形態之半導體記憶裝置之製造方法之圖。  圖47係表示第3實施形態之半導體記憶裝置之製造方法之圖。  圖48係表示第3實施形態之半導體記憶裝置之製造方法之圖。  圖49係表示第3實施形態之半導體記憶裝置之製造方法之圖。  圖50係表示第3實施形態之半導體記憶裝置之製造方法之圖。  圖51係表示第3實施形態之半導體記憶裝置之製造方法之圖。  圖52係表示第3實施形態之半導體記憶裝置之製造方法之圖。  圖53係表示第3實施形態之半導體記憶裝置之製造方法之圖。  圖54係表示第3實施形態之半導體記憶裝置之製造方法之圖。  圖55係表示第3實施形態之半導體記憶裝置之製造方法之圖。  圖56係表示第3實施形態之半導體記憶裝置之製造方法之圖。  圖57係表示第1至第3實施形態之半導體記憶裝置之變化例之剖視圖。
1:半導體記憶裝置
10:矽基板
20:下部構造體
21:下絕緣膜
22:導電層
23:配線層
24:導電層
25:上絕緣膜
26:絕緣構件
30:柱
31:通道部
31A:第1通道部
31B:第2通道部
32:絕緣膜
33:側壁部
33a:一端(下端)
34:絕緣部
34a:第1絕緣部
34b:第2絕緣部
35:中空部
35a:第1端(下端)
35b:第2端(上端)
40:隧道絕緣膜
40A:第1隧道絕緣膜
40B:第2隧道絕緣膜
50:積層體
51:源極側選擇閘極電極
51A:第1源極側選擇閘極電極
51B:第2源極側選擇閘極電極
52:汲極側選擇閘極電極
52A:第1汲極側選擇閘極電極
52B:第2汲極側選擇閘極電極
54:絕緣膜(層間絕緣膜)
60:阻擋絕緣膜
61:第1阻擋絕緣膜
62:第2阻擋絕緣膜
63:第3阻擋絕緣膜
91:障壁金屬膜
92:導電構件
FG:浮動閘極電極
FGA:第1浮動閘極電極
FGB:第2浮動閘極電極
M:材料
SGD:汲極側選擇閘極線
SGDA:第1汲極側選擇閘極線
SGDB:第2汲極側選擇閘極線
SGS:源極側選擇閘極線
SGSA:第1源極側選擇閘極線
SGSB:第2源極側選擇閘極線
SL:源極線
WL:字元線
WLA:第1字元線
WLB:第2字元線

Claims (20)

  1. 一種半導體記憶裝置，其具備：  基板；  第1配線，其於第1方向上延伸；  第2配線，其和上述第1配線於與上述第1方向交叉之第2方向上相鄰，且於上述第1方向上延伸；  第1通道部，其設置於上述第1配線與上述第2配線之間，且於與上述第1方向及上述第2方向交叉之第3方向上延伸；  第2通道部，其設置於上述第1配線與上述第2配線之間，與上述第1通道部於上述第2方向上相鄰，且於上述第3方向上延伸；  第1電荷蓄積部，其設置於與上述基板之表面於上述第3方向上隔開第1距離之第1位置，且設置於上述第1配線與上述第1通道部之間；  第1絕緣部，其設置於上述第1電荷蓄積部與上述第1通道部之間；  第2電荷蓄積部，其設置於上述第2配線與上述第2通道部之間；  第2絕緣部，其設置於上述第2電荷蓄積部與上述第2通道部之間；  第1選擇電晶體，其設置於與上述基板之表面於上述第3方向上隔開較上述第1距離大之第2距離之第2位置；  第2選擇電晶體，其設置於較上述第2電荷蓄積部更靠上述第3方向上方；以及  中空部，其設置於上述第1通道部與上述第2通道部之間；且  上述中空部於上述第3方向上形成至與上述基板之表面隔開上述第1距離以上且上述第2距離以下之第3距離之第3位置。
  2. 如請求項1之半導體記憶裝置，其具有於上述第2方向上設置於上述第1通道部與上述中空部之間以及上述第2通道部與上述中空部之間之第3絕緣部。
  3. 如請求項1之半導體記憶裝置，其具有：側壁部，其於較上述第3位置更靠上方，設置於上述第1通道部與上述第2通道部之間；以及第4絕緣部，其包含與上述側壁部不同之材料且與上述側壁部相接。
  4. 如請求項3之半導體記憶裝置，其中上述側壁部之一端位於較上述第1選擇電晶體之至少一部分更接近上述基板之位置。
  5. 如請求項1之半導體記憶裝置，其中上述中空部於上述第3方向上形成至隔開較上述第1距離小之第4距離之第4位置。
  6. 如請求項1之半導體記憶裝置，其進而具有設置於上述基板與上述第1電荷蓄積部之間之第3選擇電晶體。
  7. 如請求項6之半導體記憶裝置，其中於上述第1電荷蓄積部與上述第3選擇電晶體之間沿著上述第3方向設置有複數個電荷蓄積部。
  8. 如請求項6之半導體記憶裝置，其中上述中空部於上述第3方向上形成至隔開較上述第1距離小之第4距離之第4位置，上述第3選擇電晶體於上述第3方向上位於較上述第4位置更靠上方。
  9. 如請求項1之半導體記憶裝置，其中位於上述第3位置之上述中空部之上述第2方向的第1寬度大於位於較上述第3位置更接近上述基板之位置之上述中空部之上述第2方向的第2寬度。
  10. 一種半導體記憶裝置，其具備：  基板；  第1配線，其於第1方向上延伸；  第2配線，其和上述第1配線於與上述第1方向交叉之第2方向上相鄰，且於上述第1方向上延伸；  第1通道部，其設置於上述第1配線與上述第2配線之間，且於與上述第1方向及上述第2方向交叉之第3方向上延伸；  第2通道部，其設置於上述第1配線與上述第2配線之間，與上述第1通道部於上述第2方向相鄰，且於上述第3方向上延伸；  第1電荷蓄積部，其設置於與上述基板之表面於上述第3方向上隔開第1距離之第1位置，且設置於上述第1配線與上述第1通道部之間；  第1絕緣材料，其設置於上述第1電荷蓄積部與上述第1通道部之間，具有第1絕緣性，且於上述第2方向上具有第1厚度；  第2電荷蓄積部，其設置於上述第2配線與上述第2通道部之間；  第2絕緣材料，其設置於上述第2電荷蓄積部與上述第2通道部之間，且具有上述第1絕緣性；  第1選擇電晶體，其設置於與上述基板之表面於上述第3方向上隔開較上述第1距離大之第2距離之第2位置；  第2選擇電晶體，其設置於較上述第2電荷蓄積部更靠上述第3方向上方；以及  第3絕緣材料，其設置於上述第1通道部與上述第2通道部之間，具有較上述第1絕緣性大之第2絕緣性，於上述第2方向上具有較上述第1厚度大之第2厚度；且  上述第3絕緣材料於上述第3方向上形成至與上述基板之表面隔開上述第1距離以上且上述第2距離以下之第3距離之第3位置。
  11. 如請求項10之半導體記憶裝置，其中上述第3絕緣材料為氣體。
  12. 如請求項10之半導體記憶裝置，其具有於上述第2方向上設置於上述第1通道部與上述第3絕緣材料之間以及上述第2通道部與上述第3絕緣材料之間之第4絕緣材料。
  13. 如請求項10之半導體記憶裝置，其具有：側壁部，其於較上述第3位置更靠上方，設置於上述第1通道部與上述第2通道部之間；以及第5絕緣材料，其包含與上述側壁部不同之材料，較上述第2絕緣性小，且與上述側壁部相接。
  14. 如請求項13之半導體記憶裝置，其中上述側壁部之一端位於較上述第1選擇電晶體之至少一部分更接近上述基板之位置。
  15. 如請求項10之半導體記憶裝置，其進而具有設置於上述基板與上述第1電荷蓄積部之間之第3選擇電晶體。
  16. 如請求項15之半導體記憶裝置，其中於上述第1電荷蓄積部與上述第3選擇電晶體之間沿著上述第3方向設置有複數個電荷蓄積部。
  17. 如請求項15之半導體記憶裝置，其中上述第3絕緣材料於上述第3方向上形成至隔開較上述第1距離小之第4距離之第4位置，上述第3選擇電晶體於上述第3方向上位於較上述第4位置更靠上方。
  18. 如請求項10之半導體記憶裝置，其中位於上述第3位置之上述第3絕緣材料之上述第2方向的第1寬度大於位於較上述第3位置更接近上述基板之位置之上述第3絕緣材料之上述第2方向的第2寬度。
  19. 一種半導體記憶裝置，其具備：  基板；  第1配線，其於第1方向上延伸；  第2配線，其和上述第1配線於與上述第1方向交叉之第2方向上相鄰，且於上述第1方向上延伸；  第1通道部，其設置於上述第1配線與上述第2配線之間，於與上述第1方向及上述第2方向交叉之第3方向上延伸；  第2通道部，其設置於上述第1配線與上述第2配線之間，與上述第1通道部於上述第2方向上相鄰，且於上述第3方向上延伸；  第1電荷蓄積部，其設置於與上述基板之表面於上述第3方向上隔開第1距離之第1位置，且設置於上述第1配線與上述第1通道部之間；  第1絕緣部，其設置於上述第1電荷蓄積部與上述第1通道部之間；  第2電荷蓄積部，其設置於上述第2配線與上述第2通道部之間；  第2絕緣部，其設置於上述第2電荷蓄積部與上述第2通道部之間；  第1選擇電晶體，其設置於與上述基板之表面於上述第3方向上隔開較上述第1距離大之第2距離之第2位置；  第2選擇電晶體，其設置於較上述第2電荷蓄積部更靠上述第3方向上方；以及  中空部，其設置於上述第1通道部與上述第2通道部之間，且設置於上述第2位置以下。
  20. 如請求項19之半導體記憶裝置，其進而具有設置於上述基板與上述第1電荷蓄積部之間之第3選擇電晶體，且  上述中空部於上述第3方向上形成至隔開較上述第1距離小之第3距離之第3位置，上述第3選擇電晶體於上述第3方向上位於較上述第3位置更靠上方。
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