JP2023092644A

JP2023092644A - 半導体装置

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Publication number: JP2023092644A
Application number: JP2021207790A
Authority: JP
Inventors: 哲諸岡; Satoru Morooka
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2021-12-22
Filing date: 2021-12-22
Publication date: 2023-07-04
Also published as: CN116367549A; TW202326945A; TWI810973B; US20230200060A1

Abstract

【課題】動作信頼性を向上する。
【解決手段】一つの実施形態によれば、半導体装置において、第１の絶縁膜は、第１の導電層と第１の電極膜との間に配される。第１の絶縁膜は、第１の部分と第２の部分と第３の部分とを含む。第１の部分は、第１の電極膜における第１の導電層に対向する面を覆う。第２の部分は、第１の部分の上端から第３の方向に延び、第１の電極膜の上面を覆う。第３の方向は、第１の方向及び第２の方向に垂直な方向である。第３の部分は、第１の部分の下端から第３の方向に延び、第１の電極膜の下面を覆う。第１の積層体における第１の導電層と半導体膜とが交差する位置に第１のメモリセルが設けられる。第１のメモリセルが設けられる位置において、第３の方向における第２の部分又は第３の部分の端面と半導体膜の側面との距離は、第３の方向における第１の電極膜の端面と半導体膜の側面との距離より大きい。
【選択図】図６

Description

本実施形態は、半導体装置に関する。

複数の導電層が絶縁層を介して積層された積層体内を半導体膜が積層方向に延び、各導電層と半導体膜との近接する部分をメモリセルとして機能させる３次元構造の半導体装置が知られている。この半導体装置では、動作信頼性を向上することが望まれる。

特開２０２１－０３４４８６号公報

一つの実施形態は、動作信頼性を向上できる半導体装置を提供することを目的とする。

一つの実施形態によれば、第１の積層体と複数の半導体膜と第１の電極膜と第１の絶縁膜とを有する半導体装置が提供される。第１の積層体は、複数の第１の導電層が第１の絶縁層を介して第１の方向に積層される。複数の半導体膜は、それぞれが第１の方向に延びる。第１の電極膜は、第１の導電層と半導体膜との間に配される。第１の電極膜は、第１の方向に垂直な第２の方向に延びる。第１の絶縁膜は、第１の導電層と第１の電極膜との間に配される。第１の絶縁膜は、第１の部分と第２の部分と第３の部分とを含む。第１の部分は、第１の電極膜における第１の導電層に対向する面を覆う。第２の部分は、第１の部分の上端から第３の方向に延び、第１の電極膜の上面を覆う。第３の方向は、第１の方向及び第２の方向に垂直な方向である。第３の部分は、第１の部分の下端から第３の方向に延び、第１の電極膜の下面を覆う。第１の積層体における第１の導電層と半導体膜とが交差する位置に第１のメモリセルが設けられる。第１のメモリセルが設けられる位置において、第３の方向における第２の部分又は第３の部分の端面と半導体膜の側面との距離は、第３の方向における第１の電極膜の端面と半導体膜の側面との距離より大きい。

実施形態にかかる半導体装置の概略構成を示す斜視図。実施形態にかかる半導体装置の概略構成を示すブロック図。実施形態におけるメモリセルアレイの構成を示す回路図。実施形態におけるメモリセルアレイの構成を示す垂直方向の断面図。実施形態におけるメモリセルの構成を示す平面方向の断面図。実施形態におけるメモリセルの構成を示す垂直方向の拡大断面図。実施形態におけるメモリセルの動作を示す垂直方向の断面図。実施形態の変形例にかかる半導体装置の概略構成を示す斜視図。実施形態の変形例におけるメモリセルアレイの構成を示す垂直方向の断面図。実施形態の変形例におけるメモリセルの構成を示す平面方向の断面図。実施形態の変形例にかかる半導体装置の製造方法を示す図。実施形態の変形例にかかる半導体装置の製造方法を示す図。実施形態の変形例にかかる半導体装置の製造方法を示す図。実施形態の変形例にかかる半導体装置の製造方法を示す図。

以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる半導体装置は、３次元的なメモリセルアレイを有するが、各メモリセルにおいて電荷が蓄積可能な電極膜に対して、電荷の消去及び蓄積が適切に行われるような構造上の工夫が施される。例えば、半導体装置１は、図１に示すように構成され得る。図１は、半導体装置１の概略構成を示す斜視図である。

以下の説明では、基板ＳＵＢの表面に平行な平面内で互いに直交する方向をＸ方向及びＹ方向とし、より具体的には、Ｘ方向はワード線ＷＬの延びる方向とし、Ｙ方向はビット線ＢＬの延びる方向とする。Ｚ方向は、基板ＳＵＢの表面に直交する方向とする。このため、Ｚ方向は、Ｘ方向及びＹ方向と直交する。

図１に示すように、半導体装置１には、選択ゲートＳＧＳと、ワード線ＷＬと、選択ゲートＳＧＤとが含まれる。選択ゲートＳＧＳは、絶縁層７を介して基板ＳＵＢの上に積層される。図１の例では、選択ゲートＳＧＳは３層設けられる。ワード線ＷＬは、最上層の選択ゲートＳＧＳの上に絶縁層７を介して積層される。図１の例では、ワード線ＷＬはＺ方向に沿って、絶縁層７と交互に複数層設けられる。選択ゲートＳＧＤは、最上層のワード線ＷＬの上に絶縁層７を介して積層される。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、それぞれＸ方向及びＹ方向に延びる板状である。

図１の例では、選択ゲートＳＧＤ、ワード線ＷＬ、及び選択ゲートＳＧＳは、スリットＳＴによりＹ方向に分断され絶縁される。ソース線ＳＬは、層間絶縁膜８１を介して基板ＳＵＢの＋Ｚ側に配されている。スリットＳＴは、ソース線ＳＬの＋Ｚ側に設けられ、Ｘ方向及びＺ方向に延在する。

選択ゲートＳＧＤは、例えば、分断膜ＳＨＥによりＹ方向に分断される。図１の例では、Ｙ方向に分割された選択ゲートＳＧＤ０とＳＧＤ１が示されている。分断膜ＳＨＥは、ワード線ＷＬの上方（＋Ｚ側）に設けられ、Ｘ方向及びＺ方向に延在する。このため、ワード線ＷＬ上には、選択ゲートＳＧＤ０と選択ゲートＳＧＤ１とがＹ方向に並んで配置される。図１の例では、選択ゲートＳＧＤ０およびＳＧＤ１は、それぞれ、３層設けられる。

基板ＳＵＢは、例えば、シリコン基板である。選択ゲートＳＧＳ、ワード線ＷＬ、選択ゲートＳＧＤは、例えば、タングステン（Ｗ）を含む金属層である。絶縁層７および層間絶縁層８１は、例えば、酸化シリコンを含む絶縁体である。

半導体装置１は、複数の柱状体４をさらに備える。柱状体４は、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いて、それらの積層方向であるＺ方向に延びる。半導体装置１は、選択ゲートＳＧＤの上方に設けられた複数のビット線ＢＬをさらに備える。

柱状体４は、それぞれコンタクトプラグ３１を介してビット線ＢＬに電気的に接続される。例えば、選択ゲートＳＧＤ０を共有する柱状体４のうちの１つと、選択ゲートＳＧＤ１を共有する柱状体４のうちの１つは、１つのビット線ＢＬに電気的に接続される。

なお、図１では、図示の簡略化のために、選択ゲートＳＧＤとビット線ＢＬとの間に設けられる層間絶縁膜を省略している。

半導体装置１では、選択ゲートＳＧＤ、ワード線ＷＬ、及び選択ゲートＳＧＳが、それぞれ、導電層で構成される。ソース線ＳＬの＋Ｚ側には、導電層と絶縁層とが交互に積層された積層体ＳＳＴが構成される。積層体ＳＳＴが柱状体４で貫通されて３次元的なメモリセルの配列（メモリセルアレイ）が構成される。

すなわち、半導体装置１において、ワード線ＷＬと柱状体４とが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列されたメモリセルアレイ２が構成される。また、選択ゲートＳＧＳと柱状体４とが交差する部分がソース側の選択ゲートとして機能し、選択ゲートＳＧＤ０，ＳＧＤ１と柱状体４とが交差する部分がドレイン側の選択ゲートとして機能する。半導体装置１では、積層体ＳＳＴにおけるワード線ＷＬの積層数を増やすことによって、より微細なパターニング技術を利用しなくても、記憶容量を増加することが可能である。

図２は、半導体装置１の概略構成を示すブロック図である。図２に示すように、半導体装置１は、メモリセルアレイ２、周辺回路１００、及びインタフェース２００を有している。周辺回路１００は、ＷＬ駆動回路１１０、ＳＧＳ駆動回路１２０、ＳＧＤ駆動回路１３０、ＳＬ駆動回路１４０、及びセンスアンプ回路１５０を含む。

ＷＬ駆動回路１１０は、ワード線ＷＬへの印加電圧を制御する回路であり、ＳＧＳ駆動回路１２０は、選択ゲートＳＧＳに印加する電圧を制御する回路である。ＳＧＤ駆動回路１３０は、選択ゲートＳＧＤに印加する電圧を制御する回路であり、ＳＬ駆動回路１４０は、ソース線ＳＬに印加する電圧を制御する回路である。センスアンプ回路１５０は、ビット線ＢＬに印加する電圧を制御する回路であるとともに、選択されたメモリセルからの信号に応じて読み出したデータを判定する回路である。

周辺回路１００は、インタフェース２００経由で外部（例えば、半導体装置１が適用されるメモリシステムのメモリコントローラ）から入力された指示に基づいて、半導体装置１の動作を制御する。

次に、メモリセルアレイ２の回路構成について図３を用いて説明する。図３は、メモリセルアレイ２の構成を示す回路図である。

メモリセルアレイ２は、各々が複数のメモリセルトランジスタＭＴの集合である複数のブロックＢＬＫを有する。以下では、メモリセルトランジスタＭＴを単にメモリセルＭＴと呼ぶことにする。

各ブロックＢＬＫは、ワード線ＷＬおよびビット線ＢＬに関連付けられたメモリセルＭＴの集合である複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を有する。各ブロックＢＬＫは、例えば、６４本のワード線ＷＬ０～ＷＬ６３及びｋ＋１本のビット線ＢＬ０～ＢＬｋに関連付けられる。ｋは、任意の２以上の整数である。

各ストリングユニットＳＵ０～ＳＵ３は、メモリセルＭＴが直列接続された複数のメモリストリングＭＳＴを有する。なお、図３では、４つのストリングユニットＳＵ０～ＳＵ３が例示されるが、ストリングユニットＳＵ０～ＳＵ３の数は２以下でもよいし、４以上でもよい。ストリングユニットＳＵ内のメモリストリングＭＳＴの数は任意である。

複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３は、複数の選択ゲートＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＤ３に対応しているとともに選択ゲートＳＧＳを共有しており、ブロックＢＬＫにおける複数の駆動単位として機能する。各ストリングユニットＳＵは、その対応する選択ゲートＳＧＤと選択ゲートＳＧＳとで駆動され得る。また、各ストリングユニットＳＵは、複数のメモリストリングＭＳＴを含む。

各メモリストリングＭＳＴは、ワード線ＷＬに交差する位置にメモリセルＭＴを有する。例えば、各メモリストリングＭＳＴは、６４個のメモリセルＭＴ（ＭＴ０～ＭＴ６３）および選択トランジスタＤＧＴ，ＳＧＴを含んでいる。メモリセルＭＴは、コントロールゲートと電極膜とを有し、電極膜に電荷を蓄積することでデータを不揮発に保持可能である。そして６４個のメモリセルＭＴ（ＭＴ０～ＭＴ６３）は、選択トランジスタＤＧＴのソースと選択トランジスタＳＧＴのドレインとの間に直列接続されている。なお、メモリストリングＭＳＴ内のメモリセルＭＴの個数は６４個に限定されない。

各ストリングユニットＳＵ０～ＳＵ３における選択トランジスタＤＧＴのゲートは、それぞれ選択ゲートＳＧＤ０～ＳＧＤ３に接続される。これに対して各ストリングユニットＳＵにおける選択トランジスタＳＧＴのゲートは、例えば選択ゲートＳＧＳに共通接続される。

各ストリングユニットＳＵ内にある各メモリストリングＭＳＴの選択トランジスタＤＧＴのドレインは、それぞれ異なるビット線ＢＬ０～ＢＬｋに接続される。また、ビット線ＢＬ０～ＢＬｋは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのメモリストリングＭＳＴを共通に接続する。更に、各選択トランジスタＳＧＴのソースは、ソース線ＳＬに共通に接続されている。

つまりストリングユニットＳＵは、異なるビット線ＢＬ０～ＢＬｋに接続され、且つ同一の選択ゲートＳＧＤに接続されたメモリストリングＭＳＴの集合である。また各ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵ０～ＳＵ３の集合である。そしてメモリセルアレイ２は、ビット線ＢＬ０～ＢＬｋを共通にする複数のブロックＢＬＫの集合である。

なお、ワード線ＷＬを共有するメモリセルＭＴの群を「メモリセルグループＭＣＧ」と呼ぶことにすると、メモリセルグループＭＣＧは、ワード線ＷＬを介して一括して所定の電圧（例えば、書き込み電圧、読み出し電圧）を印加可能なメモリセルＭＴの集合の最小単位である。

次に、メモリセルアレイ２の断面構成について図４を用いて説明する。図４は、メモリセルアレイ２の構成を示す断面図である。

半導体装置１において、基板ＳＵＢの＋Ｚ側には、層間絶縁膜８１を介して導電層３が配される。導電層３は、不純物を含む半導体（例えば、シリコン）を主成分とする材料または導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。導電層３は、ＸＹ方向に板状に延び、ソース線ＳＬ（図１参照）として機能する。導電層３の＋Ｚ側には、複数の柱状体４が配される。図４では、複数の柱状体４のうちの１つが例示される。複数の柱状体４は、ＸＹ方向に配列される。各柱状体４は、積層体ＳＳＴ（図１参照）内をＺ方向に延びる。

各柱状体４は、Ｚ方向に沿った中心軸ＣＡを有する柱形状を有し、例えば略円柱形状を有する。各柱状体４は、＋Ｚ側端の径に比べて－Ｚ側端の径が狭いテーパ形状を有してもよい。各柱状体４，４ｃは、＋Ｚ側端の径に比べて－Ｚ側端の径が狭く且つ＋Ｚ側端及び－Ｚ側端の間の所定のＺ位置で径が広がったボーイング形状を有してもよい。図４では、簡略化のため、各柱状体４の形状として、略円柱形状が例示される。

柱状体４は、図４及び図５に示すように、中心軸ＣＡ側から順にコア部材ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、複数の電極膜ＦＧ、絶縁膜ＢＬＫ１、絶縁膜ＢＬＫ２を有する。図５は、メモリセルＭＴの構成を示すＸＹ方向の拡大断面図であり、図４をＡ－Ａ線に沿って切った場合のＸＹ断面図を拡大したものである。

コア部材ＣＲは、柱状体４の中心軸ＣＡ近傍に配され柱状体４の中心軸ＣＡに沿って延びた略円柱形状を含む。コア部材ＣＲは、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。

半導体膜ＣＨは、コア部材ＣＲを外側から囲むように配され柱状体４の中心軸ＣＡに沿って延びた略円筒状の形状を含む。半導体膜ＣＨは、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。

絶縁膜ＴＮＬは、半導体膜ＣＨを外側から囲むように配され柱状体４の中心軸ＣＡに沿って延びた略円筒状の形状を含む。絶縁膜ＴＮＬは、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。

複数の電極膜ＦＧは、互いにＺ方向に離間しながら、中心軸ＣＡに沿ってＺ方向に配列される。各電極膜ＦＧは、導電膜６に対応したＺ位置に配される。各電極膜ＦＧは、絶縁膜ＴＮＬを外側から囲むように配され中心軸ＣＡを内側に含む略円盤形状を含む。電極膜ＦＧは、導電物（例えば、導電性が付与されたポリシリコン）を主成分とする材料で形成され得る。

絶縁膜ＢＬＫ１は、電極膜ＦＧを外側から囲むように配され中心軸ＣＡを内側に含む略円盤形状を含む。絶縁膜ＢＬＫ１は、絶縁膜ＴＮＬ及び／又は絶縁膜ＢＬＫ２より誘電率が高い絶縁物（例えば、例えば、Ｓｉ_３Ｎ_４，Ａｌ_２Ｏ_３，ＨｆＯ_２，ＨｆＳｉＯＮ，ＨｆＡｌＯＮ等の、シリコン酸化物よりも比誘電率が高い金属酸化物、金属窒化物または金属炭化物）を主成分とする材料で形成され得る。

絶縁膜ＢＬＫ２は、ＸＹ断面視で絶縁膜ＢＬＫ１、電極膜ＦＧ、絶縁膜ＴＮＬを外側から囲むように配され、中心軸ＣＡを含む断面視（例えば、ＹＺ断面視）で絶縁膜ＢＬＫ１及び絶縁膜ＴＮＬの外輪郭に沿って概ねＺ方向に延び、直径の大きい円筒と直径の小さい円筒とが交互に中心軸ＣＡに沿ってＺ方向に積層された形状を有する。絶縁膜ＢＬＫ２は、絶縁物（例えば、シリコン酸化物、金属酸化物またはそれらの積層）を主成分とする材料で形成され得る。

柱状体４の半導体膜ＣＨは、－Ｚ側でソース線ＳＬとしての導電層３に接続され、＋Ｚ側でコンタクトプラグ３１を介してビット線ＢＬとして機能する導電層９に接続される。すなわち、半導体膜ＣＨは、メモリストリングＭＳＴにおけるチャネル領域（アクティブ領域）を含む。

積層体ＳＳＴでは、導電層６と絶縁層７とが交互に繰り返し積層される。各導電層６は、ＸＹ方向に板状に延びる。各導電層６は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各導電層６は、＋Ｚ側の面、－Ｚ側の面、及び柱状体４に対向する面が絶縁膜ＢＬＫ３で覆われていてもよい。絶縁膜ＢＬＫ３は、絶縁物ＢＬＫ１，ＢＬＫ２と組成が異なっていてもよい。絶縁膜ＢＬＫ３は、絶縁物（例えば、酸化アルミニウム）を主成分とする材料で形成され得る。各絶縁層７は、ＸＹ方向に板状に延びる。各絶縁層７は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。

積層体ＳＳＴにおいて、Ｚ方向に互いに離間して配される複数の導電層６のうち、最も－Ｚ側の導電層６は、選択ゲートＳＧＳとして機能し、最も＋Ｚ側の導電層６は、選択ゲートＳＧＤとして機能し、他の導電層６は、ワード線ＷＬ０～ＷＬ６３として機能する。図５では、ワード線ＷＬ２～ＷＬ４として機能する導電層６が例示される。

選択ゲートＳＧＳの導電層６（図示せず）が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、選択トランジスタＳＧＴが形成される。ワード線ＷＬ０の導電層６（図示せず）が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ０が形成される。ワード線ＷＬ１の導電層６（図示せず）が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ１が形成される。ワード線ＷＬ２の導電層６（図示せず）が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ２が形成される。ワード線ＷＬ３の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ３が形成される。ワード線ＷＬ４の導電層６が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、メモリセルＭＴ４が形成される。選択ゲートＳＧＤの導電層６（図示せず）が半導体膜ＣＨ及び電荷蓄積膜ＣＴと交差する位置には、選択トランジスタＤＧＴが形成される。なお、柱状体４は、選択ゲートＳＧＤの導電層６と交差する位置において、部分的に電荷蓄積膜ＣＴ及び絶縁膜ＢＬＫ２が省略されていてもよい。

次に、メモリセルＭＴの詳細構成について図５及び図６を用いて説明する。図６は、メモリセルＭＴの構成を示す拡大断面図であり、図４のＢ部分を拡大した断面図である。

図５及び図６に示すように、メモリセルＭＴにおいて、電荷が蓄積されるべき電極膜ＦＧは、ワード線ＷＬとして機能する導電層６と半導体膜ＣＨとの間に配される。電極膜ＦＧと導電層６との間に絶縁膜ＢＬＫ１～ＢＬＫ３が配され、電極膜ＦＧと半導体膜ＣＨとの間に絶縁膜ＴＮＬが配される。これにより、電極膜ＦＧは、電位がフローティングに設定され、フローティング電極として機能する。

図６に示すように、中心軸ＣＡを含む断面視（例えば、中心軸ＣＡを含むＹＺ断面視）において、電極膜ＦＧは、島状（例えば、略矩形状）を有し、絶縁膜ＢＬＫ１は、中心軸ＣＡの側が開いて電極膜ＦＧを部分的に内側に含む横Ｕ字形状を有する。これに応じて、中心軸ＣＡからの放射方向（例えば、中心軸ＣＡを含むＹＺ断面におけるＹ方向）で見た場合、半導体膜ＣＨに対して、電極膜ＦＧが絶縁膜ＢＬＫ１より突出しており、絶縁膜ＢＬＫ１が電極膜ＦＧより凹んでいる。

例えば、絶縁膜ＢＬＫ１は、部分１１、部分１２、部分１３を有する。部分１１は、電極膜ＦＧにおける導電層６に対向する面２１を覆う。部分１１のＺ方向幅は、電極膜ＦＧのＺ方向幅より大きい。部分１２は、部分１１の＋Ｚ側の端部からＸＹ平面方向を中心軸ＣＡに向かって延び、電極膜ＦＧにおける＋Ｚ側の面２２を覆う。部分１２の平面幅は、中心軸ＣＡからの放射方向において、電極膜ＦＧの平面幅より小さい。部分１３は、部分１１の－Ｚ側の端部からＸＹ平面方向を中心軸ＣＡに向かって延び、電極膜ＦＧにおける－Ｚ側の面２３を覆う。部分１３の平面幅は、中心軸ＣＡからの放射方向において、電極膜ＦＧの平面幅より小さい。

メモリセルＭＴが形成される位置において、中心軸ＣＡからの放射方向における部分１２の中心軸ＣＡ側の端面１２ａと半導体膜ＣＨの中心軸ＣＡの反対側の側面３１との距離をＤ_１２ａとする。中心軸ＣＡからの放射方向における電極膜ＦＧの中心軸ＣＡ側の端面２４と半導体膜ＣＨの中心軸ＣＡの反対側の側面３１との距離をＤ_２４とする。距離Ｄ_１２ａは距離Ｄ_２４より大きい。メモリセルＭＴが形成される位置において、中心軸ＣＡからの放射方向における部分１３の中心軸ＣＡ側の端面１３ａと半導体膜ＣＨの中心軸ＣＡの反対側の側面３１との距離をＤ_１３ａとする。距離Ｄ_１３ａは距離Ｄ_２４より大きい。すなわち、次の数式１、数式２が成り立つ。
Ｄ_１２ａ＞Ｄ_２４・・・数式１
Ｄ_１３ａ＞Ｄ_２４・・・数式２

数式１は、中心軸ＣＡからの放射方向において、半導体膜ＣＨに対して、電極膜ＦＧが部分１２より突出しており、部分１２が電極膜ＦＧより凹んでいることを示す。数式２は、中心軸ＣＡからの放射方向において、半導体膜ＣＨに対して、電極膜ＦＧが部分１３より突出しており、部分１３が電極膜ＦＧより凹んでいることを示す。

また、中心軸ＣＡを含む断面視において、半導体膜ＣＨの中心軸ＣＡの反対側の側面３１は、概ね平坦にＺ方向に延びる。例えば、半導体膜ＣＨの中心軸ＣＡの反対側の側面３１は、部分１２に対応するＺ位置近傍に段差部３１１を有し、部分１３に対応するＺ位置に段差部３１２を有する。段差部３１１が半導体膜ＣＨの内側でなす角をθ_３１１とすると、角θ_３１１は、鈍角を成す。段差部３１２が半導体膜ＣＨの内側でなす角をθ_３１２とすると、角θ_３１２は、鈍角を成す。すなわち、次の数式３、数式４が成り立つ。
９０°＜θ_３１１≦１８０°・・・数式３
９０°＜θ_３１２≦１８０°・・・数式４

数式３は、段差部３１１が概ね平坦にＺ方向に延びた緩やかな段差であることを示す。数式４は、段差部３１２が概ね平坦にＺ方向に延びた緩やかな段差であることを示す。

次にメモリセルＭＴの動作について図７を用いて説明する。図７は、メモリセルＭＴの動作を示す断面図である。図７（ａ）は、メモリセルＭＴへの情報の書き込み動作を示し、図７（ｂ）は、メモリセルＭＴに対する情報の消去動作を示す。

メモリセルＭＴへの情報の書き込み動作では、図７（ａ）に示すように、選択ワード線ＷＬの導電層６へ書き込み電圧が印加され、非選択ワード線ＷＬの導電層６へ転送電圧が印加され、半導体膜ＣＨへ基準電圧が印加される。書き込み電圧は、半導体膜ＣＨの電荷（電子）を電極膜ＦＧへ引き込むための電位（例えば、２０Ｖ）を有する。転送電圧は、書き込み電圧と基準電圧との間の電位（例えば、１０Ｖ）を有する。基準電圧は、基準となる電位（例えば、０Ｖ）を有する。これにより、選択ワード線ＷＬの導電層６と半導体膜ＣＨ及び電極膜ＦＧとが交差する位置の選択メモリセルＭＴの電極膜ＦＧに電荷が蓄積され、選択メモリセルＭＴに情報が書き込まれる。

このとき、数式１，２に示されるように、半導体膜ＣＨに対する絶縁膜ＢＬＫ１までの距離が電極膜ＦＧまでの距離に比べて遠くなっているので、半導体膜ＣＨから絶縁膜ＢＬＫ１へ向かう方向の電界の生成を抑制できる。また、数式３，４に示されるように、半導体膜ＣＨの側面３１が絶縁膜ＢＬＫ１の部分１２，１３のＺ位置で概ねＺ方向に平坦になっているので、部分１２，１３のＺ位置における電界集中の発生を抑制できる。すなわち、半導体膜ＣＨに対して電極膜ＦＧが絶縁膜ＢＬＫ１における部分１２，１３より突出しているので、図７（ａ）に点線の矢印で示すように、半導体膜ＣＨから電極膜ＦＧへ向かう方向の電界を選択的に形成できる。これにより、書き込み動作で半導体膜ＣＨから絶縁膜ＴＮＬ経由で電極膜ＦＧへ電荷が引き込まれる際に、電荷が絶縁膜ＢＬＫ１にトラップされることを抑制できる。この結果、トラップ電荷の絶縁膜ＢＬＫ１から電極膜ＦＧへ漏れ出し等によるメモリセルＭＴの閾値変動を抑制でき、書き込み不良の発生を抑制できる。

メモリセルＭＴに対する情報の消去動作では、図７（ｂ）に示すように、各ワード線ＷＬの導電層６へ基準電圧が印加され、半導体膜ＣＨへ消去電圧が印加される。消去電圧は、電極膜ＦＧの電荷（電子）を半導体膜ＣＨへ抜き出すための電位（例えば、２０Ｖ）を有する。基準電圧は、基準となる電位（例えば、０Ｖ）を有する。これにより、電極膜ＦＧに蓄積された電荷が抜き出され、メモリセルＭＴの情報が消去される。

このとき、数式１，２に示されるように、半導体膜ＣＨに対する絶縁膜ＢＬＫ１までの距離が電極膜ＦＧまでの距離に比べて遠くなっているので、図７（ｂ）に点線の矢印で示すように、電極膜ＦＧから半導体膜ＣＨへ向かう方向の電界が絶縁膜ＢＬＫ１を通ることを抑制できる。また、数式３，４に示されるように、半導体膜ＣＨの側面３１が絶縁膜ＢＬＫ１の部分１２，１３のＺ位置で概ねＺ方向に平坦になっているので、部分１２，１３のＺ位置における電界集中の発生を抑制できる。すなわち、半導体膜ＣＨに対して電極膜ＦＧが絶縁膜ＢＬＫ１における部分１２，１３より突出しているので、絶縁膜ＢＬＫ１から離間した領域において半導体膜ＣＨから電極膜ＦＧへ向かう方向の電界を選択的に形成できる。これにより、消去動作で電極膜ＦＧから絶縁膜ＴＮＬ経由で半導体膜ＣＨへ電荷が抜き出される際に、電荷が絶縁膜ＢＬＫ１にトラップされることを抑制できる。この結果、トラップ電荷の影響で消去ウィンドウが狭くなることを抑制でき、消去不良の発生を抑制できる。

以上のように、実施形態では、半導体装置１の各メモリセルＭＴにおいて、電極膜ＦＧが絶縁膜ＢＬＫ１の部分１２，１３より半導体膜ＣＨ側へ突出し、絶縁膜ＢＬＫ１の部分１２，１３が電極膜ＦＧより半導体膜ＣＨ側から凹むようにメモリセルＭＴが構成される。例えば、メモリセルＭＴが数式１，２を満たすように構成される。これにより、書き込み動作時に絶縁膜ＢＬＫ１に電荷がトラップされることを抑制でき、トラップ電荷の絶縁膜ＢＬＫ１から電極膜ＦＧへ漏れ出し等によるメモリセルＭＴの閾値変動を抑制できるので、書き込み不良の発生を抑制できる。また、消去動作時に絶縁膜ＢＬＫ１に電荷がトラップされることを抑制でき、トラップ電荷の影響で消去ウィンドウが狭くなることを抑制できるので、消去不良の発生を抑制できる。この結果、半導体装置１の動作信頼性を向上できる。

また、実施形態では、半導体装置１の各メモリセルＭＴにおいて、半導体膜ＣＨの電極膜ＦＧ側の側面３１が絶縁膜ＢＬＫ１の部分１２，１３のＺ位置で概ね平坦になるようにメモリセルＭＴが構成される。例えば、メモリセルＭＴが数式３，４を満たすように構成される。これにより、半導体膜ＣＨの側面３１における部分１２，１３のＺ位置のそれぞれに電荷集中が発生することを抑制できるので、書き込み不良の発生を抑制でき、消去不良の発生を抑制できる。

なお、本実施形態の考え方は、円筒状の半導体膜ＣＨに対してＹ方向に分割された２つのメモリセルが構成されるツインメモリセル型の半導体装置に適用されてもよい。ツインメモリセル型の半導体装置は、図８に示すように構成され得る。図８は、実施形態の変形例にかかる半導体装置１ａの概略構成を示す斜視図である。

図８に示すように、半導体装置１ａでは、複数の分断膜ＳＬＴが追加される。分断膜ＳＬＴは、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。複数の分断膜ＳＬＴは、Ｘ方向に並ぶ複数の円筒状の半導体膜ＣＨ及び絶縁膜ＴＮＬの間を埋めるように、Ｘ方向に複数配列される。各分断膜ＳＬＴは、複数の半導体膜ＣＨ及び絶縁膜ＴＮＬの間でＸＺ方向に延びる。これにより、複数の分断膜ＳＬＴは、積層体ＳＳＴ（図１参照）を－Ｙ側の積層体ＳＳＴａと＋Ｙ側の積層体ＳＳＴｂとに分割し、柱状体４（図１参照）を－Ｙ側の柱状体４ａと＋Ｙ側の柱状体４ｂとに分割する。積層体ＳＳＴａは半導体膜ＣＨ及び絶縁膜ＴＮＬの－Ｙ側に配され、積層体ＳＳＴｂは半導体膜ＣＨ及び絶縁膜ＴＮＬの＋Ｙ側に配される。柱状体４ａは積層体ＳＳＴａの＋Ｙ側の端部をＺ方向に延びて貫通し、柱状体４ｂは積層体ＳＳＴｂの－Ｙ側の端部をＺ方向に延びて貫通する。

これに応じて、図９及び図１０に示すように、分断膜ＳＬＴは、メモリセルＭＴをメモリセルＭＴａとメモリセルＭＴｂとに分割する。これにより、半導体装置１ａでは、メモリセルＭＴａ，ＭＴｂの配置密度を容易に向上できる。図９は、実施形態の変形例におけるメモリセルアレイ２の構成を示す垂直方向（ＹＺ方向）の断面図である。図１０は、実施形態の変形例におけるメモリセルＭＴの構成を示す平面方向（ＸＹ方向）の断面図であり、図９をＣ－Ｃ線に沿ってＸＹ方向に切った場合の断面図である。

メモリセルＭＴａは、積層体ＳＳＴａのワード線ＷＬと柱状体４ａとが交差する位置に形成される。メモリセルＭＴｂは、積層体ＳＳＴｂのワード線ＷＬと柱状体４ｂとが交差する位置に形成される。

例えば、分断膜ＳＬＴは、電極膜ＦＧ（図５参照）を、Ｙ方向に分断して、メモリセルＭＴａの電極膜ＦＧとメモリセルＭＴｂの電極膜ＦＧとに分割する。分断膜ＳＬＴは、絶縁膜ＢＬＫ１（図５参照）を、Ｙ方向に分断して、メモリセルＭＴａの絶縁膜ＢＬＫ１とメモリセルＭＴｂの絶縁膜ＢＬＫ１とに分割する。分断膜ＳＬＴは、絶縁膜ＢＬＫ２（図５参照）を、Ｙ方向に分断して、メモリセルＭＴａの絶縁膜ＢＬＫ２とメモリセルＭＴｂの絶縁膜ＢＬＫ２とに分割する。これにより、分断膜ＳＬＴは、メモリセルＭＴをメモリセルＭＴａとメモリセルＭＴｂとに分割する。メモリセルＭＴａとメモリセルＭＴｂとは、コントロールゲート（ワード線ＷＬ）が別々であるので、互いに独立して駆動され得る。

なお、図９に示すように、各メモリセルＭＴａ，ＭＴｂにおいて、電極膜ＦＧが絶縁膜ＢＬＫ１の部分１２，１３より半導体膜ＣＨ側へ突出し、絶縁膜ＢＬＫ１の部分１２，１３が電極膜ＦＧより半導体膜ＣＨ側から凹むようにメモリセルＭＴａ，ＭＴｂが構成される点は、実施形態と同様である。このような構成によっても、書き込み動作時に絶縁膜ＢＬＫ１に電荷がトラップされることを抑制でき、トラップ電荷の絶縁膜ＢＬＫ１から電極膜ＦＧへ漏れ出し等によるメモリセルＭＴの閾値変動を抑制できるので、書き込み不良の発生を抑制できる。また、消去動作時に絶縁膜ＢＬＫ１に電荷がトラップされることを抑制でき、トラップ電荷の影響で消去ウィンドウが狭くなることを抑制できるので、消去不良の発生を抑制できる。

また、各メモリセルＭＴａ，ＭＴｂにおいて、半導体膜ＣＨの電極膜ＦＧ側の側面３１が絶縁膜ＢＬＫ１の部分１２，１３のＺ位置で概ね平坦になるようにメモリセルＭＴが構成される点は、実施形態と同様である。このような構成によっても、半導体膜ＣＨの側面３１における部分１２，１３のＺ位置のそれぞれに電荷集中が発生することを抑制できるので、書き込み不良の発生を抑制でき、消去不良の発生を抑制できる。

また、図８～図１０に示す半導体装置１ａは、図１１～図１４に示すように製造され得る。図１１～図１４は、それぞれ、実施形態の変形例にかかる半導体装置１ａの製造方法を示す図である。図１１（ａ）、図１１（ｃ）、図１１（ｅ）、図１２（ａ）、図１２（ｃ）、図１２（ｅ）、図１３（ａ）、図１３（ｃ）、図１４（ａ）、図１４（ｃ）は、半導体装置１ａの製造方法を示すＸＹ断面図であり、図９に示すメモリセルＭＴ３ａ，ＭＴ３ｂに対応するＸＹ断面図が例示される。図１１（ｂ）、図１１（ｄ）、図１１（ｆ）、図１２（ｂ）、図１２（ｄ）、図１２（ｆ）、図１３（ｂ）、図１３（ｄ）、図１４（ｂ）、図１４（ｄ）は、半導体装置１ａの製造方法を示すＹＺ断面図であり、図９に示すメモリセルＭＴ２ａ，ＭＴ２ｂ，ＭＴ３ａ，ＭＴ３ｂに対応するＹＺ断面図が例示される。

図１１（ａ）、図１１（ｂ）に示す工程では、基板ＳＵＢにトランジスタを形成し、基板ＳＵＢ上に、コンタクトプラグ、配線膜及びビアプラグ等を形成するとともにそれらの周囲に層間絶縁膜を形成する。これにより、周辺回路１００が形成される。その後、基板ＳＵＢの＋Ｚ側に層間絶縁膜８１を堆積する。層間絶縁膜８１は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る（図１参照）。層間絶縁膜８１の＋Ｚ側に導電層３（図４参照）が堆積される。導電層３は、不純物を含む半導体（例えば、シリコン）を主成分とする材料または導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。導電層３の＋Ｚ側に、絶縁層７ｉと犠牲層５ｉとを交互に複数回堆積して積層体ＳＳＴｉを形成する。絶縁層７ｉは、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。犠牲層５ｉは、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。各絶縁層７ｉ及び各犠牲層５ｉは、概ね同様な膜厚で堆積され得る。

図１１（ｃ）、図１１（ｄ）に示す工程では、分断膜ＳＬＴｉの形成位置がＸ方向に延びるライン状に開口されたレジストパターンを最上の絶縁層７ｉの上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチングを行い、ＳＳＴｉをＸＺ方向に貫通する溝９を形成する。そして、溝９に分断膜ＳＬＴｉが埋め込まれる。分断膜ＳＬＴｉは、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。分断膜ＳＬＴｉは、積層体ＳＳＴｉ内をＸＺ方向に延びてＹ方向に分断する。分断膜ＳＬＴｉは、－Ｙ側の積層体ＳＳＴｉａと＋Ｙ側の積層体ＳＳＴｉｂとに分断される。積層体ＳＳＴｉａ及び積層体ＳＳＴｉｂでは、それぞれ、絶縁層７ｊ及び各犠牲層５ｊが交互に複数回積層されている。

図１１（ｅ）、図１１（ｆ）に示す工程では、メモリホール１０ｉの形成位置が開口されたレジストパターンを各積層体ＳＳＴｉａ，ＳＳＴｉｂの最上の絶縁層７ｊの上及び分断膜ＳＬＴｉの上に形成する。レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチングを行い、分断膜ＳＬＴｉ、積層体ＳＳＴａの＋Ｙ側の端部、積層体ＳＳＴｂの－Ｙ側の端部を貫通し導電層３に到達するメモリホール１０ｉを形成する。メモリホール１０ｉは、ＸＹ平面視において積層体ＳＳＴａの＋Ｙ側の端部から分断膜ＳＬＴをＹ方向に横切り積層体ＳＳＴｂの－Ｙ側の端部に達するように延びる。メモリホール１０ｉのＹ方向幅は、分断膜ＳＬＴのＹ方向幅より若干大きい。

図１２（ａ）、図１２（ｂ）に示す工程では、メモリホール１０ｊで露出された犠牲層５の側面をエッチングして後退させる犠牲層リセス処理を行う。犠牲層５がシリコン窒化物を主成分とする材料で形成される場合、犠牲層リセス処理は、ＳｉＮリセス処理又はＮリセス処理とも呼ばれる。犠牲層リセス処理により、メモリホール１０ｊの内側面に凹部１０ｊ１を形成する。凹部１０ｊ１は、積層体ＳＳＴａ，ＳＳＴｂにおける犠牲層５のＺ位置において、メモリホール１０ｊの内側面に対してメモリホール１０ｊの中心から遠ざかる方向に窪むように形成される。例えば、絶縁層７に対する犠牲層５のエッチング選択比が高いエッチャントを用いてメモリホール１０ｊの内側面をウェットエッチングする。あるいは、絶縁層７に対する犠牲層５のエッチング選択比が高い処理ガスを用いた等方性エッチングの条件でメモリホール１０ｊの内側面をドライエッチングする。これにより、メモリホール１０ｊで露出された犠牲層５の側面をエッチングして後退させ、メモリホール１０ｊの内側面に凹部１０ｊ１を形成することができる。メモリホール１０ｊの内側面に対する凹部１０ｊ１の窪み幅（リセス量）は、エッチング時間で調整され得る。凹部１０ｊ１のＺ方向の幅は、犠牲層５の膜厚とほぼ均等である。

図１２（ｃ）、図１２（ｄ）に示す工程では、メモリホール１０ｊの側面及び底面に、絶縁膜ＢＬＫ２、絶縁膜ＢＬＫ１、電極膜ＦＧが順に堆積される。このとき、凹部１０ｊ１内にも絶縁膜ＢＬＫ２、絶縁膜ＢＬＫ１、電極膜ＦＧが順に堆積される。絶縁膜ＢＬＫ２は、酸化物（例えば、シリコン酸化物、金属酸化物またはそれらの積層）を主成分とする材料で形成され得る。絶縁膜ＢＬＫ１は、絶縁膜ＢＬＫ２より誘電率が高い絶縁物（例えば、例えば、Ｓｉ_３Ｎ_４，Ａｌ_２Ｏ_３，ＨｆＯ_２，ＨｆＳｉＯＮ，ＨｆＡｌＯＮ等の、シリコン酸化物よりも比誘電率が高い金属酸化物、金属窒化物または金属炭化物）を主成分とする材料で形成され得る。電極膜ＦＧは、導電物（例えば、導電性が付与されたポリシリコン）を主成分とする材料で形成され得る。

図１２（ｅ）、図１２（ｆ）に示す工程では、電極膜ＦＧウェットエッチング法などの等方性エッチングでエッチバックされ除去される。

図１３（ａ）、図１３（ｂ）に示す工程では、メモリホール１０ｎに露出された絶縁膜ＢＬＫ１をエッチングして後退させる絶縁膜リセス処理を行う。例えば、絶縁膜ＢＬＫ２及び電極膜ＦＧに対する絶縁膜ＢＬＫ１のエッチング選択比が高いエッチャントを用いてメモリホール１０ｊの内側面をウェットエッチングする。あるいは、絶縁膜ＢＬＫ２及び電極膜ＦＧに対する絶縁膜ＢＬＫ１のエッチング選択比が高い処理ガスを用いた等方性エッチングの条件でメモリホール１０ｊの内側面をドライエッチングする。これにより、メモリホール１０ｎの内側面１０ｎ１に凹部１０ｎ２，１０ｎ３が形成される。凹部１０ｊ２は、絶縁膜ＢＬＫ１における電極膜ＦＧの＋Ｚ側のＺ位置で内側面１０ｎ１に対してメモリホール１０ｎの中心から遠ざかる方向に窪むように形成される。凹部１０ｊ３は、絶縁膜ＢＬＫ１における電極膜ＦＧの－Ｚ側のＺ位置で内側面１０ｎ１に対してメモリホール１０ｎの中心から遠ざかる方向に窪むように形成される。

図１３（ｃ）、図１３（ｄ）に示す工程では、メモリホール１０ｎの側面に及び底面に絶縁膜ＴＮＬを堆積する。このとき、凹部１０ｎ２，１０ｎ３にも絶縁膜ＴＮＬが堆積される。絶縁膜ＴＮＬは、酸化物（例えば、シリコン酸化物、金属酸化物またはそれらの積層）を主成分とする材料で形成され得る。絶縁膜ＴＮＬにおけるメモリホール１０ｐの底面の部分が選択的に除去される。

図１４（ａ）、図１４（ｂ）に示す工程では、メモリホール１０ｐの側面及び底面に半導体膜ＣＨが堆積される。半導体膜ＣＨは、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。そして、メモリホール１０ｐにコア部材ＣＲが埋め込まれる。コア部材ＣＲは、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。これにより、積層体ＳＳＴａの＋Ｙ側の端部をＺ方向に貫通する柱状体４ａと積層体ＳＳＴｂの－Ｙ側の端部をＺ方向に貫通する柱状体４ｂとが形成される。

図１４（ｃ）、図１４（ｄ）に示す工程では、積層体ＳＳＴａの犠牲層５と積層体ＳＳＴｂの犠牲層５とがそれぞれ除去される。除去によって形成された空隙の露出面に絶縁膜ＢＬＫ３が堆積される。絶縁膜ＢＬＫ３は、絶縁物（例えば、酸化アルミニウム）を主成分とする材料で形成され得る。そして、空隙に導電層６が埋め込まれる。導電層６は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。これにより、導電層６と絶縁層７とが交互に繰り返し積層された積層体ＳＳＴａが形成され、導電層６と絶縁層７とが交互に繰り返し積層された積層体ＳＳＴｂが形成される。

このように、図１１～図１４に示すように製造方法により、図８～図１０に示す半導体装置１ａを製造することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ａ半導体装置、６導電層、７絶縁層、１１～１３部分、ＣＨ半導体膜、ＦＧ電極膜、ＢＬＫ１，ＢＬＫ２，ＢＬＫ３，ＴＮＬ絶縁膜、ＳＳＴ，ＳＳＴａ，ＳＳＴｂ積層体。

Claims

複数の第１の導電層が第１の絶縁層を介して第１の方向に積層された第１の積層体と、
それぞれが前記第１の方向に延びた複数の半導体膜と、
前記第１の導電層と前記半導体膜との間に配され、前記第１の方向に垂直な第２の方向に延びた第１の電極膜と、
前記第１の導電層と前記第１の電極膜との間に配され、前記第１の電極膜における前記第１の導電層に対向する面を覆う第１の部分と前記第１の部分の上端から前記第１の方向及び前記第２の方向に垂直な第３の方向に延び前記第１の電極膜の上面を覆う第２の部分と前記第１の部分の下端から前記第３の方向に延び前記第１の電極膜の下面を覆う第３の部分とを含む第１の絶縁膜と、
を備え、
前記第１の積層体における前記第１の導電層と前記半導体膜とが交差する位置に第１のメモリセルが設けられ、
前記第１のメモリセルが設けられる位置において、前記第３の方向における前記第２の部分又は前記第３の部分の端面と前記半導体膜の側面との距離は、前記第３の方向における前記第１の電極膜の端面と前記半導体膜の側面との距離より大きい
半導体装置。
前記半導体膜の側面は、前記第２の部分に対応する前記第１の方向の位置に第１の段差部を有し、前記第３の部分に対応する前記第１の方向の位置に第２の段差部を有し、
前記第１の段差部又は前記第２の段差部における段差面と平坦面とは、断面視において鈍角を成す
請求項１に記載の半導体装置。
前記半導体膜と前記第１の電極膜との間に配される第２の絶縁膜をさらに備え、
前記第１の絶縁膜の誘電率は、前記第２の絶縁膜の誘電率より高い
請求項１に記載の半導体装置。
前記第１の導電層と前記第１の絶縁膜との間に配される第３の絶縁膜をさらに備え、
前記第１の絶縁膜の誘電率は、前記第３の絶縁膜の誘電率より高い
請求項３に記載の半導体装置。
前記第３の方向において前記半導体膜を間にして前記第１の積層体の反対側に配され、複数の第２の導電層が第２の絶縁層を介して積層された第２の積層体と、
前記第３の方向において前記第１の積層体と前記第２の積層体との間に配され、前記第２の方向において前記半導体膜に隣接し、前記第１の方向及び前記第２の方向に延びた絶縁部と、
前記第２の導電層と前記半導体膜との間に配された第２の電極膜と、
前記第２の導電層と前記第２の電極膜との間に配され、前記第２の電極膜における前記第２の導電層に対向する面を覆う第４の部分と前記第４の部分の上端から前記第３の方向に延び前記第２の電極膜の上面を覆う第５の部分と前記第４の部分の下端から前記第３の方向に延び前記第２の電極膜の下面を覆う第６の部分とを含む第４の絶縁膜と、
を備え、
前記第２の積層体における前記第２の導電層と前記半導体膜とが交差する位置に第２のメモリセルが形成され、
前記第２のメモリセルが形成される位置において、前記第３の方向における前記第５の部分又は前記第６の部分の端面と前記半導体膜の側面との距離は、前記第３の方向における前記第２の電極膜の端面と前記半導体膜の側面との距離より大きい
請求項１に記載の半導体装置。
前記半導体膜の側面は、前記第２の部分に対応する前記第１の方向の位置に第１の段差部を有し、前記第３の部分に対応する前記第１の方向の位置に第２の段差部を有し、
前記第１の段差部又は前記第２の段差部における段差面と平坦面とは、断面視において鈍角を成し、
前記半導体膜の側面は、前記第５の部分に対応する前記第１の方向の位置に第３の段差部を有し、前記第６の部分に対応する前記第１の方向の位置に第４の段差部を有し、
前記第３の段差部又は前記第４の段差部における段差面と平坦面とは、断面視において鈍角を成す
請求項５に記載の半導体装置。