KR102492296B1 - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치는, 기판 상에, 상기 기판의 상면에 수직한 제1 방향으로 적층된 하부 선택 라인 및 상부 선택 라인, 상기 하부 선택 라인과 상기 상부 선택 라인 사이에 제공되고, 상기 제1 방향으로 적층된 셀 게이트 전극들을 포함하는 셀 게이트 구조체. 상기 하부 선택 라인과 상기 셀 게이트 구조체 사이에 제공되고, 상기 제1 방향을 따라 상기 셀 게이트 전극들 중 최하층의 셀 게이트 전극으로부터 제1 거리로 이격되는 하부 더미 게이트 라인을 포함하는 하부 더미 구조체, 및 상기 상부 선택 라인과 상기 셀 게이트 구조체 사이에 제공되고, 상기 제1 방향을 따라 상기 셀 게이트 전극들 중 최상층의 셀 게이트 전극으로부터 제2 거리로 이격되는 상부 더미 게이트 라인을 포함하는 상부 더미 구조체를 포함한다. 상기 셀 게이트 전극들은 상기 제1 방향을 따라 제3 거리로 서로 이격되고, 상기 제1 거리 및 상기 제2 거리는 각각 상기 제3 거리보다 크다.

Description

3차원 반도체 메모리 장치{Three Dimensional Semiconductor Memory Devices}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명에 따른 3차원 반도체 메모리 장치는, 기판 상에, 상기 기판의 상면에 수직한 제1 방향으로 적층된 하부 선택 라인 및 상부 선택 라인, 상기 하부 선택 라인과 상기 상부 선택 라인 사이에 제공되고, 상기 제1 방향으로 적층된 셀 게이트 전극들을 포함하는 셀 게이트 구조체. 상기 하부 선택 라인과 상기 셀 게이트 구조체 사이에 제공되고, 상기 제1 방향을 따라 상기 셀 게이트 전극들 중 최하층의 셀 게이트 전극으로부터 제1 거리로 이격되는 하부 더미 게이트 라인을 포함하는 하부 더미 구조체, 및 상기 상부 선택 라인과 상기 셀 게이트 구조체 사이에 제공되고, 상기 제1 방향을 따라 상기 셀 게이트 전극들 중 최상층의 셀 게이트 전극으로부터 제2 거리로 이격되는 상부 더미 게이트 라인을 포함하는 상부 더미 구조체를 포함할 수 있다. 상기 하부 더미 게이트 라인 및 상기 상부 더미 게이트 라인은 각각 상기 최하층의 셀 게이트 전극 및 상기 최상층의 셀 게이트 전극에 바로 인접할 수 있다. 상기 셀 게이트 전극들은 상기 제1 방향을 따라 제3 거리로 서로 이격될 수 있고, 상기 제1 거리 및 상기 제2 거리는 각각 상기 제3 거리보다 클 수 있다.
일 실시예에 따르면, 상기 상부 더미 구조체는 상기 제1 방향으로 적층된 복수의 상부 더미 게이트 라인들을 포함할 수 있다. 상기 상부 더미 게이트 라인은 상기 복수의 상기 상부 더미 게이트 라인들 중 최하층의 상부 더미 게이트 라인일 수 있다.
일 실시예에 따르면, 상기 복수의 상기 상부 더미 게이트 라인들은 상기 제1 방향을 따라 상기 제2 거리로 서로 이격될 수 있다.
일 실시예에 따르면, 상기 상부 선택 라인은 상기 제1 방향을 따라 상기 복수의 상기 상부 더미 게이트 라인들 중 최상층의 상부 더미 게이트 라인으로부터 제4 거리로 이격될 수 있다. 상기 제4 거리는 상기 제2 거리보다 클 수 있다.
일 실시예에 따르면, 상기 상부 선택 라인은 복수 개로 제공되되, 복수의 상기 상부 선택 라인들은 상기 상부 더미 구조체 상에 상기 제1 방향으로 적층될 수 있다. 상기 복수의 상기 상부 선택 라인들 중 최하층의 상부 선택 라인이 상기 최상층의 상부 더미 게이트 라인으로부터 상기 제4 거리로 이격될 수 있다.
일 실시예에 따르면, 상기 하부 더미 구조체는 상기 제1 방향으로 적층된 복수의 하부 더미 게이트 라인들을 포함할 수 있다. 상기 하부 더미 게이트 라인은 상기 복수의 상기 하부 더미 게이트 라인들 중 최상층의 하부 더미 게이트 라인일 수 있다.
일 실시예에 따르면, 상기 복수의 상기 하부 더미 게이트 라인들은 상기 제1 방향을 따라 상기 제1 거리로 서로 이격될 수 있다.
일 실시예에 따르면, 상기 하부 선택 라인은 상기 제1 방향을 따라 상기 복수의 상기 하부 더미 게이트 라인들 중 최하층의 하부 더미 게이트 라인으로부터 제5 거리로 이격될 수 있다. 상기 제5 거리는 상기 제1 거리보다 클 수 있다.
일 실시예에 따르면, 상기 제5 거리는 상기 제4 거리보다 클 수 있다.
일 실시예에 따르면, 상기 제1 거리 및 상기 제2 거리는 서로 동일할 수 있다.
일 실시예에 따르면, 상기 하부 선택 라인, 상기 상부 선택 라인, 상기 셀 게이트 구조체, 상기 하부 더미 구조체, 및 상기 상부 더미 구조체는 적층 구조체로 정의될 수 있다. 상기 적층 구조체는 상기 기판의 상기 상면에 평행한 제2 방향으로 연장될 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치는, 상기 적층 구조체를 관통하여 상기 기판에 연결되는 채널 구조체를 더 포함할 수 있다.
일 실시예에 따르면, 상기 채널 구조체는 상기 기판의 적어도 일부를 관통하는 하부 반도체 패턴, 및 상기 하부 반도체 패턴을 사이에 두고 상기 기판으로부터 이격되는 상부 반도체 패턴을 포함할 수 있다. 상기 하부 더미 구조체는 상기 제1 방향으로 적층된 복수의 하부 더미 게이트 라인들을 포함하되, 상기 하부 더미 게이트 라인은 상기 복수의 상기 하부 더미 게이트 라인들 중 최상층의 하부 더미 게이트 라인일 수 있다. 상기 하부 반도체 패턴의 상면은 상기 하부 선택 라인의 상면과 상기 복수의 상기 하부 더미 게이트 라인들 중 최하층의 하부 더미 게이트 라인의 하면 사이의 높이에 위치할 수 있다.
일 실시예에 따르면, 상기 상부 반도체 패턴은 상기 적층 구조체의 내벽을 덮고 상기 하부 반도체 패턴으로부터 이격되는 제1 반도체 패턴, 및 상기 제1 반도체 패턴의 내벽을 덮고 상기 하부 반도체 패턴에 접하는 제2 반도체 패턴을 포함할 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치는, 상기 적층 구조체 내에 제공되어 상기 제2 방향으로 연장되는 절연막들, 및 상기 기판과 상기 적층 구조체 사이에 개재하는 하부 절연막을 더 포함할 수 있다. 상기 상부 선택 라인, 상기 상부 더미 구조체, 상기 셀 게이트 구조체, 상기 하부 더미 구조체, 및 상기 하부 선택 라인은 이들 사이에 개재하는 상기 절연막들에 의해 서로 분리될 수 있다. 상기 절연막들 및 상기 하부 절연막의 각각은 상기 제1 방향에 따른 두께를 가지되, 상기 하부 절연막은 상기 절연막들보다 얇은 두께를 가질 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치는, 기판 상의 제1 선택 라인, 상기 기판과 상기 제1 선택 라인 사이에 제공되고, 상기 기판의 상면에 수직한 제1 방향으로 적층되는 복수의 셀 게이트 전극들을 포함하는 셀 게이트 구조체, 및 상기 제1 선택 라인과 상기 셀 게이트 구조체 사이에 제공되고, 적어도 하나의 제1 더미 게이트 라인을 포함하는 제1 더미 구조체를 포함할 수 있다. 상기 복수의 셀 게이트 전극들은 이들 사이에 개재하는 제1 절연막들에 의해 서로 분리되고, 상기 제1 더미 구조체 및 상기 셀 게이트 구조체는 이들 사이에 개재하는 제2 절연막에 의해 서로 분리될 수 있다. 상기 제1 절연막들 및 상기 제2 절연막의 각각은 상기 제1 방향에 따른 두께를 가지되, 상기 제2 절연막은 상기 제1 절연막들보다 두꺼운 두께를 가질 수 있다.
일 실시예에 따르면, 상기 제1 선택 라인 및 상기 제1 더미 구조체는 이들 사이에 개재하는 제3 절연막에 의해 서로 분리될 수 있다. 상기 제3 절연막은 상기 제1 방향에 따른 두께를 가지되, 상기 제3 절연막은 상기 제2 절연막보다 두꺼운 두께를 가질 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치는 상기 기판과 상기 셀 게이트 구조체 사이의 제2 선택 라인, 및 상기 제2 선택 라인과 상기 셀 게이트 구조체 사이에 제공되고, 적어도 하나의 제2 더미 워드 라인을 포함하는 제2 더미 구조체를 더 포함할 수 있다. 상기 제2 더미 구조체 및 상기 셀 게이트 구조체는 이들 사이에 개재하는 제4 절연막에 의해 서로 분리될 수 있다. 상기 제4 절연막은 상기 제1 방향에 따른 두께를 가지되, 상기 제4 절연막은 상기 제1 절연막들보다 두꺼운 두께를 가질 수 있다.
일 실시예에 따르면, 상기 제2 선택 라인 및 상기 제2 더미 구조체는 이들 사이에 개재하는 제5 절연막에 의해 서로 분리될 수 있다. 상기 제5 절연막은 상기 제1 방향에 따른 두께를 가지되, 상기 제5 절연막은 상기 제4 절연막보다 두꺼운 두께를 가질 수 있다.
일 실시예에 따르면, 상기 제5 절연막은 상기 제3 절연막보다 두꺼운 두께를 가질 수 있다.
일 실시예에 따르면, 상기 제2 절연막은 상기 제4 절연막과 동일한 두께를 가질 수 있다.
일 실시예에 따르면, 상기 제1 더미 구조체는 상기 제1 방향으로 적층된 복수의 제1 더미 게이트 라인들을 포함하되, 상기 복수의 제1 더미 게이트 라인들은 이들 사이에 개재하는 절연막들에 의해 서로 분리될 수 있다. 상기 복수의 제1 더미 게이트 라인들 사이의 상기 절연막들의 각각은 상기 제1 방향에 따른 두께를 가지되, 상기 제2 절연막과 동일한 두께를 가질 수 있다.
일 실시예에 따르면, 상기 제2 더미 구조체는 상기 제1 방향으로 적층된 복수의 제2 더미 게이트 라인들을 포함하되, 상기 복수의 제2 더미 게이트 라인들은 이들 사이에 개재하는 절연막들에 의해 서로 분리될 수 있다. 상기 복수의 제2 더미 게이트 라인들 사이의 상기 절연막들의 각각은 상기 제1 방향에 따른 두께를 가지되, 상기 제4 절연막과 동일한 두께를 가질 수 있다.
일 실시예에 따르면, 상기 제1 선택 라인, 상기 제2 선택 라인, 상기 셀 게이트 구조체, 상기 제1 더미 구조체, 및 상기 제2 더미 구조체는 적층 구조체로 정의될 수 있다. 상기 적층 구조체는 상기 기판의 상기 상면에 평행한 제2 방향으로 연장될 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치는, 상기 적층 구조체를 관통하여 상기 기판에 연결되는 채널 구조체를 더 포함할 수 있다.
본 발명의 개념에 따르면, 선택 라인과 이에 인접하는 셀 게이트 전극 사이의 전기적 간섭이 최소화될 수 있다. 이에 따라, 전기적 특성이 개선되고 우수한 신뢰성을 갖는 3차원 반도체 메모리 장치가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 2는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 개략 회로도이다.
도 3은 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 4는 본 발명의 일부 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 도면으로, 도 3의 D1 및 D3 방향에 따른 단면도이다.
도 5는 도 3의 적층 구조체(SS)를 구체적으로 설명하기 위한 사시도이다.
도 6은 도 4의 A부분을 확대한 도면이다.
도 7 내지 도 12는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들로, 도 3의 D1 및 D3 방향에 따른 단면도들이다.
도 13은 본 발명의 다른 실시예들에 따른 3차원 반도체 메모리 장치의 간략 회로도이다.
도 14는 본 발명의 다른 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 15 내지 도 18은 본 발명의 다른 실시예들에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2), 페이지 버퍼(3), 및 컬럼 디코더(4)를 포함할 수 있다.
메모리 셀 어레이(1)는 데이터 소거 단위인 복수개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 상기 메모리 블록들(BLK0~BLKn)의 각각은 복수의 메모리 셀들, 및 상기 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 복수 개의 비트 라인들을 포함할 수 있다. 상기 메모리 셀 어레이(1)에 대해서는 도 2를 참조하여 상세히 설명한다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여 상기 워드라인들 중 어느 하나를 선택할 수 있다. 상기 로우 디코더(2)는 상기 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn 중 하나)의 워드라인들에 구동 신호를 제공할 수 있다. 상기 로우 디코더(2)는 제어 회로(미도시)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼(3)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 상기 페이지 버퍼(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
일 실시예에 따르면, 상기 페이지 버퍼(3)는 제1 비트 라인들을 통해 상기 메모리 셀 어레이(1)로부터 데이터를 독출할 수 있으며, 제2 비트 라인들을 통해 상기 메모리 셀 어레이(1)에 데이터를 기입할 수 있다.
컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 상기 비트라인들 중 어느 하나를 선택할 수 있다. 상기 컬럼 디코더(4)는 상기 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn)의 비트 라인들에 데이터 정보를 제공할 수 있다. 상기 컬럼 디코더(4)는 상기 페이지 버퍼(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 개략 회로도이다.
도 2를 참조하면, 3차원 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST), 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL2), 및 스트링 선택 라인(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT), 및 상기 스트링 선택 트랜지스터(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 접지 선택 트랜지스터(GST)와 이에 바로 인접하는 메모리 셀 트랜지스터(MCT) 사이에 적어도 하나의 하부 더미 셀 트랜지스터(DCT0)를 포함할 수 있다. 상기 하부 더미 셀 트랜지스터(DCT0)는 상기 메모리 셀 트랜지스터들(MCT)과 동일하게 구성될 수 있다. 적어도 하나의 하부 더미 워드 라인(DWL0)이 상기 접지 선택 라인(GSL)과 이에 바로 인접하는 워드 라인(WL0) 사이에 제공될 수 있고, 상기 적어도 하나의 하부 더미 셀 트랜지스터(DCT0)에 연결될 수 있다. 더하여, 상기 셀 스트링들(CSTR)의 각각은 상기 스트링 선택 트랜지스터(SST)와 이에 바로 인접하는 메모리 셀 트랜지스터(MCT) 사이에 적어도 하나의 상부 더미 셀 트랜지스터(DCT1)를 포함할 수 있다. 상기 상부 더미 셀 트랜지스터(DCT1)는 상기 메모리 셀 트랜지스터들(MCT)과 동일하게 구성될 수 있다. 적어도 하나의 상부 더미 워드 라인(DWL1)이 상기 스트링 선택 라인(SSL)과 이에 바로 인접하는 워드 라인(WL2) 사이에 제공될 수 있고, 상기 적어도 하나의 상부 더미 셀 트랜지스터(DCT1)에 연결될 수 있다. 프로그램 동작시, 상기 하부 더미 워드 라인(DWL0) 및 상기 상부 더미 워드 라인(DWL1)에 더미 패스 전압이 인가될 수 있고, 상기 더미 패스 전압은 상기 워드 라인들(WL0-WL2)에 인가되는 패스 전압보다 작을 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 사시도이다. 도 4는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치를 나타내는 도면으로, 도 3의 D1 및 D3 방향에 따른 단면도이다. 도 5는 도 3의 적층 구조체(SS)를 구체적으로 설명하기 위한 사시도이다. 도 6은 도 4의 A부분을 확대한 도면이다.
도 3, 도 4, 및 도 5를 참조하면, 기판(100) 상에, 상기 기판(100)의 상면에 수직한 제1 방향(D1)을 따라 절연막들(110) 및 게이트 라인들이 교대로 그리고 반복적으로 적층될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
상기 게이트 라인들은 상기 기판(100) 상에 상기 제1 방향(D1)으로 적층된 하부 선택 라인(150G) 및 상부 선택 라인(150S)을 포함할 수 있다. 일 실시예에 따르면, 상기 상부 선택 라인(150S)은 복수 개로 제공될 수 있고, 복수 개의 상기 상부 선택 라인들(150S)은 상기 하부 선택 라인(150G) 상에 상기 제1 방향(D1)으로 적층될 수 있다. 상기 하부 선택 라인(150G)은, 도 2를 참조하여 설명한, 상기 접지 선택 라인(GSL)을 구성할 수 있고, 상기 복수 개의 상기 상부 선택 라인들(150S)은 하나의 도전 라인에 공통으로 연결되어, 도 2를 참조하여 설명한, 상기 스트링 선택 라인(SSL)을 구성할 수 있다.
상기 게이트 라인들은 상기 하부 선택 라인(150G) 및 상기 상부 선택 라인(150S) 사이에 제공되고, 상기 제1 방향(D1)으로 적층되는 셀 게이트 전극들(150)을 포함할 수 있다. 상기 기판(100) 상에 적층된 상기 셀 게이트 전극들(150)은 셀 게이트 구조체(CGS)로 정의될 수 있다. 상기 상부 선택 라인(150S)이 복수 개로 제공되는 경우, 상기 셀 게이트 구조체(CGS)는 상기 하부 선택 라인(150G)과 복수 개의 상기 상부 선택 라인들(150S) 중 최하층의 상부 선택 라인(150S) 사이에 제공될 수 있다. 상기 셀 게이트 전극들(150)은, 도 2를 참조하여 설명한, 상기 워드 라인들(WL0-WL2)을 각각 구성할 수 있다.
상기 게이트 라인들은 상기 하부 선택 라인(150G)과 상기 셀 게이트 구조체(CGS) 사이에 제공되는 적어도 하나의 하부 더미 게이트 라인(150LD)을 포함할 수 있다. 이에 따라, 상기 하부 선택 라인(150G)과 상기 셀 게이트 구조체(CGS) 사이에 상기 적어도 하나의 상기 하부 더미 게이트 라인(150LD)을 포함하는 하부 더미 구조체(LDS)가 정의될 수 있다. 상기 하부 더미 게이트 라인(150LD)은, 도 2를 참조하여 설명한, 상기 하부 더미 워드 라인(DWL0)을 구성할 수 있다. 일 실시예에 따르면, 상기 하부 더미 구조체(LDS)는 복수 개의 하부 더미 게이트 라인들(150LD)을 포함할 수 있고, 상기 복수 개의 상기 하부 더미 게이트 라인들(150LD)은 상기 하부 선택 라인(150G)과 상기 셀 게이트 구조체(CGS) 사이에서 상기 제1 방향(D1)으로 적층될 수 있다.
상기 게이트 라인들은 상기 상부 선택 라인(150S)과 상기 셀 게이트 구조체(CGS) 사이에 제공되는 적어도 하나의 상부 더미 게이트 라인(150UD)을 포함할 수 있다. 이에 따라, 상기 상부 선택 라인(150S)과 상기 셀 게이트 구조체(CGS) 사이에 상기 적어도 하나의 상기 상부 더미 게이트 라인(150UD)을 포함하는 상부 더미 구조체(UDS)가 정의될 수 있다. 상기 상부 더미 게이트 라인(150UD)은, 도 2를 참조하여 설명한, 상기 상부 더미 워드 라인(DWL1)을 구성할 수 있다. 일 실시예에 따르면, 상기 상부 더미 구조체(UDS)는 복수 개의 상부 더미 게이트 라인들(150UD)을 포함할 수 있고, 상기 복수 개의 상기 상부 더미 게이트 라인들(150UP)은 상기 셀 게이트 구조체(CGS)와 상기 상부 선택 라인(150S) 사이에서 상기 제1 방향(D1)으로 적층될 수 있다. 상기 상부 선택 라인(150S)이 복수 개로 제공되는 경우, 상기 상부 더미 구조체(UDS)는 복수 개의 상기 상부 선택 라인들(150S) 중 최하층의 상부 선택 라인(150S)과 상기 셀 게이트 구조체(CGS) 사이에 제공될 수 있다.
상기 기판(100) 상에 상기 제1 방향(D1)으로 차례로 적층된 상기 하부 선택 라인(150G), 상기 하부 더미 구조체(LDS), 상기 셀 게이트 구조체(CGS), 상기 상부 더미 구조체(UDS), 및 상기 상부 선택 라인(150S)은 적층 구조체(SS)로 정의될 수 있다. 상기 적층 구조체(SS)는 상기 기판(100)의 상기 상면에 평행한 제2 방향(D2)으로 연장될 수 있다. 상기 적층 구조체(SS)는 상기 기판(100) 상에 복수 개로 제공될 수 있고, 복수 개의 상기 적층 구조체들(SS)은 상기 기판(100)의 상기 상면에 평행하고 상기 제2 방향(D2)에 교차하는 제3 방향(D3)으로 서로 이격될 수 있다.
보다 구체적으로, 도 5를 참조하면, 상기 하부 더미 구조체(LDS)는 상기 셀 게이트 전극들(150) 중 최하층의 셀 게이트 전극(150)으로부터 상기 제1 방향(D1)을 따라 제1 거리(d1)로 이격되는 하부 더미 게이트 라인(150LD)을 포함할 수 있다. 상기 하부 더미 구조체(LDS)가 상기 복수 개의 상기 하부 더미 게이트 라인들(150LD)을 포함하는 경우, 상기 복수 개의 상기 하부 더미 게이트 라인들(150LD) 중 최상층의 하부 더미 게이트 라인(150LD)이 상기 최하층의 셀 게이트 전극(150)으로부터 상기 제1 거리(d1)로 이격될 수 있다. 더하여, 상기 복수 개의 상기 하부 더미 게이트 라인들(150LD)은 상기 제1 방향(D1)을 따라 상기 제1 거리(d1)로 서로 이격될 수 있다.
상기 상부 더미 구조체(UDS)는 상기 셀 게이트 전극들(150) 중 최상층의 셀 게이트 전극(150)으로부터 상기 제1 방향(D1)을 따라 제2 거리(d2)로 이격되는 상부 더미 게이트 라인(150UD)을 포함할 수 있다. 상기 상부 더미 구조체(UDS)가 상기 복수 개의 상기 상부 더미 게이트 라인들(150UD)을 포함하는 경우, 상기 복수 개의 상기 상부 더미 게이트 라인들(150UD) 중 최하층의 상부 더미 게이트 라인(150UD)이 상기 최상층의 셀 게이트 전극(150)으로부터 상기 제2 거리(d2)로 이격될 수 있다. 더하여, 상기 복수 개의 상기 상부 더미 게이트 라인들(150UD)은 상기 제1 방향(D1)을 따라 상기 제2 거리(d2)로 서로 이격될 수 있다.
상기 셀 게이트 전극들(150)은 상기 제1 방향(D1)을 따라 제3 거리(d3)로 서로 이격될 수 있다. 상기 제1 거리(d1) 및 상기 제2 거리(d2)는 각각 상기 제3 거리(d3)보다 클 수 있다. 일 실시예에 따르면, 상기 제1 거리(d1) 및 상기 제2 거리(d2)는 실질적으로 서로 같을 수 있다.
상기 상부 선택 라인(150S)은 이에 바로 인접하는 상부 더미 게이트 라인(150UD)으로부터 상기 제1 방향(D1)을 따라 제4 거리(d4)로 이격될 수 있다. 상기 상부 선택 라인(150S)이 복수 개로 제공되는 경우, 복수 개의 상기 상부 선택 라인들(150S) 중 최하층의 상부 선택 라인(150S)이 이에 바로 인접하는 상부 더미 게이트 라인(150UD)으로부터 상기 제4 거리(d4)로 이격될 수 있다. 상기 상부 더미 구조체(UDS)가 상기 복수 개의 상기 상부 더미 게이트 라인들(150UD)을 포함하는 경우, 상기 복수 개의 상기 상부 더미 게이트 라인들(150UD) 중 최상층의 상부 더미 게이트 라인(150UD)이 이에 바로 인접하는 상부 선택 라인(150S)으로부터 상기 제4 거리(d4)로 이격될 수 있다. 일 실시예에 따르면, 도시된 바와 같이, 상기 상부 선택 라인(150S) 및 상기 상부 더미 게이트 라인(150UD)은 각각 복수 개로 제공될 수 있고, 복수 개의 상기 상부 선택 라인들(150S) 중 최하층의 상부 선택 라인(150S)이 복수 개의 상기 상부 더미 게이트 라인들(150UD) 중 최상층의 상부 더미 게이트 라인(150UD)으로부터 상기 제4 거리(d4)로 이격될 수 있다. 상기 제4 거리(d4)는 상기 제2 거리(d2)보다 클 수 있다. 이에 따라, 상기 셀 게이트 구조체(CGS)로부터 상기 상부 선택 라인(150S)으로 갈수록 상기 게이트 라인들 사이의 간격이 증가할 수 있다.
상기 하부 선택 라인(150G)은 이에 바로 인접하는 하부 더미 게이트 라인(150LD)으로부터 상기 제1 방향(D1)을 따라 제5 거리(d5)로 이격될 수 있다. 상기 하부 더미 구조체(LDS)가 상기 복수 개의 상기 하부 더미 게이트 라인들(150LD)을 포함하는 경우, 상기 하부 선택 라인(150G)은 상기 복수 개의 상기 하부 더미 게이트 라인들(150LD) 중 최하층의 하부 더미 게이트 라인(150LD)으로부터 상기 제5 거리(d5)로 이격될 수 있다. 상기 제5 거리(d5)는 상기 제1 거리(d1)보다 클 수 있다. 이에 따라, 상기 셀 게이트 구조체(CGS)로부터 상기 하부 선택 라인(150G)으로 갈수록 상기 게이트 라인들 사이의 간격이 증가할 수 있다. 상기 제5 거리(d5)는 상기 제4 거리(d4)보다 클 수 있다.
도 3, 도 4, 및 도 5를 다시 참조하면, 상기 게이트 라인들은 이들 사이에 개재하는 상기 절연막들(110)에 의해 서로 분리될 수 있다. 상기 절연막들(110)은 상기 게이트 라인들을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 상기 절연막들(110)은 일 예로, 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나를 포함할 수 있다. 상기 게이트 라인들은 일 예로, 단결정 구조 또는 다결정 구조의 실리콘을 포함하거나 금속 및 도전성 금속 질화물을 포함할 수 있다.
보다 구체적으로, 도 4를 참조하면, 상기 셀 게이트 구조체(CGS) 및 상기 하부 더미 구조체(LDS)는 이들 사이에 개재하는 제1 절연막(110a)에 의해 서로 분리될 수 있고, 상기 셀 게이트 구조체(CGS) 및 상기 상부 더미 구조체(UDS)는 이들 사이에 개재하는 제2 절연막(110b)에 의해 서로 분리될 수 있다. 상기 셀 게이트 전극들(150)은 이들 사이에 개재하는 제3 절연막들(110c)에 의해 서로 분리될 수 있다. 상기 절연막들(110)의 각각은 상기 제1 방향(D1)에 따른 두께를 가질 수 있다. 상기 제1 절연막(110a)의 제1 두께(T1), 및 상기 제2 절연막(110b)의 제2 두께(T2)는 각각 상기 제3 절연막들(110c)의 각각의 제3 두께(T3)보다 클 수 있다. 즉, 상기 제1 절연막(110a) 및 상기 제2 절연막(110b)은 각각 상기 제3 절연막들(110c)보다 두꺼운 두께를 가질 수 있다. 일 실시예에 따르면, 상기 제1 두께(T1)는 상기 제2 두께(T2)와 실질적으로 동일할 수 있다. 즉, 상기 제1 절연막(110a)은 상기 제2 절연막(110b)과 실질적으로 동일한 두께를 가질 수 있다.
상기 상부 더미 구조체(UDS)가 상기 제1 방향(D1)으로 적층된 상기 복수 개의 상기 상부 더미 게이트 라인들(150UD)을 포함하는 경우, 상기 상부 더미 게이트 라인들(150UD)은 이들 사이에 개재하는 절연막들(110)에 의해 서로 분리될 수 있다. 이 경우, 상기 상부 더미 게이트 라인들(150UD) 사이의 상기 절연막들(110)의 각각은 상기 제2 절연막(110b)과 동일한 두께를 가질 수 있다. 상기 하부 더미 구조체(LDS)가 상기 제1 방향(D1)으로 적층된 상기 복수 개의 상기 하부 더미 게이트 라인들(150LD)을 포함하는 경우, 상기 하부 더미 게이트 라인들(150LD)은 이들 사이에 개재하는 절연막들(110)에 의해 서로 분리될 수 있다. 이 경우, 상기 하부 더미 게이트 라인들(150LD) 사이의 상기 절연막들(110)의 각각은 상기 제1 절연막(110a)과 동일한 두께를 가질 수 있다.
상기 상부 선택 라인(150S) 및 상기 상부 더미 구조체(UDS)는 이들 사이에 개재하는 제4 절연막(110d)에 의해 서로 분리될 수 있다. 일 실시예에 따르면, 상기 상부 선택 라인(150S)은 복수 개로 제공될 수 있고, 복수 개의 상기 상부 선택 라인들(150S)은 상기 상부 더미 구조체(UDS) 상에 상기 제1 방향(D1)으로 적층될 수 있다. 이 경우, 상기 상부 더미 구조체(UDS)는 상기 복수 개의 상기 상부 선택 라인들(150S) 중 최하층의 상부 선택 라인(150S)과 상기 셀 게이트 구조체(CGS) 사이에 개재할 수 있고, 상기 제4 절연막(110d)은 상기 최하층의 상부 선택 라인(150S)과 상기 상부 더미 구조체(UDS) 사이에 개재할 수 있다. 상기 제4 절연막(110d)의 제4 두께(T4)는 상기 제2 절연막(110b)의 상기 제2 두께(T2)보다 클 수 있다. 즉, 상기 제4 절연막(110d)은 상기 제2 절연막(110b)보다 두꺼운 두께를 가질 수 있다. 이에 따라, 상기 셀 게이트 구조체(CGS)로부터 상기 상부 선택 라인(150S)으로 갈수록 상기 게이트 라인들 사이에 개재하는 상기 절연막들(110)의 두께가 증가할 수 있다.
상기 하부 선택 라인(150G) 및 상기 하부 더미 구조체(LDS)는 이들 사이에 개재하는 제5 절연막(110e)에 의해 서로 분리될 수 있다. 상기 제5 절연막(110e)의 제5 두께(T5)는 상기 제1 절연막(110a)의 상기 제1 두께(T1)보다 클 수 있다. 즉, 상기 제5 절연막(110e)은 상기 제1 절연막(110a)보다 두꺼운 두께를 가질 수 있다. 이에 따라, 상기 셀 게이트 구조체(CGS)로부터 상기 하부 선택 라인(150G)으로 갈수록 상기 게이트 라인들 사이에 개재하는 상기 절연막들(110)의 두께가 증가할 수 있다. 상기 제5 절연막(110e)의 상기 제5 두께(T5)는 상기 제4 절연막(110d)의 상기 제4 두께(T4)보다 클 수 있다. 즉, 상기 제5 절연막(110e)은 상기 제4 절연막(110d)보다 두꺼울 수 있다. 상기 제5 절연막(110e)은 그 위에 적층되는 절연막들(110)보다 두꺼운 두께를 가질 수 있다.
도 3, 도 4, 및 도 5를 다시 참조하면, 상기 기판(100)과 상기 적층 구조체(SS) 사이에 하부 절연막(102)이 제공될 수 있다. 상기 하부 절연막(102)은, 일 예로, 실리콘 산화막, 실리콘 질화막, 고유전막(일 예로, 알루미늄 산화막 및 하프늄 산화막 등), 또는 이들의 조합일 수 있다. 상기 하부 절연막(102)은 상기 절연막들(110)보다 얇은 두께를 가질 수 있다.
상기 기판(100)은 불순물이 도핑된 공통 소스 영역들(170)을 포함할 수 있다. 상기 공통 소스 영역들(170)은 상기 적층 구조체(SS)의 양 측의 상기 기판(100) 내에 제공될 수 있다. 상기 공통 소스 영역들(170)은 상기 제2 방향(D2)을 따라 연장된 라인 형태를 가질 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다.
채널 구조체(CS)가 상기 적층 구조체(SS)를 관통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 채널 구조체(CS)는 상기 적층 구조체(SS) 내에 복수 개로 제공될 수 있고, 복수 개의 상기 채널 구조체들(CS) 평면적 관점에서 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 복수 개의 상기 채널 구조체들(CS)은, 도 3에 도시된 바와 달리, 평면적 관점에서 상기 제2 방향(D2)을 따라 지그재그 형태로 배열될 수도 있다.
상기 채널 구조체(CS)는, 상기 적층 구조체(SS)의 하부 및 상기 기판(100)의 적어도 일부를 관통하여 상기 기판(100)에 연결되는 하부 반도체 패턴(LSP), 및 상기 적층 구조체(SS)의 상부를 관통하여 상기 하부 반도체 패턴(LSP)에 연결되는 상부 반도체 패턴(USP)을 포함할 수 있다.
상기 상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 상기 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 상기 상부 반도체 패턴(USP)의 내부는 매립 절연 패턴(140)에 의해 채워질 수 있다. 상기 상부 반도체 패턴(USP)의 바닥면은 상기 하부 반도체 패턴(LSP)의 상면보다 낮은 레벨에 위치할 수 있다. 즉, 상기 상부 반도체 패턴(USP)은 상기 하부 반도체 패턴(LSP)에 삽입된 형태일 수 있다. 상기 상부 반도체 패턴(USP)은 제1 반도체 패턴(130) 및 제2 반도체 패턴(135)을 포함할 수 있다. 상기 제1 반도체 패턴(130)은 상기 적층 구조체(SS)의 내벽을 덮을 수 있다. 상기 제1 반도체 패턴(130)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 상기 제1 반도체 패턴(130)은 상기 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다. 상기 제2 반도체 패턴(135)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 상기 제2 반도체 패턴(135)의 내부는 상기 매립 절연 패턴(140)으로 채워질 수 있다. 상기 제2 반도체 패턴(135)은 상기 제1 반도체 패턴(130)의 내벽 및 상기 하부 반도체 패턴(LSP)의 상부와 접촉할 수 있다. 상기 제2 반도체 패턴(135)의 바닥면은 상기 하부 반도체 패턴(LSP)의 상면보다 낮은 높이에 위치할 수 있다. 즉, 상기 제2 반도체 패턴(135)은 상기 하부 반도체 패턴(LSP)에 삽입된 구조를 가지고, 상기 제1 반도체 패턴(130)과 상기 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 상기 제1 및 제2 반도체 패턴들(130, 135)은 반도체 물질을 포함할 수 있다. 일 예로, 상기 제1 및 제2 반도체 패턴들(130, 135)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상기 제1 및 제2 반도체 패턴들(130, 135)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중 적어도 하나의 결정 구조를 가질 수 있다.
상기 하부 반도체 패턴(LSP)은 상기 기판(100)과 같은 도전형의 반도체 물질로 이루어질 수 있다. 일 실시예에 따르면, 상기 하부 반도체 패턴(LSP)은 반도체 물질로 이루어진 상기 기판(100)을 시드(seed)로 이용하여 형성된 에피택시얼 패턴일 수 있다. 이 경우, 상기 하부 반도체 패턴(LSP)은 단결정 구조 또는 다결정 구조의 반도체 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 하부 반도체 패턴(LSP)은 상기 기판(100)의 내벽과 접할 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 기판(100)의 적어도 일부를 관통하는 필라 형태를 가질 수 있다.
상기 하부 선택 라인(150G)은 상기 하부 반도체 패턴(LSP)에 인접할 수 있고, 도 2를 참조하여 설명한, 상기 접지 선택 트랜지스터(GST)의 게이트 전극으로 이용될 수 있다. 즉, 상기 하부 선택 라인(150G)은 상기 공통 소스 영역(170)과 상기 하부 반도체 패턴(LSP) 사이의 전기적 연결을 제어하는 상기 접지 선택 트랜지스터(GST)의 게이트 전극으로 이용될 수 있다. 상기 하부 더미 게이트 라인들(150LD), 상기 셀 게이트 전극들(150), 상기 상부 더미 게이트 라인들(150UD), 및 상기 상부 선택 라인(150S)은 상기 상부 반도체 패턴(USP)에 인접할 수 있다. 상기 셀 게이트 전극들(150)은, 도 2를 참조하여 설명한, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들로 이용될 수 있다. 상기 상부 선택 라인(150S)은, 도 2를 참조하여 설명한, 상기 스트링 선택 트랜지스터(SST)의 게이트 전극으로 이용될 수 있다. 즉, 상기 상부 선택 라인(150S)은 비트 라인(BL)과 상기 채널 구조체(CS) 사이의 전기적 연결을 제어하는 상기 스트링 선택 트랜지스터(SST)의 게이트 전극으로 이용될 수 있다.
상기 절연막들(110) 중 상기 하부 선택 라인(150G)과 상기 하부 더미 구조체(LDS) 사이에 개재하는 상기 제5 절연막(110e)은 상기 하부 반도체 패턴(LSP)의 일 측벽에 직접 접할 수 있다. 상기 하부 반도체 패턴(LSP)의 상면은 상기 하부 선택 라인(150G)의 상면, 및 상기 하부 선택 라인(150G)에 바로 인접하는 하부 더미 게이트 라인(150LD)의 하면 사이의 높이에 위치할 수 있다. 상기 하부 더미 구조체(LDS)가 상기 제1 방향(D1)으로 적층된 상기 복수 개의 상기 하부 더미 게이트 라인들(150LD)을 포함하는 경우, 상기 하부 반도체 패턴(LSP)의 상기 상면은 상기 하부 선택 라인(150G)의 상기 상면, 및 상기 복수 개의 상기 하부 더미 게이트 라인들(150LD) 중 최하층의 하부 더미 게이트 라인(150LD)의 하면 사이의 높이에 위치할 수 있다.
상기 하부 반도체 패턴(LPS)과 상기 하부 선택 라인(150G) 사이에 게이트 유전 패턴(160)이 배치될 수 있다. 상기 게이트 유전 패턴(160)은 일 예로, 실리콘 산화막을 포함할 수 있다.
상기 적층 구조체(SS)와 상기 상부 반도체 패턴(USP) 사이에 수직 절연체(120)가 개재될 수 있다. 일 실시예에 따르면, 상기 수직 절연체(120)는 상기 제1 방향(D1)으로 연장되어 상기 게이트 라인들 사이에 개재하는 상기 절연막들(110)의 측벽들 상으로 연장될 수 있다. 상기 수직 절연체(120)는 상단 및 하단이 오픈된 파이프 형태 또는 마카로니 형태일 수 있다. 상기 수직 절연체(120)의 바닥면은 상기 하부 반도체 패턴(LSP)의 상기 상면의 적어도 일부분과 접할 수 있다.
도 6을 참조하면, 상기 수직 절연체(120)는 플래시 메모리 장치의 메모리 요소를 포함할 수 있다. 즉, 상기 수직 절연체(120)는 플래시 메모리 장치의 전하 저장막(CL)을 포함할 수 있다. 이러한 수직 절연체(120)에 저장되는 데이터는 상기 상부 반도체 패턴(USP)과 이에 인접하는 상기 게이트 라인들 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 상기 수직 절연체(120)는 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)을 포함할 수도 있다. 일 실시예에 따르면, 상기 수직 절연체(120)는 차례로 적층된 상기 전하 저장막(CL) 및 터널 절연막(TL)을 포함할 수 있다. 상기 터널 절연막(TL)은 상기 상부 반도체 패턴(USP)에 직접 접촉할 수 있고, 상기 터널 절연막(TL)과 상기 게이트 라인들 사이에 상기 전하 저장막(CL)이 개재될 수 있다. 일부 실시예들에 따르면, 상기 수직 절연체(120)는 상기 전하 저장막(CL)과 상기 게이트 라인들 사이에 개재되는 블로킹 절연막(BIL)을 더 포함할 수 있다. 상기 전하 저장막(CL)은 일 예로, 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막(TL)은 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 터널 절연막(TL)은 실리콘 산화막일 수 있다. 상기 블록킹 절연막(BIL)은 상기 전하 저장막(CL)보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 블록킹 절연막(BIL)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다. 상기 수직 절연체(120)는, 도시되지 않았으나, 상기 상부 반도체 패턴(USP)과 상기 절연막들(110) 사이에 개재하는 캐핑막(미도시)을 포함할 수 있다. 상기 캐핑막은 상기 절연막들(110)과 직접 접촉하고, 상기 게이트 라인들에 의해 수직적으로 분리될 수 있다. 다른 실시예에 따르면, 상기 캐핑막은 상기 상부 반도체 패턴(USP)과 이에 인접하는 상기 게이트 라인들 사이에서 수직적으로 연장될 수도 있다. 상기 캐핑막은 상기 전하 저장막(CL)에 대해 식각 선택성을 가지며, 상기 절연막들(110)과 다른 절연 물질을 포함할 수 있다. 일 예로, 상기 캐핑막은 실리콘 막, 실리콘 산화막, 폴리실리콘막, 실리콘 카바이드막 및 실리콘 질화막 중 적어도 하나이되, 상기 절연막들(110)과 다른 물질을 포함할 수 있다. 또 다른 예로, 상기 캐핑막은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 및/또는 지르코늄 산화막(ZrO2)과 같은 고유전막일 수 있다.
도 3, 도 4, 및 도 5를 다시 참조하면, 상기 게이트 라인들의 각각의 상면 및 하면 상에 수평 절연체들(145)이 제공될 수 있다. 상기 수평 절연체들(145)의 일부는 상기 수직 절연체(120)와 이에 인접하는 게이트 라인들 사이로 연장될 수 있고, 상기 수평 절연체들(145)의 다른 일부는 상기 게이트 유전 패턴(160)과 상기 하부 선택 라인(150G) 사이로 연장될 수 있다. 상기 수평 절연체들(145)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수평 절연체들(145)은 전하 트랩형 플래시 메모리 트랜지스터의 블록킹 절연막을 포함할 수 있다.
도전 패드(165)가 상기 채널 구조체(CS) 상에 제공되어 상기 상부 반도체 패턴(USP)에 연결될 수 있다. 상기 도전 패드(165)는 상기 수직 절연체(120)의 내벽과 접할 수 있고, 상기 도전 패드(165)의 상면은 상기 수직 절연체(120)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 도전 패드(165)의 하면은 상기 상부 반도체 패턴(USP)에 직접 접촉할 수 있다. 상기 도전 패드(165)와, 상기 도전 패드(165)에 인접한 절연막(110) 사이에 상기 수직 절연체(120)가 개재될 수 있다. 상기 도전 패드(165)는 불순물이 도핑된 불순물 영역이거나, 도전 물질을 포함할 수 있다.
상기 적층 구조체(SS)의 양측에 전극 분리 패턴들(180)이 배치될 수 있다. 상기 전극 분리 패턴들(180)은 상기 공통 소스 영역들(170)을 덮을 수 있다. 상기 전극 분리 패턴들(180)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중의 적어도 하나를 포함할 수 있다.
상기 적층 구조체(SS) 상에 상기 적층 구조체(SS)를 가로지르는 비트 라인(BL)이 배치될 수 있다. 상기 비트 라인(BL)은 콘택 플러그(PLG)를 통해 상기 도전 패드(165)에 접속될 수 있고, 층간 절연막(190)에 의해 상기 적층 구조체(SS)로부터 이격될 수 있다.
본 발명의 개념에 따르면, 상기 셀 게이트 구조체(CGS)로부터 상기 상부 선택 라인(150S)으로 갈수록 상기 게이트 라인들 사이의 간격이 증가할 수 있고, 상기 셀 게이트 구조체(CGS)로부터 상기 하부 선택 라인(150G)으로 갈수록 상기 게이트 라인들 사이의 간격이 증가할 수 있다. 이에 따라, 상기 상부 선택 라인(150S)와 이에 인접하는 셀 게이트 전극(150) 사이, 및 상기 하부 선택 라인(150G)과 이에 인접하는 셀 게이트 전극(150) 사이의 전기적 간섭이 최소화될 수 있다.
더하여, 상기 하부 선택 라인(150G)과 상기 하부 더미 구조체(LDS) 사이에 개재하는 상기 제5 절연막(110e)의 두께는 그 위에 제공되는 절연막들(110)의 두께보다 두꺼울 수 있다. 이에 따라, 상기 하부 반도체 패턴(LSP)을 형성하는 공정 동안, 상기 하부 반도체 패턴(LSP)의 상면이 상기 하부 선택 라인(150G)의 상면과 상기 하부 선택 라인(150G)에 바로 인접하는 하부 더미 게이트 라인(150LD)의 하면 사이에 위치하도록 제어하는 것이 용이할 수 있다.
도 7 내지 도 12는 본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들로, 도 3의 D1 및 D3 방향에 따른 단면도들이다.
도 7을 참조하면, 기판(100) 상에 하부 절연막(102)이 형성될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 일 예로, 상기 하부 절연막(102)은 열산화 공정을 통해 형성된 실리콘 산화막이거나, 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다.
상기 하부 절연막(102) 상에 희생막들(112) 및 절연막들(110)을 교대로 그리고 반복적으로 증착하여 박막 구조체(TS)가 형성될 수 있다. 일 실시예에 따르면, 상기 희생막들(112)은 서로 동일한 두께를 가지도록 형성될 수 있다. 다른 실시예에 따르면, 상기 희생막들(112) 중 최하층의 희생막(112)은 그 위에 적층되는 희생막들(112)보다 두껍게 형성될 수 있다. 또 다른 실시예에 따르면, 상기 희생막들(112) 중 최상층의 희생막(112)은 그 아래에 제공되는 희생막들(112)보다 두껍게 형성되거나, 상기 희생막들(112) 중 최상층의 희생막(112) 및 그 바로 아래에 제공되는 희생막(112)은 이들 아래에 제공되는 희생막들(112)보다 두껍게 형성될 수 있다. 상기 절연막들(110)의 각각은, 도 4를 참조하여 설명한, 소정의 두께를 가지도록 형성될 수 있다. 상기 하부 절연막(102)은 그 위에 형성되는 상기 희생막들(112) 및 상기 절연막들(110)보다 얇은 두께를 가질 수 있다.
상기 희생막들(112) 및 상기 절연막(110)들은 일 예로, 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다. 일 실시예에 따르면, 상기 희생막들(112) 및 상기 절연막들(110)은 서로 다른 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 희생막들(112)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 상기 절연막들(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 상기 희생막들(112)과 다른 물질일 수 있다. 일 예로, 상기 희생막들(112)은 실리콘 질화막으로 형성될 수 있고, 상기 절연막들(110)은 실리콘 산화막으로 형성될 수 있다. 그러나, 다른 실시예에 따르면, 상기 희생막들(112)은 도전 물질로 형성될 수 있고, 상기 절연막들(110)은 절연 물질로 형성될 수도 있다.
도 8을 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 기판(100)을 노출하는 관통 홀(H)이 형성될 수 있다. 상기 관통 홀(H)은 상기 박막 구조체(TS) 내에 복수 개로 형성될 수 있고, 복수 개의 상기 관통 홀들(H)은, 평면적 관점에서, 상기 박막 구조체(TS)의 상면 상에 2차원적으로 형성될 수 있다. 일 실시예에 따르면, 상기 관통 홀들(H)은 상기 제2 방향(D2)을 따라 배열될 수 있다. 다른 실시예에 따르면, 상기 관통 홀들(H)은 상기 제2 방향(D2)을 따라 지그재그로 배치될 수도 있다.
상기 관통 홀(H)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 관통 홀(H)이 형성될 영역을 정의하는 개구부를 갖는 제1 마스크 패턴(미도시)을 형성하는 것, 및 상기 제1 마스크 패턴을 식각 마스크로 상기 박막 구조체(TS)를 이방성 식각하는 것을 포함할 수 있다. 상기 제1 마스크 패턴은 상기 희생막들(112) 및 상기 절연막들(110)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 식각 공정에 의해 상기 기판(100)의 상면이 과식각되어, 상기 기판(100)의 상부가 리세스될 수 있다. 이에 따라, 상기 관통 홀(H)은 상기 기판(100)의 적어도 일부를 노출할 수 있다.
하부 반도체 패턴(LSP)이 상기 관통 홀(H)의 하부 영역을 채우도록 형성될 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 관통 홀(H)에 의해 노출된 상기 기판(100)을 시드로 이용하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 기판(100)의 적어도 일부를 관통하는 필라 형태로 형성될 수 있다. 일 실시예에 따르면, 상기 하부 반도체 패턴(LSP)은 상기 절연막들(110) 중 최하층의 절연막(110)의 측벽을 덮을 수 있다. 도 4를 참조하여 설명한 바와 같이, 상기 최하층의 절연막(110), 즉, 도 4의 상기 제5 절연막(110e)은 그 위에 형성되는 절연막들(110)보다 두꺼운 두께를 가지도록 형성되기 때문에, 상기 하부 반도체 패턴(LSP)의 상면은 상기 최하층의 절연막(110)을 사이에 두고 서로 인접하는 희생막들(112) 사이의 높이에 위치할 수 있다.
상기 하부 반도체 패턴(LSP)은 단결정 구조 또는 다결정 구조를 포함할 수 있다. 상기 하부 반도체 패턴(LSP)은 일 예로, 실리콘을 포함할 수 있으나 이에 한정되지 않는다. 일 예로, 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들이 상기 하부 반도체 패턴(LSP)을 위해 사용될 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 기판(100)과 동일한 도전형을 가질 수 있다. 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ)로 상기 하부 반도체 패턴(LSP)에 불순물이 도핑될 수 있다. 이와 달리, 상기 하부 반도체 패턴(LSP)을 형성한 후, 상기 하부 반도체 패턴(LSP)에 불순물이 이온 주입될 수도 있다.
도 9를 참조하면, 상기 하부 반도체 패턴(LSP)이 형성된 상기 관통 홀(H)의 내측벽을 덮으며, 상기 하부 반도체 패턴(LSP)을 노출시키는 수직 절연체(120) 및 제1 반도체 패턴(130)이 형성될 수 있다.
구체적으로, 상기 하부 반도체 패턴(LSP)이 형성된 상기 관통 홀(H)의 내측벽을 덮는 수직 절연막 및 제1 반도체막이 차례로 형성될 수 있다. 상기 수직 절연막 및 상기 제1 반도체막은 상기 관통 홀(H)의 일부를 채우도록 형성될 수 있다. 즉, 상기 관통 홀(H)은 상기 수직 절연막 및 상기 제1 반도체막에 의해 완전하게 채워지지 않을 수 있다. 나아가, 상기 수직 절연막은 상기 관통 홀(H)에 의해 노출된 상기 하부 반도체 패턴(LSP)의 상면을 덮을 수 있다.
상기 수직 절연막은 복수의 박막들로 형성될 수 있으며, 일 예로, 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다. 상기 수직 절연막은, 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장막을 포함할 수 있다. 일 예로, 상기 전하 저장막은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 이와 달리, 상기 수직 절연막은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다. 일 실시예에 따르면, 도 6에 도시된 바와 같이, 상기 수직 절연막은 차례로 적층된 블로킹 절연막(BIL), 전하 저장막(CL), 및 터널 절연막(TL)을 포함할 수 있다. 상기 블로킹 절연막(BIL)은 상기 관통 홀(H)에 의해 노출된 상기 희생막들(112) 및 상기 절연막들(110)의 측벽들과 상기 하부 반도체 패턴(LSP)의 상면을 덮을 수 있다. 상기 블로킹 절연막(BIL)은 일 예로, 실리콘 산화막으로 형성될 수 있다. 상기 전하 저장막(CL)은 트랩 절연막, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막을 포함할 수 있다. 일 예로, 상기 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막(TL)은 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 예로, 터널 절연막(TL)은 실리콘 산화막일 수 있다.
상기 제1 반도체막은 상기 수직 절연막 상에 형성될 수 있다. 일 실시예에 따르면, 상기 제1 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다.
상기 수직 절연막 및 상기 제1 반도체막이 차례로 형성된 후, 상기 하부 반도체 패턴(LSP)의 상면 상의 상기 제1 반도체막 및 상기 수직 절연막을 이방성 식각하여 상기 하부 반도체 패턴(LSP)을 노출할 수 있다. 이에 따라, 상기 관통 홀(H)의 내측벽에 상기 제1 반도체 패턴(130) 및 상기 수직 절연체(120)가 형성될 수 있다. 즉, 상기 수직 절연체(120) 및 상기 제1 반도체 패턴(130)은 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 상기 제1 반도체막 및 상기 수직 절연막을 이방성 식각하는 동안 과식각(over-etch)의 결과로서, 상기 제1 반도체 패턴(130) 및 상기 수직 절연체(120)에 의해 노출되는 상기 하부 반도체 패턴(LSP)의 상면이 리세스될 수도 있다. 한편, 상기 이방성 식각 공정에 의해 상기 제1 반도체 패턴(130)의 아래에 위치하는 상기 수직 절연막의 일부분은 식각되지 않을 수 있다. 이 경우, 상기 수직 절연체(120)는 상기 제1 반도체 패턴(130)의 바닥면과 상기 하부 반도체 패턴(LSP)의 상면 사이에 개재되는 바닥부를 가질 수 있다. 이에 따라, 상기 수직 절연체(120)의 바닥면은 상기 하부 반도체 패턴(LSP)의 상면의 적어도 일 부분에 접할 수 있다. 이에 더하여, 상기 제1 반도체막 및 상기 수직 절연막에 대한 이방성 식각 동안, 상기 박막 구조체(TS)의 상면이 노출될 수 있다. 이에 따라, 상기 수직 절연체(120) 및 상기 제1 반도체 패턴(130)은 상기 관통 홀(H) 내에 국소적으로 형성될 수 있다. 즉, 상기 수직 절연체(120) 및 상기 제1 반도체 패턴(130)은 복수 개의 상기 관통 홀들(H)의 각각 내에 형성될 수 있고, 복수 개의 상기 수직 절연체들(120) 및 복수 개의 상기 제1 반도체 패턴들(130)은 평면적 관점에서 2차원적으로 배열될 수 있다.
도 10을 참조하면, 상기 수직 절연체(120) 및 상기 제1 반도체 패턴(130)이 형성된 결과물 상에, 제2 반도체 패턴(135) 및 매립 절연 패턴(140)이 형성될 수 있다.
구체적으로, 상기 수직 절연체(120) 및 상기 제1 반도체 패턴(130)이 형성된 상기 관통 홀(H) 내에 제2 반도체막 및 매립 절연막이 차례로 형성될 수 있다. 상기 제2 반도체막은 상기 관통 홀(H)을 완전히 매립하지 않는 두께로, 상기 관통 홀(H) 내에 컨포말하게 형성될 수 있다. 상기 제2 반도체막은 상기 하부 반도체 패턴(LSP)과 상기 제1 반도체 패턴(130)을 연결할 수 있다. 상기 제2 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다. 상기 매립 절연막은 상기 관통 홀(H)의 내부를 완전히 채우도록 형성될 수 있다. 상기 매립 절연막은 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다. 이 후, 상기 제2 반도체막 및 상기 매립 절연막을 평탄화하여 상기 박막 구조체(TS)의 상면을 노출함으로써, 상기 제2 반도체 패턴(135) 및 상기 매립 절연 패턴(140)이 상기 관통 홀(H) 내에 국소적으로 형성될 수 있다.
상기 제2 반도체 패턴(135)은 상기 관통 홀(H) 내에 일단이 닫힌 상태의 파이프 형태(pipe-shaped), 일단이 닫힌 상태의 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 그러나, 다른 실시예에 따르면, 상기 제2 반도체 패턴(135)은 상기 관통 홀(H)을 채우는 필라(pillar) 형태로 형성될 수도 있다. 상기 매립 절연 패턴(140)은 상기 제2 반도체 패턴(135)이 형성된 상기 관통 홀(H)의 내부를 채우도록 형성될 수 있다. 이에 따라, 상기 제1 및 제2 반도체 패턴들(130, 135)에 의해 정의되는 상부 반도체 패턴(USP)이 형성될 수 있다. 상기 상부 반도체 패턴(USP)은 상기 하부 반도체 패턴(LSP) 상에 형성될 수 있다. 상기 상부 반도체 패턴(USP)과 상기 하부 반도체 패턴(LSP)은 채널 구조체(CS)로 정의될 수 있다.
도 11을 참조하면, 상기 박막 구조체(TS)를 패터닝하여 서로 인접하는 채널 구조체들(CS) 사이에 상기 기판(100)을 노출시키는 트렌치들(T)이 형성될 수 있다.
구체적으로, 상기 트렌치들(T)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 트렌치들(T)이 형성될 평면적 위치를 정의하는 제2 마스크 패턴들(미도시)을 형성하는 것, 및 상기 제2 마스크 패턴들을 식각 마스크로 상기 박막 구조체(TS)를 이방성 식각하는 것을 포함할 수 있다. 상기 트렌치들(T)은 상기 상부 및 하부 반도체 패턴들(USP 및 LSP)로부터 이격되어, 상기 희생막들(112) 및 상기 절연막들(110)의 측벽들을 노출시키도록 형성될 수 있다. 평면적 관점에서 상기 트렌치들(T)은 라인 형태 또는 직사각형으로 형성될 수 있으며, 일 단면의 관점에서 상기 트렌치들(T)은 상기 기판(100)의 상면을 노출시키도록 형성될 수 있다. 상기 식각 공정 동안, 상기 기판(100)의 상부가 과식각되어, 상기 기판(100)의 상부가 리세스될 수 있다. 상기 트렌치들(T)은 이방성 식각 공정에 의해 상기 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다. 즉, 상기 트렌치들(T)의 하부의 폭은 상기 트렌치들(T)의 상부의 폭보다 좁을 수 있다.
상기 트렌치들(T)이 형성됨에 따라, 상기 박막 구조체(TS)는 일 방향으로 연장된 라인 형태를 가질 수 있다. 하나의 라인 형태의 상기 박막 구조체(TS)는 복수의 상기 채널 구조체들(CS)에 의해 관통될 수 있다.
상기 트렌치들(T)에 의해 노출된 상기 희생막들(112)을 제거하여, 상기 절연막들(110) 사이에 리세스 영역들(R)이 형성될 수 있다. 구체적으로, 상기 리세스 영역들(R)은, 상기 절연막들(110), 상기 수직 절연체(120), 상기 하부 반도체 패턴(LSP), 상기 하부 절연막(102), 및 상기 기판(100)에 대해 식각 선택성을 갖는 식각 조건을 이용하여, 상기 희생막들(112)을 등방적으로 식각하여 형성될 수 있다. 상기 희생막들(112)은 상기 등방성 식각 공정에 의해 완전히 제거될 수 있다. 일 예로, 상기 희생막들(112)이 실리콘 질화막이고, 상기 절연막들(110)이 실리콘 산화막인 경우, 상기 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
상기 리세스 영역들(R) 중 최하층의 리세스 영역(R)은, 상기 트렌치들(T)로부터 상기 절연막들(110) 중 최하층의 절연막(110)과 상기 하부 절연막(102) 사이로 수평적으로 연장될 수 있고, 상기 하부 반도체 패턴(LSP)의 측벽의 일부를 노출할 수 있다. 상기 리세스 영역들(R) 중 나머지 리세스 영역들(R)은 상기 트렌치들(T)로부터 상기 절연막들(110) 사이로 수평적으로 연장될 수 있고, 상기 수직 절연체(120)의 측벽의 일부를 노출할 수 있다. 즉, 상기 최하층의 리세스 영역(R)은 상기 최하층의 절연막(110), 상기 하부 절연막(102), 및 상기 하부 반도체 패턴(LSP)의 일 측벽에 의해 정의될 수 있고, 상기 나머지 리세스 영역들(R)은 수직적으로 서로 인접하는 절연막들(110)과 상기 수직 절연체(120)의 일 측벽에 의해 정의될 수 있다.
상기 리세스 영역들(R)이 형성된 후, 상기 최하층의 리세스 영역(R) 내에 게이트 유전 패턴(160)이 형성될 수 있다. 일 예로, 상기 게이트 유전 패턴(160)을 형성하는 것은, 열산화 공정을 수행하여 상기 최하층의 리세스 영역(R)에 의해 노출된 상기 하부 반도체 패턴(LSP)의 측벽의 일부분을 산화시키는 것을 포함할 수 있다. 상기 게이트 유전 패턴(160)은 일 예로, 실리콘 산화물을 포함할 수 있다.
도 12를 참조하면, 상기 리세스 영역들(R)의 내벽들을 덮는 수평 절연체들(145), 및 상기 리세스 영역들(R)의 나머지 공간을 채우는 게이트 라인들이 형성될 수 있다. 상기 수평 절연체들(145) 및 상기 게이트 라인들을 형성하는 것은, 상기 리세스 영역들(R)을 차례로 덮는 수평 절연막 및 도전막을 형성하는 것, 및 상기 트렌치들(T) 내에서 상기 수평 절연막 및 상기 도전막을 제거하여 상기 리세스 영역들(R) 내에 상기 수평 절연체들(145) 및 상기 게이트 라인들을 국소적으로 형성하는 것을 포함할 수 있다.
상기 수평 절연막은, 상기 수직 절연막과 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수평 절연막은 전하 트랩형 플래시 메모리 트랜지스터의 블록킹 절연막을 포함할 수 있다. 상기 블록킹 절연막은, 도 6를 참조하여 설명한, 상기 터널 절연막(TL)보다 작고 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 예로, 상기 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다. 상기 도전막은 상기 리세스 영역들(R)을 채우면서 상기 트렌치들(T)의 내벽을 컨포말하게 덮도록 형성될 수 있다. 이 경우, 상기 게이트 라인들을 형성하는 것은 상기 트렌치들(T) 내에서 상기 도전막을 등방성 식각의 방법으로 제거하는 것을 포함할 수 있다. 이와 달리, 다른 실시예에 따르면, 상기 도전막은 상기 트렌치들(T)을 채우도록 형성될 수 있으며, 이 경우 상기 게이트 라인들은 상기 트렌치들(T) 내에서 상기 도전막을 이방성 식각의 방법으로 제거하는 것을 포함할 수 있다. 일 실시예에 따르면, 상기 도전막을 형성하는 것은, 배리어 금속막 및 금속막을 차례로 증착하는 것을 포함할 수 있다. 상기 배리어 금속막은 일 예로, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있고, 상기 금속막은 일 예로, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 최하층의 리세스 영역(R)에서 상기 수평 절연체(145)는 상기 하부 반도체 패턴(LSP) 상의 상기 게이트 유전 패턴(160)과 직접 접촉할 수 있고, 상기 나머지 리세스 영역들(R)에서 상기 수평 절연체들(145)은 상기 수직 절연체(120)와 직접 접촉할 수 있다.
상기 게이트 라인들은 상기 기판(100) 상에 상기 제1 방향(D1)으로 적층된 하부 선택 라인(150G) 및 상부 선택 라인(150S)을 포함할 수 있다. 일 실시예에 따르면, 상기 상부 선택 라인(150S)은 복수 개로 제공될 수 있고, 복수 개의 상기 상부 선택 라인들(150S)은 상기 하부 선택 라인(150G) 상에 상기 제1 방향(D1)으로 적층될 수 있다. 상기 게이트 라인들은 상기 하부 선택 라인(150G) 및 상기 상부 선택 라인(150S) 사이에 제공되고, 상기 제1 방향(D1)으로 적층되는 셀 게이트 전극들(150)을 포함할 수 있다. 상기 기판(100) 상에 적층된 상기 셀 게이트 전극들(150)은 셀 게이트 구조체(CGS)로 정의될 수 있다. 상기 상부 선택 라인(150S)이 복수 개로 제공되는 경우, 상기 셀 게이트 구조체(CGS)는 상기 하부 선택 라인(150G)과 상기 복수 개의 상기 상부 선택 라인들(150S) 중 최하층의 상부 선택 라인(150S) 사이에 제공될 수 있다. 상기 게이트 라인들은 상기 하부 선택 라인(150G)과 상기 셀 게이트 구조체(CGS) 사이에 제공되는 적어도 하나의 하부 더미 게이트 라인(150LD)을 포함할 수 있다. 이에 따라, 상기 하부 선택 라인(150G)과 상기 셀 게이트 구조체(CGS) 사이에 상기 적어도 하나의 상기 하부 더미 게이트 라인(150LD)을 포함하는 하부 더미 구조체(LDS)가 정의될 수 있다. 일 실시예에 따르면, 상기 하부 더미 구조체(LDS)는 복수 개의 하부 더미 게이트 라인들(150LD)을 포함할 수 있고, 상기 복수 개의 상기 하부 더미 게이트 라인들(150LD)은 상기 하부 선택 라인(150G)과 상기 셀 게이트 구조체(CGS) 사이에서 상기 제1 방향(D1)으로 적층될 수 있다. 더하여, 상기 게이트 라인들은 상기 상부 선택 라인(150S)과 상기 셀 게이트 구조체(CGS) 사이에 제공되는 적어도 하나의 상부 더미 게이트 라인(150UD)을 포함할 수 있다. 이에 따라, 상기 상부 선택 라인(150S)과 상기 셀 게이트 구조체(CGS) 사이에 상기 적어도 하나의 상기 상부 더미 게이트 라인(150UD)을 포함하는 상부 더미 구조체(UDS)가 정의될 수 있다. 일 실시예에 따르면, 상기 상부 더미 구조체(UDS)는 복수 개의 상부 더미 게이트 라인들(150UD)을 포함할 수 있고, 상기 복수 개의 상기 상부 더미 게이트 라인들(150UP)은 상기 상부 선택 라인(150S)과 상기 셀 게이트 구조체(CGS) 사이에서 상기 제1 방향(D1)으로 적층될 수 있다. 상기 상부 선택 라인(150S)이 복수 개로 제공되는 경우, 상기 상부 더미 구조체(UDS)는 상기 복수 개의 상기 상부 선택 라인들(150S) 중 최하층의 상부 선택 라인(150S)과 상기 셀 게이트 구조체(CGS) 사이에 제공될 수 있다.
상기 기판(100) 상에 상기 제1 방향(D1)으로 차례로 적층된 상기 하부 선택 라인(150G), 상기 하부 더미 구조체(LDS), 상기 셀 게이트 구조체(CGS), 상기 상부 더미 구조체(UDS), 및 상기 상부 선택 라인(150S)은 적층 구조체(SS)로 정의될 수 있다. 상기 적층 구조체(SS)는, 도 3 내지 도 5를 참조하여 설명한 바와 같이, 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 상기 적층 구조체(SS)는 상기 기판(100) 상에 복수 개로 제공될 수 있고, 복수 개의 상기 적층 구조체들(SS)은 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 절연막들(110)은, 도 3 내지 도 5를 참조하여 설명한 바와 같이, 상기 게이트 라인들 사이에 제공되어 상기 제2 방향(D2)으로 연장될 수 있다.
도 4를 다시 참조하면, 상기 수평 절연체(145) 및 상기 게이트 라인들이 형성된 후, 상기 기판(100) 내에 공통 소스 영역들(170)이 형성될 수 있다. 상기 공통 소스 영역들(170)은 상기 트렌치들(T)에 의해 노출된 상기 기판(100)에 이온 주입 공정을 수행하여 형성될 수 있다. 상기 공통 소스 영역들(170)은 상기 하부 반도체 패턴(LSP)과 다른 도전형을 가질 수 있다. 이와 달리, 상기 하부 반도체 패턴(LSP)과 접하는 상기 기판(100)의 영역은 상기 하부 반도체 패턴(LSP)과 동일한 도전형을 가질 수 있다. 플래시 메모리 장치를 위한 본 발명의 일 실시예에 따르면, 상기 공통 소스 영역들(170)의 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 그러나, 다른 실시예에 따르면, 상기 공통 소스 영역들(170)의 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 실시예에 따르면, 상기 공통 소스 영역들(170)은, 서로 다른 복수의 공통 소스 영역들(170)을 포함하는, 독립적인 복수의 소스 그룹들을 구성할 수 있으며, 상기 소스 그룹들의 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
상기 공통 소스 영역들(170) 상에 상기 트렌치들(T)을 채우는 전극 분리 패턴들(180)이 형성될 수 있다. 상기 전극 분리 패턴들(180)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중의 적어도 한가지로 형성될 수 있다. 더하여, 상기 제1 및 제2 반도체 패턴들(130, 135)에 접속하는 도전 패드(165)가 형성될 수 있다. 상기 도전 패드(165)는 상기 제1 및 제2 반도체 패턴들(130, 135)의 상부 영역을 리세스한 후, 상기 리세스된 영역 내에 도전 물질을 채움으로써 형성될 수 있다. 상기 도전 패드(165)는 상기 제1 및 제2 반도체 패턴들(130, 135)과 다른 도전형의 불순물 도핑하여 형성될 수 있다.
이 후, 상기 적층 구조체(SS) 상에 상기 도전 패드(165)에 접속하는 콘택 플러그(PLG), 및 상기 콘택 플러그(PLG)에 연결되는 비트 라인(BL)이 형성될 수 있다. 상기 비트 라인(BL)은 상기 콘택 플러그(PLG)를 통해 상기 제1 및 제2 반도체 패턴들(130, 135)에 전기적으로 연결될 수 있다. 상기 비트 라인(BL)은 상기 게이트 라인들 또는 상기 트렌치들(T)을 가로지르도록 형성될 수 있다. 상기 비트 라인(BL)은 층간 절연막(190)에 의해 상기 적층 구조체(SS)로부터 이격되어 형성될 수 있다.
도 13은 본 발명의 다른 실시예들에 따른 3차원 반도체 메모리 장치의 간략 회로도이다.
도 13을 참조하면, 3차원 반도체 메모리 장치의 셀 에러이는 공통 소스 라인(CSL), 비트 라인(BL), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인(BL) 사이의 셀 스트링(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막일 수 있고, 상기 비트 라인(BL)은 상기 기판 상에 배치되는 도전성 패턴들(일 예로, 금속 라인)일 수 있다.
상기 셀 스트링(CSTR)은 상기 비트 라인(BL)에 연결된 제1 스트링(CSTR1), 및 상기 공통 소스 라인(CSL)에 연결된 제2 스트링(CSTR2)을 포함할 수 있다. 상기 제1 스트링(CSTR1)은 스위칭 소자(SW)를 통해 상기 제2 스트링(CSTR2)에 연결될 수 있다.
상기 제1 스트링(CSTR1)은 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 스트링 선택 트랜지스터(SST)와 상기 스위칭 소자(SW) 사이에 배치되는 복수 개의 제1 메모리 셀 트랜지스터들(MCT1)을 포함할 수 있다. 상기 스트링 선택 트랜지스터(SST) 및 상기 제1 메모리 셀 트랜지스터들(MCT1)은 직렬로 연결될 수 있다. 상기 제1 스트링(CSTR1)은 상기 스트링 선택 트랜지스터(SST)와 이에 바로 인접하는 제1 메모리 셀 트랜지스터(MCT1) 사이에 제공되는 제1 더미 셀 트랜지스터(DCT1)을 더 포함할 수 있다.
상기 제2 스트링(CSTR2)은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 및 상기 접지 선택 트랜지스터(GST)와 상기 스위칭 소자(SW) 사이에 배치되는 복수 개의 제2 메모리 셀 트랜지스터들(MCT2)을 포함할 수 있다. 상기 접지 선택 트랜지스터(GST) 및 상기 제2 메모리 셀 트랜지스터들(MCT2)은 직렬로 연결될 수 있다. 상기 제2 스트링(CSTR2)은 상기 접지 선택 트랜지스터(GST)와 이에 바로 인접하는 제2 메모리 셀 트랜지스터(MCT2) 사이에 제공되는 제2 더미 셀 트랜지스터(DCT2)를 더 포함할 수 있다.
상기 제1 및 제2 메모리 셀 트랜지스터들(MCT1, MCT2)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다. 프로그램 동작시, 상기 제1 더미 셀 트랜지스터(DCT1) 및 상기 제2 더미 셀 트랜지스터(DCT2)에 더미 패스 전압이 인가될 수 있고, 상기 더미 패스 전압은 상기 제1 및 제2 메모리 셀 트랜지스터들(MCT1, MCT2)에 인가되는 패스 전압보다 작을 수 있다.
도 14는 본 발명의 다른 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 14를 참조하면, 3차원 반도체 메모리 장치는 기판(200) 상의 비트 라인(BL), 상기 기판(200)과 상기 비트 라인(BL) 사이의 적층 구조체(SS), 상기 적층 구조체(SS)와 상기 비트 라인(BL) 사이의 공통 소스 라인(CSL), 및 상기 적층 구조체(SS)를 관통하는 반도체 패턴(SP)을 포함할 수 있다. 상기 반도체 패턴(SP)은 상기 비트 라인(BL)과 상기 공통 소스 라인(CSL)을 연결할 수 있다. 상기 반도체 패턴(SP)은, 상기 적층 구조체(SS)과 상기 비트 라인(BL) 사이에 제공되는 콘택 플러그(PLG)를 통하여 상기 비트 라인(BL)에 연결될 수 있다.
상기 적층 구조체(SS)는 상기 기판(200) 상에, 상기 기판(200)의 상면에 수직한 방향(일 예로, y방향)으로 차례로 적층된 복수 개의 워드 라인들(WL), 및 상기 워드 라인들(WL)과 상기 비트 라인(BL) 사이에 배치되는 선택 라인들을 포함할 수 있다. 상기 선택 라인들은, 상기 워드 라인들(WL)과 상기 비트 라인(BL) 사이에 배치되는 스트링 선택 라인(SSL), 및 상기 워드 라인들(WL)과 상기 공통 소스 라인(CSL) 사이에 배치되는 접지 선택 라인(GSL)을 포함할 수 있다. 상기 적층 구조체(SS)는 상기 워드 라인들(WL)과 상기 선택 라인들 사이에 배치되는 더미 워드 라인들(DWL)을 더 포함할 수 있다.
상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL)은 상기 기판(200)의 상기 상면에 평행한 방향(일 예로, x 방향)으로 서로 이격될 수 있다. 상기 워드 라인들(WL)은, 상기 기판(200)과 상기 스트링 선택 라인(SSL) 사이에 배치되는 제1 워드 라인들(WL1), 및 상기 기판(200)과 상기 접지 선택 라인(GSL) 사이에 배치되는 제2 워드 라인들(WL2)을 포함할 수 있다. 상기 제2 워드 라인들(WL2)은 상기 제1 워드 라인들(WL1)로부터 x방향으로 이격될 수 있다. 상기 더미 워드 라인들(DWL)은 상기 스트링 선택 라인(SSL)과 이에 바로 인접하는 제1 워드 라인(WL1) 사이에 배치되는 제1 더미 워드 라인(DWL1), 및 상기 접지 선택 라인(GSL)과 이에 바로 인접하는 제2 워드 라인(WL2) 사이에 배치되는 제2 더미 워드 라인(DWL2)을 포함할 수 있다. 상기 제1 더미 워드 라인(DWL1) 및 상기 제2 더미 워드 라인(DWL2)은 x방향으로 서로 이격될 수 있다.
상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)은, 도 13을 참조하여 설명한, 상기 스트링 선택 트랜지스터(SST) 및 상기 접지 선택 트랜지스터(GST)에 각각 연결될 수 있다. 상기 제1 워드 라인들(WL1) 및 상기 제2 워드 라인들(WL2)은, 도 13을 참조하여 설명한, 상기 제1 메모리 셀 트랜지스터들(MCT1) 및 제2 메모리 셀 트랜지스터들(MCT2)에 각각 연결될 수 있다. 상기 제1 더미 워드 라인(DWL1) 및 상기 제2 더미 워드 라인(DWL2)은, 도 13을 참조하여 설명한, 상기 제1 더미 셀 트랜지스터(DCT1) 및 상기 제2 더미 셀 트랜지스터(DCT2)에 각각 연결될 수 있다.
상기 적층 구조체(SS)는 상기 워드 라인들(WL) 사이, 상기 워드 라인들(WL)과 상기 더미 워드 라인들(DWL) 사이, 및 상기 더미 워드 라인들(DWL)과 상기 선택 라인들 사이에 제공되는 절연막들(210)을 포함할 수 있다. 상기 절연막들(210)은 상기 제1 워드 라인들(WL1) 사이 및 상기 제2 워드 라인들(WL2) 사이에 제공되는 제1 절연막들(210a), 상기 제1 더미 워드 라인(DWL1)과 이에 바로 인접하는 제1 워드 라인(WL1) 사이 및 상기 제2 더미 워드 라인(DWL2)과 이에 바로 인접하는 제2 워드 라인(WL2) 사이에 제공되는 제2 절연막들(210b), 상기 스트링 선택 라인(SSL)과 상기 제1 더미 워드 라인(DWL1) 사이 및 상기 접지 선택 라인(GSL)과 상기 제2 더미 워드 라인(DWL2) 사이에 제공되는 제3 절연막들(210c)을 포함할 수 있다.
상기 절연막들(210)의 각각은 y방향에 따른 두께를 가질 수 있다. 상기 제1 절연막들(210a)의 각각은 제1 두께(t1)를 가질 수 있고, 상기 제2 절연막들(210b)의 각각은 제2 두께(t2)를 가질 수 있고, 상기 제3 절연막들(210c)의 각각은 제3 두께(t3)를 가질 수 있다. 상기 제2 두께(t2)는 상기 제1 두께(t1)보다 크고, 상기 제3 두께(t3)는 상기 제2 두께(t2)보다 클 수 있다. 이에 따라, 상기 제1 워드 라인들(WL1)로부터 상기 스트링 선택 라인(SSL)으로 갈수록, 그리고 상기 제2 워드 라인들(WL2)로부터 상기 접지 선택 라인(GSL)으로 갈수록, 상기 절연막들(210)은 두꺼워질 수 있다.
상기 적층 구조체(SS)는 상기 기판(200)의 상기 상면에 평행하고 x방향에 교차하는 일 방향으로 연장될 수 있다. 상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL) 사이, 상기 제1 더미 워드 라인(DWL1)과 상기 제2 더미 워드 라인(DWL2) 사이, 및 상기 제1 워드 라인들(WL1)과 상기 제2 워드 라인들(WL2) 사이에 전극 분리 패턴(280)이 제공될 수 있다. 상기 전극 분리 패턴(280)은 상기 적층 구조체(SS)가 연장되는 방향을 따라 연장될 수 있다. 상기 전극 분리 패턴(280)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 상기 기판(200)과 상기 적층 구조체(SS) 사이에 하부 절연막(205)이 개재할 수 있다. 상기 하부 절연막(205)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
상기 반도체 패턴(SP)은 상기 적층 구조체(SS)를 관통하는 한 쌍의 수직 부분들(VP), 및 상기 적층 구조체(SS) 아래에 제공되어 상기 한 쌍의 수직 부분들(VP)을 연결하는 수평 부분(HP)을 포함할 수 있다. 상기 한 쌍의 수직 부분들(VP) 중 하나는 상기 적층 구조체(SS)를 관통하여 상기 공통 소스 라인(CSL)에 연결될 수 있고, 상기 수직 부분들(VP) 중 다른 하나는 상기 적층 구조체(SS)를 관통하여 상기 비트 라인(BL)에 연결될 수 있다. 상기 수평 부분(HP)은 상기 기판(200)과 상기 적층 구조체(SS) 사이에 제공되어 상기 한 쌍의 수직 부분들(VP)을 연결할 수 있다. 구체적으로, 상기 한 쌍의 수직 부분들(VP) 중 하나는 상기 제2 워드 라인들(WL2), 상기 제2 더미 워드 라인(DWL2), 및 상기 접지 선택 라인(GSL)을 관통하여 상기 공통 소스 라인(CSL)에 연결될 수 있고, 다른 하나는 상기 제1 워드 라인들(WL1), 상기 제1 더미 워드 라인(DWL1), 및 상기 스트링 선택 라인(SSL)을 관통하여 상기 콘택 플러그(PLG)를 통하여 상기 비트 라인(BL)에 연결될 수 있다. 상기 수평 부분(HP)은 상기 제1 워드 라인들(WL1)의 아래에서 상기 제2 워드 라인들(WL2)의 아래로 연장되어 상기 한 쌍의 수직 부분들(VP)을 서로 연결할 수 있다. 평면적 관점에서, 상기 수평 부분(HP)은 상기 전극 분리 패턴(280)을 가로지르는 판(plate) 형태일 수 있다. 상기 반도체 패턴(SP)은 반도체 물질을 포함할 수 있다. 일 예로, 상기 반도체 패턴(SP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상기 반도체 패턴(SP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중 적어도 하나의 결정 구조를 가질 수 있다. 상기 반도체 패턴(SP)은 언도프트 상태이거나, 상기 기판(200)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다.
상기 반도체 패턴(SP)과 상기 적층 구조체(SS) 사이에 전하 저장 구조체(250)가 개재될 수 있다. 상기 전하 저장 구조체(250)는 상기 반도체 패턴(SP)과 상기 기판(200) 사이로 연장될 수 있다. 상기 전하 저장 구조체(250)는, 도시되지 않았지만, 상기 반도체 패턴(SP)의 외벽을 차례로 덮는 터널 절연층, 전하 저장층, 및 블로킹 절연층을 포함할 수 있다.
상기 워드 라인들(WL1, WL2)은 상기 반도체 패턴(SP)의 전위를 제어할 수 있도록 구성될 수 있다. 일 예로, 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL) 사이의 전기적 연결은 상기 워드 라인들(WL1, WL2), 상기 스트링 선택 라인(SSL), 및 상기 접지 선택 라인(GSL)에 의해 제어될 수 있다. 이러한 구성에 따르면, 상기 반도체 패턴(SP)은 낸드형 셀 어레이 구조의 단위 셀 스트링을 구성할 수 있다. 도시되지 않았지만, 상기 기판(200) 내에, 상기 반도체 패턴(SP)의 상기 수평 부분(HP)을 지나는 전하의 흐름을 선택적으로 제어하는 스위칭 소자(미도시)가 제공될 수 있다.
도 15 내지 도 18은 본 발명의 다른 실시예들에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 15를 참조하면, 기판(200) 내에 매몰 희생 패턴(buried sacrificial pattern, 202)이 형성될 수 있다. 상기 매몰 희생 패턴(202)이 형성된 결과물 상에 하부 절연막(205)이 형성될 수 있고, 상기 하부 절연막(205) 상에 박막 구조체(TS)가 형성될 수 있다. 상기 박막 구조체(TS)는, 교대로 그리고 반복적으로 적층된, 복수의 절연막들(210) 및 복수의 도전막들(213)을 포함할 수 있다. 상기 절연막들(210)은, 도 14를 참조하여 설명한, 소정의 두께를 가지도록 형성될 수 있다. 상기 기판(200)은 반도체 물질(일 예로, 실리콘 기판)을 포함할 수 있다.
상기 매몰 희생 패턴(202)은 상기 절연막들(210) 및 상기 도전막들(213)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 매몰 희생 패턴(202)은 일 예로, 소자분리를 위한 절연 패턴을 형성하는 공정을 이용하여 형성될 수 있다.
도 16을 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 매몰 희생 패턴(202)의 상면을 노출하는 수직 홀들(H1)이 형성될 수 있다. 이 후, 상기 수직 홀들(H1)에 의해 노출된 상기 매몰 희생 패턴(202)을 선택적으로 제거하여 수평 홀(H2)이 형성될 수 있다. 한 쌍의 상기 수직 홀들(H1)이 하나의 매몰 희생 패턴(202) 상에 형성될 수 있다. 상기 한 쌍의 수직 홀들(H1)은 상기 수평 홀(H2)를 통하여 서로 연결될 수 있다. 서로 연결된 상기 한 쌍의 수직 홀들(H1) 및 상기 수평 홀(H2)에 의해 상기 박막 구조체(TS)를 관통하는 하나의 개구부가 정의될 수 있다.
도 17을 참조하면, 상기 개구부의 내벽을 콘포멀하게 덮는 전하 저장 구조체(250)가 형성될 수 있다. 상기 전하 저장 구조체(250)는, 도시되지 않았지만, 상기 개구부의 내벽을 차례로 덮는 블로킹 절연층, 전하 저장층, 및 터널 절연층을 포함할 수 있다. 이 후, 상기 개구부의 잔부를 채우는 반도체 패턴(SP)이 형성될 수 있다. 상기 반도체 패턴(SP)은 상기 한 쌍의 수직 홀들(H1) 내에 각각 제공되는 한 쌍의 수직 부분들(VP), 및 상기 수평 홀(H2) 내에 제공되는 수평 부분(HP)을 포함할 수 있다.
도 18을 참조하면, 상기 박막 구조체(TS)를 패터닝하여, 상기 절연막들(210) 및 상기 도전막들(213)의 내측벽들을 노출시키는 트렌치(T)가 형성될 수 있다. 상기 트렌치(T)는 상기 반도체 패턴(SP)의 상기 수평 부분(HP)을 가로지를 수 있다. 상기 트렌치(T)는 상기 반도체 패턴(SP)의 상기 한 쌍의 수직 부분들(VP) 사이에 형성될 수 있다. 상기 트렌치(T)는 상기 수평 부분(HP)의 외측벽을 둘러싸는 상기 전하 저장 구조체(250)의 상면의 일부를 노출할 수 있다. 이 후, 상기 트렌치(T)를 채우는 전극 분리 패턴(280)이 형성될 수 있다.
상기 트렌치(T)가 형성됨에 따라 상기 도전막들(213)은 도전 패턴들로 분리될 수 있다. 상기 도전 패턴들 중 최상층의 도전 패턴들은 각각 3차원 반도체 메모리 장치의 셀 어레이를 구성하는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 이용될 수 있다. 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)은 상기 전극 분리 패턴(280)을 사이에 두고 x방향으로 서로 이격될 수 있다. 상기 도전 패턴들 중 상기 최상층의 도전 패턴들 바로 아래에 제공되는 도전 패턴들은 더미 워드 라인들(DWL)로 정의될 수 있다. 상기 더미 워드 라인들(DWL)은 상기 스트링 선택 라인(SSL)과 상기 기판(200) 사이에 제공되는 제1 더미 워드 라인(DWL1) 및 상기 접지 선택 라인(GSL)과 상기 기판(200) 사이에 제공되는 제2 더미 워드 라인(DWL2)을 포함할 수 있다. 상기 제1 더미 워드 라인(DWL1) 및 상기 제2 더미 워드 라인(DWL2)은 상기 전극 분리 패턴(280)을 사이에 두고 x방향으로 서로 이격될 수 있다. 상기 도전 패턴들 중 상기 제1 더미 워드 라인(DWL1)과 상기 기판(200) 사이에 개재되는 도전 패턴들은 제1 워드 라인들(WL1)로 정의될 수 있고, 상기 도전 패턴들 중 상기 제2 더미 워드 라인(DWL2)과 상기 기판(200) 사이에 개재되는 도전 패턴들은 제2 워드 라인들(WL2)로 정의될 수 있다. 상기 제1 워드 라인들(WL1)은 상기 전극 분리 패턴(180)을 사이에 두고 상기 제2 워드 라인들(WL2)로부터 이격될 수 있다. 상기 기판(200) 상에 적층된, 상기 워드 라인들(WL1, WL2), 상기 더미 워드 라인들(DWL), 상기 스트링 선택 라인(SSL), 상기 접지 선택 라인(GSL), 및 상기 절연막들(110)은 적층 구조체(SS)로 정의될 수 있다.
상기 반도체 패턴(SP)의 상기 한 쌍의 수직 부분들(VP) 중 하나는, 상기 제1 워드 라인들(WL1), 상기 제1 더미 워드 라인(DWL1), 및 상기 스트링 선택 라인(SSL)을 관통할 수 있고, 다른 하나는 상기 제2 워드 라인들(WL2), 상기 제2 더미 워드 라인(DWL2), 및 상기 접지 선택 라인(GSL)을 관통할 수 있다. 상기 반도체 패턴(SP)의 상기 수평 부분(HP)은 상기 적층 구조체(SS) 아래에 제공되어 상기 한 쌍의 수직 부분들(VP)을 연결할 수 있다.
도 14를 다시 참조하면, 상기 적층 구조체(SS) 상에 비트 라인(BL)이 형성될 수 있고, 상기 적층 구조체(SS)와 상기 비트 라인(BL) 사이에 공통 소스 라인(CSL)이 형성될 수 있다. 상기 반도체 패턴(SP)의 상기 한 쌍의 수직 부분들(VP) 중 하나는 콘택 플러그(PLG)를 통하여 상기 비트 라인(BL)에 연결될 수 있고, 다른 하나는 상기 공통 소스 라인(CSL)에 연결될 수 있다.
본 발명의 개념에 따르면, 3차원 반도체 메모리 장치는 기판 상에 수직으로 적층된 게이트 라인들을 포함할 수 있고, 상기 게이트 라인들은 상기 기판의 상면에 수직한 방향을 따라 차례로 적층된 셀 게이트 전극(즉, 워드 라인), 더미 게이트 라인(즉, 더미 워드 라인), 및 선택 라인(즉, 스트링 선택 라인 또는 접지 선택 라인)을 포함할 수 있다. 상기 셀 게이트 전극으로부터 상기 선택 라인으로 갈수록 상기 게이트 라인들 사이의 간격이 증가할 수 있다. 이에 따라, 상기 선택 라인과 상기 셀 게이트 전극 사이의 전기적 간섭이 최소화될 수 있다.
이에 따라, 3차원 반도체 메모리 장치의 전기적 특성이 개선될 수 있고, 우수한 신뢰성을 갖는 3차원 반도체 메모리 장치가 제공될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 102: 하부 절연막
110: 절연막 150G: 하부 선택 라인
150LD: 하부 더미 게이트 라인 150: 셀 게이트 전극
150UD: 상부 더미 게이트 라인 150S: 상부 선택 라인
CGS: 셀 게이트 구조체 LDS: 하부 더미 구조체
UDS: 상부 더미 구조체 SS: 적층 구조체
LSP: 하부 반도체 패턴 USP: 상부 반도체 패턴
130: 제1 반도체 패턴 135: 제2 반도체 패턴
CS: 채널 구조체 120: 수직 절연체
140: 매립 절연 패턴 145: 수평 절연체
165: 도전 패드 160: 게이트 유전 패턴
170: 공통 소스 영역 180: 전극 분리 패턴
190: 층간 절연막 PLG: 콘택 플러그
BL: 비트 라인

Claims (20)

  1. 기판 상에, 상기 기판의 상면에 수직한 제1 방향으로 적층된 하부 선택 라인 및 상부 선택 라인;
    상기 하부 선택 라인과 상기 상부 선택 라인 사이에 제공되고, 상기 제1 방향으로 적층된 셀 게이트 전극들을 포함하는 셀 게이트 구조체;
    상기 하부 선택 라인과 상기 셀 게이트 구조체 사이에 제공되고, 상기 제1 방향으로 적층된 복수의 하부 더미 게이트 라인들을 포함하는 하부 더미 구조체, 상기 복수의 하부 더미 게이트 라인들 중 최상층의 하부 더미 게이트 라인은 상기 제1 방향을 따라 상기 셀 게이트 전극들 중 최하층의 셀 게이트 전극으로부터 제1 거리로 이격되고, 상기 복수의 하부 더미 게이트 라인들 중 최하층의 하부 더미 게이트 라인은 상기 제1 방향을 따라 상기 하부 선택 라인으로부터 제5 거리로 이격되는 것; 및
    상기 상부 선택 라인과 상기 셀 게이트 구조체 사이에 제공되고, 상기 제1 방향을 따라 상기 셀 게이트 전극들 중 최상층의 셀 게이트 전극으로부터 제2 거리로 이격되는 상부 더미 게이트 라인을 포함하는 상부 더미 구조체를 포함하되,
    상기 최상층의 하부 더미 게이트 라인 및 상기 상부 더미 게이트 라인은 각각 상기 최하층의 셀 게이트 전극 및 상기 최상층의 셀 게이트 전극에 바로 인접하고,
    상기 최하층의 하부 더미 게이트 라인은 상기 하부 선택 라인에 바로 인접하고,
    상기 셀 게이트 전극들은 상기 제1 방향을 따라 제3 거리로 서로 이격되고, 상기 제1 거리 및 상기 제2 거리는 각각 상기 제3 거리보다 크고,
    상기 제5 거리는 상기 제1 거리보다 큰 3차원 반도체 메모리 장치.
  2. 청구항 1에 있어서,
    상기 상부 더미 구조체는 상기 제1 방향으로 적층된 복수의 상부 더미 게이트 라인들을 포함하되,
    상기 상부 더미 게이트 라인은 상기 복수의 상기 상부 더미 게이트 라인들 중 최하층의 상부 더미 게이트 라인인 3차원 반도체 메모리 장치.
  3. 청구항 2에 있어서,
    상기 복수의 상기 상부 더미 게이트 라인들은 상기 제1 방향을 따라 상기 제2 거리로 서로 이격되는 3차원 반도체 메모리 장치.
  4. 청구항 2에 있어서,
    상기 상부 선택 라인은 상기 제1 방향을 따라 상기 복수의 상기 상부 더미 게이트 라인들 중 최상층의 상부 더미 게이트 라인으로부터 제4 거리로 이격되고,
    상기 제4 거리는 상기 제2 거리보다 큰 3차원 반도체 메모리 장치.
  5. 청구항 4에 있어서,
    상기 상부 선택 라인은 복수 개로 제공되되,
    복수의 상기 상부 선택 라인들은 상기 상부 더미 구조체 상에 상기 제1 방향으로 적층되고,
    상기 복수의 상기 상부 선택 라인들 중 최하층의 상부 선택 라인이 상기 최상층의 상부 더미 게이트 라인으로부터 상기 제4 거리로 이격되는 3차원 반도체 메모리 장치.
  6. 삭제
  7. 청구항 1에 있어서,
    상기 복수의 상기 하부 더미 게이트 라인들은 상기 제1 방향을 따라 상기 제1 거리로 서로 이격되는 3차원 반도체 메모리 장치.
  8. 삭제
  9. 청구항 4에 있어서,
    상기 제5 거리는 상기 제4 거리보다 큰 3차원 반도체 메모리 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 기판 상의 제1 선택 라인;
    상기 기판과 상기 제1 선택 라인 사이에 제공되고, 상기 기판의 상면에 수직한 제1 방향으로 적층되는 복수의 셀 게이트 전극들을 포함하는 셀 게이트 구조체; 및
    상기 제1 선택 라인과 상기 셀 게이트 구조체 사이에 제공되고, 적어도 하나의 제1 더미 게이트 라인을 포함하는 제1 더미 구조체를 포함하되,
    상기 복수의 셀 게이트 전극들은 이들 사이에 개재하는 제1 절연막들에 의해 서로 분리되고,
    상기 제1 더미 구조체 및 상기 셀 게이트 구조체는 이들 사이에 개재하는 제2 절연막에 의해 서로 분리되고,
    상기 제1 더미 구조체 및 상기 제1 선택 라인은 이들 사이에 개재하는 제3 절연막에 의해 서로 분리되고,
    상기 제1 절연막들, 상기 제2 절연막 및 상기 제3 절연막의 각각은 상기 제1 방향에 따른 두께를 가지되, 상기 제2 절연막은 상기 제1 절연막들보다 두꺼운 두께를 가지고, 상기 제3 절연막은 상기 제2 절연막보다 두꺼운 두께를 갖는 3차원 반도체 메모리 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102337640B1 (ko) * 2017-04-25 2021-12-13 삼성전자주식회사 3차원 반도체 소자
KR102581384B1 (ko) * 2017-12-28 2023-09-22 삼성전자주식회사 반도체 메모리 소자
KR102497881B1 (ko) * 2020-10-29 2023-02-10 한양대학교 산학협력단 집적도를 향상시킨 3차원 플래시 메모리 및 그 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130328005A1 (en) 2012-06-07 2013-12-12 Yoocheol Shin Three-dimensional resistive random access memory devices, methods of operating the same, and methods of fabricating the same
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101855437B1 (ko) * 2010-12-02 2018-05-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
JP6139370B2 (ja) * 2013-10-17 2017-05-31 株式会社東芝 不揮発性半導体記憶装置
KR102116674B1 (ko) * 2014-03-21 2020-06-08 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치 및 그것의 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130328005A1 (en) 2012-06-07 2013-12-12 Yoocheol Shin Three-dimensional resistive random access memory devices, methods of operating the same, and methods of fabricating the same
US20160099155A1 (en) 2014-10-01 2016-04-07 Samsung Electronics Co., Ltd. Methods of forming a hard mask layer and of fabricating a semiconductor device using the same

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