CN107768377B - 半导体装置 - Google Patents

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Abstract

提供了一种半导体装置，所述半导体装置包括：基底，包括主区和延伸区；垂直沟道结构，位于主区上；电极结构，包括堆叠在基底上的栅电极。垂直沟道结构在与基底的顶表面垂直的第一方向上延伸。栅电极包括线区和接触区。线区沿与第一方向垂直的第二方向从主区朝着延伸区延伸。接触区位于线区的端部上并且比线区厚。接触区之间的在第二方向上的间隔距离大于线区之间的在第一方向上的间隔距离。

Description

半导体装置
本申请要求于2016年8月16日提交的第10-2016-0103795号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及一种半导体装置，更具体地，涉及一种三维半导体存储器装置。
背景技术
出于满足高性能和低制造成本的目的，期望增大半导体装置的集成度。半导体装置的集成度会影响产品的价格。典型的二维半导体装置的集成度主要由被单位存储器单元占据的面积来确定，使得它极大地受用于形成精细图案的技术的水平影响。然而，用于增加图案精细度的处理设备的花费对增大二维半导体装置的集成度设置了实际的限制。
发明内容
发明构思涉及一种能够通过简单工艺制造并且具有增大的集成度和可靠性的半导体装置。
根据发明构思的一些示例实施例，半导体装置可包括：基底，包括主区和延伸区；垂直沟道结构，位于主区上并且在与基底的顶表面垂直的第一方向上延伸；电极结构，包括堆叠在基底上的栅电极。。栅电极可包括线区和接触区。线区可沿与第一方向垂直的第二方向从主区朝着延伸区延伸。接触区可位于线区的端部上并且可比线区厚。接触区之间的在第二方向上的间隔距离可大于线区之间的在第一方向上的间隔距离。
根据发明构思的一些示例实施例，半导体装置可包括：基底，包括主区和延伸区；电极结构，包括堆叠在基底上的栅电极；以及垂直沟道结构，位于主区上并且穿透电极结构。每个栅电极可包括线区和接触区。线区可从主区朝着延伸区延伸。接触区可位于线区的端部上并且比线区厚。接触区的顶表面可比直接位于接触区上方的栅电极的线区的底表面高。
根据发明构思的一些示例实施例，半导体装置可包括位于基底上的存储器单元阵列。存储器单元阵列可包括堆叠在彼此的顶部上的多个栅电极。每个栅电极可包括线区和连接到线区的端部的接触区。栅电极可包括位于第二栅电极之上的第一栅电极。第一栅电极和第二栅电极的线区可在与基底的顶表面垂直的第一方向上彼此分开第一距离。第一栅电极和第二栅电极的接触区可在与基底的顶表面平行的第二方向上彼此分开比第一距离大的第二距离。第一栅电极的接触区的顶表面可位于第一栅电极的线区的顶表面上方。第二栅电极的接触区的顶表面可位于第二栅电极的线区的顶表面上方。
附图说明
图1是用于解释根据发明构思的一些示例实施例的半导体装置的粗略构造的示意图。
图2是粗略地示出根据发明构思的一些示例实施例的半导体装置的单元阵列的块图。
图3是根据发明构思的一些示例实施例的半导体装置的电路图。
图4是根据发明构思的一些示例实施例的半导体装置的透视图。
图5A至图5F是根据发明构思的一些示例实施例的半导体装置的剖视图。
图6是根据发明构思的一些示例实施例的半导体装置的剖视图。
图7至图12是用于解释根据发明构思的一些示例实施例的制造半导体装置的方法的剖视图。
图13是根据发明构思的一些示例实施例的半导体装置的剖视图。
图14至图18是用于解释根据发明构思的一些示例实施例的制造半导体装置的方法的剖视图。
图19和图21是用于解释根据发明构思的一些示例实施例的阶梯式结构的透视图。
图20A至图20E是栅电极的平面图。
具体实施方式
以下，将参照附图来详细描述关于发明构思的一些示例实施例。
图1是用于解释根据发明构思的一些示例实施例的半导体装置的粗略构造的示意图。
参照图1，半导体装置可包括单元阵列区CAR和外围电路区。外围电路区可包括行解码器区ROW DCR、页缓冲器区PBR、列解码器区COL DCR以及控制电路区(未示出)。在一些示例实施例中，连接区CNR可设置在单元阵列区CAR与行解码器区ROW DCR之间。
单元阵列区CAR可设置为具有包括多个存储器单元的存储器单元阵列。在一些示例实施例中，存储器单元阵列可为包括三维布置的存储器单元、电连接到存储器单元的多条字线以及电连接到存储器单元的多条位线的三维(3D)存储器阵列。3D存储器阵列可单片式地形成在基底(例如，诸如硅的半导体基底或绝缘体上半导体基底)上。3D存储器阵列可包括垂直地定向使得至少一个存储器单元定位在另一存储器单元之上的垂直NAND串。至少一个存储器单元可包括电荷俘获层。下面的通过引用以它们的全部包含于此的专利文献描述了用于三维存储器阵列的适合的构造，其中，三维存储器阵列被构造为多个层级并使字线和/或位线在层级之间共享：第7,679,133号美国专利；第8,553,466号美国专利；第8,654,587号美国专利；第8,559,235号美国专利以及第2011/0233648号美国专利公布。
行解码器区ROW DCR可设置为具有选择存储器单元阵列的字线的行解码器，连接区CNR可设置为具有包括接触塞以及使存储器单元阵列和行解码器彼此电连接的互连线的互连线结构。行解码器可根据地址信息选择存储器单元阵列的字线中的一条。行解码器可响应来自控制电路的控制信号而将字线电压提供到选择的字线和未选择的字线。
页缓冲器区PBR可设置为具有读取存储在存储器单元中的数据的页缓冲器。根据操作模式，页缓冲器可暂时地存储将存储在存储器单元中的数据或读出存储在存储器单元中的数据。页缓冲器可在编程操作模式中用作写入驱动器并且在读取操作模式中用作读出放大器。
列解码器区COL DCR可设置为具有连接到存储器单元阵列的位线的列解码器。列解码器可提供页缓冲器与外部装置(例如，存储器控制器)之间的数据传输路径。
图2是粗略地示出根据发明构思的一些示例实施例的半导体装置的单元阵列的块图。
参照图2，单元阵列区CAR可包括多个单元阵列块BLK1、BLK2、……、BLKn。单元阵列块BLK1、BLK2、……、BLKn中的每个可包括具有在沿彼此交叉的第一方向D1和第二方向D2延伸的平面上沿第三方向D3堆叠的电极的电极结构。电极结构可与多个垂直沟道结构(或半导体柱)结合以构成三维布置的存储器单元阵列。单元阵列块BLK1、BLK2、……、BLKn中的每个可包括电连接到存储器单元的位线。
图3是根据发明构思的一些示例实施例的半导体装置的电路图。
参照图3，根据一些示例实施例的半导体装置的单元阵列可包括共源极线CSL、多条位线BL0至BL2以及设置在共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。
位线BL0至BL2可被二维地布置，多个单元串CSTR可并联连接到位线BL0至BL2中的每条。多个单元串CSTR可共同连接到共源极线CSL。例如，多个单元串CSTR可设置在多条位线BL0至BL2与单条共源极线CSL之间。共源极线CSL可设置为可被二维地布置的多条。例如，共源极线CSL可被供应有相同的电压或被彼此独立地电控制。
在一些示例实施例中，每个单元串CSTR可包括串联连接的串选择晶体管SST1和SST2、串联连接的存储器单元MCT以及地选择晶体管GST。每个存储器单元MCT可包括数据存储元件。
例如，每个单元串CSTR可包括串联连接的第一串选择晶体管SST1和SST2，第二串选择晶体管SST2可结合到位线BL0至BL2中的一条，地选择晶体管GST可结合到共源极线CSL。存储器单元MCT可串联连接在第一串选择晶体管SST1与地选择晶体管GST之间。
每个单元串CSTR还可包括连接在第一串选择晶体管SST1与存储器单元MCT之间的虚设单元DMC。如未在图中示出的，虚设单元DMC也可连接在地选择晶体管GST与存储器单元MCT之间。
可选择地，对于每个单元串CSTR，与第一串选择晶体管SST1和第二串选择晶体管SST2相似，地选择晶体管GST可包括串联连接的多个MOS晶体管。可选择地，每个单元串CSTR可包括单个串选择晶体管。
在一些示例实施例中，第一串选择晶体管SST1可通过第一串选择线SSL1来控制，第二串选择晶体管SST2可通过第二串选择线SSL2来控制。存储器单元MCT可通过多条字线WL0至WLn来控制，虚设单元DMC可通过虚设字线DWL来控制。地选择晶体管GST可通过地选择线GSL来控制。共源极线CSL可共同连接到地选择晶体管GST的源极。
单个单元串CSTR可包括与共源极线CSL分隔开不同距离的多个存储器单元MCT。多条字线WL0至WLn以及DWL可设置在共源极线CSL与位线BL0至BL2之间。
存储器单元MCT可包括共同连接到字线WL0至WLn以及DWL中的一条以具有等电位状态的栅电极，所述栅电极与共源极线CSL分隔开基本上相同的距离。相反，虽然存储器单元MCT的栅电极与共源极线CSL分隔开基本上相同的距离，但是设置在不同的行或列处的栅电极可被独立控制。
图4是根据发明构思的一些示例实施例的半导体装置的透视图。图5A至图5F是根据发明构思的一些示例实施例的半导体装置的剖视图。
参照图4和图5A，电极结构ST可设置在基底100上。基底100可为具有第一导电性(例如，P型导电性)的半导体基底。半导体基底可为单晶硅层、SOI(绝缘体上硅)基底、形成在硅-锗(SiGe)层上的硅层、形成在绝缘层上的单晶硅层以及形成在绝缘层上的多晶硅层中的一种。
电极结构ST可在与第一方向D1和第三方向D3垂直的第二方向D2上彼此分隔开。虽然为了描述的简洁示出了两个电极结构ST，但是发明构思不限于此。
基底100可包括主区MR和延伸区ER，主区MR设置为具有存储器单元，延伸区ER设置为用于栅电极EP与互连线之间的连接。垂直沟道结构VS可设置在主区MR上。垂直沟道结构VS可包括沟道区、穿透电极结构ST并且构成存储器单元。例如，垂直沟道结构VS可沿与基底100的顶表面平行的第一方向D1以之字形的样式布置。下面将参照图6更详细地讨论垂直沟道结构VS。
栅电极EP可沿与基底100的顶表面垂直的第三方向D3顺序地堆叠在基底100上。绝缘层(未示出)可设置在栅电极EP之间，但为了描述的简单省略示出绝缘层。每个栅电极EP可在第一方向D1上延伸并且在延伸区ER上具有用于与互连线连接的阶梯式结构。例如，每个栅电极EP可在第一方向D1上具有比贴近的在下面的栅电极EP的长度小的长度，因此每个栅电极EP可暴露连接到下面讨论的接触件的接触区CR。
对于每个电极结构ST，栅电极EP的最上层TEP可包括在第二方向D2上分开的多个图案。例如，最上层TEP可与参照图3讨论的串选择线对应。除最上层TEP之外，直接位于最上层TEP下方的在下面的栅电极也可与串选择线对应，在这种情况下，与最上层TEP一样，由在下面的栅电极组成的相关层可包括在第二方向D2上分开的多个图案。
如图5A至图5F中所示，每个栅电极EP可包括线区LR和接触区CR，线区LR从主区MR朝着延伸区ER延伸，接触区CR设置在线区LR的端部上且其厚度比线区LR的厚度大。接触区CR可为结合到接触件CT的部分，互连线通过接触件CT连接到所述部分。例如，接触件CT的下部可插入在接触区CR的顶表面之下。
接触区CR可包括连接到线区LR的下部P1和位于下部P1上的上部P2。下部P1可为其在第三方向上的厚度与线区LR的厚度基本上相同的部分，上部P2可为从线区LR的顶表面突出的部分。例如，接触区CR的厚度可为线区LR的厚度的大约1.1倍至2.0倍。因为接触区CR的厚度相对地大于线区LR的厚度，所以当形成其中设置接触件CT的接触孔时，可限制(和/或防止)接触区CR被穿透。
邻近的接触区CR可彼此分隔开期望的(和/或可选择地，预定的)距离。例如，接触区CR可在第一方向D1上彼此分开间隔距离d2，间隔距离d2比彼此分隔开的线区LR之间的在第三方向D3上的间隔距离d1大。例如，当电极结构ST包括在第三方向D3上彼此相邻的第一栅电极EP1和第二栅电极EP2时，第一栅电极EP1和第二栅电极EP2的接触区CR之间的间隔距离d2可大于包括在第一栅电极EP1中的线区LR的底表面与包括在第二栅电极EP2的线区LR的顶表面之间的间隔距离d1。接触区CR之间的间隔距离可限制和/或防止当形成栅电极EP时由邻近的栅电极EP之间的连接导致的桥接现象。
在一些示例实施例中，如图5A中所示，在下面的接触区CR可具有等于或低于直接位于在下面的接触区CR上方的在上面的接触区CR的底表面的顶表面。在其它示例实施例中，如图5B中所示，在下面的接触区CR可具有比直接位于在下面的接触区CR上方的在上面的接触区CR的底表面高的顶表面。例如，第二栅电极EP2的上部P2可具有比第一栅电极EP1的线区LR与第二栅电极EP2的线区LR之间的间隔距离d1大的厚度d3。
在一些示例实施例中，如图5A中所示，上部P2可具有与基底100的顶表面基本上垂直的侧壁SW。在其它示例实施例中，如图5C中所示，上部P2的侧壁SW可与线区LR的顶表面形成锐角。
在一些示例实施例中，如图5A中所示，接触区CR可具有基本上同一厚度。在其它示例实施例中，如图5D中所示，接触区CR的厚度可随着距线区LR的距离的增大而减小。
在一些示例实施例中，如图5A中所示，下部P1可具有与上部P2的同侧壁SW相对的侧壁对齐的侧壁。在其它示例实施例中，如图5E中所示，上部P2可具有在第一方向D1上从下部P1的侧壁突出的侧壁。
在一些示例实施例中，如图5A中所示，接触区CR可具有平坦的顶表面。在其它示例实施例中，如图5F中所示，线区LR可具有凹进PS，凹进PS与接触区CR相邻并且其顶表面被凹进。
图6是根据发明构思的一些示例实施例的半导体装置的剖视图。基底100可设置为其上具有电极结构，电极结构可包括顺序地堆叠的栅电极EP。栅电极EP可包括与参照图3讨论的地选择线GSL对应的最邻近于基底100的一层或两层。栅电极EP可包括与参照图3讨论的串选择线SSL1和SSL2对应的最远离基底100的其它一层或两层。剩余的栅电极EP可与参照图3讨论的字线WL0至WL2以及DWL对应。栅电极EP可包括掺杂硅、金属(例如，钨)、金属氮化物、金属硅化物或它们的任何组合。虽然附图示出的是竖直堆叠了十二个栅电极，但是栅电极的数量可大于或小于附图中示出的数量。
缓冲器绝缘层可设置在基底100与栅电极EP中的最下的一个之间。缓冲器绝缘层可为氧化硅层。绝缘图案110可设置在竖直地堆叠的栅电极EP之间。绝缘图案110可包括氧化硅层或氮氧化硅层。绝缘图案110可具有相同的厚度，但不限于此。例如，绝缘图案110中的最上的一个可具有比它的在下面的绝缘图案110的厚度大的厚度。
基底100可包括主区MR和延伸区ER，主区MR设置为具有存储器单元，延伸区ER设置为用于栅电极EP与互连线之间的连接。垂直沟道结构VS可设置在主区MR上。垂直沟道结构VS可穿透栅电极EP。每个垂直沟道结构VS可包括下半导体图案135和位于下半导体图案135上的上半导体图案132。下半导体图案135和上半导体图案132可为形成有晶体管的沟道的区域。下半导体图案135和上半导体图案132可包括硅、锗或它们的混合物。下半导体图案135和上半导体图案132可具有彼此不同的晶体结构。例如，下半导体图案135和上半导体图案132可包括从单晶结构、非晶结构和多晶结构中选择的至少一种。下半导体图案135和上半导体图案132可以是未掺杂的或掺杂有与基底100具有相同的导电性的杂质。
数据存储层131可设置在上半导体图案132与栅电极EP之间。数据存储层131可包括顺序地堆叠在上半导体图案132上的隧道绝缘层、电荷存储层和阻挡绝缘层。虽然未在图中示出，但是栅极介电层可设置在下半导体图案135与最下的栅电极EP之间。例如，栅极介电层可包括氧化硅。
阻挡绝缘层可为由多个薄层组成(或包括多个薄层)的多层。例如，阻挡绝缘层可包括氧化铪层、氧化铝层和/或氧化硅层，它们的堆叠顺序可被各种地改变。电荷存储层可为包括电荷俘获层或导电纳米颗粒的绝缘层。电荷俘获层可包括例如氮化硅层。隧道绝缘层可包括氧化硅层。隧道绝缘层还可包括高k介电层(例如，氧化铪层或氧化铝层)。在特定实施例中，数据存储层131可为可变电阻图案。可变电阻图案可包括具有能够改变其电阻的可变电阻特性的材料中的至少一种。
每个垂直沟道结构VS可包括被上半导体图案132围绕的埋置绝缘图案133。埋置绝缘图案133可包括氧化硅或氮氧化硅。可选择地，可省略埋置绝缘图案133。
导电图案137可设置在垂直沟道结构VS的上部中。导电图案137可包括掺杂半导体材料或金属材料。例如，导电图案137可包括与上半导体图案132相同的材料。例如，导电图案137可包括掺杂的多晶硅。层间介电层190可设置为覆盖电极结构。层间介电层190可包括氧化硅层。
栅电极EP可包括参照图4以及图5A至图5F讨论的接触区CR。在一些示例实施例中，间隔件114可设置在接触区CR的侧壁上。例如，间隔件114可设置在绝缘图案110上。换句话说，每个绝缘图案110可在第一方向D1上比与所述每个绝缘图案110接触并且设置在所述每个绝缘图案110上的它的在上面的栅电极EP突出得多，间隔件114可设置在绝缘图案110的突出的顶表面上。与图中示出的不同，绝缘图案110可不在第一方向D1上从栅电极EP突出，间隔件114可与直接在间隔件114下面的栅电极EP的顶表面接触。每个间隔件114可与它的一对相邻的接触区CR的侧壁接触。间隔件114可包括与绝缘图案110相同的材料。例如，间隔件114可包括氧化硅。间隔件114可用于确保彼此相邻的接触区CR之间的间隔距离。
图7至图12是用于解释根据发明构思的一些示例实施例的制造半导体装置的方法的剖视图。
参照图7，可在基底100上形成缓冲器绝缘层，然后可交替并且重复地形成绝缘图案110和牺牲图案120。例如，可通过热氧化工艺来形成缓冲器绝缘层。牺牲图案120可包括相对于绝缘图案110具有不同的蚀刻选择性的材料。例如，牺牲图案120可包括氮化硅层、氮氧化硅层、多晶硅层或多晶硅锗层。可通过例如化学气相沉积(CVD)来形成牺牲图案120和绝缘图案110。
可形成垂直沟道结构VS以穿透牺牲图案120和绝缘图案110。可通过形成在基底100的主区MR上的竖直孔来穿透牺牲图案120和绝缘图案110，然后可在竖直孔中形成垂直沟道结构VS。可通过执行使用基底100的顶表面作为种子的外延工艺来在竖直孔的下部中形成下半导体图案135。实质上单晶硅可生长以形成下半导体图案135。在其它示例实施例中，可跳过下半导体图案135的形成。
可在其中包括下半导体图案135的竖直孔中形成数据存储层131。数据存储层131可包括顺序地形成在竖直孔的侧壁上的阻挡绝缘层、电荷存储层和隧道绝缘层。在其它示例实施例中，可能够在当前工艺步骤中省略构成数据存储层131的阻挡绝缘层、电荷存储层和隧道绝缘层中的至少一个的形成，并且可在下面参照图12的讨论的工艺之后执行所述省略的形成。
可形成上半导体图案132以穿透数据存储层131，使得下半导体图案135和上半导体图案132可彼此连接。例如，上半导体图案132的形成可包括用于穿透数据存储层131的下部的间隔件工艺以及用于形成多个半导体层的形成工艺。
可形成埋置绝缘图案133以填充其中设置有上半导体图案132的竖直孔。可部分地去除上半导体图案132和埋置绝缘图案133以在它们的上部处形成凹进区，然后可在凹进的区中形成导电图案137。
可部分地蚀刻牺牲图案120和绝缘图案110以在基底100的延伸区ER上形成阶梯式结构。例如，阶梯式结构的形成可包括形成掩模图案(未示出)并在逐渐地减小掩模图案的宽度的同时顺序地蚀刻牺牲图案120和绝缘图案110。如图中所示，可将每个绝缘图案110形成为具有保留在它的在下面的牺牲图案120上的部分，或者可选择地，可与每个绝缘图案110的在上面的牺牲图案120的侧壁对齐地形成每个绝缘图案110。
参照图8和图9，可形成第一绝缘层113以覆盖阶梯式结构，然后可执行回蚀刻工艺以形成间隔件114。例如，第一绝缘层113可由相对于牺牲图案120展现高蚀刻选择性但相对于绝缘图案110展现低蚀刻选择性的材料形成。例如，第一绝缘层113可由与绝缘图案110相同的材料形成。
参照图10和图11，可在形成有间隔件114的所得结构上形成第二绝缘层115，然后可执行回蚀刻工艺以在牺牲图案120的端部上形成牺牲垫116。例如，第二绝缘层115可由与牺牲图案120具有相同的蚀刻特性的材料形成。例如，第二绝缘层115可为氮化硅层。
可基于牺牲垫116的形状来确定如参照图5A至图5F讨论的接触区CR的形状。例如，每个牺牲垫116的侧壁可与每个间隔件114的侧壁接触，因此可沿间隔件114的侧壁轮廓形成牺牲垫116的侧壁。可执行随后的工艺以使得接触区CR具有如图5C所示的倾斜的侧壁。
参照图12，可形成层间介电层190以覆盖阶梯式结构，然后可选择性地去除牺牲图案120和牺牲垫116以形成栅极区RS。例如，层间介电层190可包括氧化硅层。例如，当牺牲图案120和牺牲垫116两者都包括氮化硅层，并且绝缘图案110和间隔件114两者都包括氧化硅层时，可使用包括磷酸的蚀刻剂实现栅极区RS的形成。栅极区RS可暴露垂直沟道结构VS的侧壁的部分。可在使牺牲图案120和绝缘图案110图案化的工艺步骤之后执行蚀刻工艺，以形成与参照图4讨论的电极结构ST之间的间隔对应的区域。
返回参照图6，可形成栅电极EP以填充栅极区RS。例如，栅电极EP可包括掺杂硅、金属(例如，钨)、金属氮化物、金属硅化物或它们的任何组合。栅电极EP可具有与栅极区RS的形状对应的形状，从而可形成接触区CR以填充去除了牺牲垫116的区域。以下，可与接触区CR接触地形成接触件(见图5A至图5F)并且可在接触件上形成互连线。
在一些示例实施例中，可使接触区CR彼此分隔开期望的(和/或可选择地，预定的)距离来形成接触区CR。例如，可使接触区CR彼此分隔开与间隔件114的宽度那样多的距离来形成接触区CR，这个间隔可有助于减少当沉积栅电极EP时接触区CR的相互连接。
图13是根据发明构思的一些示例实施例的半导体装置的剖视图。为了描述的简洁，将省略重复的组件的讨论。
参照图13，与图5F相似，根据一些示例实施例的半导体装置的栅电极EP可包括第一凹进PS，第一凹进PS与接触区CR相邻并且其顶表面被凹进。绝缘图案110可包括位于它们的与接触区CR相邻的凹进的侧壁上的第二凹进LS。可设置间隙填充图案118以填充第一凹进PS和第二凹进LS。间隙填充图案118可包括与绝缘图案110相同的材料。例如，间隙填充图案118可包括氧化硅。
图14至图18是用于解释根据发明构思的一些示例实施例的制造半导体装置的方法的剖视图。
参照图14，可对图7中示出的所得结构执行蚀刻工艺以形成第一凹进PS和第二凹进LS。蚀刻工艺可采用能够选择性地蚀刻绝缘图案110同时减少牺牲图案120的蚀刻和/或使牺牲图案120的蚀刻最小化的工艺。结果，可使绝缘图案110的侧壁凹进以形成第二凹进LS。蚀刻工艺可具有对角部(例如，与牺牲图案120的侧壁相邻的部分)相对低的选择性，因此可同时蚀刻牺牲图案120的顶表面的部分以形成第一凹进PS。
参照图15，可在形成有第一凹进PS和第二凹进LS的所得结构上形成第三绝缘层117。第三绝缘层117可包括与绝缘图案110相同的材料。例如，第三绝缘层117可包括氧化硅。第三绝缘层117可填充第一凹进PS和第二凹进LS。
参照图16和图17，可对第三绝缘层117执行离子注入工艺IP。离子注入工艺可包括用于注入p型杂质元素的注入工艺。可有限制地对延伸区ER执行或以倾斜角离子注入的方式来执行离子注入工艺IP。可通过将p型元素注入到第三绝缘层117的部分中来形成牺牲垫119。可通过第三绝缘层117的未变成牺牲垫119的其它部分来限定间隙填充图案118。牺牲垫119可具有与牺牲图案120相似的蚀刻特性。
参照图18，可形成层间介电层190以覆盖阶梯式结构，然后可选择性地去除牺牲图案120和牺牲垫119以形成栅极区RS。因为牺牲垫119具有与如上所讨论的牺牲图案相似的蚀刻特性，所以可将牺牲垫119与牺牲图案120一起去除。间隙填充图案118可保留而不与绝缘图案110一起被去除。此后，如图13中所示，可形成栅电极EP以填充栅极区RS。
可根据用于形成阶梯式结构的掩模图案的形状来各种地改变位于延伸区ER上的阶梯式结构。图19和图21是用于解释根据发明构思的一些示例实施例的阶梯式结构的透视图。图20A至图20E是栅电极的平面图。以下将参照图19、图20A至图20E以及图21而关于根据发明构思的一些示例实施例的延伸区ER进行描述。
参照图19和图21，根据发明构思的一些示例实施例的半导体装置可包括位于基底100上的多个电极结构ST1和ST2。可关于与第一方向D1平行的假想线镜像对称地设置第一电极结构ST1和第二电极结构ST2。第一电极结构ST1和第二电极结构ST2中的每个可包括顺序地堆叠在基底100上的栅电极。绝缘图案可设置在栅电极之间。栅电极可包括位于它们的端部处的接触区。第一电极结构ST1和第二电极结构ST2中的每个可包括接触区沿第一方向D1布置的第一阶梯式结构以及接触区沿第二方向D2布置的第二阶梯式结构。更详细地，接触区可包括根据栅电极的竖直位置而具有彼此不同的形状的下接触区LP、中间接触区MP和上接触区UP。
例如，参照图19，包括具有下接触区LP的下电极的下堆叠件10可沿第一方向D1和第二方向D2具有阶梯式结构。均包括具有中间接触区MP的中间电极的多个中间堆叠件20可沿第二方向D2具有阶梯式结构，多个中间堆叠件20可沿第一方向D1具有阶梯式结构。包括具有上接触区UP的上电极的上堆叠件30可沿第一方向D1具有阶梯式结构。虚设堆叠件40可设置在上堆叠件30的最上的上电极上。
每个栅电极可具有根据它的贴近的在上面的栅电极的形状确定其形状的接触区。下面将参照图20A至图20E来讨论栅电极的接触区。虽然图20A至图20E作为示例示出了一些栅电极，但是可能够类推出图20A至图20E中示出的那些栅电极和/或接触区的形状之外的当前被省略但在图19和图21中示出的其它栅电极和/或接触区的形状。
图20A是示出图19的下堆叠件10的最下层10a的平面图，图20B是示出图19的下堆叠件10的第三层10c的平面图。图20C是示出图19的中间堆叠件20的最下层20a的平面图，图20D是示出图19的中间堆叠件20的第三层20c平面图。图20E是示出图19的上堆叠件30的最下层30a的平面图。对于每幅图，虚线可指示在上面的栅电极的形状。接触区LP、MP和CP可以是包括图5A至图5F中示出的下部P1和上部P2的相对厚的区域。如图中所示，一些接触区可具有矩形平面形状，但不限于此。例如，对于一对栅电极，当在上面的栅电极具有第一侧壁和连接到第一侧壁的第二侧壁并且第一侧壁和第二侧壁设置在在下面的栅电极上时，在下面的栅电极的接触区可具有沿第一侧壁延伸的部分和沿第二侧壁延伸的其它部分。例如，如图20A、图20B和图20E中所示，一个或更多个接触区可具有沿第一方向D1和第二方向D2延伸的所有部分。
根据发明构思的一些示例实施例，可能够限制和/或防止由相邻的接触区的连接导致的桥接。此外，接触区可具有增大的厚度，从而可连接到接触区稳定地形成接触区。
虽然已经参照附图讨论了发明构思的一些示例实施例，但是将理解的是，在不脱离发明构思的精神和范围的情况下，可在这里做出形式和细节上的各种改变。因此将理解的是，上述的实施例在所有方面仅仅是说明性的而不是限制性的。

Claims (38)

1.一种半导体装置，所述半导体装置包括：
基底，包括主区和延伸区；
垂直沟道结构，位于主区上，垂直沟道结构在与基底的顶表面垂直的第一方向上延伸；以及
电极结构，包括堆叠在基底上的栅电极，栅电极包括线区和接触区，线区沿与第一方向垂直的第二方向从主区朝着延伸区延伸，接触区位于线区的端部上，接触区比线区厚，线区与接触区之间的界面通过在栅电极的末端区处从第一厚度到第二厚度的厚度转变来限定，厚度是从栅电极的下表面到栅电极的上表面进行测量的，第二厚度大于第一厚度，接触区具有第二厚度，并且接触区之间的在第二方向上的间隔距离大于线区之间的在第一方向上的间隔距离，
其中，接触区中的每个包括顶表面和底表面，顶表面的第一宽度大于底表面的第二宽度，
其中，每个接触区包括连接到线区中的相应的一个线区的下部以及从线区中的所述相应的一个线区的顶表面突出的上部，位于每个接触区中的上部的侧壁从每个接触区中的下部的侧壁沿第二方向突出。
2.如权利要求1所述的半导体装置，其中，
栅电极包括在第一方向上彼此相邻的第一栅电极和第二栅电极，
第二栅电极位于第一栅电极下方，
第一栅电极包括第一线区和第一接触区，
第二栅电极包括第二线区和第二接触区。
3.如权利要求2所述的半导体装置，其中，第一接触区与第二接触区之间的距离大于第一线区的底表面与第二线区的顶表面之间的距离。
4.如权利要求2所述的半导体装置，其中，第二接触区的顶表面比第一接触区的底表面高。
5.如权利要求2所述的半导体装置，其中，
第一接触区包括连接到第二侧壁的第一侧壁，
第二接触区包括沿第一侧壁延伸的第一部分和沿第二侧壁延伸的第二部分。
6.如权利要求1所述的半导体装置，其中，
接触区包括侧壁，
线区包括顶表面，
接触区的侧壁与线区的顶表面成锐角。
7.如权利要求1所述的半导体装置，其中，接触区的厚度随着距线区的距离的增大而减小。
8.如权利要求1所述的半导体装置，其中，
线区包括位于其与接触区相邻的部分上的凹进，
凹进具有凹进的顶表面。
9.如权利要求1所述的半导体装置，其中，电极结构包括：
接触区沿第二方向布置的第一阶梯式结构，
接触区沿与第一方向和第二方向垂直的第三方向布置的第二阶梯式结构。
10.如权利要求1所述的半导体装置，所述半导体装置还包括：
绝缘图案，位于栅电极之间；以及
间隔件，位于接触区的侧壁上，其中，
间隔件的材料与绝缘图案的材料相同。
11.一种半导体装置，所述半导体装置包括：
基底，包括主区和延伸区；
电极结构，包括堆叠在基底上的栅电极，每个栅电极包括线区和接触区，线区从主区朝着延伸区延伸，接触区位于线区的端部上并且比线区厚，接触区的顶表面比直接位于接触区上方的栅电极的线区的底表面高，线区与接触区之间的界面通过在栅电极的末端区处从第一厚度到第二厚度的厚度转变来限定，厚度是从栅电极的下表面到栅电极的上表面进行测量的，第二厚度大于第一厚度，接触区具有第二厚度，并且接触区之间的在与基底的顶表面平行的方向上的间隔距离大于线区之间的在与基底的顶表面垂直的方向上的间隔距离；以及
垂直沟道结构，位于主区上，垂直沟道结构穿透电极结构，
其中，接触区中的每个包括顶表面和底表面，顶表面的第一宽度大于底表面的第二宽度，并且
其中，接触区包括连接到线区的下部以及在线区的顶表面之上从下部突出的上部，上部具有从下部的侧壁突出的侧壁。
12.如权利要求11所述的半导体装置，其中，
接触区的侧壁与线区的顶表面成锐角。
13.如权利要求11所述的半导体装置，其中，
接触区的厚度随着距线区的距离的增大而减小。
14.一种半导体装置，所述半导体装置包括：
基底；
存储器单元阵列，位于基底上，存储器单元阵列包括堆叠在彼此的顶部上的多个栅电极，每个栅电极包括线区和连接到线区的端部的接触区，线区与接触区之间的界面通过在栅电极的末端区处从第一厚度到第二厚度的厚度转变来限定，厚度是从栅电极的下表面到栅电极的上表面进行测量的，第二厚度大于第一厚度，接触区具有第二厚度，栅电极包括位于第二栅电极之上的第一栅电极，第一栅电极和第二栅电极的线区在与基底的顶表面垂直的第一方向上彼此分开第一距离，第一栅电极和第二栅电极的接触区在与基底的顶表面平行的第二方向上彼此分开比第一距离大的第二距离，第一栅电极的接触区的顶表面位于第一栅电极的线区的顶表面上方，第二栅电极的接触区的顶表面位于第二栅电极的线区的顶表面上方，
其中，接触区中的每个包括顶表面和底表面，顶表面的第一宽度大于底表面的第二宽度，并且
其中，每个接触区包括连接到线区中的相应的一个线区的下部以及从线区中的所述相应的一个线区的顶表面突出的上部，位于每个接触区中的上部的侧壁从每个接触区中的下部的侧壁沿第二方向突出。
15.如权利要求14所述的半导体装置，其中，
栅电极的接触区比栅电极的线区厚，
存储器单元阵列包括垂直沟道结构。
16.如权利要求14所述的半导体装置，其中，第二栅电极的接触区的顶表面比第一栅电极的接触区的底表面高。
17.如权利要求14所述的半导体装置，其中，随着栅电极越靠近基底，栅电极在第二方向上进一步延伸，使得栅电极的接触区形成阶梯式结构。
18.如权利要求14所述的半导体装置，其中，至少一个栅电极的线区包括具有与所述至少一个栅电极的接触区相邻的凹进的顶表面的凹进。
19.一种半导体装置，所述半导体装置包括：
基底，包括主区和延伸区；
垂直沟道结构，位于主区上，垂直沟道结构在与基底的顶表面垂直的第一方向上延伸；
电极结构，包括堆叠在基底上的栅电极；以及
接触件，在延伸区中连接到栅电极，其中，
栅电极包括线区和接触区，
线区沿与第一方向垂直的第二方向从主区朝着延伸区延伸，
接触区位于线区的端部上，
线区与接触区之间的界面通过在栅电极的末端区处从第一厚度到第二厚度的厚度转变来限定，厚度是从栅电极的下表面到栅电极的上表面进行测量的，
第二厚度大于第一厚度，接触区具有第二厚度，
接触件中的一个连接到接触区的顶表面的第一区和第二区，第一区高于第二区。
20.如权利要求19所述的半导体装置，其中，线区包括位于其的与接触区相邻的部分上的凹进，凹进的最下区局部地限制在一对相邻的接触区之间。
21.如权利要求19所述的半导体装置，其中，第一区设置在第二区与线区之间。
22.如权利要求19所述的半导体装置，其中，顶表面包括第一边缘和第二边缘，第一边缘与线区相邻并且第二边缘与第一边缘相对。
23.如权利要求22所述的半导体装置，其中，第一区和第二区设置在第一边缘与第二边缘之间。
24.如权利要求22所述的半导体装置，其中，第一区和第二区位于与第一边缘和第二边缘垂直的线处。
25.如权利要求20所述的半导体装置，其中，最下区与所述一对相邻的接触区的侧壁分隔开。
26.如权利要求20所述的半导体装置，其中，线区的厚度沿第二方向朝着凹进的最下区逐渐减小。
27.如权利要求20所述的半导体装置，其中，线区的厚度沿第二方向从凹进的最下区逐渐增大。
28.如权利要求20所述的半导体装置，其中，最下区不在所述一对相邻的接触区下方延伸。
29.一种半导体装置，所述半导体装置包括：
基底，包括主区和延伸区；
垂直沟道结构，位于主区上，垂直沟道结构在与基底的顶表面垂直的第一方向上延伸；以及
电极结构，包括堆叠在基底上的栅电极，其中，
栅电极包括线区和接触区，
线区沿与第一方向垂直的第二方向从主区朝着延伸区延伸，
接触区位于线区的端部上，
线区与接触区之间的界面通过在栅电极的末端区处从第一厚度到第二厚度的厚度转变来限定，厚度从栅电极的下表面到栅电极的上表面进行测量，
第二厚度大于第一厚度，接触区具有第二厚度，并且接触区之间的在第二方向上的间隔距离大于线区之间的在第一方向上的间隔距离，
线区包括位于其的与接触区相邻的部分上的凹进。
30.如权利要求29所述的半导体装置，其中，凹进的最下区局部地限制在一对相邻的接触区之间。
31.如权利要求30所述的半导体装置，其中，最下区与所述一对相邻的接触区的侧壁分隔开。
32.如权利要求30所述的半导体装置，其中，线区的厚度沿第二方向朝着凹进的最下区逐渐减小。
33.如权利要求30所述的半导体装置，其中，线区的厚度沿第二方向从凹进的最下区逐渐增大。
34.根据权利要求30所述的半导体装置，其中，凹进的最下区不在所述一对相邻的接触区下方延伸。
35.如权利要求29所述的半导体装置，其中，凹进局部地限制在一对相邻的接触区之间。
36.如权利要求29所述的半导体装置，所述半导体装置还包括位于相邻的栅电极之间的绝缘图案，
其中，凹进的宽度大于绝缘图案的厚度。
37.如权利要求29所述的半导体装置，其中，接触区之间的在第二方向上的间隔距离大于线区之间的在第一方向上的间隔距离。
38.如权利要求29所述的半导体装置，其中，接触件中的一个连接到接触区的顶表面的第一区和第二区，第一区高于第二区。
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