KR102094470B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자는 셀 영역 및 연결 영역을 포함하는 기판을 가질 수 있다. 상기 기판의 상기 셀 영역 내에 게이트 전극들이 수직으로 적층될 수 있다. 주변 회로와 전기적으로 연결되기 위한 패드들이 상기 게이트 전극들로부터 연결 영역으로 수평으로 연장할 수 있다. 상기 패드들은 상기 연결 영역에서 계단식 구조를 형성하고, 수직 길이가 다른 콘택 플러그들과 전기적으로 연결될 수 있다. 상기 패드들은 상기 게이트 전극들보다 두꺼운 영역을 가질 수 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method of Fabricating the Same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 게이트 전극보다 두꺼운 영역을 갖는 패드를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 소자의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위한 대안으로, 3차원적으로 배열된 메모리 셀을 구비하는 반도체 소자들이 제안되어 왔다.
본 발명이 해결하고자 하는 과제는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 수직 적층된 전극들을 주변 회로에 전기적으로 연결하기 위한 반도체 소자의 연결 구조를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 수직 적층된 전극들을 주변 회로에 전기적으로 연결하기 위한 반도체 소자의 연결 구조를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 게이트 전극보다 두꺼운 영역을 갖는 패드를 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 게이트 전극보다 두꺼운 영역을 갖는 패드를 포함하는 반도체 소자를 제조하는 방법을 제공하는 것이다.
기타, 기재되지 않은 과제들은 본문 내에 기재될 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 상에 적층된 게이트 전극들; 상기 게이트 전극들을 수직으로 관통하여 상기 기판과 전기적으로 연결된 수직 채널 구조들; 상기 게이트 전극들로부터 수평으로 연장하는 패드들; 및 상기 패드들과 전기적으로 연결되는 콘택 플러그들을 포함하고, 상기 패드들은 상기 게이트 전극들보다 두꺼운 영역을 가질 수 있다.
일 실시예에 따르면, 상기 패드들은 연장 영역 및 콘택 영역을 더 포함할 수 있다.
일 실시예에 따르면, 상기 연장 영역은 상기 콘택 영역에 인접하여 형성된 리세스를 더 포함할 수 있다.
일 실시예에 따르면, 상기 콘택 영역은 상기 연장 영역보다 수직으로 두꺼울 수 있다.
일 실시예에 따르면, 상기 연장 영역은 상기 게이트 전극의 두께와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 콘택 영역은 베이스 부 및 상기 베이스 부로부터 돌출한 돌출부를 더 포함할 수 있다.
일 실시예에 따르면, 상기 베이스 부의 외 측면은 상기 돌출부의 외측면보다 수평으로 돌출할 수 있다.
일 실시예에 따르면, 상기 패드들의 하부의 층간 절연막들을 더 포함하고, 상기 베이스 부의 상기 외측면은 상기 하부의 상기 층간 절연막의 외측면과 수직으로 정렬할 수 있다.
일 실시예에 따르면, 상기 돌출부의 외측면과 상기 베이스 부의 외측면이 수직으로 정렬될 수 있다.
일 실시예에 따르면, 상기 베이스 부의 외측면이 역(reverse) 경사(tapered)되며, 상기 돌출부의 외측면과 상기 베이스 부의 외측면이 스므드하게(smoothly) 연속될 수 있다.
일 실시예에 따르면, 상기 게이트 전극들은 접지 선택 게이트 전극, 스트링 선택 게이트 전극 및 상기 접지 선택 게이트 전극 및 스트링 선택 게이트 전극들 사이에서 적층된 셀 게이트 전극들을 포함하고, 및 상기 패드들은 접지 선택 패드, 스트링 선택 패드 및 셀 패드들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 접지 선택 패드는 상기 접지 선택 게이트 전극의 두께와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 콘택 플러그들은 접지 선택 플러그, 셀 플러그들 및 스트링 선택 플러그를 더 포함할 수 있다.
일 실시예에 따르면, 상기 콘택 플러그들의 수직 길이는 기판과 가까울수록 길어질 수 있다.
일 실시예에 따르면, 상기 패드들의 수평 길이는 기판과 가까울수록 길어질 수 있다.
일 실시예에 따르면, 상기 수직 채널 구조는 수직 채널, 터널 절연막, 전하 저장막, 블로킹 절연막 및 충진 절연막을 더 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 셀 영역 및 연결 영역을 포함하는 기판; 상기 셀 영역에서, 상기 기판 상에 적층된 게이트 전극들; 및 상기 연결 영역에서, 상기 게이트 전극들로부터 연장하는 패드들을 포함하고, 상기 패드들의 수평 길이는 기판과 가까울수록 길고, 및 상기 패드들은 상기 게이트 전극들보다 두꺼운 영역을 가질 수 있다. 일 실시예에 따르면, 상기 패드들은 연장 영역 및 콘택 영역을 더 포함 할 수 있다.
일 실시예에 따르면, 상기 콘택 영역은 상기 연장 영역보다 수직으로 두꺼울 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 셀 영역 및 연결 영역을 포함하는 기판; 상기 셀 영역에 형성된 게이트 전극; 및 상기 게이트 전극으로부터 연장되어, 상기 연결 영역에 형성된 패드를 포함하고, 상기 패드의 평균 두께가 상기 게이트 전극의 평균 두께보다 두꺼울 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 셀 영역 및 연결 영역을 포함하는 기판 상에 층간 절연막들 및 희생막들을 교대로 적층하고; 상기 연결 영역 내 상기 층간 절연막들 및 희생막들을 패터닝하여 상기 희생막들이 노출된 계단식 구조를 형성하고; 상기 셀 영역 및 연결 영역의 전면 상에 희생 절연막을 형성하고; 상기 희생 절연막을 부분 식각하여 계단식 구조에 노출된 희생막들 상에 희생 절연막 패턴들을 형성하고; 상기 셀 영역 내에 수직 채널 구조들을 형성하고, 동시에, 상기 연결 영역내에 더미 필라들을 형성하고; 상기 층간 절연막들 및 상기 희생막들을 연속적으로 패터닝하여 트렌치들을 형성하고; 상기 셀 영역 및 연결 영역 내의 상기 희생막들 및 희생 절연막 패턴들을 제거하여 갭 영역들을 형성하고; 및 상기 갭 영역들에 도전막을 채워 적층된 게이트 전극들 및 패드들을 형성하되, 상기 패드들은 상기 게이트 전극들보다 두꺼운 영역을 갖는 것을 포함할 수 있다.
기타 본 발명의 구체적인 사항들은 본문 내에서 보다 상세하게 설명될 것이다.
본 발명의 기술적 사상에 의한 반도체 소자는 기판 상에 적층된 복수개의 게이트 전극들로부터 연장된 패드들이 상기 게이트 전극들보다 두꺼운 영역을 포함함으로써, 상기 패드들 상에 깊이가 다른 콘택 홀들을 형성하기 위한 식각 공정을 수행하는 동안, 과도 식각된 패드들의 천공 발생을 방지하고 충분한 공정 마진을 확보할 수 있다. 이에 따라, 우수한 신뢰성을 갖는 반도체 소자를 완성할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2는 도 1의 A의 확대도로, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 절단한 단면도이다.
도 4a 내지 도 4b는 각각 도 3의 B 및 C의 확대도들이다.
도 5a 내지 도 5f는 도 3의 D의 확대도로, 본 실시예의 다양한 반도체 소자의 변형예들을 개시하는 단면도들이다.
도 6a 내지 도 6p는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 절단한 단면도들이다.
도 7는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자들을 포함하는 전자시스템들의 일 예를 간략히 도시한 블록도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)" 은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수 도 있다. 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어 들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 평면도이다.
도 1을 참조하면, 반도체 소자는 메모리 셀들이 배치되는 메모리 셀 어레이(10) 및 상기 메모리 셀들을 동작시키는 기능 회로들을 포함하고 상기 메모리 셀 어레이(10)의 주변에 배치되는 주변 회로(도시 되지 않음)를 포함할 수 있다. 상기 메모리 셀 어레이(10)는 셀 영역(20) 및 상기 셀 영역(20)에 인접하여 배치되는 적어도 하나의 연결 영역(30)을 포함할 수 있다. 3차원적으로 배열된 메모리 셀들이 상기 셀 영역(20) 내에 배치될 수 있고, 상기 메모리 셀들과 기능 회로들을 연결시키기 위한 구조물들이 상기 연결 영역(30) 내에 배치될 수 있다. 본 발명의 일 실시예에 따르면, 상기 연결 영역(30)은 상기 셀 영역(20)의 일 측 또는 양 측에 배치될 수 있다.
도 2은 도 1의 A 영역의 확대도로, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 절단한 단면도이다.
도 2 및 도 3를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는 셀 영역(20) 및 연결 영역(30)을 포함할 수 있다. 상기 반도체 소자는 상기 셀 영역(20) 내에서 게이트 전극들(110), 층간 절연막들(102), 수직 채널 구조들(130), 및 공통 소스 구조들(140)을 포함할 수 있고, 및 상기 연결 영역(30) 내에서 패드들(120), 콘택 플러그들(150), 더미 필라(130a), 및 캡핑 절연막(127)을 포함할 수 있다. 상기 반도체 소자는 상기 셀 영역(20) 및 상기 연결 영역(30) 내에 공통적으로 형성된 버퍼 절연막(101), 제1 상부 층간 절연막(128), 제2 상부 층간 절연막(147), 제3 상부 층간 절연막(162), 제1 메탈 라인(160), 제2 메탈 라인(180), 배선 플러그(164), 및 비트 라인(170)을 더 포함할 수 있다.
상기 게이트 전극들(110) 및 상기 층간 절연막들(102)은 상기 수직 채널 구조(130)의 측벽을 둘러싸면서 상기 셀 영역(20)에서 상기 연결 영역(30) 방향으로 연장할 수 있다. 상기 게이트 전극들(110)은 상기 층간 절연막들(102)에 의해 서로 절연될 수 있다. 상기 게이트 전극들(110)은 적어도 하나의 접지 선택 게이트 전극(111), 다수의 셀 게이트 전극들(112) 및 적어도 두 개의 스트링 선택 게이트 전극들(113)을 포함할 수 있다. 상기 접지 선택 게이트 전극(111)은 최하부에 배치되고, 상기 스트링 선택 게이트 전극들(113)은 최상부에 배치될 수 있다. 상기 셀 게이트 전극들(112)은 상기 접지 선택 게이트 전극(111) 및 상기 스트링 선택 게이트 전극들(113) 사이에서 적층될 수 있다.
상기 스트링 선택 게이트 전극들(113)은 하부의 제1 스트링 선택 게이트 전극(113a) 및 상부의 제2 스트링 선택 게이트 전극(113b)을 포함할 수 있다. 상기 셀 게이트 전극들(112)의 두께는 실질적으로 동일할 수 있다. 상기 접지 선택 게이트 전극(111) 및 상기 스트링 선택 게이트 전극(113)은 상기 셀 게이트 전극(112)의 두께와 다를 수 있다. 예를 들어, 상기 접지 선택 게이트 전극(111) 및 상기 스트링 선택 게이트 전극(113)은 상기 셀 게이트 전극(112)보다 두꺼울 수 있다. 일 실시예에서, 상기 셀 게이트 전극들(112)은 워드 라인들에 해당할 수 있다. 상기 접지 선택 게이트 전극(111)은 접지 선택 라인에 해당할 수 있으면, 상기 스트링 선택 게이트 전극(113)은 스트링 선택 라인에 해당할 수 있다. 상기 게이트 전극들(110)은 텅스텐, 구리 또는 금속 실리사이드 등의 금속 물질을 포함할 수 있다.
상기 층간 절연막들(102)의 두께들은 서로 동일 하지 않을 수 있다. 예를 들어, 최하부에 위치한 상기 층간 절연막(102)은 다른 층간 절연막들(102)보다 두꺼울 수 있다. 상기 층간 절연막들(102)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 상기 셀 영역(20) 내에서, 상기 게이트 전극들(110) 및 상기 층간 절연막들(102)은 서로 교대로 번갈아 적층될 수 있다.
상기 수직 채널 구조들(130)은 각각 상기 게이트 전극들(110) 및 상기 층간 절연막들(102)을 수직으로 관통하여 상기 기판(100)과 접촉할 수 있다. 도 2에 개시된 바와 같이, 상기 수직 채널 구조들(130)은 평면적 관점에서 2차원적으로 배열될 수 있다. 상기 수직 채널 구조들(130)은 지그재그(zigzag) 형태로 배열될 수 있다. 상기 수직 채널 구조들(130)에 대한 보다 상세한 설명은 도 4a 및 4b를 참조하여 후술될 것이다.
상기 공통 소스 구조들(140)은 상기 게이트 전극들(110) 및 상기 층간 절연막들(102)을 수직으로 관통할 수 있다. 상기 공통 소스 구조들(140)은 각각 공통 소스 영역(141), 공통 소스 라인(142) 및 스페이서(143)를 포함할 수 있다. 상기 공통 소스 영역(141)은 상기 기판(100) 내에 형성될 수 있다. 상기 공통 소스 영역(141)은 상기 기판(100) 내에 주입된 P 또는 As 같은 불순물을 포함할 수 있다. 상기 공통 소스 라인(142)은 상기 게이트 전극들(110) 및 상기 층간 절연막들(102)을 수직으로 관통하여 상기 공통 소스 영역(141)과 접촉할 수 있다. 상기 공통 소스 라인(142)은 텅스텐 또는 기타 금속 같은 전도체를 포함할 수 있다. 상기 공통 소스 라인(142)은 댐(dam) 모양을 가질 수 있다. 예를 들어, 상면도(in a top view)에서 일 방향으로 연장하는 라인 또는 바(bar) 모양을 가질 수 있다. 상기 스페이서(143)는 상기 공통 소스 라인(142), 및 상기 게이트 전극들(110)과 상기 층간 절연막들(102) 사이에 형성될 수 있다. 상기 스페이서(143)는 상기 공통 소스 라인(142)의 측벽들 상에 배치될 수 있다. 상기 스페이서(143)는 공통 소스 라인(142)을 게이트 전극들(110)로부터 절연시킬 수 있다. 상기 스페이서(143)는 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 또는 기타 절연물을 포함할 수 있다.
상기 연결 영역(30) 내에서 상기 패드들(120)과 상기 층간 절연막들(102)은 교대로 적층될 수 있다. 상기 패드들(120)은 접지 선택 패드(121), 셀 패드들(122) 및 스트링 선택 패드들(123)을 포함할 수 있다. 상기 접지 선택, 셀 및 스트링 선택 패드들(121, 122, 123)은 상기 셀 영역(20) 내 상기 접지 선택, 셀 및 스트링 선택 게이트 전극들(111, 112, 113)로부터 각각 연장하여 상기 연결 영역(30) 내에서 계단식 구조를 형성할 수 있다. 상기 패드들(120)에 대한 상세한 설명들은 도 5a 내지 도 5f를 참조하여 후술한다.
상기 콘택 플러그들(150)은 상기 캡핑 절연막(127), 상기 제1 상부 층간 절연막(128), 및 제2 상부 층간 절연막(147)을 수직으로 관통하여 상기 패드들(121, 122, 123a, 123b: 120)을 상기 제1 메탈 라인(160) 및 제2 메탈 라인(180)과 전기적으로 연결할 수 있다. 상기 콘택 플러그들(150)은 접지 선택 플러그(151), 셀 플러그들(152) 및 스트링 선택 플러그들(153)을 포함할 수 있다. 상기 셀 및 스트링 선택 플러그들(152, 153a, 153b)은 상기 셀 패드들(122) 및 스트링 선택 패드들(123a, 123b)에 각각 접촉될 수 있다. 상기 접지 선택 플러그(151)는 상기 캡핑 절연막(127), 상기 제1 및 제2 상부 층간 절연막들(128, 147) 및 최하부의 상기 층간 절연막(102)을 관통하여 상기 접지 선택 패드(121)에 접촉할 수 있다. 도 2를 참조하면, 상기 셀 및 접지 선택 플러그들(152, 151)은 셀 및 접지 선택 패드들(122, 121)의 콘택 영역의 중심을 가로지르는 가상적인 일직선 상에 배치될 수 있다. 상기 스트링 선택 플러그들(153)은 상기 스트링 선택 패드들(123)의 중심으로부터 서로 이격되어 배치될 수 있다.
상기 더미 필라들(130a)은 상기 패드들(120) 및 상기 층간 절연막들(102)을 관통하여 상기 기판(100)에 접촉할 수 있다. 상기 더미 필라들(130a)은 서로 인접한 상기 패드들(120)의 경계를 관통할 수 있다. 도 2에 개시된 바와 같이, 두 개의 더미 필라들(130a)이 상기 각 패드(120)의 경계에 배치될 수 있다. 상기 더미 필라(130a)은 상기 수직 채널 구조(130)와 동일한 구조를 가질 수 있다.
상기 버퍼 절연막(101)은 상기 셀 영역(20) 내에서 상기 접지 선택 게이트 전극(111)과 상기 기판(100) 사이에 개재될 수 있고, 및 상기 연결 영역(30) 내에서 상기 접지 선택 패드(121)와 상기 기판(100) 사이에 개재될 수 있다. 상기 버퍼 절연막(101)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
상기 캡핑 절연막(127)은 상기 연결 영역(30) 내에서 상기 패드들(120)의 상면 및 측면 상에 형성될 수 있다.
상기 제1 상부 층간 절연막(128)이 상기 셀 영역(20) 내에서 상기 최상부에 위치한 상기 층간 절연막(102) 상에 상기 수직 채널 구조들(130) 및 상기 공통 소스 구조들(140)의 측면들을 감싸고, 및 상기 연결 영역(30) 내에서 상기 캡핑 절연막(127) 상에 상기 더미 필라(130a) 및 상기 콘택 플러그들(150)의 측면들을 감싸도록 형성될 수 있다. 예를 들어, 상기 수직 채널 구조(130) 및 상기 공통 소스 구조(140)는 상기 제1 상부 층간 절연막(128)을 수직으로 관통할 수 있다. 상기 셀 영역(20) 내에 형성된 상기 제1 상부 층간 절연막(128)의 하면은 상기 연결 영역(30) 내에 형성된 상기 제1 상부 층간 절연막(128)의 하면보다 낮은 레벨에 위치할 수 있다.
상기 제2 상부 층간 절연막(147)은 상기 셀 영역(20) 내에서 상기 수직 채널 구조(130) 및 상기 공통 소스 구조(140)를 덮도록 상기 제1 상부 층간 절연막(128) 상에 형성될 수 있다. 상기 제2 상부 층간 절연막(147)은 상기 연결 영역(30) 내에서 상기 더미 필라(130a)를 덮을 수 있다.
상기 제3 상부 층간 절연막(162)은 상기 제2 상부 층간 절연막(147) 상에 형성될 수 있다. 상기 제3 상부 층간 절연막(1262)는 상기 배선 플러그들(164)의 측면들을 감싸고, 및 상기 연결 영역(30) 내에서 상기 제1 메탈 라인들(160)을 덮을 수 있다. 상기 캡핑 절연막(127) 및 상기 제1 내지 제3 상부 층간 절연막들(128, 147, 162)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합들 중 하나 이상을 포함할 수 있다.
상기 비트 라인(170)은 상기 제3 상부 층간 절연막(162) 상에 형성될 수 있다. 상기 비트 라인(170)은 텅스텐(W) 같은 금속을 포함할 수 있다.
상기 배선 플러그(164)는 상기 비트 라인(170)과 상기 수직 채널 구조(130) 사이에 형성될 수 있다. 상기 배선 플러그(164)는 상기 비트 라인(170)과 상기 수직 채널 구조(130)를 전기적으로 연결할 수 있다. 상기 배선 플러그(164)는 도핑된 실리콘, 금속 실리사이드, 또는 금속 같은 전도체를 포함할 수 있다.
도 2 및 도 3를 다시 참조하면, 상기 제1 메탈 라인들(160)은 상기 접지 선택 플러그(151) 및 상기 셀 플러그들(152)과 정렬하도록 상기 연결 영역(30) 내의 상기 제2 상부 층간 절연막(147) 상에 배치될 수 있다. 상기 셀 플러그들(152) 및 상기 접지 선택 플러그(151)는 상기 제1 메탈 라인들(160)과 각각 전기적으로 연결될 수 있다.
상기 제2 메탈 라인(180)은 제3 상부 층간 절연막(162) 상에 각각 배치될 수 있다. 상기 제2 메탈 라인들(180)은 상기 배선 플러그들(164)을 통하여 상기 제1 및 제2 스트링 선택 플러그들(153a, 153b)과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 상기 연결 영역(30)내에 계단식 구조를 갖는 상기 패드들(120) 및 상기 패드들(120)과 전기적으로 연결되는 수직 길이가 다른 콘택 플러그들(150)을 포함할 수 있다. 상기 패드들(120)은 상기 게이트 전극들(110)로부터 연장된 연장 영역(50)과 상기 콘택 플러그들(150)과 전기적으로 연결되는 콘택 영역(55)을 포함할 수 있다. 상기 콘택 영역(55)이 상기 연장 영역(50)보다 수직으로 두꺼운 구조를 가짐으로써, 수직 길이가 다른 콘택 플러그들(150)의 형성을 위한 공정 마진을 충분히 확보할 수 있다.
도 4a 및 도 4b는 도 3의 수직 채널 구조(130) 및 더미 필라들(130a)를 설명하기 위하여 도 3의 B 및 C 부분들을 확대한 도면들이다.
도 4a를 참조하면, 상기 수직 채널 구조(130)는 상기 기판(100)으로부터 위로 연장하는 수직 채널(131), 터널 절연막(132), 전하 저장막(133), 블로킹 절연막(134) 및 충진 절연막(135)을 포함할 수 있다.
상기 터널 절연막(132), 상기 전하 저장막(133) 및 상기 블로킹 절연막(134)이 상기 게이트 전극(110) 및 상기 수직 채널(131) 사이에 개재될 수 있다. 상기 블로킹 절연막(134)은 상기 셀 게이트 전극(112)에 인접할 수 있으며, 상기 터널 절연막(132)은 상기 수직 채널(131)에 인접할 수 있다. 상기 전하 저장막(133)은 상기 블로킹 절연막(134) 및 상기 터널 절연막(132) 사이에 배치될 수 있다. 상기 터널 절연막(132)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 전하 저장막(133)은 트랩 사이트들을 포함하는 실리콘 질화막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막을 포함할 수 있다. 상기 블로킹 절연막(134)은 상기 터널 절연막(132)에 비하여 높은 유전 상수를 갖는 고유전막을 포함할 수 있다.
상기 블로킹 절연막(134) 전하 저장막(133) 및 터널 절연막(132)은 수직으로 연장하여 상기 수직 채널(131)의 측벽을 덮을 수 있다. 이에 더하여, 상기 수직 채널(131)은 마카로니 형태 또는 파이프 형태를 가질 수 있으며, 상기 수직 채널 구조(130)는 수직 채널(131)의 내부를 채우는 충진 절연막(135)을 포함할 수 있다. 예컨대, 상기 충진 절연막(135)은 실리콘 산화물을 포함할 수 있다. 도 4b를 참조하면, 상기 더미 필라(130a)는 상기 수직 채널 구조(130)와 동일한 구조를 가질 수 있다. 본 발명의 실시예에 따르면, 상기 더미 필라(130a)는 상기 수직 채널 구조(130)와 같이, 상기 블로킹 절연막(134), 전하 저장막(133), 터널 절연막(132), 상기 수직 채널(131) 및 상기 충진 절연막(135)을 포함할 수 있다.
도 5a 내지 도 5f는 도 3의 패드들(120)의 다양한 실시예들을 설명하기 위하여 도 3의 D 부분들을 확대한 도면들이다.
도 5a를 참조하면, 본 발명의 일 실시예에 의한 패드(120)는 연장 영역(50) 및 콘택 영역(55)을 포함할 수 있다.
상기 연장 영역(50)은 상기 게이트 전극들(110)로부터 수평으로 연장한 부분일 수 있다. 상기 연장 영역(50)은 상기 게이트 전극들(110)과 공면(co-planar)을 가질 수 있다.
상기 콘택 영역(55)은 베이스 부(60)와 돌출부(65)를 포함할 수 있다. 상기 베이스 부(60)는 가상적으로 상기 연장 영역(50)의 일부일 수 있다. 예를 들어, 상기 베이스 부(60)의 상면은 실질적 또는 가상적으로 상기 연장 영역(50)의 상면과 공면(co-planar)을 가질 수 있다. 상기 베이스 부(60)의 단부(ending portion)의 외측면은 하부에 위치한 상기 층간 절연막(102)의 단부의 외측면과 수직으로 정렬할 수 있다. 상기 돌출부(65)는 상기 베이스 부(60)로부터 위로 돌출할 수 있다. 따라서, 상기 콘택 영역(55)은 상기 연장 영역(50)보다 두꺼울 수 있다. 상기 콘택 영역(55)의 하면과 상기 연장 영역(50)의 하면은 공면을 가질 수 있다. 상기 돌출부(65)의 측면들은 경사질 수 있다. 상기 돌출부(65)의 내측면은 상기 연장 영역(50)을 향하고, 평평(flat)한 표면을 가질 수 있다. 상기 돌출부(65)의 외측면은 상기 내측면과 대향(opposite)하고, 라운드질 수 있다. 상기 돌출부(65)의 상면은 평평(flat)할 수 있다. 상기 베이스 부(60)의 단부는 상기 돌출부(65)보다 수평으로 돌출할 수 있다.
도 5b를 참조하면, 본 발명의 일 실시예에 의한 패드(120)의 상기 콘택 영역(55)은 베이스 부(60) 및 돌출부(65)를 포함하고, 상기 돌출부(65)의 외측면과 상기 베이스 부(60)의 외측면이 실질적으로 수직으로 정렬될 수 있다.
도 5c를 참조하면, 본 발명의 일 실시예에 의한 패드(120)의 상기 베이스 부(60)의 외측면 및/또는 상기 돌출부(65)의 외측면이 역(reverse) 경사(tapered)지는 것을 포함할 수 있다. 상기 상기 돌출부(65)의 외측면과 상기 베이스부(60)의 외측면은 스므드하게(smoothly) 연속할 수 있다.
도 5d 내지 도 5f를 참조하면, 본 발명의 실시예들에 의한 패드들(120)은 도 5a 내지 5c를 더 참조하여, 상기 콘택 영역(55)에 인접한 연장 영역(50)이 리세스(126)를 각각 더 포함할 수 있다.
도 6a 내지 도 6p는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 형성하는 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 절단한 단면도들이다.
도 6a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 셀 영역(20) 및 연결 영역(30)을 포함하는 기판(100) 상에 버퍼 절연막(101)을 형성하고, 상기 버퍼 절연막(101) 상에 희생막들(103) 및 층간 절연막들(102)을 교대로 반복적으로 형성하는 것을 포함할 수 있다. 최상위에 위치한 상기 층간 절연막(102) 상에 연마 저지막(104)이 형성될 수 있다. 복수의 층간 절연막들(102) 및 복수의 희생막들(103)이 상기 버퍼 절연막(101) 상에 상기 기판(100)에 수직한 방향으로 교대로 적층될 수 있다.
상기 기판(100)은 실리콘 웨이퍼, 에피택셜 성장한 SiGe 웨이퍼, 또는 SOI 웨이퍼를 포함할 수 있다.
상기 버퍼 절연막(101) 및 상기 층간 절연막들(102)은 실리콘 산화물 같은 절연 물질을 포함할 수 있다. 상기 버퍼 절연막(101)은 상기 층간 절연막들(102)보다 얇을 수 있다. 상기 층간 절연막들(102)의 두께는 서로 동일하지 않을 수 있다. 예를 들어, 최하부에 위치한 상기 층간 절연막(102)은 다른 층간 절연막들(102) 보다 두꺼울 수 있다.
상기 희생막들(103) 및 상기 연마 저지막(104)은 상기 버퍼 절연막(101) 및 상기 층간 절연막들(102)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 희생막들(103) 및 상기 연막 저지막(104)은 실리콘 질화물 같은 절연 물질을 포함할 수 있다.
도 6b를 참조하면, 상기 방법은 상기 연결 영역(30) 내의 상기 층간 절연막들(102), 상기 희생막들(103) 및 상기 연막 저지막(104)을 패터닝하여 계단식 구조를 형성하는 것을 포함할 수 있다. 상기 계단식 구조는 상기 층간 절연막들(102), 상기 희생막들(103) 및 상기 연막 저지막(104)을 다수 회 패터닝하여 식각하여 구현할 수 있다.
도 6c를 참조하면, 상기 방법은 상기 계단식 구조 상에 노출된 상기 층간 절연막들(102)을 식각하여 상기 희생막들(103)을 노출시키는 것을 포함할 수 있다. 패터닝된 상기 연막 저지막(104)을 식각 마스크로 이용하고 상기 희생막들(103)을 식각 정지막으로 이용하여 상기 계단식 구조 상에 노출된 층간 절연막들(102)이 제거될 수 있다. 상기 계단식 구조 상에 최하위 층간 절연막(102)은 부분적 식각되어 최하위 희생막(103)이 노출 되지 않을 수 있다.
도 6d를 참조하면, 상기 방법은 상기 셀 영역(20) 내의 상기 연마 저지막(104) 및 상기 연결 영역(30) 내의 상기 계단식 구조를 갖는 상기 희생막들(103) 상에 희생 절연막(125)을 형성하는 것을 포함할 수 있다. 상기 희생 절연막(125)은 50% 이하의 스텝 커버리지 특성을 갖도록 증착될 수 있다. 스텝 커버리지는 상기 계단식 구조의 상면과 측면에 증착된 상기 희생 절연막(125)의 두께의 비율로 정의될 수 있다. 예를 들어, 계단식 구조의 상면 상에 형성된 상기 희생 절연막(125)의 두께가 t1이고, 측면 상에 형성된 상기 희생 절연막(125)의 두께가 t2이면, 상기 t1과 상기 t2의 비율을 의미할 수 있다. 본 발명의 일 실시예에 따르면, 상기 t2는 상기 t1의 절반 이하의 두께를 가질 수 있다. 또한, 상기 계단식 구조의 측면들과 상면들이 만나는 코너들에서 상기 희생 절연막(125)의 두께가 가장 얇게 증착될 수 있다. 상기 희생 절연막(125)은 상기 희생막(103)과 동일한 물질을 포함할 수 있다. 상기 희생 절연막(125)은 상기 층간 절연막들(102)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 희생 절연막(125)은 실리콘 질화물 같은 절연 물질을 포함할 수 있다.
도 6e를 참조하면, 상기 방법은 상기 희생 절연막(125)을 부분 식각하여 희생 절연막 패턴들(125a)을 형성하는 것을 포함할 수 있다. 상기 희생 절연막(125)은 부분 식각 공정을 수행하여, 복수의 희생 절연막 패턴들(125a)로 분리될 수 있다. 예를 들어, 층간 절연막들(102)의 측면 상에 형성된 상기 희생 절연막(125)은 완전히 제거될 수 있다. 상기 분리된 희생 절연막 패턴들(125a)들은 상기 셀 영역(20) 내의 상기 연막 저지막(104) 및 상기 연결 영역(30) 내의 상기 계단식 구조를 갖는 상기 희생막들(103)의 상기 상면에 형성될 수 있다. 또한, 희생 절연막 패턴들(125a)은 상기 희생막들(103) 상면들을 완전히 커버하지 않을 수 있다. 이에 따라, 상기 희생막들(103)의 상면들의 일부가 노출될 수 있다. 상기 식각 공정은 등방성 식각 공정을 포함할 수 있다. 상기 등방성 식각 공정은 습식 식각 공정 및 건식 식각 공정을 포함할 수 있다. 상기 습식 식각 공정은 인산을 포함하는 식각액을 사용할 수 있다.
도 6f를 참조하면, 상기 방법은 전면적으로 캡핑 절연막(127)을 형성하는 것을 포함할 수 있다. 일 실시예에 따르면, 상기 캡핑 절연막(127)은 상기 희생 절연막 패턴(125a)을 덮도록 충분한 두께를 갖도록 증착될 수 있다. 상기 캡핑 절연막(127)은 상기 연마 저지막(104)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 캡핑 절연막(127)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS (TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG (BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합들 중 하나를 포함할 수 있다.
도 6g를 참조하면, 상기 방법은 평탄화 공정을 수행하여 상기 캡핑 절연막(127)을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 포함할 수 있다. 상기 평탄화 공정은 상기 연마 저지막(104)을 평탄화 종료점으로 이용하여 수행될 수 있다. 따라서, 상기 연마 저지막(104)의 상면이 부분적 또는 전체적으로 노출될 수 있다. 상기 연마 저지막(104) 상의 상기 희생 절연막 패턴(125a)은 상기 평탄화 공정에 의해 부분적 또는 완전히 제거될 수 있다. 다른 실시예에서, 상기 연마 저지막(104) 상의 상기 희생 절연막 패턴(125a)이 상기 평탄화 종료점으로 이용될 수도 있다. 이 경우, 상기 평탄화 공정은 상기 희생 절연막 패턴(125a)이 제거되도록 초과(over polish) 수행될 수 있다.
도 6h를 참조하면, 상기 방법은 상기 연마 저지막(104)을 제거하고, 제1 상부 층간 절연막(128)을 형성하는 것을 포함할 수 있다. 상기 연마 저지막(104)은 습식 식각 공정을 수행하여 제거될 수 있다. 상기 연마 저지막(104)이 제거되어 최상위에 위치한 상기 층간 절연막(102)이 노출될 수 있다. 상기 습식 식각 공정은 인산을 포함하는 식각액이 사용될 수 있다. 따라서, 상기 캡핑 절연막(127)은 상기 셀 영역(20) 내에서는 모두 제거되고, 상기 연결 영역(30) 내에만 잔존할 수 있다. 상기 제1 상부 층간 절연막(128)이 상기 층간 절연막(102) 및 상기 캡핑 절연막(127) 상에 전면적으로 형성될 수 있다. 상기 제1 상부 층간 절연막(128)은 상기 캡핑 절연막(127)과 동일한 물질을 포함할 수 있다. 다른 실시예에서, 상기 제1 상부 층간 절연막(128)의 상면이 에치-백 공정 또는 화학적 기계적 연마 공정을 이용하여 평탄화될 수 있다.
도 6i를 참조하면, 상기 방법은 상기 셀 영역(20) 내에 수직 채널 구조들(130)을 형성하고 및 상기 연결 영역(30) 내에 더미 필라들(130a)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 방법은 상기 셀 영역(20) 내에 상기 제1 상부 층간 절연막(128), 상기 층간 절연막들(102), 희생막들(103) 및 버퍼 절연막(101)을 수직으로 관통하는 채널 홀들(129)을 형성하고, 및 상기 채널 홀들(129) 내에 상기 수직 채널 구조들(130)을 형성하고, 및 상기 연결 영역(30) 내에 상기 제1 상부 층간 절연막(128), 상기 캡핑 절연막(127), 층간 절연막들(102), 희생막들(103) 및 버퍼 절연막(101)을 수직으로 관통하는 더미 홀들(129a)을 형성하고, 및 상기 더미 홀들(129a) 내에 상기 상기 더미 필라들(130a)을 형성하는 것을 포함할 수 있다. 상기 채널 홀들(129) 및 상기 더미 홀들(129a)은 동시에 형성될 수 있다. 수직 채널 구조들(130) 및 더미 필라들(130a)은 동시에 형성될 수 있다. 수직 채널 구조들(130) 및 더미 필라들(130a)은 도 4a 내지 4b에 개시된 예와 같이 형성될 수 있다.
도 6j를 참조하면, 상기 방법은 상기 층간 절연막들(102), 상기 희생막들(103), 상기 버퍼 절연막(101) 및 상기 제1 상부 층간 절연막(128) 및 상기 캡핑 절연막(127)을 연속적으로 패터닝하여 트렌치들(136)을 형성하는 것을 포함할 수 있다. 상기 트렌치들(136)은 셀 영역(20)으로부터 연결 영역(30)내로 연장될 수 있다. 상기 트렌치들(136)은 상기 수직 채널 구조들(130)로부터 이격되어 상기 층간 절연막들(102), 상기 희생막들(103), 상기 버퍼 절연막(101) 및 상기 제1 상부 층간 절연막(128)의 측면들을 노출시킬 수 있다. 수평적 모양에 있어서, 상기 트렌치들(136)은 라인 형태, 바(bar) 형태, 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 상기 트렌치들(136)은 기판(100)의 상면을 노출시킬 수 있다. 일 실시예에 따르면, 상기 트렌치들(136)을 형성하는 동안 과도 식각(over etch)에 의해 상기 트렌치(136)에 노출되는 기판(100)의 상기 상면이 리세스될 수 있다. 또한 상기 트렌치(136)는 이방성 식각 공정에 의해 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
도 6k를 참조하면, 상기 방법은 식각 공정을 수행하여 상기 희생막들(103) 및 희생 절연막 패턴들(125a)을 제거하여 갭 영역들(138)을 형성하는 것을 포함할 수 있다. 상기 식각 공정은 상기 층간 절연막들(102), 상기 제1 상부 층간 절연막(128) 및 상기 캡핑 절연막(127)에 대해 식각 선택성을 갖는 식각액을 사용하여 상기 트렌치들(136)을 통해 상기 희생막들(103) 및 상기 희생 절연막 패턴들(125a)을 등방적으로 식각하는 것을 포함할 수 있다. 예를 들어, 상기 희생막들(103) 및 상기 희생 절연막 패턴들(125a)이 실리콘 질화막이고, 상기 층간 절연막들(102), 상기 제1 상부 층간 절연막(128) 및 상기 캡핑 절연막(127)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 갭 영역들(138)은 상기 트렌치(136)로부터 상기 층간 절연막들(102) 사이로 수평적으로 연장되어, 상기 수직 채널 구조들(130) 및 상기 더미 필라들(130a)의 측벽 일부분들을 노출할 수 있다. 상기 연결 영역(30) 내의 상기 갭 영역(138)은 상기 희생 절연막 패턴(125a)이 제거됨에 의해 확대될 수 있다. 이와 같이, 상기 계단식 구조에 형성된 갭 영역(138)의 수직 폭은 희생막(103) 및 희생 절연막 패턴(125a)의 수직 두께에 의해 결정될 수 있다.
도 6l를 참조하면, 상기 방법은 상기 갭 영역들(138)을 채우는 도전막(139)을 형성하는 것을 포함할 수 있다. 상기 도전막(139)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 이에 따라, 상기 도전막(139)은 상기 갭 영역들(138)을 채우면서 상기 트렌치(136)의 내부 및 상기 제1 상부 층간 절연막(128)의 상면 상에 컨포멀하게 형성될 수 있다. 상기 도전막(139)은 도핑된 폴리실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드를 중의 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 상기 도전막(139)을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함할 수 있다.
도 6m를 참조하면, 상기 방법은 제거 공정을 수행하여 상기 갭 영역들(138) 내에 형성된 도전막(139)을 제외한 외부의 도전막(139)을 제거하여 수직적으로 서로 분리된 게이트 전극들(110) 및 패드들(120)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 트렌치들(130)의 내부, 및 상기 제1 상부 층간 절연막(128) 상의 도전막(139)를 제거하는 것을 포함할 수 있다. 상기 제거 공정은 이방성 식각 공정을 포함할 수 있다. 상기 게이트 전극들(110)은 접지 선택 게이트 전극(111), 스트링 선택 게이트 전극(113), 및 상기 접지 선택 게이트 전극(111)과 스트링 선택 게이트 전극들(113) 사이에 적층된 셀 게이트 전극들(112)을 포함할 수 있다. 또한, 스트링 선택 게이트 전극(113)은 제1 스트링 선택 게이트 전극(113a) 및 제2 스트링 선택 게이트 전극(113b)을 포함할 수 있다. 상기 패드들(120)은 접지 선택 패드(121) 및 스트링 선택 패드(123) 및 상기 접지 선택 패드(121) 및 스트링 선택 패드들(123) 사이에서 계단식 구조로 적층된 셀 패드들(122)을 포함할 수 있다. 또한 상기 스트링 선택 패드(123)는 제1 스트링 선택 패드(123a) 및 제2 스트링 선택 패드(123b)를 포함할 수 있다. 상기 트렌치(136)에서 상기 도전막(139)을 제거함에 따라, 상기 기판(100)의 상면이 노출될 수 있다.
도 6m을 더 참조하면, 상기 방법은 이온 주입 공정을 수행하여 상기 기판(100) 내에 공통 소스 영역들(141)을 형성하는 것을 포함할 수 있다. 상기 공통 소스 영역들(141)은 상기 게이트 전극들(110)을 형성한 후에 형성될 수 있다. 또는, 상기 공통 소스 영역들(141)은 상기 트렌치들(136)의 형성 후 및 상기 희생막들(103)을 제거하기 전에 형성될 수도 있다. 상기 공통 소스 영역(141)은 상기 트렌치(136)의 수평적 모양처럼, 일방향으로 연장된 라인 형태일 수 있다. 상기 공통 소스 영역(141)은 N형 불순물을 포함할 수 있다.
도 6n을 참조하면, 상기 방법은 상기 트렌치들(136)의 측벽들 상에 스페이서들(143)을 형성하는 것을 포함할 수 있다. 상기 스페이서(143)는 상기 기판(100) 전면 상에 스페이서용 절연막을 증착하여 이방성 식각 공정을 수행함으로써 형성될 수 있다. 상기 스페이서(143)는 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물 또는 기타 절연물을 포함할 수 있다.
도 6o을 참조하면, 상기 방법은 상기 트렌치들(136)의 내부에 텅스텐 같은 도전성 물질을 채워 상기 공통 소오스 영역(141)과 연결되는 공통 소오스 라인들(142)을 형성하는 것을 포함할 수 있다. 다음에, 상기 방법은 전면적으로 제2 상부 층간 절연막(147)을 형성하는 것을 포함할 수 있다. 일 실시예에 따르면, 상기 공통 소스 라인(142)을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함할 수 있다. 상기 공통 소오스 라인(142)은 상기 트렌치(136)를 따라 일방향으로 연장된 라인 형태일 수 있다.
도 6p를 참조하면, 상기 방법은 식각 공정을 수행하여 상기 패드들(120)을 노출시키는 콘택 홀들(150h)을 형성하는 것을 포함할 수 있다. 상기 식각 공정은 상기 제2 상부 층간 절연막(147) 상에 포토레지스트 패턴(149)을 형성하고, 상기 포토레지스트 패턴(149)을 식각 마스크로 사용하여 상기 캡핑 절연막(127), 상기 제1 및 제2 상부 층간 절연막들(128, 147) 및 상기 최하부 절연막(102)을 이방성 식각 공정으로 패터닝하여 형성될 수 있다. 상기 콘택 홀들(150h)들은 제1 콘택 홀들(151h), 제2 콘택 홀들(152h) 및 제3 콘택 홀들(153h)을 포함할 수 있다. 상기 제1 콘택 홀들(151h)은 상기 제1 및 제2 스트링 선택 패드들(123a, 123b) 상에 각각 형성될 수 있다. 상기 제2 콘택 홀들(152h)은 상기 셀 패드들(122) 상에 각각 형성될 수 있다. 상기 제3 콘택 홀(153h)은 상기 접지 선택 패드(121) 상에 형성될 수 있다.
상기 콘택 홀들(150h)은 상기 계단식 구조를 이루는 패드들(120) 상에 형성되기 때문에 상기 콘택 홀들(150h)의 수직 길이가 서로 다를 수 있다. 이에 따라, 상기 콘택 홀들(150h)을 형성하는 동안 과도 식각(over etch)에 의해 상기 콘택 홀들(150h)의 바닥에 노출되는 상기 패드들(120)의 상면이 리세스되는 양이 다를 수 있다. 구체적으로, 상부에 위치할수록 상기 콘택 홀들(150h)의 바닥에 노출되는 상기 패드들(120)은 상기 캡핑 절연막(127)을 식각하는 공정에 의해 심한 어택 및 데미지를 받으므로, 깊은 콘택 홀(150h)보다 얕은 콘택 홀(150h)에 노출되는 패드들(120)이 더 많이 리세스될 수 있고, 모두 제거되어 하부의 층간 절연막들(102)이 노출되는 천공이 발생할 수도 있다. 본 실시예에 의하면, 패드들(120)의 두께가 게이트 전극들(110)보다 두꺼운 구조이므로 상술한 문제점을 해결하고, 식각 공정의 마진을 충분히 확보할 수 있다.
이후, 도 3을 다시 참조하면, 상기 방법은 콘택 플러그들(150), 제3 상부 층간 절연막(162), 제1 메탈 라인들(160), 배선 플러그들(164), 비트 라인(170), 및 제2 메탈 라인(180)을 형성하는 것을 포함할 수 있다.
상기 콘택 플러그들(150)들을 형성하는 것은 상기 콘택 홀들(150h) 내에 도전 물질, 예를 들어, 구리나 텅스텐 등을 채우는 것을 포함할 수 있다. 상기 콘택 플러그들(150)은 접지 선택 플러그(151), 셀 플러그들(152) 및 제1 및 제2 스트링 선택 플러그들(153a, 153b)을 포함할 수 있다. 상기 접지 선택 플러그(151)는 상기 층간 절연막(102), 상기 캡핑 절연막(127) 및 상기 제1 및 제2 상부 층간 절연막들(128, 147)을 관통하여 상기 접지 선택 패드(121)에 연결될 수 있다. 상기 셀 플러그(152)들은 상기 캡핑 절연막(127) 및 상기 제1 및 제2 상부 층간 절연막들(128, 147)을 관통하여 상기 셀 패드들(122)에 각각 연결될 수 있다. 상기 스트링 선택 플러그들(153a, 153b)은 상기 캡핑 절연막(127) 및 상기 제1 및 제2 상부 층간 절연막들(128, 147)을 관통하여 상기 제1 및 제2 스트링 선택 패드들(123a, 123b)에 각각 연결될 수 있다.
상기 제1 메탈라인들(160)은 상기 콘택 플러그들(150) 상에 정렬되도록 증착 공정 및 식각 공정을 수행하여 형성될 수 있다. 상기 제1 메탈라인들(160)은 상기 셀 플러그들(152) 및 상기 접지 선택 플러그(151)와 각각 연결될 수 있다.
상기 제3 상부 층간 절연막(162)을 형성하는 것은 증착 공정을 수행하여 상기 제2 상부 층간 절연막(147) 및 상기 제1 메탈 라인들(150) 상에 실리콘 산화물 같은 절연물을 형성하는 것을 포함할 수 있다.
상기 배선 플러그들(164)은 상기 셀 영역(20) 내에서 상기 제2 상부 층간 절연막(147) 및 제3 상부 층간 절연막(162)을 수직으로 관통하여 상기 수직 채널 구조들(130)과 상기 비트 라인(170)을 전기적으로 연결할 수 있다. 상기 배선 플러그들(164)은 상기 연결 영역(30) 내에서 상기 제3 상부 층간 절연막(162)을 수직으로 관통하여 상기 제1 및 제2 스트링 선택 플러그들(153a, 153b)과 상기 제2 메탈 라인(180)을 전기적으로 연결할 수 있다. 상기 배선 플러그들(164)은 도전 물질, 예를 들어, 구리 또는 텅스텐 등을 포함할 수 있다.
상기 비트 라인(170) 및 상기 제2 메탈 라인(180)은 상기 제3 상부 층간 절연막(162) 상에서 수평으로 연장할 수 있다. 상기 비트 라인(170) 및 상기 제2 메탈라인(180)은 물질적으로 연속하도록 동일 공정에서 동일한 물질을 포함하도록 형성될 수 있다.
상술된 반도체 소자의 제조 방법에서, 상기 게이트 전극들(110)에서 연장된 상기 패드들(120)의 두께를 게이트 전극들(110)보다 두껍게 형성함으로써, 깊이가 다른 콘택 홀들(150h)을 형성할 경우, 상기 패드들(120)이 과도 식각되어 천공되는 것을 방지할 수 있다. 이로 인하여, 식각 마진을 충분히 확보할 수 있어, 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다.
도 7는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자들을 포함하는 전자시스템들의 일 예를 간략히 도시한 블록도이다. 도 7를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및 인터페이스(1140) 중에서 적어도 2개는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 상변화 기억 소자, 자기 기억 소자, 디램 소자 및 에스램 소자 중에서 적어도 하나를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및 고속의 에스램 소자 중에서 적어도 하나를 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 상변화 기억소자, 자기 기억 소자, 디램 소자 및 에스램 소자 중에서 적어도 하나를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터 시스템의 하드 디스크를 대체할 수 있는 SSD(Solid State Disk)로도 구현될 수 있다. 이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.
10: 셀 어레이
20: 셀 영역 30: 연결 영역
100: 기판 101: 버퍼 절연막
102: 층간 절연막 103: 희생막
104: 연마 저지막 110: 게이트 전극
120: 패드 125: 희생 절연막
125a: 희생 절연막 패턴 128: 제1 상부 층간 절연막
126: 리세스 127: 캡핑 절연막
129: 채널 홀 129a: 더미 홀
130: 수직 채널 구조 136: 트렌치
138: 갭 영역 139: 도전막
140: 공통 소스 구조 147: 제2 상부 층간 절연막
149: 포토레지스트 패턴 150: 콘택 플러그
150h: 콘택 홀 162: 제3 상부 층간 절연막
160: 제1 메탈 라인 164: 배선 플러그
170: 비트 라인 180: 제2 메탈 라인

Claims (10)

  1. 기판 상에 적층된 게이트 전극들;
    상기 게이트 전극들을 수직으로 관통하여 상기 기판과 전기적으로 연결된 수직 채널 구조들;
    상기 게이트 전극들로부터 수평으로 연장하는 도전 패드들로서, 상기 도전 패드들은 접지 선택 패드와, 상기 접지 선택 패드 위에 배치된 복수의 셀 패드들을 포함하는, 상기 도전 패드들; 및
    상기 도전 패드들에 연결되는 콘택 플러그들로서, 상기 접지 선택 패드에 전기적으로 연결되는 접지 선택 플러그와, 상기 복수의 셀 패드들에 각각 전기적으로 연결되는 복수의 셀 플러그들을 포함하는, 상기 콘택 플러그들을 포함하고,
    상기 도전 패드들 각각은, 상기 콘택 플러그들 아래에 배치되는 콘택 영역과, 상기 콘택 영역과 상기 게이트 전극들 사이에 배치되는 연장 영역을 포함하고,
    상기 복수의 셀 패드들의 상기 콘택 영역들은 상기 복수의 셀 패드들의 상기 연장 영역들보다 두꺼운 영역을 가지며,
    상기 접지 선택 패드의 상기 콘택 영역은 상기 접지 선택 패드의 상기 연장 영역과 동일한 두께를 갖는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 전극들은 접지 선택 게이트 전극과, 상기 접지 선택 게이트 전극 상에 배치되는 복수의 셀 게이트 전극들을 포함하고,
    상기 접지 선택 게이트 전극은 상기 접지 선택 패드의 상기 콘택 영역과 동일한 두께를 갖는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 복수의 셀 게이트 전극들 각각은 상기 복수의 셀 패드들의 연장 영역의 두께와 동일하고,
    상기 복수의 셀 게이트 전극들 각각은 상기 복수의 셀 패드들의 상기 콘택 영역들보다 더 작은 두께를 갖는 것을 특징으로 하는 반도체 소자.
  4. 제2항에 있어서,
    상기 도전 패드들의 상면 및 측면 상에 배치되는 캡핑 절연막을 더 포함하고,
    상기 콘택 플러그들이 상기 캡핑 절연막을 관통하여 상기 도전 패드들에 연결되는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 연장 영역은 상기 콘택 영역에 인접하여 형성된 리세스를 포함하고,
    상기 리세스를 상기 캡핑 절연막이 채우는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 콘택 영역은 베이스 부 및 상기 베이스 부로부터 돌출한 돌출부를 포함하고,
    상기 베이스 부의 외측면은 상기 돌출부의 외측면 보다 수평으로 돌출하는 반도체 소자.
  7. 제6항에 있어서,
    상기 패드들의 하부의 층간 절연막들을 더 포함하고,
    상기 베이스 부의 상기 외측면은 상기 하부의 상기 층간 절연막의 외측면과 수직으로 정렬하는 반도체 소자.
  8. 제6항에 있어서,
    상기 돌출부의 외측면과 상기 베이스 부의 외측면이 수직으로 정렬되는 반도체 소자.
  9. 제8항에 있어서,
    상기 베이스 부의 외측면이 역(reverse) 경사(tapered)되며, 상기 돌출부의 외측면과 상기 베이스 부의 외측면이 스므드하게(smoothly) 연속하는 반도체 소자.
  10. 셀 영역 및 연결 영역을 포함하는 기판 상에 층간 절연막들 및 희생막들을 교대로 적층하고;
    상기 연결 영역 내 상기 층간 절연막들 및 희생막들을 패터닝하여 상기 희생막들이 노출된 계단식 구조를 형성하고;
    상기 셀 영역 및 연결 영역의 전면 상에 희생 절연막을 형성하고;
    상기 희생 절연막을 부분 식각하여 상기 계단식 구조에 노출된 희생막들 상에 희생 절연막 패턴들을 형성하고;
    상기 셀 영역 내에 수직 채널 구조들을 형성하고, 동시에, 상기 연결 영역내에 더미 필라들을 형성하고;
    상기 층간 절연막들 및 상기 희생막들을 연속적으로 패터닝하여 트렌치들을 형성하고;
    상기 셀 영역 및 연결 영역 내의 상기 희생막들 및 희생 절연막 패턴들을 제거하여 갭 영역들을 형성하고; 및
    상기 갭 영역들에 도전막을 채워 적층된 게이트 전극들 및 패드들을 형성하되, 상기 패드들은 상기 게이트 전극들보다 두꺼운 영역을 갖는 반도체 소자의 제조 방법.
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