KR20120047325A - 3차원 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치가 제공된다. 3차원 반도체 장치의 제조 방법은 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 제공하는 것, 주변 회로 영역의 기판 상에, 셀 어레이 영역의 기판을 노출시키며, 주변 회로들을 포함하는 주변 구조체를 형성하는 것, 셀 어레이 영역의 기판 상에 하부 셀 구조체를 형성하는 것, 기판 상에 주변 구조체 및 하부 셀 구조체를 덮는 절연막을 형성하는 것, 주변 구조체 및 하부 셀 구조체의 상면들을 평탄화 종료점으로 이용하여 절연막을 평탄화하는 것 및 하부 셀 구조체 상에 상부 셀 구조체를 형성하는 것을 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 그러나, 3차원 반도체 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 고집적화가 용이한 3차원 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법은 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 제공하는 것, 주변 회로 영역의 기판 상에, 셀 어레이 영역의 기판을 노출시키며, 주변 회로들을 포함하는 주변 구조체를 형성하는 것, 셀 어레이 영역의 기판 상에 하부 셀 구조체를 형성하는 것, 기판 상에 주변 구조체 및 하부 셀 구조체를 덮는 절연막을 형성하는 것, 주변 구조체 및 하부 셀 구조체의 상면들을 평탄화 종료점으로 이용하여 절연막을 평탄화하는 것 및 하부 셀 구조체 상에 상부 셀 구조체를 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 장치는 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판, 주변 회로 영역 상에서, 주변 회로들 및 주변 회로들을 덮는 절연 패턴을 포함하는 주변 구조체, 셀 어레이 영역 상에서, 도전막들 및 절연막들이 번갈아 반복적으로 적층된 셀 구조체, 셀 구조체를 관통하여 기판과 전기적으로 연결되는 관통 구조체들 및 셀 어레이 영역과 인접한 주변 구조체의 일측벽에 배치된 박막 스페이서(SP)를 포함하되, 박막 스페이서(SP)는 서로 다른 물질로 이루어진 박막들을 포함하는 3차원 반도체 장치.
본 발명의 3차원 반도체 장치의 제조 방법에 따르면, 도전 패턴들이 수직적으로 적층된 셀 구조체를 주변 구조체를 형성한 후에 두 번에 나누어서 형성할 수 있다. 보다 상세하게, 주변 구조체를 형성한 후, 셀 구조체를 형성하기 위한 하부 박막 구조체를 형성하고 하부 박막 구조체를 패터닝하여 셀 구조체의 하부를 형성할 수 있다. 이어서, 하부 셀 구조체 및 주변 구조체 상에 셀 구조체를 형성하기 위한 상부 박막 구조체를 형성하고, 상부 박막 구조체를 패터닝하여 셀 구조체의 상부를 형성할 수 있다.
이에 따라, 셀 구조체의 높이 증가로 인해 셀 구조체를 패터닝할 때, 홀(또는 개구부)이 완전히 오픈되지 않는 현상 또는 셀 구조체를 패터닝하는 동안 다른 구조물들이 손실되는 현상 등과 같은 공정 불량을 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 4는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 5a 내지 도 5l은 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내기 위한 단면도들로서, 도 4의 xz 단면과 주변 회로 영역(PERI)의 일부분을 나타낸다.
도 6a 내지 도 6g는 본 제 1 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내기 위한 단면도들로서, 도 4의 yz 단면을 나타낸다.
도 7a 내지 도 7d는 도 6g의 A 부분을 나타내는 도면들이다.
도 8a 내지 도 도 8d는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내기 위한 단면도들로서, 도 4의 xz 단면과 주변 회로 영역(PERI)의 일부분을 나타낸다.
도 9는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치를 나타낸다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 12는 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 4는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 5a 내지 도 5l은 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내기 위한 단면도들로서, 도 4의 xz 단면과 주변 회로 영역(PERI)의 일부분을 나타낸다.
도 6a 내지 도 6g는 본 제 1 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내기 위한 단면도들로서, 도 4의 yz 단면을 나타낸다.
도 7a 내지 도 7d는 도 6g의 A 부분을 나타내는 도면들이다.
도 8a 내지 도 도 8d는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내기 위한 단면도들로서, 도 4의 xz 단면과 주변 회로 영역(PERI)의 일부분을 나타낸다.
도 9는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치를 나타낸다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 12는 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판(10) 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판(10) 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치는 셀 어레이 영역(CAR), 콘택 영역(CTR)및 주변 회로 영역(PERI)을 포함할 수 있다.
셀 어레이 영역(CAR)에는 3차원적으로 배치되는 메모리 셀들과, 메모리 셀들과 전기적으로 연결되는 비트 라인들 및 워드 라인들이 형성될 수 있다. 콘택 영역(CTR)은 셀 어레이 영역(CAR)과 주변 회로 영역(PERI) 사이에 배치될 수 있으며, 워드라인 콘택 영역(CTR)들(WCTR)에는 메모리 셀들과 주변 회로들을 연결하는 콘택 플러그들 및 배선들이 형성될 수 있다. 주변 회로 영역(PERI)에는 메모리 셀들의 구동 및 메모리 셀들에 저장된 데이터를 판독하는 주변 회로들이 형성될 수 있다. 구체적으로, 주변 회로 영역(PERI)은 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들을 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다. 도 3는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 2를 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인들(CSL)은 복수 개가 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 3을 참조하면, 공통 소오스 라인(CSL)은 기판(10) 상에 배치되는 도전성 박막 또는 기판(10) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL)은 기판(10)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(10) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은, 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수 개의 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL1, SSL2)을 포함한다. 일 실시예에서, 복수 개의 스트링 선택 라인들(SSL1, SSL2)은 도 2의 스트링 선택 라인들(SSL)을 구성할 수 있으며, 복수 개의 접지 선택 라인들(GSL1, GSL2)은 도 2의 접지 선택 라인들(GSL)을 구성할 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)은 기판(10) 상에 적층된 도전 패턴들일 수 있다.
또한, 셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL)에 접속하는 반도체 기둥(또는 수직 반도체 패턴; PL)을 포함할 수 있다. 반도체 기둥들(PL)은 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)을 관통하도록 형성될 수 있다. 다시 말해, 반도체 기둥들(PL)은 기판(10) 상에 적층된 복수 개의 도전 패턴들을 관통할 수 있다. 이에 더하여, 반도체 기둥(PL)은 몸체부(B) 및 몸체부(B)의 일단 또는 양단에 형성되는 불순물 영역들(D)을 포함할 수 있다. 예를 들면, 드레인 영역(D)이 반도체 기둥(PL)의 상단(즉, 몸체부(B)와 비트라인(BL) 사이)에 형성될 수 있다.
워드라인들(WL0-WL3)과 반도체 기둥들(PL) 사이에는 데이터 저장막(DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 전하저장막일 수 있다. 예를 들면, 데이터 저장막(DS)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
접지 선택 라인들(GSL1, GSL2)과 반도체 기둥들(PL) 사이 또는 스트링 선택 라인들(SSL1, SSL2)과 반도체 기둥(PL) 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 데이터 저장막(DS)과 동일한 물질로 형성될 수도 있으며, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
이와 같은 구조에서, 반도체 기둥들(PL)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 반도체 기둥(PL)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)를 구성할 수 있다. 이와 달리, 반도체 기둥들(PL)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다.
이러한 경우, 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL1, SSL2)은 선택 트랜지스터 및 셀 트랜지스터의 게이트 전극들로서 각각 사용될 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)에 인가되는 전압으로부터의 기생 전계(fringe field)에 의해 반도체 기둥들(PL)에 반전 영역들(inversion regions)이 형성될 수 있다. 여기서, 반전 영역의 최대 거리(또는 폭)는 반전영역을 생성시키는 워드라인들 또는 선택 라인들의 두께보다 클 수 있다. 이에 따라, 반도체 기둥에 형성되는 반전 영역들은 수직적으로 중첩되어, 공통 소오스 라인(CSL)으로부터 선택된 비트라인을 전기적으로 연결하는 전류 통로를 형성한다.
즉, 셀 스트링(CSTR)은 하부 및 상부 선택 라인들(GSL1, GSL2, SSL1, SSL2)에 의해 구성되는 접지 및 스트링 트랜지스터들과 워드 라인들(WL0-WL3)에 의해 구성되는 셀 트랜지스터들(도 2의 MCT)이 직렬 연결된 구조를 가질 수 있다.
이하, 도 4, 도 5a 내지 도 5l, 도 6a 내지 도 6g 및 도 7a 내지 도 7d를참조하여, 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 4는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다. 도 5a 내지 도 5l은 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내기 위한 단면도들로서, 도 4의 xz 단면과 주변 회로 영역(PERI)의 일부분을 나타낸다. 도 6a 내지 도 6g는 본 제 1 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내기 위한 단면도들로서, 도 4의 yz 단면을 나타낸다. 도 7a 내지 도 7d는 도 6g의 A 부분을 나타내는 도면들이다.
도 5a를 참조하면, 주변 회로 영역(PERI)의 기판(10) 상에 주변 회로들을 포함하는 주변 구조체(100)를 형성한다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다. 나아가, 기판(10)은 셀 어레이 영역(CAR), 주변 회로 영역(PERI) 및 콘택 영역(CTR)을 포함할 수 있다. 또한, 기판(10)은 소자 분리막에 의해 활성 영역이 정의될 수 있다.
주변 구조체(100)를 형성하는 것은, 주변 회로 영역(PERI)의 기판(10) 상에 주변 회로들을 형성하는 것, 및 주변 회로들을 덮는 주변 절연막(23)을 형성하는 것을 포함한다. 나아가, 일 실시예에서 주변 구조체(100)를 형성하는 주변 희생막(25)을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 주변 회로들을 형성하는 것은, 도 1을 참조하여 설명된 워드라인 드라이버, 센스 앰프, 로우 및 칼럼 디코더들 및 제어 회로들을 형성하는 것을 포함할 수 있다. 예를 들어, 도면에 도시된 것처럼, 주변 회로 영역(PERI)의 기판(10) 상에 주변 회로들을 구성하는 주변 트랜지스터들이 다음과 같이 형성될 수 있다. 기판(10) 전면에 주변 게이트 절연막 및 주변 게이트막을 차례로 적층한다. 차례로 적층된 주변 게이트 절연막 및 주변 게이트막을 패터닝하여, 주변 게이트 패턴(21g) 및 주변 게이트 절연 패턴(21i)을 형성한다. 여기서, 주변 게이트 패턴(21g)은 주변 회로를 구성하는 주변 트랜지스터들의 게이트 전극들로 사용될 수 있으며, 불순물이 도핑된 폴리실리콘 또는 금속 물질로 형성될 수 있다. 주변 게이트 절연 패턴(21i)은 열산화 공정에 의해 형성되는 실리콘 산화막일 수 있다. 이어서, 주변 게이트 패턴들(21g) 양측의 기판(10) 내에 주변 트랜지스터들의 소오스 및 드레인 전극들로 사용되는 주변 불순물 영역들(21sd)이 형성될 수 있다.
주변 절연막(23)을 형성하는 것은, 주변 회로들이 형성된 기판(10) 전면에 절연 물질을 증착하고 평탄화하여 형성될 수 있다. 예를 들어, 주변 절연막(23)은 실리콘 산화물로 형성될 수 있다. 여기서, 주변 절연막(23)의 두께는 후속 공정에서 셀 어레이 영역(CAR)의 기판(10) 상에 형성될 하부 박막 구조체(200)의 수직적 두께에 따라 결정될 수 있다.
주변 희생막(25)을 형성하는 것은, 평탄화된 주변 절연막(23)의 상면에 주변 절연막(23)에 대해 식각 선택성을 갖는 절연 물질을 증착하여 형성될 수 있다. 예를 들어, 주변 희생막(25)은 실리콘, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 및 실리콘 옥시카바이드으로 이루어진 그룹 중에서 선택될 수 있다.
또한, 주변 절연막(23) 및 주변 희생막(25)은 패터닝되어 주변 회로 영역(PERI)의 기판(10) 상에 국소적으로 형성될 수 있다. 이에 따라, 주변 절연막(23) 및 주변 희생막(25)은 셀 어레이 영역(CAR) 및 콘택 영역(CTR)의 기판(10)을 노출시킬 수 있다. 즉, 주변 구조체(100)는 셀 어레이 영역(CAR) 및 콘택 영역(CTR)의 기판(10)을 노출시키면서, 주변 회로 영역(PERI)의 기판(10) 상에 국소적으로 형성될 수 있다.
도 5b 및 도 6a를 참조하면, 주변 구조체(100)가 형성된 기판(10) 전면에 하부 박막 구조체(lower thin film structure; 200) 를 형성한다.
일 실시예에 따르면, 하부 박막 구조체(200)는 셀 어레이 영역(CAR) 및 콘택 영역(CTR)의 기판(10) 상에 형성될 수 있으며, 주변 회로 영역(PERI)의 주변 구조체(100) 상에 형성될 수 있다. 일 실시예에 따르면, 하부 박막 구조체(200)의 두께(즉, 높이)는 주변 구조체(100)의 두께(즉, 높이)와 실질적으로 동일할 수 있다. 즉, 하부 박막 구조체(200)는 주변 구조체(100)가 형성된 기판(10) 전면에 컨포말하게 형성될 수 있다. 이에 따라, 하부 박막 구조체(200)는 주변 구조체(100)의 측벽을 덮을 수 있다.
하부 박막 구조체(200)는 복수의 절연막들(110) 및 복수의 희생막들(SC)을 포함할 수 있다. 절연막들(110) 및 희생막들(SC)은 증착 공정을 통해 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다. 하부 박막 구조체(200)를 구성하는 절연막들(110) 및 희생막들(SC)의 수는 셀 어레이 영역(CAR)에 수직적으로 적층되는 도전 패턴들(즉, 도 2의 워드라인들)의 수의 절반 이하일 수 있다. 그리고, 절연막들(110) 및 희생막들(SC) 각각의 수직적 두께는 주변 구조체(100)의 수직적 두께(즉, 높이)보다 작을 수 있으며, 나아가 주변 게이트 패턴(21g)의 수직적 두께보다 작을 수 있다. 여기서, 수직적 두께란 기판(10)의 상면에 대한 수직한 방향으로의 길이를 의미한다.
절연막들(110) 및 희생막들(SC)은 습식 식각 공정에서 식각 선택성을 갖는 물질들로 형성될 수 있다. 예를 들어, 절연막들(110)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 희생막들(SC)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 절연막들(110)과 다른 물질일 수 있다. 일 실시예에서, 절연막들(110)은 실리콘 산화막으로 형성될 수 있으며, 도 3를 참조하여 설명한 것처럼, 반전 영역의 생성을 용이하게 하기 위해, 절연막들(110)은 고유전막들을 더 포함할 수 있다. 여기서, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막들 중의 한가지(예를 들면, 실리콘 질화막, 실리콘 산화질화막)일 수 있다.
이 실시예에 따른 하부 박막 구조체(200)에서 희생막들(SC)의 두께는 메모리 셀 트랜지스터(도 2의 MCT)의 채널 길이를 결정한다. 일 실시예에 따르면, 희생막들(SC)은 증착 공정을 통해 형성되므로, 채널 길이는 패터닝 기술을 사용하여 형성되는 경우에 비해 더욱 정밀하게 제어될 수 있다. 또한, 희생막들(SC) 사이의 간격(즉, 절연막들(110)의 두께)은 후속하여 형성되는 반도체 패턴에 생성되는 반전 영역의 최대 수직적 길이보다 작은 범위를 갖도록 형성될 수 있다.
나아가, 일 실시예에서, 하부 박막 구조체(200)의 최상부에는 셀 희생막(120)이 형성될 수 있다. 그리고, 물질 및 두께에 있어서 셀 희생막(120)은 주변 희생막(25)과 동일할 수 있다.
셀 희생막(120)은 절연막(110) 또는 희생막(SC)과 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 셀 희생막(120)은 실리콘, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 및 실리콘 옥시카바이드으로 이루어진 그룹 중에서 선택될 수 있다. 일 실시예에서, 셀 희생막(120)이 실리콘 산화막으로 이루어진 절연막(110) 상에 형성될 경우 셀 희생막(120)은 실리콘 질화막으로 형성될 수 있다. 다른 실시예에서, 셀 희생막(120)이 실리콘 질화막으로 이루어진 희생막(SC) 상에 형성될 경우 셀 희생막(120)은 실리콘 산화막으로 형성될 수 있다.
한편, 하부 박막 구조체(200)를 형성하기 전에, 주변 구조체(100)에 의해 노출된 기판(10)의 상면에는 열산화막으로 이루어진 하부 게이트 절연막(11)이 형성될 수 있다.
도 5c를 참조하면, 하부 박막 구조체(200)를 패터닝하여, 셀 어레이 영역(CAR)의 기판(10) 상에 하부 셀 구조체(205)를 형성한다.
하부 셀 구조체(205)는 셀 어레이 영역(CAR)에서 콘택 영역(CTR)으로 연장되어, 계단 형상을 갖는 콘택부를 가질 수 있다. 즉, 하부 셀 구조체(205)는 하부 박막 구조체(200)를 패터닝하여 계단식 구조(stepwise structure)로 형성될 수 있다. 하부 셀 구조체(205)가 계단 형상의 콘택부를 가지므로, 후속해서 셀 어레이 영역(CAR)에 형성되는 도전 패턴들과 주변 회로들 간의 전기적 연결이 용이할 수 있다.
이와 같은 하부 셀 구조체(205)를 형성하기 위해, 하부 박막 구조체(200)를 패터닝하는 공정이 복수 회 수행될 수 있다. 일 실시예에 따르면, 하부 박막 구조체(200)를 패터닝하는 것은, 마스크 패턴(미도시)의 수평적 면적을 감소시키는 공정과 하부 박막 구조체(200)를 식각하는 공정을 번갈아 반복적으로 수행하는 것을 포함할 수 있다.
마스크 패턴(미도시)의 수평적 면적을 감소시키는 공정은, 마스크 패턴에 의해 노출되는 영역을 확장하는 것으로서, 마스크 패턴의 폭 및 두께는 하부 박막 구조체(200)를 식각하는 공정이 반복적으로 수행됨에 따라 감소될 수 있다.
하부 박막 구조체(200)를 식각하는 공정은 적층된 희생막들(SC)의 수에 따라 달라질 수 있다. 그리고, 마스크 패턴의 수평적 면적이 감소함에 따라 하부 박막 구조체(200)를 식각하는 공정에서 식각량이 줄어들 수 있다. 하부 박막 구조체(200)를 식각하는 공정이 반복적으로 수행됨에 따라, 절연막들(110)의 끝단 부분들이 하부에서부터 순차적으로 노출될 수 있다. 다시 말해, 콘택 영역(CTR)에서 하부 셀 구조체(205)를 구성하는 절연막들(110) 각각의 상면이 노출될 수 있다. 이와 달리, 콘택 영역(CTR)에서 계단식 구조를 갖는 하부 셀 구조체(205)에서 절연막들(110) 대신 희생막들(SC) 각각의 상면들이 노출될 수도 있다.
이와 같이, 계단식 구조를 갖는 하부 셀 구조체(205)를 형성함에 따라, 콘택 영역(CTR) 상에 절연막들(110) 및 희생막들(SC)의 끝단 부분들이 위치할 수 있다. 그리고, 절연막들(110) 및 희생막들(SC)은 기판(10)에서부터 상부로 갈수록 면적이 감소될 수 있다. 다시 말해, 희생막들(SC) 및 절연막들(110)은 기판(10)으로부터 멀어질수록, 희생막들(SC) 및 절연막들(110)의 일측벽들이 주변 회로 영역(PERI)으로부터 멀어질 수 있다. 이와 같이 형성된 하부 셀 구조체(205)와 주변 구조체(100)의 수직적 두께 차이는 하부 셀 구조체(205) 또는 주변 구조체(100)의 수직적 두께보다 작을 수 있다. 나아가, 하부 셀 구조체(205)와 주변 구조체(100)의 수직적 두께(즉, 높이)가 실질적으로 동일할 수 있다.
한편, 일 실시예에 따르면, 하부 박막 구조체(200)의 패터닝 공정에 의해 주변 회로 영역(PERI)과 인접한 콘택 영역(CTR)에서 기판(10)의 일부분이 노출될 수 있다. 또한, 하부 박막 구조체(200)를 패터닝함에 따라, 주변 회로 영역(PERI)에서의 하부 박막 구조체(200)가 제거될 수 있다. 즉, 하부 셀 구조체(205)를 형성함에 따라 주변 회로 영역(PERI)의 주변 희생막(25) 또는 주변 절연막(23)이 노출될 수 있다.
또한, 일 실시예에 따르면, 하부 박막 구조체(200)를 패터닝하여 콘택 영역(CTR)에서 계단식 구조(stepwise structure)를 갖는 하부 셀 구조체(205)를 형성할 때, 콘택 영역(CTR)과 인접하는 주변 절연막(23)의 일측벽에 하부 박막 구조체(200)의 일부분이 잔류할 수 있다.
상세히 설명하면, 하부 박막 구조체(200)가 주변 구조체(100)가 형성된 기판(10) 전면에 컨포말하게 형성되므로, 하부 박막 구조체(200)가 주변 절연막(23)의 일측벽을 덮을 수 있다. 주변 절연막(23)의 일측벽에 형성된 하부 박막 구조체(200)의 일부는, 이방성 식각 공정에서 식각되지 않고 스페이서 형태로 잔류할 수 있다. 즉, 콘택 영역(CTR)과 인접하는 주변 절연막(23)의 일측벽에는 박막 스페이서(SP)가 형성될 수 있다. 이와 같이 형성된 박막 스페이서(SP)는 하부 박막 구조체(200)를 구성하는 희생막들(SC) 및 절연막들(110)의 일부분으로 이루어진다. 즉, 박막 스페이서(SP)는 적층된 희생 패턴(SC') 및 절연 패턴(110')을 포하며, 희생 패턴(SC')은 하부 박막 구조체(200)를 구성하는 최하층의 희생막(SC)과 물질 및 두께가 동일할 수 있다. 그리고, 절연 패턴(110')은 하부 박막 구조체(200)를 구성하는 최하층의 절연막(110)과 물질 및 두께가 동일할 수 있다.
도 5d를 참조하면, 주변 구조체(100) 및 하부 셀 구조체(205)를 덮는 하부 절연막(130)을 형성한다.
상세하게, 하부 절연막(130)은 주변 구조체(100), 하부 셀 구조체(205) 및 박막 스페이서(SP)가 형성된 기판(10) 상에 절연 물질을 증착하여 형성될 수 있다. 예를 들어, 하부 절연막(130)은 PVD(Physical Vapor Deposition) 방법, CVD(Chemical Vapor Deposition)방법, SACVD(Sub-Atmospheric Chemical Vapor Deposition)방법, LPCVD(Low Pressure Chemical Vapor Deposition)방법, PECVD(Plasma Enhanced Chemical Vapor Deposition)방법 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition)방법을 사용하여 형성될 수 있다. 이와 같은 증착 기술을 이용함에 따라, 하부 절연막(130)은 셀 어레이 영역(CAR)과 주변 회로 영역(PERI)에서 기판(10) 상의 구조물들 표면을 따라 컨포말하게 증착될 수 있다.
일 실시예에 따르면, 하부 절연막(130)은 주변 구조체(100) 또는 하부 셀 구조체(205)의 수직적 두께 이상으로 증착될 수 있다. 즉, 하부 절연막(130)은 주변 구조체(100)와 하부 셀 구조체(205) 사이의 공간을 채울 수 있다. 그리고, 하부 절연막(130)을 형성할 때, 주변 구조체(100)와 기판(10) 그리고, 하부 셀 구조체(205)와 기판(10) 사이에 높이차(다시 말해, 단차)가 존재하므로, 증착 공정을 이용하여 하부 절연막(130)을 형성할 경우, 하부 절연막(130)에 높이차가 존재할 수 있다.
하부 절연막(130)은 하부 셀 구조체(205)의 희생막들(SC)을 제거하는 공정에서 절연막들(110) 및/또는 희생막들(SC)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 하부 절연막(130)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 하부 절연막(130)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질을 포함할 수도 있다.
도 5e를 참조하면, 주변 구조체(100) 및 하부 셀 구조체(205)의 상면들을 평탄화 종료점으로 이용하는 하부 절연막(130) 평탄화 공정을 수행한다.
일 실시예에 따르면, 주변 구조체(100)의 최상층에는 주변 희생막(25)이 위치하고, 하부 셀 구조체(205)의 최상층에는 셀 희생막(120)이 위치하므로, 하부 절연막(130)을 평탄화하는 공정에서 주변 희생막(25) 및 셀 희생막(120)이 평탄화 종료점으로 이용될 수 있다.
평탄화 공정을 수행함에 따라, 하부 절연막(130)의 국소적인 단차를 제거할 수 있으며, 하부 셀 구조체(205)와 주변 구조체(100) 사이에 국소적으로 평탄화된 하부 절연 패턴(135)이 형성될 수 있다.
상세하게, 하부 절연막(130)을 평탄화하는 공정으로는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정이 이용될 수 있다. 여기서, CMP 공정이란, 기판(10)(즉, 웨이퍼)의 표면과 연마 패드의 표면이 접촉된 상태에서 연마액인 슬러리(slurry)를 기판(10) 상으로 공급하여 기판(10) 표면과 화학적으로 반응시키면서, 연마 패드와 기판(10)을 상대 회전시켜 물리적으로 기판(10) 상의 단차 부분을 평탄화하는 기술이다.
CMP 공정에서, 하부 절연막(130)의 제거율은 슬러리의 타입, 연마 패드의 구성, 연마 헤드의 구조 및 타입, 연마 패드와 기판(10) 간의 상대적인 이동량, 연마 패드에 의해 기판(10)에 가해지는 압력, 및 연마될 하부 절연막(130)의 형태 등과 같은 다양한 요인들에 기초하여 결정될 수 있다. 또한, CMP 공정을 수행하는 동안 공급되는 슬러리는, 연마되는 물질에 대해 최적의 연마 특성을 나타내도록 선택될 수 있으며, 슬러리에 따라 물질 별로 제거율(removal rate)이 다를 수 있다.
일 실시예에 따르면, CMP 공정을 수행하는 동안, 하부 절연막(130)과 주변 및 셀 희생막들(25, 120) 간에 선택비(예를 들어 4:1∼10:1)를 갖는 슬러리가 공급될 수 있다. 예를 들어, 슬러리로는 실리카(silica) 슬러리, 세리아(ceria) 슬러리, 망가니아(mangania) 슬러리, 알루미나(alumina) 슬러리, 티타니아(titania) 슬러리, 지르코니아(zirconia) 또는 게르마니아(germania) 또는 이들의 조합이 이용될 수 있다. 일 실시예에서, 하부 절연막(130)이 실리콘 산화막으로 형성되고, 주변 및 셀 희생막들(25, 120)이 실리콘 질화막으로 형성된 경우, CMP 공정에서 실리카 및/또는 세리아 슬러리가 사용될 수 있다.
또한, CMP 공정에서 엔드 포인트 검출(EPD: End Point Detection) 방법을 이용하여 제어될 수 있다. 엔드 포인트 검출법(EPD)은 CMP 공정을 수행하는 동안 하부 절연막(130)의 연마 상태를 모니터링하여, CMP 공정의 종료점을 검출하는 방법이다. 일 실시예에 따른 CMP 공정에서는 하부 절연막(130)과 제거율이 서로 다른 물질이 노출됨에 따라 연마 패드의 구동량 변화 및/또는 CMP 공정에 의해 노출되는 막질의 광학적 변화를 검출하여 종료점을 검출할 수 있다. 다른 실시예에 따르면, 하부 절연막(130)의 연마 전후 두께를 모니터링하여 CMP 공정의 연마 시간을 조절할 수 있다.
이와 같이, 하부 절연막(130)에 대해 CMP 공정을 수행하는 동안, 셀 희생막(120)은 셀 희생막(120) 아래의 절연막(110)이 연마되는 것을 방지할 수 있으며 주변 희생막(25)은 주변 절연막(23)이 연마되는 것을 방지할 수 있다.
도 5f를 참조하면, 하부 절연막(130)에 대한 평탄화 공정 후 주변 희생막(25) 및 셀 희생막(120)이 제거될 수 있다. 이에 따라, 기판(10) 상에 실질적으로 동일한 수직적 두께(즉, 높이)를 갖는 주변 구조체(100), 하부 셀 구조체(205) 및 평탄화된 하부 절연 패턴(135)이 형성될 수 있다.
구체적으로, 주변 희생막(25) 및 셀 희생막(120)을 제거하기 위해, 하부 셀 구조체(205)의 절연막, 하부 절연 패턴(135) 및 주변 절연막(23)에 대해 식각 선택성을 갖는 식각 레서피를 이용하는 이방성 또는 등방성 식각 공정이 수행될 수 있다. 일 실시예에서, 주변 희생막(25) 및 셀 희생막(120)이 실리콘 질화막으로 형성된 경우, 인산을 포함하는 식각액을 사용하는 등방성 식각 공정이 수행될 수 있다.
도 5g 및 도 6b를 참조하면, 동일한 수직적 두께를 갖는 주변 구조체(100), 하부 셀 구조체(205) 및 하부 절연 패턴(135) 상에, 상부 박막 구조체(300; upper thin film structure)를 형성한다.
상부 박막 구조체(300)는 하부 박막 구조체(200)처럼, 복수의 절연막들(110) 및 복수의 희생막들(SC)을 포함할 수 있으며, 기판(10)의 전면에 형성될 수 있다.
도 5b를 참조하여 설명한 것처럼, 절연막들(110) 및 희생막들(SC)은 증착공정을 통해 교대로 그리고 반복적으로 적층될 수 있으며, 하부 셀 구조체(205)의 절연막(110) 상에 형성되는 경우 희생막(SC)이 먼저 증착되며, 하부 셀 구조체(205)의 희생막(SC) 상에 형성되는 경우 절연막(110)이 먼저 증착될 수 있다.
상부 박막 구조체(300)는 동일한 수직적 두께를 갖는 주변 구조체(100), 하부 셀 구조체(205) 및 하부 절연 패턴(135) 상에 형성되므로, 셀 어레이 영역(CAR)과 주변 회로 영역(PERI) 사이에 큰 단차가 발생하는 것이 방지될 수 있다. 따라서, 상부 박막 구조체(300)를 형성한 후 수행되는 패터닝 공정시 셀 어레이 영역(CAR)과 주변 회로 영역(PERI) 사이의 단차로 인한 공정 불량을 방지할 수 있다.
도 5h 및 도 6c를 참조하면, 셀 어레이 영역(CAR)에 하부 셀 구조체(205) 및 상부 박막 구조체(300)를 관통하여 기판(10)과 연결된 관통 구조체들(140)을 형성한다.
일 실시예에서, 관통 구조체들(140)을 형성하는 것은, 하부 셀 구조체(205) 및 상부 박막 구조체(300)를 패터닝하여 셀 어레이 영역(CAR)의 기판(10)을 노출시키는 개구부들을 형성하는 것, 개구부들 내에 반도체 패턴들(141)을 형성하는 것 및 반도체 패턴들(141) 각각의 상부에 콘택 패드들(145)을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 개구부들을 형성하는 것은, 상부 박막 구조체(300) 상에 개구부들의 위치를 정의하는 소정의 마스크 패턴(미도시)을 형성하는 것, 및 마스크 패턴(미도시)을 이용하여 상부 박막 구조체(300) 및 하부 셀 구조체(205)를 이방성 식각하는 것을 포함할 수 있다.
개구부들은 희생막들(SC) 및 절연막들의 측벽들을 노출시킬 수 있으며, 하부 게이트 절연막(11)을 관통하여 기판(10)의 상부면을 노출시킬 수 있다. 일 실시예에 따르면, 개구부들을 형성하는 동안 오버 식각(over etch)에 의해 개구부에 노출되는 기판(10)의 상부면이 소정 깊이 리세스될 수도 있다. 그리고, 개구부의 깊이는 개구부의 폭보다 적어도 5배 이상 클 수 있으며, 이방성 식각 공정에 의해 기판(10)으로부터의 거리에 따라 다른 폭을 가질 수 있다. 즉, 기판(10)의 상부면에 가까울수록, 개구부의 폭은 감소될 수 있다. 일 실시예에 따르면, 개구부들 각각은 원통형 또는 직육면체의 홀 형태로 형성될 수 있으며, 기판(10)의 상면(도 4의 xy 평면) 상에 2차원적으로 그리고 규칙적으로 형성될 수 있다. 즉, 개구부들은 서로 이격된 빈 공간들일 수 있다. 다른 실시예에 따르면, 수평적 모양에 있어서, 개구부들은 라인 형태의 트렌치일 수도 있으며, 라인 형태의 개구부들은 서로 평행하게 형성될 수 있다. 또 다른 실시예에 따르면, 개구부들은 지그재그(zig zag)로 배치될 수도 있다.
일 실시예에 따르면, 반도체 패턴(141)을 형성하는 것은 증착 기술을 이용하여 개구부들 내에 반도체막 및 매립 절연막을 순차적으로 증착하는 것 및 상부 박막 구조체(300)의 상면이 노출될 때까지 반도체막 및 매립 절연막을 평탄화하는 것을 포함할 수 있다.
일 실시예에서, 증착 기술을 이용하여 반도체 패턴(141)을 형성할 때, 반도체 패턴(141)은 개구부의 폭의 절반 이하의 두께로 증착될 수 있다. 나아가, 반도체 패턴(141)의 수평적 두께는 반도체 메모리 장치의 동작시 반도체 패턴(141)에 생성될 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들(grains)의 평균 길이보다 작을 수 있다. 이러한 경우, 반도체 패턴(141)은 개구부의 일부를 채우고 개구부의 중심 부분에 빈 영역을 정의할 수 있다. 즉, 반도체 패턴(141)은 개구부들 내에 파이프 형태(pipe-shaped), 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 그리고, 반도체 패턴(141)에 의해 정의되는 빈 영역 내에는 매립 절연 패턴(143)이 채워질 수 있다. 매립 절연 패턴(143)은 갭필 특성이 우수한 절연물질로 형성될 수 있다. 예를 들어, 매립 절연 패턴(143)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막 등으로 형성될 수 있다.
다른 실시예에 따르면, 증착 기술을 이용하여 반도체 패턴(141)을 형성할 때, 반도체 패턴(141)은 개구부의 폭의 절반 이상의 두께로 증착될 수 있다. 반도체막을 증착한 후에는 박막 구조체의 상면이 노출될 때까지 평탄화 공정을 수행하여 각각의 개구부들 내에 반도체 패턴(141)을 형성할 수 있다. 이러한 경우, 반도체 패턴(141)은 증착 공정에 의해 원통형의 개구부 내에 완전히 채워져 원기둥 형태를 가질 수도 있다.
한편, 개구부들이 라인 형태로 형성된 경우, 개구부 내에는 복수의 반도체 패턴(141)들이 그것들 사이에 절연 패턴들을 개재하여 형성될 수 있다. 이와 같이 반도체 패턴(141)들을 형성하는 것은, 개구부들 내에 차례로 반도체막 및 매립 절연막을 형성하고, 반도체막 및 매립 절연막을 패터닝하여 개구부 내에 직사각형태의 평면을 갖는 반도체 패턴(141)을 형성할 수 있다. 이러한 경우 반도체 패턴(141)은 실질적으로 U자 형태의 모양을 가질 수 있다.
반도체 패턴(141)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 반도체 패턴(141)은 불순물이 도핑된 반도체일 수 있으며, 또는, 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 반도체 패턴(141)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 화학기상증착 기술 또는 원자층 증착 기술과 같은 증착 기술을 이용하여 반도체 패턴(141)을 형성하는 경우, 반도체 패턴(141)과 기판(10) 사이에는 결정구조 차이로 인한 불연속적인 경계면이 형성될 수도 있다. 일 실시예에 따르면, 반도체 패턴(141)은 비정질 실리콘 또는 다결정실리콘을 증착한 후에 레이저 어닐링과 같은 열처리 공정을 통해 비정질 실리콘 또는 다결정실리콘을 상전이시킴으로써 단결정 실리콘으로 형성될 수도 있다. 다른 실시예에 따르면, 개구부들에 의해 노출된 기판(10)을 씨드층(seed layer)으로 이용하는 에피택시얼 공정을 수행하여 반도체 패턴(141)들을 형성할 수도 있다.
콘택 패드들(145)은 매립 절연 패턴(143) 및 반도체 패턴(141)의 상면에 형성될 수 있다. 예를 들어, 콘택 패드들(145)은 불순물이 도핑된 폴리실리콘 또는 금속 물질로 형성될 수 있으며, 이와 달리 불순물이 도핑된 불순물 영역일 수도 있다. 그리고, 콘택 패드들(145)은 반도체 패턴(141)의 도전형과 반대되는 도전형을 가질 수 있으며, 이에 따라, 도전 패드는 반도체 패턴(141)과 다이오드를 구성할 수 있다.
일 실시예에 따르면, 콘택 패드들(145)을 형성하는 것은, 반도체 패턴(141)들 및 매립 절연 패턴(143)들을 형성한 후, 매립 절연 패턴(143)들의 상면들을 리세스시키고, 매립 절연 패턴(143)들이 제거된 영역에 도전 패턴(폴리실리콘 패턴 또는 금속 패턴)을 채우는 것을 포함할 수 있다. 다른 실시예에 따르면, 콘택 패드들(145)을 형성하는 것은, 반도체 패턴(141)들이 형성된 박막 구조체 상에 도전막을 증착하고, 게이트 도전막을 패터닝하여 반도체 패턴(141)들 각각의 상면에 도전 패턴들을 형성하는 것을 포함할 수 있다. 여기서, 도전막은 금속성 물질(예를 들면, 텅스텐)로 형성될 수 있으며, 이러한 경우, 도전막을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함한다. 또 다른 실시예에 따르면, 콘택 패드들(145)을 형성하는 것은, 상부 박막 구조체(300) 상에 상부 절연막(미도시)을 형성하고, 상부 절연막을 패터닝하여 반도체 패턴(141)들을 노출시키는 홀들을 형성하고, 홀들 내에 폴리실리콘 패턴들을 형성하는 것을 포함한다. 또 다른 실시예에 따르면, 반도체 패턴(141)들의 상부 부분에 반도체 패턴(141)과 반대되는 도전형의 불순물을 이온 주입하여 콘택 패드들(145)이 형성될 수도 있다.
한편, 셀 어레이 영역(CAR)에 관통 구조체(140)들을 형성하는 것은, 도 5i를 참조하여 설명될 것처럼, 하부 셀 구조체(205)에 이어서 계단 형태를 형성하는 상부 셀 구조체(305)를 형성한 후에 수행될 수도 있다.
도 5i를 참조하면, 상부 박막 구조체(300)를 패터닝하여, 하부 셀 구조체(205) 상에 상부 셀 구조체(305)를 형성한다.
상부 셀 구조체(305)는, 도 5c를 참조하여 설명한 것처럼, 상부 박막 구조체(300)를 패터닝하는 공정이 복수 회 수행하여 형성될 수 있다. 일 실시예에 따르면, 상부 박막 구조체(300)를 패터닝하는 것은, 마스크 패턴의 수평적 면적을 감소시키는 공정과 상부 박막 구조체(300)를 식각하는 공정을 번갈아 반복적으로 수행하는 것을 포함할 수 있다. 이와 같은 상부 박막 구조체(300)의 패터닝 공정에 의해 계단식 구조의 상부 셀 구조체(305)가 형성될 수 있으며, 주변 회로 영역(PERI) 및 콘택 영역(CTR)에서 상부 박막 구조체(300)가 제거되어 하부 절연 패턴(135) 및 주변 구조체(100)가 노출될 수 있다.
상세하게, 상부 셀 구조체(305)는 셀 어레이 영역(CAR)에서 콘택 영역(CTR)으로 연장되어, 계단 형상을 갖는 콘택부를 가질 수 있다. 그리고, 상부 셀 구조체(305)의 콘택부와 하부 셀 구조체(205)의 콘택부는 콘택 영역(CTR)에서 연속적인 계단 형상을 형성할 수 있다. 상세하게, 하부 및 상부 셀 구조체들(205, 305)에서 수직적으로 인접한 희생막들(SC)의 일측벽들 간의 수평적 거리들은 실질적으로 동일할 수 있다. 나아가, 일 실시예에서, 셀 어레이 영역(CAR) 상에 형성된 하부 셀 구조체(205) 및 상부 셀 구조체(305)를 구성하는 희생막들(SC)의 수는, 셀 어레이 영역(CAR)에 수직적으로 적층되는 도전 패턴들(180)의 수와 같을 수 있다. 그리고, 계단식 구조를 갖는 상부 셀 구조체(305)는 복수의 절연막들(110) 및 희생막들(SC)로 구성되므로, 셀 어레이 영역(CAR)과 주변 회로 영역(PERI) 사이에 단차가 발생할 수 있다. 이 때, 셀 어레이 영역(CAR)과 주변 회로 영역(PERI) 사이에 발생하는 단차(즉, 높이차)는 기판(10) 상면에서 상부 셀 구조체(305)의 상면까지의 높이보다 작다.
일 실시예에 따르면, 하부 및 상부 셀 구조체들(205, 305)를 구성하는 희생막들(SC)의 두께는 모두 동일할 수 있으며, 이와 달리, 최상부 및 최하부의 희생막들(SC)의 두께는 다른 희생막들(SC)에 비해 두껍게 형성될 수도 있다. 또한, 소정 층의 절연막들(110)의 두께가 다른 절연막들보다 두껍게 형성될 수 있다. 이와 같은 하부 및 상부 셀 구조체들(205, 305)를 구성하는 박막들의 수, 그 각각의 두께, 그 각각의 물질 등은, 메모리 셀 트랜지스터의 전기적 특성 및 이들을 패터닝하는 공정에서의 기술적 어려움들을 고려하여, 다양하게 변형될 수 있다.
이어서, 도 5j를 참조하면, 주변 회로 영역(PERI) 및 콘택 영역(CTR)의 기판(10) 상에 상부 절연막(160)을 형성한다.
상부 절연막(160)은 박막 구조체의 희생막들(SC)을 제거하는 공정에서 희생막들(SC)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 이와 달리, 상부 절연막(160)은 박막 구조체의 희생막들(SC)을 제거하는 공정에서 절연막들 및 희생막들(SC)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다.
상부 절연막(160)은 PVD(Physical Vapor Deposition) 방법, CVD(Chemical Vapor Deposition) 방법, SACVD(Sub-Atmospheric Chemical Vapor Deposition)방법, LPCVD(Low Pressure Chemical Vapor Deposition)방법, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition)방법을 사용하여 형성될 수 있다. 이와 같은 증착 기술을 이용함에 따라, 상부 절연막(160)은 셀 어레이 영역(CAR)과 주변 회로 영역(PERI)에서 기판(10) 상의 구조물들 표면을 따라 컨포말하게 증착될 수 있다. 그리고, 상부 절연막(160)은 주변 구조체(100)의 상면과 상부 셀 구조체(305)의 상면 간의 거리보다 큰 두께로 증착될 수 있다. 나아가, 증착 공정에 의해 형성된 상부 절연막(160)은 셀 어레이 영역(CAR)과 주변 회로 영역(PERI) 간에 높이차가 존재할 수 있다.
이후, 셀 어레이 영역(CAR)의 관통 구조체(140)가 노출되도록 상부 절연막(160)에 대한 평탄화 공정을 수행한다. 이에 따라, 평탄화된 상부 절연막(160)은 콘택 영역(CTR)에서 상부 셀 구조체(305)를 덮을 수 있으며 주변 회로 영역(PERI)의 주변 구조체(100)를 덮을 수 있다.
상부 절연막(160)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 상부 절연막(160)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질을 포함할 수도 있다.
일 실시예에 따르면, 상부 절연막(160)을 형성하기 전에, 상부 셀 구조체(305), 평탄화된 하부 절연 패턴(135) 및 주변 구조체(100)를 덮는 버퍼 절연막(150)이 컨포말하게 형성될 수 있다.
즉, 버퍼 절연막(150)은 상부 셀 구조체(305)의 표면, 하부 절연 패턴(135) 및 주변 구조체(100)의 상면들을 덮을 수 있다. 다시 말해, 버퍼 절연막(150)은 셀 어레이 영역(CAR)에서 콘택 패드(145)들의 상면을 덮을 수 있으며, 콘택 영역(CTR)에서 계단 형상의 표면을 덮을 수 있다.
일 실시예에 따르면, 버퍼 절연막(150)은 상부 셀 구조체(305)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 버퍼 절연막(150)은 상부 셀 구조체(305)의 희생막들(SC)과 절연막들에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 버퍼 절연막(150)은 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 및 실리콘 옥시카바이드(SiOC)로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 버퍼 절연막(150)은 희생막들(SC)에 대해 식각 선택비를 갖는 제 1 버퍼막(150a)과, 절연막들에 대해 식각 선택비를 갖는 제 2 버퍼막(150b)으로 구성될 수 있다. 제 1 버퍼막(150a)은 패터닝된 상부 셀 구조체(305), 하부 절연 패턴(135) 및 주변 구조체(100)의 표면을 컨포말하게 덮을 수 있다. 즉, 제 1 버퍼막(150a)은 콘택 영역(CTR)서 희생막들(SC)의 일측벽들을 덮을 수 있다. 그리고, 제 2 버퍼막(150b)은 제 1 버퍼막(150a) 상에 컨포말하게 형성될 수 있다. 일 실시예에서, 제 1 버퍼막(150a)은 실리콘 산화막일 수 있으며, 제 2 버퍼막(150b)은 실리콘 질화막일 수 있다. 한편, 다른 실시예에 따르면 버퍼 절연막(150)은 희생막들(SC)과 절연막들에 대해 식각 선택비를 갖는 물질로 형성된 단일막일 수도 있다.
도 5k, 도 5l 및 도 6d 내지 도 6f를 참조하면, 하부 및 상부 셀 구조체(305)들의 희생막들(SC)을 도전 패턴(180)으로 대체(replace)하는 공정을 수행한다.
하부 및 상부 셀 구조체(305)들의 희생막들(SC)을 도전 패턴(180)으로 대체하는 공정은, 인접하는 반도체 패턴(141)들 사이에서 기판(10)을 노출시키는 트렌치들(171)을 형성하는 것, 트렌치들(171)을 통해 절연막들 사이의 희생막들(SC)을 제거하여 리세스 영역들(173)을 형성하는 것, 및 리세스 영역들(173) 내에 도전 패턴(180)을 형성하는 것을 포함할 수 있다. 나아가, 일 실시예에 따르면, 도전 패턴(180)들을 형성하기 전에, 리세스 영역(173)을 컨포말하게 덮는 데이터 저장막(DS)이 형성될 수 있다.
도 6d를 참조하면, 트렌치들(171)을 형성하는 것은, 상부 셀 구조체(305) 상에 트렌치들(171)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 사용하여 상부 및 하부 셀 구조체(205)를 이방성 식각하는 것을 포함할 수 있다.
즉, 일 실시예에서 트렌치들(171)은 반도체 패턴(141)들로부터 이격되어, 희생막들(SC) 및 절연막들의 측벽들을 노출시킬 수 있다. 수평적 모양에 있어서, 트렌치들(171)은 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 트렌치들(171)은 적어도 희생막들(SC) 중의 최하층의 상부면을 노출시키도록 형성될 수 있다. 일 실시예에 따르면, 트렌치들(171)을 형성하는 동안 오버 식각(over etch)에 의해 트렌치(171)에 노출되는 기판(10)의 상부면이 소정 깊이 리세스될 수 있다. 또한, 트렌치(171)는 이방성 식각 공정에 의해 기판(10)으로부터의 거리에 따라 다른 폭을 가질 수도 있다.
이와 같이, 트렌치들(171)을 형성함에 따라, 일 실시예에서 하부 및 상부 셀 구조체(305)들은 도 4에 도시된 것처럼, 일 방향으로 연장된 라인 형태를 가질 수 있다. 그리고, 하나의 라인 형태의 하부 및 상부 셀 구조체(305)들에는 일 방향으로 배열된 복수의 반도체 패턴(141)들이 관통할 수 있다. 이와 같이, 트렌치들(171)에 의해 라인 형태를 갖는 하부 및 상부 셀 구조체(305)들은 반도체 패턴(141)과 인접한 내측벽과, 트렌치(171)에 노출된 외측벽을 가질 수 있다. 한편, 다른 실시예에 따르면, 트렌치(171)는 라인 형태로 형성되되, 콘택 영역(CTR)에서 하부 및 상부 셀 구조체(305)들의 끝단 부분들이 잔류할 수 있다. 즉, 박막 구조체가 빗 형태(comb-shape) 또는 손가락 형태(finger-shape)으로 형성될 수 있다.
일 실시예에 따르면, 트렌치들(171)을 형성한 후에는, 도 3을 참조하여 설명된 공통 소오스 라인으로 이용되는 불순물 영역(175)이 트렌치(171)에 노출된 기판(10) 내에 국소적으로 형성될 수 있다. 즉, 트렌치들(171)이 형성된 하부 및 상부 셀 구조체(205, 305)들은 불순물 영역(175)을 형성하는 이온주입 공정시 마스크로 이용될 수 있다. 불순물 영역(175)은 트렌치(171)의 수평적 모양처럼, 일 방향으로 연장된 라인 형태일 수 있다. 그리고, 불순물 영역(175)은 불순물의 확산에 의해 하부 및 상부 셀 구조체(205, 305)의 하부 영역의 일부분과 중첩될 수 있다. 또한, 불순물 영역(175)은 기판(10)의 도전형과 반대되는 도전형을 가질 수 있다.
도 5k 및 도 6e를 참조하면, 리세스 영역들(173)을 형성하는 것은, 절연막들에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 트렌치들(171)을 통해 희생막들(SC)을 등방적으로 식각하는 것을 포함할 수 있다. 여기서, 희생막들(SC)은 등방성 식각 공정에 의해 완전히 제거되어, 반도체 패턴(141)의 측벽 일부분들을 노출시킬 수 있다. 예를 들어, 희생막들(SC)이 실리콘 질화막이고, 절연막들(110)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 이와 같이 형성된 리세스 영역들(173)은 트렌치(171)로부터 절연 패턴들 사이로 수평적으로 연장될 수 있으며, 반도체 패턴(141)의 측벽 일부분들을 노출시킬 수 있다. 그리고, 최하부에 형성된 리세스 영역(173)은 하부 게이트 절연막(11)에 의해 정의될 수 있다. 이와 같이 형성되는 리세스 영역(173)의 수직적 두께는 도 5a 및 도 5b에서 설명한 것처럼, 희생막들(SC)을 증착할 때 희생막들(SC)의 증착 두께에 의해 정의될 수 있다.
도 5l 및 도 6f 를 참조하면, 리세스 영역들(173) 내에 도전 패턴(180)들을 형성한다.
도전 패턴(180)들을 형성하는 것은, 리세스 영역들(173) 및 트렌치(171) 내에 도전막을 형성하는 것과, 트렌치(171) 내에서 도전막을 제거하여 수직적으로 서로 분리된 도전 패턴(180)들을 형성하는 것을 포함한다.
도전막은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 이에 따라, 도전막은 리세스 영역들(173)을 채우면서 트렌치(171) 내에 컨포말하게 형성될 수 있다. 구체적으로, 도전막은 리세스 영역(173)의 두께의 절반 이상의 두께로 증착될 수 있다. 그리고, 트렌치(171)의 평면적 폭이 리세스 영역(173)의 두께보다 큰 경우, 도전막은 트렌치(171)의 일부를 채우고 트렌치(171)의 중심 부분에 빈 영역을 정의할 수 있다. 이 때, 빈 영역은 위로 개방될 수 있다. 도전막은 도핑된 폴리실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 도전막을 형성하는 것은, 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함한다. 한편, 본 발명의 기술적 사상은 플래시 메모리 장치에 한정적으로 적용되는 것이 아니므로, 도전막은 물질 및 구조 등에서 다양하게 변형될 수 있다.
트렌치(171)에서 도전막을 제거하는 것은, 상부 셀 구조체(305)를 구성하는 최상부의 절연막 또는 그 상부에 추가적으로 형성되는 하드 마스크 패턴(미도시)을 식각 마스크로 사용하여, 도전막을 이방성 식각하는 것을 포함할 수 있다. 트렌치(171)에서 도전막을 제거함에 따라, 기판(10)의 상면을 덮는 데이터 저장막(DS) 또는 기판(10)의 상면이 노출될 수 있으며, 도면에 도시된 것처럼, 기판(10)의 상면이 리세스될 수도 있다.
일 실시예에 따르면, 리세스 영역들(173) 각각에 국소적으로 형성된 도전 패턴(180)들은 게이트 구조체(GP)를 구성할 수 있다. 일 실시예에서 게이트 구조체(GP)는 도 4에 도시된 것처럼, 일 방향으로 연장된 라인 형태를 가질 수 있다. 그리고, 하나의 게이트 구조체(GP)에는 일 방향으로 배열된 복수의 반도체 패턴(141)들이 관통할 수 있다. 그리고, 도전 패턴(180)들은 트렌치(171)에 인접한 외측벽들 및 반도체 패턴(141)에 인접한 내측벽들을 갖는다. 이러한 도전 패턴(180)들의 내측벽들은 반도체 패턴(141)을 둘러싸거나, 반도체 패턴(141)의 일측벽을 가로지를 수 있다. 이와 달리, 하나의 블록 내에 포함되는 도전 패턴(180)들은 콘택 영역(CTR)에서 서로 연결되어, 빗 모양(comb-shape) 또는 손가락 모양(finger-shape)으로 형성될 수 있다.
이 실시예에 따르면, 적층된 도전 패턴(180)들은 도 2에서 설명한 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드라인들(WL)로 사용될 수 있다. 예를 들면, 도전 패턴(180)들의 최상부층 및 최하부층은 각각 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 사용되고, 이들 사이의 도전 패턴(180)들은 워드라인들(WL)로 사용될 수 있다. 또는, 도 3을 참조하여 설명한 것처럼, 최상부에 배치된 두 층의 도전 패턴(180)들이 스트링 선택 라인(도 2의 SSL)으로 사용될 수 있고, 최하부에 배치된 두 층의 도전 패턴(180)들이 접지 선택 라인(도 2의 GSL)으로 사용될 수도 있다. 스트링 선택 라인(도 2의 SSL) 또는 접지 선택 라인(도 2의 GSL)으로 사용되는 도전 패턴(180)들은 수평적으로 분리될 수 있으며, 이 경우, 동일한 높이에는 전기적으로 분리된 복수의 스트링 선택 라인들(도 2의 SSL) 또는 접지 선택 라인들(도 2의 GSL)이 배치될 수 있다.
일 실시예에 따르면, 게이트 구조체(GP)들을 형성한 후에는 인접하는 게이트 구조체(GP)들 사이에 분리 절연막(185)이 형성될 수 있다. 분리 절연막(185)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 어느 하나로 형성될 수 있다.
한편, 일 실시예에서, 리세스 영역들(173)에 도전 패턴(180)들을 형성하기 전에 데이터 저장막(DS)이 형성될 수 있다.
일 실시예에서, 데이터 저장막(DS)은 반도체 패턴(141)과 게이트 전극들(도 4의 WL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 전하를 저장한다. 예를 들어, 데이터 저장막(DS)은 전하 트랩 절연막, 플로팅 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
한편, 데이터 저장막(DS)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
일 실시예에 따르면, 도 5k 및 도 6f에 도시된 것처럼 데이터 저장막(DS)은 리세스 영역들(173)이 형성된 하부 및 상부 셀 구조체들(205, 305)의 표면에 컨포말하게 형성될 수 있다.
데이터 저장막(DS)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 그리고, 데이터 저장막(DS)은 리세스 영역들(173) 두께의 절반보다 얇은 두께로 형성될 수 있다. 즉, 리세스 영역(173)에 노출된 반도체 패턴(141)의 측벽들에 데이터 저장막(DS)이 형성될 수 있으며, 데이터 저장막(DS)은 리세스 영역(173)을 정의하는 절연 패턴들의 하부면 및 상부면으로 연장될 수 있다. 또한, 증착 공정에 의해 형성되는 데이터 저장막(DS)은 라인 형태의 하부 및 상부 셀 구조체(305) 사이에 노출된 기판(10)의 표면 및 최상층의 절연막 상면에도 형성될 수 있다. 그리고, 데이터 저장막(DS)은 최하층의 리세스 영역(173)에 의해 노출되는 하부 게이트 절연막(11)의 상면을 덮을 수 있다.
다른 실시예에 따르면, 도 7a에 도시된 것처럼, 수직적으로 인접한 절연막들(110) 사이에 데이터 저장막(DS)이 국소적으로 형성될 수 있다. 즉, 수직적으로 인접하는 데이터 저장막들(DS)이 서로 분리될 수 있다. 이러한 경우, 데이터 저장막(DS)에 트랩된 전하들이 인접한 다른 데이터 저장막(DS)으로 이동(spreading)하는 것을 방지할 수 있다.
나아가, 반도체 패턴(141)과 도전 패턴(180) 사이에 개재되는 데이터 저장막(DS)은 도 7b 내지 도 7d에 도시된 바와 같이, 차례로 적층되는 터널 절연막(DS1), 전하 트랩막(DS2) 및 블록킹 절연막(DS3)을 포함할 수 있다.
터널 절연막(DS1)은 반도체 패턴(141)과 직접 접촉하며, 블록킹 절연막(DS3)보다 낮은 유전 상수를 갖는 물질로 형성될 수 있다. 예를 들어, 산화물, 질화물 또는 산화질화물 등에서 선택된 적어도 하나를 포함할 수 있다.
전하 트랩막(DS2)은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 그레인들을 포함하는 절연성 박막일 수 있다.
블록킹 절연막(DS3)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 이때, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다.
일 실시예에 따르면, 터널 절연막(DS1)은 실리콘 산화막이고, 전하 트랩막(DS2)은 실리콘 질화막이고, 블록킹 절연막(DS3)은 알루미늄 산화막을 포함하는 절연막일 수 있다.
한편, 도면에는 도시되지 않았으나, 다른 실시예에 따르면, 블록킹 절연막(DS3)은 제 1 블록킹 절연막 및 제 2 블록킹 절연막으로 구성될 수도 있다. 여기서, 제 1 및 제 2 블록킹 절연막들은 서로 다른 물질로 형성될 수 있으며, 제 1 및 제 2 블록킹 절연막들 중의 하나는 터널 절연막보다 작고 전하 트랩막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 제 1 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 제 2 블록킹 절연막은 제 1 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 제 2 블록킹 절연막은 고유전막들 중의 하나이고, 제 1 블록킹 절연막은 상기 제 2 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
또 다른 실시예에 따르면, 차례로 적층된 터널 절연막(DS1), 전하 트랩막(DS2) 및 블록킹 절연막(DS3)으로 구성된 데이터 저장막(DS)에서, 터널 절연막(DS1) 및 전하 트랩막(DS2)은 도 7b에 도시된 것처럼, 복수의 도전 패턴(180)들의 측벽들을 가로지르며, 반도체 패턴(141)의 외측벽을 덮을 수 있다. 이와 같은 터널 절연막(DS1) 및 전하 트랩막(DS2)은 도 7a 및 도 7b를 참조하여 설명된 반도체 패턴(141)을 형성하기 전에 개구부의 내벽에 먼저 형성될 수도 있다. 그리고, 블록킹 절연막(DS3)은 리세스 영역들(173)을 형성한 후에 리세스 영역(173) 내에 컨포말하게 형성될 수 있다. 이에 따라, 블록킹 절연막(DS3)은 절연막들(110)의 상부면 및 하부면과 직접 접촉될 수 있다. 이와 달리, 도 7c에 도시된 것처럼, 터널 절연막(DS1)이 반도체 패턴(141)을 형성하기 전에 개구부의 내벽에 먼저 형성되고, 전하 트랩막(DS2)과 블록킹 절연막(DS3)이 리세스 영역(173) 내에 컨포말하게 형성될 수도 있다.
도 5l 및 도 6g를 참조하면, 셀 어레이 영역(CAR)의 도전 패턴(180)들과 주변 회로 영역(PERI)의 주변 회로들을 연결하는 콘택 플러그들(WPLG, PPLG) 및 배선들(GWL)을 형성한다.
셀 어레이 영역(CAR)에 비트라인 콘택 플러그들이 형성되고, 콘택 영역(CTR)에 워드라인 콘택 플러그들(WPLG)이 형성될 수 있으며, 주변 회로 영역(PERI)에 주변 콘택 플러그들(PPLG)이 형성될 수 있다.
이러한 콘택 플러그들을 형성하는 것은, 콘택 영역(CTR) 및 주변 회로 영역(PERI)에서 절연막들(23, 135, 160)을 관통하는 콘택 홀들을 형성하는 것 및 콘택 홀들 내에 도전 물질을 채우는 것을 포함한다. 콘택 플러그들은 금속성 물질(예를 들면, 텅스텐)로 형성될 수 있으며, 이러한 경우, 콘택 플러그들을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함한다.
비트라인 플러그들(BPLG)은 관통 구조체(140)의 콘택 패드들(145)에 접속되고, 워드 라인 콘택 플러그들(WPLG)은 서로 다른 높이에 형성된 도전 패턴(180)들 각각에 접속되며, 주변 콘택 플러그들(PPLG)은 주변 회로들에 접속될 수 있다.
또한, 비트라인 플러그들(BPLG) 상에는 도전 패턴(180)들을 가로지르는 비트 라인들(BL)이 형성될 수 있다. 그리고, 상부 절연막(160) 상에는 워드 라인 콘택 플러그들(WPLG) 및 주변 콘택 플러그들(PPLG)을 연결하는 글로벌 워드라인들(GWL)이 형성될 수 있다. 즉, 셀 어레이 영역(CAR)의 도전 패턴(180)들은 워드 라인 콘택 플러그들(WPLG), 주변 콘택 플러그들(PPLG) 및 글로벌 워드라인들(GWL)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 또한, 셀 어레이 영역(CAR)에서 동일한 높이에 위치하는 도전 패턴(180)들이 주변 회로로부터 동일한 전압이 인가될 수 있다.
이하, 도 8a 내지 도 8d를 참조하여 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법에 대해 설명한다. 도 8a 내지 도 8d는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내기 위한 단면도들로서, 도 4의 xz 단면과 주변 회로 영역(PERI)의 일부분을 나타낸다.
제 2 실시예에서, 도 5a 내지 5l에 도시된 제 1 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 8a를 참조하면, 도 5a 내지 도 5c를 참조하여 설명한 것처럼, 주변 회로 영역(PERI)에 주변 구조체(100)를 형성하고 셀 어레이 영역(CAR)에 하부 셀 구조체(205)를 형성한다.
제 2 실시예에서, 주변 구조체(100)는 주변 회로들 및 주변 회로들을 덮는 주변 절연막(23)을 포함하며, 하부 셀 구조체(205)는 복수의 절연막들 및 희생막들(SC)을 포함한다. 도면에 도시된 것처럼, 하부 셀 구조체(205)를 구성하는 절연막들 및 희생막들(SC)의 적층 수는 선택적일 수 있다.
앞에서 설명한 것처럼, 하부 셀 구조체(205)와 주변 구조체(100)의 두께 차이는 하부 셀 구조체(205) 또는 주변 구조체(100)의 두께보다 작을 수 있다. 나아가, 하부 셀 구조체(205)와 주변 구조체(100)의 두께(즉, 높이)가 실질적으로 동일할 수 있다. 그리고, 하부 셀 구조체(205)와 주변 구조체(100) 사이의 기판(10) 상면이 노출될 수 있으며, 셀 어레이 영역(CAR)에 인접한 주변 구조체(100)의 일측벽에는 하부 셀 구조체(205)를 구성하는 희생막(SC) 및 절연막의 일부분으로 이루어진 박막 스페이서(SP)가 형성될 수 있다.
도 8b를 참조하면, 주변 구조체(100) 및 하부 셀 구조체(205)가 형성된 기판(10) 상에 평탄화 정지막(125)을 컨포말하게 형성한다.
일 실시예에 따르면, 평탄화 정지막(125)은 하부 셀 구조체(205), 주변 구조체(100) 및 기판(10) 상에 컨포말하게 형성될 수 있다. 평탄화 정지막(125)은 하부 셀 구조체(205) 및 주변 구조체(100)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 구체적으로 평탄화 정지막(125)은 하부 셀 구조체(205) 및 주변 구조체(100)의 최상층에 위치하는 막에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 평탄화 정지막(125)은 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 및 실리콘 옥시카바이드(SiOC)로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함할 수 있다. 일 실시예에서, 평탄화 정지막(125)은 도 5j를 참조하여 설명된 버퍼 절연막(150)처럼, 이중막 구조를 가질 수 있으며, 도 8b에 도시된 것처럼 단일막 구조를 가질 수도 있다.
도 8c를 참조하면, 평탄화 정지막(125) 상에 하부 절연막(130)을 형성한다.
하부 절연막(130)은, 도 5d를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR)과 주변 회로 영역(PERI)에서 기판(10) 상의 구조물들 표면을 따라 컨포말하게 증착될 수 있다. 하부 절연막(130)은 주변 구조체(100) 또는 하부 셀 구조체(205)의 두께 이상으로 증착되어, 주변 구조체(100)와 하부 셀 구조체(205) 사이의 공간을 채울 수 있다. 그리고, 하부 절연막(130)은 평탄화 정지막(125)에 대해 식각 선택성을 갖는 물질로 형성된다.
이어서, 도 8d를 참조하면, 평탄화 정지막(125)을 평탄화 종료점으로 이용하는 하부 절연막(130) 평탄화 공정을 수행한다.
하부 절연막(130)에 대해 평탄화 공정을 수행함에 따라, 증착 공정에 의해 형성되는 하부 절연막(130)의 국소적인 단차를 제거할 수 있으며, 하부 셀 구조체(205)와 주변 구조체(100) 사이에 국소적으로 평탄화된 하부 절연 패턴(135)이 형성될 수 있다. 하부 절연막(130)을 평탄화하는 공정으로는 앞에서 설명한 것처럼, 화학적 기계적 연마(CMP) 공정이 이용될 수 있다. 하부 절연막(130)에 대해 평탄화 공정을 수행하는 동안, 평탄화 정지막(125)은 하부 셀 구조체(205) 및 주변 구조체(100)가 연마되는 것을 방지할 수 있다.
하부 절연막(130)을 평탄화하는 공정을 수행한 후, 하부 셀 구조체(205) 및 주변 구조체(100)의 상면에서 평탄화 정지막(125)이 제거될 수 있다. 이에 따라, 하부 셀 구조체(205) 및 주변 구조체(100)의 상면이 노출될 수 있으며, 하부 셀 구조체(205) 및 주변 구조체(100) 사이에 평탄화 정지막(125)이 국소적으로 잔류할 수 있다. 즉, 기판(10) 상에 실질적으로 동일한 수직적 두께(즉, 높이)를 갖는 주변 구조체(100), 하부 셀 구조체(205) 및 평탄화된 하부 절연 패턴(135)이 형성될 수 있다.
하부 절연 패턴(135)을 형성한 후에는 도 5g 내지 도 5l을 참조하여 설명한 것처럼, 상부 셀 구조체, 데이터 저장막 및 도전 패턴들을 형성한다.
도 9는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치를 나타낸다. 제 3 실시예에서, 제 1 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
제 3 실시예에 따르면, 도 5a 내지 도 5c를 참조하여 설명한 것처럼, 주변 회로 영역(PERI) 상에 주변 구조체(100)를 형성한 후, 기판(10) 전면에 주변 구조체(100)와 실질적으로 동일한 수직적 두께를 갖는 하부 셀 구조체(205)를 형성한다. 그리고, 도 5d 내지 도 5f를 참조하여 설명한 것처럼, 주변 구조체(100)와 하부 셀 구조체(205) 사이에, 주변 구조체(100)와 하부 셀 구조체(205)와 실질적으로 동일한 수직적 두께를 갖는 하부 절연 패턴(135)이 형성될 수 있다. 또한, 도 5g 및 도 5i를 참조하여 설명한 것처럼, 하부 셀 구조체(205) 상에는 상부 셀 구조체(305)가 형성될 수 있다. 여기서, 하부 셀 구조체(205) 및 상부 셀 구조체(305)는 게이트 도전막들 및 절연막들을 번갈아 반복적으로 적층하여 형성될 수 있다.
게이트 도전막들은 n형 또는 p형 불순물(boron 또는 phosphorous)이 도핑된 폴리실리콘이거나, 비정질 폴리실리콘으로 형성될 수 있다. 그리고, 최하층의 게이트 도전막과 기판(10) 사이에는 매우 얇은 두께의 하부 게이트 절연막(11)이 형성될 수 있다. 하부 게이트 절연막(11)은 산화물, 특히, 열산화물로 형성될 수 있다.
한편, 제 3 실시예에서, 하부 셀 구조체(205)는 게이트 도전막 및 절연막이 번갈아 반복적으로 적층된 하부 박막 구조체(200)를 패터닝하여 형성되므로, 주변 구조체(100)의 일측벽에 형성되는 박막 스페이서(SP)는 하부 셀 구조체(205)를 구성하는 희생막들(SC) 및 절연막들의 일부분으로 이루어질 수 있다. 즉, 박막 스페이서(SP)는 적층된 도전 패턴(180') 및 절연 패턴(110')을 포함할 수 있으며, 박막 스페이서(SP)의 도전 패턴(180')은 하부 셀 구조체(205)의 최하층에 배치된 게이트 도전막과 물질 및 두께가 동일할 수 있다. 그리고, 박막 스페이서(SP)의 절연 패턴(110')은 하부 셀 구조체(205)의 최하층에 배치된 절연막(110)과 물질 및 두께가 동일할 수 있다.
이 실시예에서, 하부 및 상부 셀 구조체들(205, 305)를 구성하는 게이트 도전막들은 도 2에서 설명된 워드 라인들(WL01-WL3) 및 선택 라인들(GSL, SSL)로 이용된다. 그러므로, 이 실시예에 따른 하부 및 상부 셀 구조체(305)에서 게이트 도전막들의 두께는 메모리 셀 트랜지스터(도 2의 MCT)의 채널 길이를 결정한다. 일 실시예에 따르면, 게이트 도전막들은 증착 공정을 통해 형성되므로, 채널 길이는 패터닝 기술을 사용하여 형성되는 경우에 비해 더욱 정밀하게 제어될 수 있다.
또한, 게이트 도전막들 사이의 간격(즉, 절연막들의 두께)은 후속하여 형성되는 반도체 패턴(141)에 생성되는 반전 영역의 최대 수직적 길이보다 작은 범위를 갖도록 형성될 수 있다. 일 실시예에 따르면, 게이트 도전막들의 두께는 모두 동일할 수 있으며, 이와 달리, 최상부 및 최하부의 게이트 도전막들의 두께는 다른 게이트 도전막들에 비해 두껍게 형성될 수도 있다. 또한, 소정 층의 절연막들의 두께가 다른 절연막들보다 두껍게 형성될 수 있다. 이와 같은 하부 및 상부 셀 구조체(305)를 구성하는 박막들의 수, 그 각각의 두께, 그 각각의 물질 등은, 메모리 셀 트랜지스터의 전기적 특성 및 이들을 패터닝하는 공정에서의 기술적 어려움들을 고려하여, 다양하게 변형될 수 있다.
한편, 제 3 실시예에 따르면, 하부 박막 구조체(200)를 형성하기 전에, 기판(10)에 공통 소오스 라인(도 2의 CSL)으로 이용되는 불순물 영역이 형성될 수 있다.
또한, 제 3 실시예에 따르면, 도 5h를 참조하여 설명한 관통 구조체(140)를 형성하기 전에, 데이터 저장막(DS)이 형성될 수 있다.
상세히 설명하면, 하부 및 상부 셀 구조체(305)들을 패터닝하여 기판(10)을 노출시키는 개구부들을 형성한 후, 개구부들 내에 데이터 저장막(DS)을 컨포말하게 증착한다. 데이터 저장막(DS)은 증착 기술을 이용하여 형성되기 때문에 개구부에 의해 노출된 기판(10)의 상부면에도 데이터 저장막(DS)이 컨포말하게 증착될 수 있다.
한편, 제 3 실시예에서, 개구부들 내에 형성되는 관통 구조체(140)는 기판(10)과 전기적으로 연결되어야 한다. 이에 따라, 개구부들 내에 관통 구조체(140)를 형성하기 전에 기판(10)의 상면에서 데이터 저장막(DS)을 국소적으로 제거하는 공정이 수행될 수 있다.
제 3 실시예에서, 하부 및 상부 셀 구조체(305)들은 게이트 도전막들을 포함하므로, 제 1 실시예에서 도 5k, 도 5l 및 도 6d 내지 도 6f를 참조하여 설명된 대체 공정은 생략될 수 있다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 10을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 11을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 12는 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 12를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 제공하는 것;
상기 주변 회로 영역의 상기 기판 상에, 상기 셀 어레이 영역의 상기 기판을 노출시키며, 주변 회로들을 포함하는 주변 구조체를 형성하는 것;
상기 셀 어레이 영역의 상기 기판 상에 하부 셀 구조체를 형성하는 것;
상기 기판 상에 상기 주변 구조체 및 상기 하부 셀 구조체를 덮는 절연막을 형성하는 것;
상기 주변 구조체 및 상기 하부 셀 구조체의 상면들을 평탄화 종료점으로 이용하여 상기 절연막을 평탄화하는 것; 및
상기 하부 셀 구조체 상에 상부 셀 구조체를 형성하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법. - 제 1 항에 있어서,
상기 하부 셀 구조체는 번갈아 반복적으로 적층된 제 1 및 제 2 물질막들을 포함하되, 상기 하부 셀 구조체의 수직적 두께는 상기 주변 구조체의 수직적 두께와 실질적으로 동일한 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 주변 구조체를 형성하는 것은,
상기 주변 회로 영역의 상기 기판 상에 상기 주변 회로들을 형성하는 것; 및
상기 주변 회로들을 덮되, 상기 셀 어레이 영역의 상기 기판을 노출시키는 주변 절연막을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법. - 제 3 항에 있어서,
상기 주변 구조체를 형성하는 것은,
상기 주변 절연막 상면에 주변 희생막을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 하부 셀 구조체를 형성하는 것은,
상기 주변 구조체가 형성된 상기 기판 상에, 제 1 및 제 2 물질막들을 번갈아 반복적으로 증착하여 하부 박막 구조체를 형성하는 것; 및
상기 주변 구조체 상에서 상기 하부 박막 구조체를 제거하여, 상기 하부 셀 구조체를 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법. - 제 5 항에 있어서,
상기 하부 셀 구조체를 형성하는 것은,
상기 하부 박막 구조체의 상면에 셀 희생막을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법. - 제 5 항에 있어서,
상기 하부 셀 구조체를 형성하는 것은,
상기 하부 박막 구조체를 패터닝하는 것을 반복하여, 상기 셀 어레이 영역과 상기 주변 회로 영역 사이에서 상기 제 1 물질막들 각각의 상면들을 순차적으로 노출시키고, 상기 셀 어레이 영역과 인접한 상기 주변 절연막의 일측에 상기 제 1 및 제 2 물질막들의 일부분들이 잔류하여 형성된 박막 스페이서를 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법. - 제 5 항에 있어서,
상기 주변 회로들은 상기 기판 상에 형성된 게이트 도전 패턴을 포함하고,
상기 하부 셀 구조체를 구성하는 상기 제 1 및 제 2 물질막들 각각의 수직적 두께는 상기 주변 구조체를 구성하는 게이트 도전 패턴의 수직적 두께보다 작은 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 상부 셀 구조체를 형성하는 것은,
상기 주변 구조체, 상기 하부 셀 구조체 및 상기 평탄화된 절연막 상에, 제 1 및 제 2 물질막들을 번갈아 반복적으로 증착하여 상부 박막 구조체를 형성하는 것; 및
상기 주변 구조체 상에서 상기 상부 박막 구조체를 제거하여, 상기 상부 셀 구조체를 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법. - 제 9 항에 있어서,
상기 하부 셀 구조체의 수직적 두께는 상기 상부 셀 구조체의 수직적 두께와 같거나 작은 3차원 반도체 장치의 제조 방법.
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