KR20160137856A - 메모리 장치 - Google Patents
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Abstract
본 발명의 실시 형태에 따른 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 채널 영역과, 상기 채널 영역에 인접하도록 상기 기판 상에 적층되는 복수의 게이트 전극층 및 복수의 절연층을 갖는 셀 영역, 상기 셀 영역의 주변에 배치되며, 상기 기판 상에 배치되는 복수의 회로 소자, 및 상기 복수의 회로 소자 상에 배치되는 식각 정지층을 갖는 주변 회로 영역, 및 상기 주변 회로 영역에서 상기 기판 상에 배치되어 상기 복수의 회로 소자를 덮는 제1 층간 절연층과, 상기 셀 영역 및 상기 주변 회로 영역에서 상기 기판 상에 배치되는 제2 층간 절연층을 갖는 층간 절연층을 포함하고, 상기 식각 정지층은 상기 제1 층간 절연층의 상면에 배치되고, 상기 식각 정지층의 일측면은 상기 주변 회로 영역에서 상기 제2 층간 절연층에 의해 커버된다.
Description
본 발명은 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 주변 회로 영역에 배치되는 복수의 회로 소자로 유입될 수 있는 이동 전하(mobile charge)를 차단하는 식각 정지층을 갖는 메모리 장치를 제공하는 것이다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 채널 영역과, 상기 채널 영역에 인접하도록 상기 기판 상에 적층되는 복수의 게이트 전극층 및 복수의 절연층을 갖는 셀 영역, 상기 셀 영역의 주변에 배치되며, 상기 기판 상에 배치되는 복수의 회로 소자, 및 상기 복수의 회로 소자 상에 배치되는 식각 정지층을 갖는 주변 회로 영역, 및 상기 주변 회로 영역에서 상기 기판 상에 배치되어 상기 복수의 회로 소자를 덮는 제1 층간 절연층과, 상기 셀 영역 및 상기 주변 회로 영역에서 상기 기판 상에 배치되는 제2 층간 절연층을 갖는 층간 절연층을 포함하고, 상기 식각 정지층은 상기 제1 층간 절연층의 상면에 배치되고, 상기 식각 정지층의 일측면은 상기 주변 회로 영역에서 상기 제2 층간 절연층에 의해 커버된다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판, 상기 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하도록 상기 기판 상에 적층되는 복수의 게이트 전극층, 상기 기판 상에 마련되며, 상기 복수의 게이트 전극층의 주변에 배치되는 복수의 회로 소자, 상기 복수의 회로 소자를 덮으며, 상기 기판의 상면에 실질적으로 평행한 제1면 및 상기 제1면과 상기 기판의 상면을 연결하는 제2면을 갖는 제1 층간 절연층, 상기 제1면 및 상기 제2면 상에 마련되는 식각 정지층, 및 상기 식각 정지층과 상기 복수의 게이트 전극층 상에 배치되는 제2 층간 절연층을 포함한다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판, 상기 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하도록 상기 기판 상에 적층되는 복수의 게이트 전극층, 상기 기판 상에 마련되며, 상기 복수의 게이트 전극층의 주변에 배치되는 복수의 회로 소자, 상기 복수의 회로 소자를 덮는 제1 층간 절연층, 상기 제1 층간 절연층 상에 배치되는 식각 정지층, 상기 제1 층간 절연층과 상기 복수의 게이트 전극층 사이에 배치되는 제2 층간 절연층, 및 상기 식각 정지층과 상기 제2 층간 절연층, 및 상기 복수의 게이트 전극층 상에 배치되는 제3 층간 절연층을 포함한다.
본 발명의 기술적 사상에 따른 메모리 장치에 따르면, 주변 회로 영역에서 복수의 회로 소자를 덮는 제1 층간 절연층을 먼저 형성하고, 제1 층간 절연층의 상면 위에 식각 정지층을 마련함으로써, 복수의 회로 소자의 게이트 전극들 사이에 보이드(void)가 생성되는 것을 방지함과 동시에 층간 절연층 형성 공정을 단순화할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 메모리 장치의 구조를 나타내는 평면도이다.
도 4 내지 도 8은 본 발명의 실시예에 따른 메모리 장치의 구조를 나타내는 사시도이다.
도 9a 내지 도 9m은 도 4에 도시한 메모리 장치의 제조 방법을 설명하기 위한 도이다.
도 10a 내지 도 10f는 도 5에 도시한 메모리 장치의 제조 방법을 설명하기 위한 도이다.
도 11a 내지 도 11g는 도 6에 도시한 메모리 장치의 제조 방법을 설명하기 위한 도이다.
도 12a 내지 도 12g은 도 7에 도시한 메모리 장치의 제조 방법을 설명하기 위한 도이다.
도 13a 내지 도 13f는 도 8에 도시한 메모리 장치의 제조 방법을 설명하기 위한 도이다.
도 14는 본 발명의 일 실시 형태에 따른 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 메모리 장치의 구조를 나타내는 평면도이다.
도 4 내지 도 8은 본 발명의 실시예에 따른 메모리 장치의 구조를 나타내는 사시도이다.
도 9a 내지 도 9m은 도 4에 도시한 메모리 장치의 제조 방법을 설명하기 위한 도이다.
도 10a 내지 도 10f는 도 5에 도시한 메모리 장치의 제조 방법을 설명하기 위한 도이다.
도 11a 내지 도 11g는 도 6에 도시한 메모리 장치의 제조 방법을 설명하기 위한 도이다.
도 12a 내지 도 12g은 도 7에 도시한 메모리 장치의 제조 방법을 설명하기 위한 도이다.
도 13a 내지 도 13f는 도 8에 도시한 메모리 장치의 제조 방법을 설명하기 위한 도이다.
도 14는 본 발명의 일 실시 형태에 따른 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형되거나 여러 가지 실시 형태가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시 형태에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 실시 형태에 따른 메모리 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀을 포함할 수 있으며, 복수의 메모리 셀은 복수의 행과 열을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작할 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다.
우선 도 2a를 참조하면, 일 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링(S)을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2a에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결되거나, 또는 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)가 메모리 셀 소자(MC1~MCn)와는 다른 구조를 가질 수도 있다.
일례로, 도 2b에 도시한 메모리 셀 어레이의 등가 회로도를 참조하면, 복수의 접지 선택 트랜지스터(GST1, GST2)와 복수의 스트링 선택 트랜지스터(SST1, SST2)가 하나의 메모리 셀 스트링(S)에 포함될 수 있다. 또한, 도 2c를 참조하면, 접지 선택 트랜지스터(GST`) 및 스트링 선택 트랜지스터(SST`)는 메모리 셀 소자(MC1~MCn)와는 달리 플로팅 게이트를 포함하지 않을 수 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 장치의 구조를 나타내는 평면도이다.
도 3을 참조하면, 일 실시예에 따른 메모리 장치(100)는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 일 실시예에서, 셀 영역(C)은 복수의 채널 영역(110)이 마련되는 셀 어레이 영역(CA)과, 복수의 게이트 전극층(131-136: 130)이 복수의 컨택 플러그(170-176: 170)와 연결되는 연결 영역(CT)을 포함할 수 있다. 한편, 주변 회로 영역(P)은 셀 영역(C)의 연결 영역(CT) 외측에 마련될 수 있으며, 주변 회로 영역에는 복수의 회로 소자, 예를 들어 복수의 수평 트랜지스터가 배치될 수 있다.
셀 영역(C)에는 복수의 메모리 셀, 및 메모리 셀과 전기적으로 연결되는 복수의 비트 라인(190), 복수의 게이트 전극층(130)이 배치될 수 있다. 복수의 게이트 전극층(130)은 도전성 물질을 포함할 수 있다. 복수의 게이트 전극층(130)은 일 방향으로 연장될 수 있으며, 도 3에서는 복수의 게이트 전극층(130)이 x축 방향으로 연장되는 것으로 도시하였다. 복수의 비트 라인(190)은 복수의 게이트 전극층(130)이 연장되는 일 방향과 교차하는 다른 방향으로 연장될 수 있으며, 도 3에서는 x축과 교차하는 y축 방향으로 복수의 비트 라인(190)이 연장되는 것으로 도시하였다.
복수의 게이트 전극층(130)은 x-y 평면에 수직하는 z축 방향으로 적층되어 워드 라인을 형성할 수 있다. 상기 z축 방향으로 동일한 높이에 배치되는 일부 게이트 전극층(130)은 복수의 연결 라인(181-186: 180)에 의해 서로 전기적으로 연결될 수 있다. z축 방향으로 동일한 높이에 배치되는 일부 게이트 전극층(130)을 연결 라인(180)을 통해 서로 연결하기 위하여, z축 방향으로 연장되는 복수의 컨택 플러그(170)가 마련될 수 있다.
복수의 게이트 전극층(130)에는 복수의 채널 영역(110)이 지그 재그(zig-zag) 형태로 배치될 수 있으며, 각 채널 영역(110)은 비트 라인(190)과 전기적으로 연결될 수 있다. 게이트 전극층(130)에 복수의 채널 영역(110)을 지그 재그 형태로 배치함으로써, 게이트 전극층(130)에 배치되는 채널 영역(110)의 숫자를 늘릴 수 있다.
연결 영역(CT)은 셀 어레이 영역(CA)과 주변 회로 영역(P) 사이에 배치된다. 연결 영역(CT)에는 셀 어레이 영역(CA)으로부터 일 방향(x축 방향)으로 연장되는 복수의 게이트 전극층(130) 및 복수의 게이트 전극층(130)과 연결되는 복수의 컨택 플러그(170)가 배치될 수 있다. 복수의 게이트 전극층(130) 각각이 일 방향으로 연장되는 길이는, x-y 평면에 수직하는 상기 z축 방향으로 최하층에 위치한 게이트 전극층(131)으로부터 최상층의 게이트 전극층(136)으로 갈수록 소정의 길이만큼 점점 더 짧아질 수 있다. 최하층의 게이트 전극층(131)에서 최상층의 게이트 전극층(136)으로 갈수록 일 방향으로의 연장 길이가 점점 짧아짐에 따라, 복수의 게이트 전극층(130) 각각은 게이트 전극층(130)의 적층 방향에서 인접한 다른 게이트 전극층(130)과 단차를 형성할 수 있다.
연결 영역(CT)의 외측에는 주변 회로 영역(P)이 배치된다. 주변 회로 영역(P)에는 메모리 셀들의 구동을 위한 회로들 및 메모리 셀들에 저장된 정보를 판독하기 위한 회로들 등이 배치될 수 있다. 일 실시예에서 주변 회로 영역(P)는 복수의 회로 소자를 포함할 수 있으며, 주변 회로 영역(P)에 포함되는 복수의 회로 소자는 하나 이상의 수평 트랜지스터를 포함할 수 있다.
도 4 내지 도 8은 본 발명의 실시예에 따른 메모리 장치의 구조를 나타내는 사시도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치(100)를 나타낸 사시도이다. 일 실시예로, 도 4에 도시한 메모리 장치(100)는 도 3에 나타낸 메모리 장치(100)에서 I-I`방향을 따라 절단한 일부분을 나타낸 것일 수 있다. 도 2a 내지 도 2c, 및 도 3에서 메모리 장치(100)에 포함되는 구성 요소 중 일부가 도 4에서는 생략되어 도시될 수 있다. 예를 들어, 도 3에 표시된 비트 라인(190) 및 연결 라인(180)은 도 4에서 생략되어 있다.
도 4를 참조하면, 메모리 장치(100)는 z축 방향을 따라 기판(105)의 상면 위에 적층되는 복수의 게이트 전극층(131-136: 130) 및 복수의 게이트 전극층(130) 사이에 배치되는 복수의 절연층(141-147: 140)을 포함할 수 있다. 복수의 게이트 전극층(130)과 복수의 절연층(140)은 일 방향(도 4의 x축 방향)을 따라 연장될 수 있다. 셀 영역(C)에는 복수의 게이트 전극층(130)과 복수의 절연층(140) 이외에 z축 방향으로 연장되는 채널 영역(110)이 더 마련될 수 있다. 채널 영역(110)은 원형의 단면을 갖는 공동 내에 형성될 수 있으며, 가운데가 비어 있는 환형의 채널 영역(110) 내부에 매립 절연층(113)이 마련될 수도 있다. 채널 영역(110) 상에는 도전층(115)이 마련될 수 있으며, 도전층(115)을 통해 비트 라인(190)(도 3 참조)이 채널 영역(110)과 서로 연결될 수 있다.
채널 영역(110)과 게이트 전극층(130) 사이에는 블록킹층(162), 전하 저장층(164), 터널링층(166) 등을 포함하는 게이트 절연막이 배치될 수 있다. 메모리 장치(100)의 구조에 따라 블록킹층(162), 전하 저장층(164), 터널링층(166) 모두가 게이트 전극층(130)을 둘러싸는 형태로 배치될 수 있다. 또는, 게이트 절연막의 일부는 채널 영역(110)과 평행하게 z축 방향으로 연장되어 채널 영역(110)의 외측에 배치되고, 나머지는 게이트 전극층(130)을 둘러싸도록 배치될 수 있다. 도 4에 도시한 실시예에서, 전하 저장층(164)과 터널링층(166)은 채널 영역(110)과 평행하게 z축 방향으로 연장되도록 채널 영역(110)의 외측에 배치되고, 블록킹층(162)은 게이트 전극층(130)을 둘러싸도록 배치될 수 있다.
블록킹층(162)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 블록킹층(162)이 고유전율 유전 물질을 포함하는 경우, 상기 고유전율이라는 용어는, 블록킹층(162)의 유전율이 터널링층(166)의 유전율보다 높다는 의미로 정의될 수 있다.
한편, 선택적으로 블록킹층(162)은 서로 다른 유전율을 갖는 복수의 층을 포함할 수 있다. 이때, 상대적으로 낮은 유전율을 갖는 층을, 높은 유전율을 갖는 층보다 채널 영역(130)에 가깝게 배치함으로써, 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 메모리 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(164)이 플로팅 게이트인 경우, 전하 저장층(164)은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착함으로써 형성될 수 있다. 전하 저장층(164)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다.
터널링층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
각 게이트 전극층(130)과 절연층(140)은, z축 방향으로 서로 다른 위치에 적층되는 다른 게이트 전극층(130) 및 절연층(140)과 x축 방향을 따라 서로 다른 길이만큼 연장되어 계단 형상을 갖는 복수의 단차를 형성할 수 있다. 복수의 게이트 전극층(130) 및 절연층(140)이 x축 방향을 따라 서로 다른 길이로 연장되어 마련된 단차로 인해, 복수의 패드 영역이 제공될 수 있다. 도 4에는 각 패드 영역에서 z축 방향을 따라 절연층(140)이 게이트 전극층(130)보다 상부에 위치하는 것으로 도시하였으나, 이와 달리 게이트 전극층(130)이 절연층(140)보다 상부에 위치할 수도 있다.
주변 회로 영역(P)은 셀 영역(C)의 주변에 정의되는 영역이며, 복수의 회로 소자가 주변 회로 영역(P)에 배치될 수 있다. 주변 회로 영역(P)에 배치되는 복수의 회로 소자는 도 1에 도시한 구동 회로(30), 읽기/쓰기 회로(40) 및 제어 회로(50) 등을 구성할 수 있으며, 수평 트랜지스터(200, 210)를 포함할 수 있다. 도 4에는 수평 트랜지스터(200, 210) 두 개가 도시되었으나, 주변 회로 영역(P)에 포함되는 수평 트랜지스터(200, 210)의 개수는 다양하게 변형될 수 있다.
도 4를 참조하면, 주변 회로 영역(P)에 포함되는 수평 트랜지스터(200, 210) 각각은 수평 게이트 절연막(201), 수평 게이트 전극(202), 및 수평 소스 전극(203) 및 수평 드레인 전극(204)을 포함할 수 있다. 수평 소스 전극(203)과 수평 드레인 전극(204)의 위치는 도 4에 도시된 것과 달리 서로 바뀔 수 있으며, 수평 게이트 전극(202)은 폴리 실리콘(Poly-Silicon) 또는 금속(예를 들어 텅스텐 또는 몰리브덴 등), 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 수평 게이트 전극(202)은 폴리 실리콘 층과 금속 실리사이드 층이 적층된 구조를 가질 수도 있다.
수평 게이트 전극(202)의 상면과 측면에는 각각 캡핑층(205)과 게이트 스페이서(206)가 배치될 수 있다. 수평 게이트 전극(202)의 상면에 배치되는 캡핑층(205)은 실리콘 질화물을 포함할 수 있으며, 수평 게이트 전극(202)의 측면에 배치되는 게이트 스페이서(206)는 실리콘 질화물 및 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 캡핑층(205)과 게이트 스페이서(206)는 단일 공정에 의해 동시에 형성될 수 있다. 수평 게이트 전극(202)을 형성한 후, MTO(Middle Temperature Deposition of Oxide) 공정을 이용하여 500 내지 600Å의 두께로 실리콘 산화막을 수평 게이트 전극(202) 상에 증착할 수 있다. 이후, 수평 게이트 전극(202) 상에 증착된 실리콘 산화막을 에치 백(Etch Back) 공정에 의해 식각함으로써 캡핑층(205)과 게이트 스페이서(206)를 형성할 수 있다.
캡핑층(205)과 게이트 스페이서(206) 상에는 실리콘 산화막 등을 포함하는 소자 보호층(230)이 배치될 수 있으며, 배치될 수 있으며, 수평 소스 전극(203) 및 수평 드레인 전극(204) 외측에는 소자 분리막(220)이 배치될 수 있다. 소자 보호층(230)은 MTO(Middle Temperature Deposition of Oxide) 공정을 이용하여 50 Å 내외의 두께로 실리콘 산화막을 증착함으로써 형성될 수 있다.
셀 영역(C)에서 컨택 플러그(170)와 연결되는 게이트 전극층(130)과 유사하게, 수평 게이트 전극(202)은 주변 컨택 플러그(240)와 연결될 수 있다. 다만, 수평 게이트 전극(202), 소자 분리막(210) 및 주변 컨택 플러그(240)의 배치는 도 4에 도시된 것으로 한정되지 않으며, 실시예에 따라, 소자 분리막(220)이 형성되지 않은 기판(105)의 활성 영역 및 수평 게이트 전극(202)이 서로 교차되도록 배치될 수도 있다. 이 경우, 주변 컨택 플러그(240)는 소자 분리막(210) 상에 위치하는 수평 게이트 전극(202)과 연결되도록 배치될 수 있다.
한편, 본 발명의 일 실시예에 따른 메모리 장치(100)는, 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 기판(105) 상에 배치되는 층간 절연층(150)을 포함할 수 있다. 층간 절연층(150)은 제1 층간 절연층(153) 및 제2 층간 절연층(155)을 포함할 수 있다. 제1 층간 절연층(153)은 복수의 수평 트랜지스터(200, 210)를 덮을 수 있으며, 일 실시예에서 주변 회로 영역(P)에만 형성될 수 있다. 특히, 제1 층간 절연층(153)은 수평 트랜지스터(200)가 형성되는 일부 영역에만 형성될 수도 있다. 제1 층간 절연층(153)은 복수의 수평 트랜지스터(200, 210) 사이의 공간을 채울 수 있으며, 따라서 갭 필링(gap filling) 특성이 우수한 HDP(High Deposition Plasma) 산화막을 포함할 수 있다.
제2 층간 절연층(155)은 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 기판(105) 상에 배치될 수 있다. 셀 영역(C)에서 제2 층간 절연층(155)은 복수의 게이트 전극층(130) 및 절연층(140) 각각이 일 방향(도 4의 x축 방향)을 따라 서로 다른 길이로 연장되어 형성하는 패드 영역 상에 배치되며, 주변 회로 영역(P)에서는 제1 층간 절연층(153) 상에 배치될 수 있다.
제2 층간 절연층(155)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 공정에 의해 형성될 수 있다. 일 실시예로, 공정 시간 단축을 위해, 제2 층간 절연층(155)은 증착 속도가 상대적으로 빠른 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 포함할 수 있다.
제1 층간 절연층(153)과 제2 층간 절연층(155) 사이에는 식각 정지층(250)이 배치될 수 있다. 식각 정지층(250)은 실리콘 질화물 등을 포함할 수 있으며, 메모리 장치(100)를 제조하는 공정 등에서 층간 절연층(150)이 과도하게 식각되어 수평 트랜지스터(200, 210)에 손상이 가해지거나, 또는 수평 트랜지스터(200, 210)로 이동 전하(mobile charge)가 유입되는 것을 차단할 수 있다. 식각 정지층(250)은 제1 층간 절연층(153)의 상면에 배치되므로, 기판(105)의 상면과 실질적으로 평행한 면을 가질 수 있으며, 메모리 장치(100)의 주변 회로 영역(P)에만 형성될 수도 있다.
메모리 장치(100)의 제조 공정에서, 수평 트랜지스터(200, 210), 소자 보호층(230), 및 제1 층간 절연층(153)을 형성한 후, 식각 정지층(250)을 형성할 수 있다. 일 실시예에서, 수평 트랜지스터(200, 210) 사이의 공간을 제1 층간 절연층(153)으로 채우고, 제1 층간 절연층(153)에 연마(Chemical and Mechanical Polishing, CMP) 공정을 진행하여 제1 층간 절연층(153)의 상면을 평탄화한 후, 식각 정지층(250)을 형성할 수 있다. 갭 필링(gap filling) 특성이 우수한 제1 층간 절연층(153)으로 수평 트랜지스터(200, 210) 사이의 공간을 우선 채우기 때문에, 수평 트랜지스터(200, 210) 사이의 공간에 보이드(void)가 발생하는 것을 효과적으로 방지할 수 있다. 한편, 식각 정지층(250)을 먼저 형성한 후 제2 층간 절연층(155)이 형성되기 때문에, 식각 정지층(250)의 적어도 일측면(255)은 주변 회로 영역(P)에서 제2 층간 절연층(155)에 의해 커버될 수 있다.
제1 층간 절연층(153)은 제2 층간 절연층(155)에 비해 상대적으로 얇은 두께를 가질 수 있다. 예를 들어, 제1 층간 절연층(153)은 제2 층간 절연층(155) 두께의 1/10 이하 및 1/20 이상의 두께를 가질 수 있다. 층간 절연층(150)에 포함되는 제1 층간 절연층(153)과 제2 층간 절연층(155)의 두께는, 메모리 장치(100)에 포함되는 복수의 게이트 전극층(130)과 절연층(140) 각각의 두께 및 게이트 전극층(130)과 절연층(140)의 적층 수에 따라 다양하게 변형될 수 있다.
제2 층간 절연층(155)은 제조 공정 상 게이트 전극층(130) 및 절연층(140)을 식각하여 패드 영역을 마련한 이후 진행되는 단일 공정에 의해 형성될 수 있다. 따라서 제2 층간 절연층(155)은 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 동일한 막질을 가질 수 있다.
한편, 도 4에는 4개의 메모리 셀(MC1~MC4)과 하나의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 마련되는 것으로 도시되어 있으나, 이는 예시일 뿐이며, 메모리 셀의 개수 및 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)의 개수는 더 많거나 적을 수 있다. 또한, 도 4에는 메모리 셀(MC1~MC4)과 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 동일한 구조를 갖는 것으로 도시하였으나, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 메모리 셀(MC1~MC4)과 다른 구조를 가질 수도 있다. 예를 들어, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 메모리 셀(MC1~MC4) 각각에 포함되는 게이트 전극층(130) 및 게이트 전극층(130) 사이에 배치되는 절연층(140)은 서로 다른 두께를 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치(100`)를 도시한 사시도이다.
도 5에 도시한 실시예에 따른 메모리 장치(100`)가 포함하는 일부 구성 요소들은, 도 4의 메모리 장치(100)와 유사할 수 있다. 다만, 도 5에 도시한 실시예에서는, 층간 절연층(150)이 제1 층간 절연층(153), 제2 층간 절연층(155`) 및 제3 층간 절연층(157)을 포함할 수 있다.
제2 층간 절연층(155`)은 제1 층간 절연층(153)과 게이트 전극층(130) 사이에 배치될 수 있으며, 제1 층간 절연층(153)과 유사하게 갭 필링(gap filling) 특성이 우수한 HDP 산화막을 포함할 수 있다. 제2 층간 절연층(155`)의 상면은 식각 정지층(250)의 상면과 공면(co-planar)을 형성할 수 있으며, 제3 층간 절연층(157)이 제2 층간 절연층(155`) 및 식각 정지층(250)의 상면 위에 배치될 수 있다. 도 5의 실시예에서, 식각 정지층(250)의 적어도 일측면(255)은, 제2 층간 절연층(155`)에 의해 커버될 수 있다.
도 6은 도 4 및 도 5와 다른 실시예에 따른 메모리 장치(300)를 도시한 사시도이다.
도 6을 참조하면, 채널 영역(310), 메모리 셀(MC1~MC4), 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 복수의 게이트 전극층(331-336: 330), 패드 영역에서 복수의 게이트 전극층(330) 각각에 연결되는 복수의 컨택 플러그(371-376: 370) 등은 도 4 및 도 5의 실시예에 따른 메모리 장치(100, 100`)와 유사할 수 있다. 다만, 도 6에 도시한 실시예에서는, 제1 층간 절연층(353)이 복수의 수평 트랜지스터(400, 410)에 대응하는 굴곡진 상면을 가질 수 있다. 또한, 제1 층간 절연층(353)의 상면에 형성되는 식각 정지층(450) 역시 굴곡진 상면을 가질 수 있다.
도 4 및 도 5에 도시한 실시예와 유사하게, 도 6을 참조하면 셀 영역(C)에서 z축 방향으로 적층되는 복수의 게이트 전극층(330)과 복수의 절연층(340)이 일 방향(x축 방향)을 따라 연장되어 패드 영역을 제공할 수 있다. z축 방향으로 최상단에 위치한 게이트 전극층(336)과 절연층(347)이 일 방향을 따라 가장 짧은 길이만큼 연장되고, z축 방향으로 최하단에 위치한, 즉 기판(305)의 상면에 가장 가깝게 배치되는 게이트 전극층(331)과 절연층(341, 342)이 일 방향을 따라 가장 긴 길이만큼 연장될 수 있다. 적층 방향으로 최하단의 게이트 전극층(331)과 기판(305) 사이에는 다른 절연층(342-347)에 비해 상대적으로 얇은 두께를 갖는 절연층(341)이 추가로 마련될 수 있다.
주변 회로 영역(P)에는 복수의 수평 트랜지스터(400, 410)가 회로 소자로서 배치될 수 있으며, 수평 트랜지스터(400, 410) 각각은 수평 게이트 절연막(401)과 수평 게이트 전극(402), 수평 소스 전극(403) 및 수평 드레인 전극(404)을 포함할 수 있다. 수평 소스 전극(403)과 수평 드레인 전극(404)의 위치는 도 6에 도시한 위치와 반대로 배치될 수도 있으며, 수평 소스 전극(403)과 수평 드레인 전극(404)의 외곽에는 소자 분리막(420)이 배치될 수 있다. 주변 회로 영역(P)에 배치되는 수평 트랜지스터(400)는 주변 컨택 플러그(440)와 연결될 수 있다.
한편, 제2 층간 절연층(355)은 제1 층간 절연층(353) 상에 배치될 수 있다. 제2 층간 절연층(355)은 제1 층간 절연층(353) 및 식각 정지층(450)을 커버할 수 있으며, 특히 주변 회로 영역(P)에서 식각 정지층(450)의 적어도 일측면(455)을 커버할 수 있다. 도 6에 도시한 실시예에서와 같이 제1 층간 절연층(353)과 식각 정지층(450)의 상면이 수평 트랜지스터(400, 410)에 대응하는 굴곡진 상면을 갖는 경우, 제1 층간 절연층(353)을 형성한 이후 제1 층간 절연층(353)의 상면을 평탄화하는 연마(CMP) 공정이 생략될 수 있다. 따라서, 도 4 및 도 5에 도시한 실시예에 따른 메모리 장치(100, 100`)에 비해 공정 단계를 줄일 수 있다.
제1 층간 절연층(353)은 HDP 산화막을 포함하고, 제2 층간 절연층(355)은 TEOS 산화막을 포함할 수 있다. 복수의 수평 트랜지스터(400, 410) 사이에 형성되는 공간을 채워는 제1 층간 절연층(353)은 갭 필링 특성이 좋은 HDP 산화막을 포함할 수 있으며, 제1 층간 절연층(353)에 비해 상대적으로 큰 부피를 차지하는 제2 층간 절연층(355)은 공정 시간 단축을 위해 증착 속도가 빠른 TEOS 산화막을 포함할 수 있다. 일 실시예에서, 제1 층간 절연층(353)과 제2 층간 절연층(355)의 두께 비율은 1대 10 내지 1대 20 정도일 수 있으나, 상기 비율은 게이트 전극층(330)의 적층 개수 및 두께 등의 조건에 따라서 다양하게 변형될 수 있다.
도 7은 도 4 내지 도 6과 다른 실시예에 따른 비휘발성 메모리 장치(500)를 도시한 사시도이다. 도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(500)는 기판(505)의 상면에 z축 방향을 따라 교대로 적층되는 복수의 게이트 전극층(531-538: 530) 및 복수의 절연층(541-549: 540)을 포함할 수 있다. 셀 영역(C) 내에서 z축 방향을 따라 복수의 게이트 전극층(530) 및 절연층(540)을 기판(505)까지 관통하는 동공이 마련될 수 있으며, 관통된 동공 내부에는 채널 영역(510)이 마련될 수 있다.
복수의 게이트 전극층(530) 및 복수의 절연층(540) 각각은 x축 방향을 따라 서로 다른 길이로 연장되어 단차를 형성할 수 있으며, 서로 다른 길이로 연장되는 게이트 전극층(530) 및 절연층(540)에 의해 패드 영역이 마련될 수 있다. 각 패드 영역에서 각 게이트 전극층(530)은 복수의 컨택 플러그(570) 각각과 연결될 수 있다. 도 7에는 패드 영역에서 절연층(540)이 게이트 전극층(530)보다 상부에 위치하는 것으로 도시하였으나, 이와 반대로 패드 영역에서 게이트 전극층(530)이 절연층(540)보다 상부에 위치할 수도 있다.
메모리 장치(500)는 제1 층간 절연층(553) 및 제2 층간 절연층(555)을 갖는 층간 절연층(550)을 포함할 수 있다. 제1 층간 절연층(553)은 주변 회로 영역(P)에 배치되어 수평 트랜지스터(600, 610)를 덮을 수 있으며, 제2 층간 절연층(555)은 셀 영역(C) 및 주변 회로 영역(P)에서 제1 층간 절연층(553) 상에 배치될 수 있다. 제1 층간 절연층(553)은 복수의 수평 트랜지스터(600, 610) 사이의 공간을 채워야 하므로, 갭 필링(gap filling) 특성이 우수한 HDP 산화막을 포함할 수 있다.
한편, 도 7에 도시한 실시예에서, 메모리 장치(500)는 주변 회로 영역(P)에 마련되는 식각 정지층(650)을 포함할 수 있다. 식각 정지층(650)은 제1 식각 정지층(653) 및 제2 식각 정지층(657)을 포함할 수 있으며, 제1 및 제2 식각 정지층(653, 657) 각각은 제1 층간 절연층(553)의 서로 다른 면에 배치될 수 있다. 예를 들어, 제1 층간 절연층(553)에서 기판(505)의 상면에 실질적으로 평행한 면을 제1면, 기판(505)의 상면을 상기 제1면과 연결하는 면을 제2면으로 정의할 때, 제1 식각 정지층(653)은 상기 제1면에, 제2 식각 정지층(657)은 상기 제2면에 배치될 수 있다. 결국, 제1 층간 절연층(553)의 상면 및 측면에 모두 식각 정지층(650)이 배치되므로, 수평 트랜지스터(600, 610)에 이동 전하가 유입되는 것을 더욱 효과적으로 방지할 수 있다. 한편, 제1 식각 정지층(653)은 이동 전하 유입을 방지함과 동시에, 컨택 플러그(570, 640)의 형성 공정에서 층간 절연층(550)이 과도하게 식각되어 수평 트랜지스터(600, 610)에 손상이 가해지는 것을 방지할 수 있다.
식각 정지층(650)은 실리콘 질화물 등을 포함할 수 있다. 제1 식각 정지층(653)과 제2 식각 정지층(657)은 서로 분리될 수 있으며, 제1 식각 정지층(653)의 상면은 물론 적어도 일측면(655)이 제2 층간 절연층(555)에 의해 커버될 수 있다. 일 실시예에서, 제2 식각 정지층(657)은 z축 방향으로 기판(505)의 상면에 가장 가깝게 배치되는 제1 게이트 전극층(531)을 형성하기 위한 희생층의 일부가 잔존함으로써 형성될 수 있다.
제1 게이트 전극층(531)을 형성하기 위한 희생층의 일부가 잔존하여 제2 식각 정지층(657)이 형성되므로, 제2 식각 정지층(657)의 일단부에서의 두께는, 제1 절연층(541) 및 제1 게이트 전극층(531)의 두께의 합과 실질적으로 동일할 수 있다. 즉, 제2 식각 정지층(657)의 일단부에서, 제2 식각 정지층(657)의 상면은, 제1 게이트 전극층(531)의 상면과 실질적으로 공면을 형성할 수 있다.
또한, 제2 식각 정지층(657)과 제1 층간 절연층(533) 사이에는, 적층 방향(z축 방향)으로 최하층에 위치하는 제1 절연층(541)의 일부가 잔존하여 존재할 수 있다. 이에 대해서는 도 12a 내지 도 12g를 참조하여 후술하기로 한다.
도 8은 도 4 내지 도 7과 다른 실시예에 따른 비휘발성 메모리 장치(700)를 도시한 사시도이다. 도 8을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(700)는 기판(705)의 상면에 z축 방향을 따라 교대로 적층되는 복수의 게이트 전극층(731-738: 730) 및 복수의 절연층(741-749: 740)을 포함할 수 있다. 셀 영역(C) 내에서 z축 방향을 따라 복수의 게이트 전극층(730) 및 절연층(740)을 기판(705)까지 관통하는 동공이 마련될 수 있으며, 관통된 동공 내부에는 채널 영역(710)이 마련될 수 있다.
복수의 게이트 전극층(730) 및 복수의 절연층(740) 각각은 x축 방향을 따라 서로 다른 길이로 연장되어 단차를 형성할 수 있으며, 서로 다른 길이로 연장되는 게이트 전극층(730) 및 절연층(740)에 의해 패드 영역이 마련될 수 있다. 각 패드 영역에서 각 게이트 전극층(730)은 복수의 컨택 플러그(771-776: 770) 각각과 연결될 수 있다. 도 8에는 패드 영역에서 절연층(740)이 게이트 전극층(730)보다 상부에 위치하는 것으로 도시하였으나, 이와 반대로 패드 영역에서 게이트 전극층(730)이 절연층(740)보다 상부에 위치할 수도 있다.
메모리 장치(700)는 제1 층간 절연층(753) 및 제2 층간 절연층(755)을 갖는 층간 절연층(750)을 포함할 수 있다. 제1 층간 절연층(753)은 주변 회로 영역(P)에 배치되어 수평 트랜지스터(800, 810)를 덮을 수 있으며, 제1 영역(753a) 및 제2 영역(753b)을 포함할 수 있다. 제1 영역(753a)은 수평 트랜지스터(800, 810)와 소자 분리막(820) 및 소자 보호층(830)을 형성한 후 HDP 산화막을 증착함으로써 형성될 수 있다. 제2 영역(753b)은 z축 방향으로 최하층에 위치한 제1 절연층(741)의 적어도 일부 영역이 잔존함으로써 형성되는 영역일 수 있다.
제1 층간 절연층(753) 상에는 식각 정지층(850)이 마련될 수 있다. 식각 정지층(850)은 컨택 플러그(770, 840) 형성시에 발생할 수 있는 과도 식각을 방지함과 동시에, 수평 트랜지스터(800, 810)로 유입될 수 있는 이동 전하를 차단할 수 있으며, 제1 식각 정지층(853)과 제2 식각 정지층(857)을 포함할 수 있다. 예를 들어, 제1 층간 절연층(753)에서 기판(705)의 상면에 실질적으로 평행한 면을 제1면, 기판(705)의 상면을 상기 제1면과 연결하는 면을 제2면으로 정의할 때, 제1 식각 정지층(853)은 상기 제1면에, 제2 식각 정지층(857)은 상기 제2면에 배치될 수 있다. 도 7에 도시한 실시예와 유사하게, 제1 층간 절연층(773)의 상면 및 측면에 모두 식각 정지층(850)이 배치되므로, 수평 트랜지스터(600, 610)에 이동 전하가 유입되는 것을 더욱 효과적으로 방지할 수 있다. 또한 제1 게이트 전극층(731)을 형성하기 위한 희생층의 일부가 잔존하여 식각 정지층(850)이 형성되며, 따라서 제2 식각 정지층(857)의 일단부에서, 제2 식각 정지층(857)의 상면은, 제1 게이트 전극층(731)의 상면과 실질적으로 공면을 형성할 수 있다.
한편, 제1 식각 정지층(853) 및 제2 식각 정지층(855)은 게이트 전극층(730)을 형성하기 위한 복수의 희생층 중에서 적어도 일부가 잔존함으로써 형성될 수 있다. 식각 정지층(850)의 형성 방법에 대해서는 도 13a 내지 도 13f를 참조하여 후술하기로 한다. 제1 층간 절연층(753) 및 식각 정지층(850) 상에는 제2 층간 절연층(755)이 배치될 수 있다. 제2 층간 절연층(755)은 공정 시간을 단축하기 위해 증착 속도가 우수한 TEOS 산화막을 포함할 수 있다. 제2 층간 절연층(755)은 식각 정지층(850)의 적어도 일측면(859)을 커버할 수 있다.
이하, 도 9 내지 도 13을 참조하여 도 4 내지 도 8에 도시한 메모리 장치의 제조 방법에 대해 설명한다.
도 9a 내지 도 9m은 도 4에 도시한 메모리 장치(100)의 제조 방법을 설명하기 위한 도이다. 도 9a 내지 도 9m은 공정 순서에 따라 도 4의 사시도를 y축 방향에서 바라본 단면도일 수 있다.
도 9a를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 셀 영역(C) 및 주변 회로 영역(P)을 포함할 수 있다. 주변 회로 영역(P)은 복수의 회로 소자를 포함할 수 있으며, 복수의 회로 소자는 도 9a와 같이 기판(105) 상에 형성되는 수평 트랜지스터(200, 210)를 포함할 수 있다.
수평 트랜지스터(200, 210) 각각은 기판(105) 상에 불순물 주입 등의 공정으로 형성되는 수평 소스 전극(203)과 수평 드레인 전극(204), 및 수평 게이트 전극(202)을 포함할 수 있다. 수평 게이트 전극(202)은 폴리 실리콘, 금속, 또는 폴리 실리콘과 금속 실리사이드의 적층체로 형성될 수 있으며, 수평 게이트 전극(202)과 기판(105) 사이에는 수평 게이트 절연막(201)이 마련될 수 있다. 수평 게이트 전극(202)의 상면에는 캡핑층(205)이 마련될 수 있으며, 수평 게이트 전극(202)의 측면에는 게이트 스페이서(206)가 마련될 수 있다. 캡핑층(205)과 게이트 스페이서(206)는 수평 게이트 전극 상에 실리콘 산화막 등을 MTO 공정으로 증착하고, 에치 백 공정을 적용함으로써 형성될 수 있다. 캡핑층(205)과 게이트 스페이서(206)를 형성한 후, 이온 주입 공정을 이용하여 수평 소스 전극(203) 및 수평 드레인 전극(204)을 형성할 수 있다.
수평 소스 전극(203) 및 수평 드레인 전극(204)의 외곽에는 소자 분리막(220)이 배치될 수 있다. 소자 분리막(220)에 의해 수평 트랜지스터(200)의 채널이 형성되는 기판(105)의 활성 영역이 정의될 수 있다. 주변 회로 영역(P)이 복수의 수평 트랜지스터(200, 210)를 포함하는 경우, 각각의 수평 트렌지스터(200, 210) 사이에 소자 분리막(220)이 마련될 수 있다. 또한, 수평 트랜지스터(200)와 소자 분리막(220) 상에는 소자 보호층(230)이 형성될 수 있다. 소자 보호층(230)은 MTO 공정을 이용하여 실리콘 산화막으로 형성될 수 있으며, 약 50Å 정도의 두께를 가질 수 있다.
다음으로 도 9b를 참조하면, 기판(105) 상에 제1 층간 절연층(153)을 형성하기 위한 제1 산화물 층(151)이 형성될 수 있다. 제1 산화물 층(151)은 갭 필링(gap filling) 특성이 우수한 HDP 산화막을 포함할 수 있으며, 제1 산화물 층(151)을 형성한 후 연마 공정을 적용하여 제1 산화물 층(151)의 상면을 평탄화 할 수 있다.
도 9c를 참조하면, 제1 산화물 층(151) 상에 예비 식각 정지층(251)을 형성할 수 있다. 예비 식각 정지층(251)은 식각 정지층(250)을 형성하기 위해 제공되는 층일 수 있으며, 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 제1 산화물 층(151) 상에 형성될 수 있다. 다음으로 도 9d를 참조하면, 주변 회로 영역(P)의 적어도 일부 영역을 제외한 나머지 영역에서 제1 산화물 층(151) 및 예비 식각 정지층(251)을 제거함으로써 제1 층간 절연층(153) 및 식각 정지층(250)을 형성할 수 있다.
도 9e를 참조하면, 기판(105) 상에 복수의 절연층(141-147: 140)과 복수의 희생층(121-126: 120)이 교대로 적층될 수 있다. 희생층(120)은 절연층(140)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 희생층(120)은, 희생층(120)을 식각하는 공정에서, 절연층(140)의 식각을 최소화할 수 있는 물질을 포함할 수 있다. 이러한 식각 선택성(etch selectivity)은 절연층(140)의 식각 속도에 대한 희생층(120)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들어, 절연층(140)은 실리콘 산화막 및 실리콘 질화막 중 적어도 한가지일 수 있고, 희생층(120)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 물질로서, 절연층(140)과 다른 물질일 수 있다. 예를 들어, 절연층(140)이 실리콘 산화막인 경우, 희생층(120)은 실리콘 질화막일 수 있다.
본 발명의 다양한 실시예에 따라, 복수의 절연층(140) 각각의 두께는 서로 다를 수 있다. 예를 들어, 복수의 절연층(140) 가운데 z축 방향으로 최하부에 위치하는 절연층(141)은 다른 절연층(142-147)에 비해 상대적으로 얇은 두께를 가질 수 있으며, 최상부에 위치하는 절연층(147)은 다른 절연층(141-146)에 비해 상대적으로 두꺼울 수도 있다. 즉, 절연층(140) 및 희생층들(120)의 두께는 도 9e에 도시된 것으로 한정되지 않고 다양하게 변형될 수 있으며, 절연층(140) 및 희생층(120)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
다음으로 도 9f를 참조하면, 기판(105) 상에 교대로 적층된 복수의 희생층(120)과 절연층(140)을 식각하여 단차 구조를 갖는 패드 영역을 마련할 수 있다. z축 방향으로 인접한 희생층(120)과 절연층(140) 사이에 도 9f와 같은 단차를 형성하기 위해, 기판(105) 상에 교대로 적층된 복수의 희생층(120)과 절연층(140) 상에 소정의 마스크층을 형성하고, 마스크층에 의해 노출된 희생층(120) 및 절연층(140)을 식각할 수 있다. 마스크층을 트리밍(trimming) 하면서 마스크층에 의해 노출된 희생층(120) 및 절연층(140)을 식각하는 공정을 복수 회 수행함으로써, 희생층(120) 및 절연층(140)을 순차적으로 식각하여 도 9f에 도시한 바와 같은 복수의 단차 구조를 형성할 수 있다.
일 실시예에서, 각 절연층(140)과 희생층(120)이 쌍(pair)을 이루며, 복수 개의 쌍에 포함되는 절연층(140)과 희생층(120)은 일 방향 - x축 방향 - 을 따라 서로 동일한 길이로 연장될 수 있다. 다만, z축 방향으로 최하부에 위치한 희생층(121)의 하부에는 같은 길이만큼 연장되는 절연층(141)이 더 배치될 수 있다.
단차 구조가 형성되면, 도 9g에 도시한 바와 같이 제1 층간 절연층(153) 및 식각 정지층(250) 상에 제2 층간 절연층(155)을 형성할 수 있다. 도 4에 도시한 바와 같이 제1 층간 절연층(153)의 측면이 식각 정지층(250)의 일측면(255)과 공면(co-planar)을 형성할 수 있으므로, 제2 층간 절연층(155)은 식각 정지층(250)의 상면 및 적어도 일측면(255)을 커버할 수 있다.
제2 층간 절연층(155)은 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 기판(105) 상에 형성될 수 있다. 즉, 제2 층간 절연층(155)은 셀 영역(C)에서 기판(105) 또는 단차 구조를 갖는 복수의 절연층(140) 및 희생층(120) 상에 배치되며, 주변 회로 영역(P)에서는 기판(105) 또는 수평 트랜지스터(200, 210)를 덮는 제1 층간 절연층(153) 및 식각 정지층(250) 상에 배치될 수 있다.
제1 층간 절연층(153)에 비해 상대적으로 큰 부피를 갖는 제2 층간 절연층(155)의 특성 상, 제2 층간 절연층(153)을 효율적으로 형성하기 위해 TEOS 산화막을 이용할 수 있다. 증착 속도가 우수한 TEOS 산화막으로 제2 층간 절연층(155)을 형성함으로써, 제2 층간 절연층(155)을 형성하는 공정에서 소요되는 시간을 단축하고 공정 전체의 효율성을 높일 수 있다.
층간 절연층(150)이 형성되면, 도 9h에 도시한 바와 같이 채널 영역(110)을 형성할 수 있다. 채널 영역(110)을 형성하기 위해, 복수의 절연층(140)과 희생층(120)을 z축 방향으로 관통하는 개구부를 형성할 수 있다. 개구부는 채널 영역(110)의 수에 따라 복수개가 마련될 수 있으며, 복수의 개구부는 z축에 수직한 x-y 평면에서 지그 재그 형태로 배치되어 상기 x-y 평면에서 서로 이격되어 고립될 수 있다. 복수의 개구부는 도 9f를 참조하여 설명한 단차 구조 형성 방법과 유사하게, 마스크층에 의해 복수의 개구부가 마련되는 영역만을 노출시키고 노출된 영역을 이방성 식각함으로써 형성될 수 있다. 복수의 개구부 각각은 기판(105)의 상면을 노출시키거나, 또는 기판(105)을 소정 깊이만큼 파고 들어가는 깊이를 가질 수도 있다.
복수의 개구부 각각의 내면 및 하부면에 ALD 또는 CVD를 사용하여 전하 저장층(164)과 터널링층(166)을 형성할 수 있다. 복수의 희생층(120) 및 절연층(140)과 인접한 영역으로부터 전하 저장층(164)과 터널링층(166)이 순서대로 적층되며, 터널링층(166)의 내측에 채널 영역(110)이 형성될 수 있다. 채널 영역(110)은 소정의 두께, 예컨대, 복수의 개구부 각각의 폭 또는 지름의 1/50 내지 1/5의 범위의 두께로 형성될 수 있으며, 전하 저장층(164) 및 터널링층(166)과 유사하게 ALD 또는 CVD에 의해 형성될 수 있다. 한편, 개구부 각각의 저면에서 채널 영역(110)은 기판(105)과 직접 접촉되어 전기적으로 연결될 수 있다.
채널 영역(110)의 내측은 매립 절연층(113)으로 채워질 수 있다. 선택적으로, 매립 절연층(113)을 형성하기 전에, 채널 영역(110)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 공정이 더 실시될 수 있다. 수소 어닐링 공정에 의하여 채널 영역(110) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
이러한 구조는 도 4에 도시한 실시예에 따른 것이나, 다른 구조로 채널 영역(110)을 형성할 수도 있음은 물론이다. 예를 들어, 채널 영역(110)을 형성하기 위한 복수의 개구부를 마련한 후, 전하 저장층(164)과 터널링층(166)을 형성하는 공정 없이 바로 채널 영역(110)을 형성하고 채널 영역(110)의 내측에 매립 절연층(113)을 형성할 수 있다. 이때, 터널링층(166)과 전하 저장층(164)은, 블록킹층(162)과 마찬가지로 게이트 전극층(130)을 형성하는 공정 전에 형성되어 게이트 전극층(130)을 둘러싸는 형태로 블록킹층(162) 외측에 배치될 수 있다.
다음으로, 최상부의 층간 절연층(150)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 평탄화 공정을 수행할 수 있다. 그 후, 식각 공정 등을 이용하여 매립 절연층(113)의 상부를 일부분 제거할 수 있으며, 상기 제거된 위치에 도전층(115)을 이루는 물질을 증착할 수 있다. 다시, 평탄화 공정을 수행하여, 도전층(115)이 형성될 수 있다.
채널 영역(110)이 형성되면, 도 9i에 도시한 바와 같이 복수의 희생층(120)을 제거하여 수평 개구부(Th)를 형성할 수 있다. 복수의 희생층(120)이 제거됨에 따라 복수의 절연층(140) 사이에 복수의 수평 개구부(Th)가 마련될 수 있다. 복수의 수평 개구부(Th) 내에 도전성 물질을 증착하여 복수의 게이트 전극층(130)을 형성할 수 있다.
도 9j를 참조하면, 수평 개구부(Th) 내에 블록킹층(162)과 게이트 전극층(131-136: 130)이 형성될 수 있다. 수평 개구부(Th) 내에 블록킹층(162)과 게이트 전극층(130)을 순서대로 형성함에 있어서, 블록킹층(162)은 전하 저장층(164) 및 터널링층(166)과 마찬가지로 ALD, CVD 또는 물리 기상 증착(Physical Vapor Deposition, PVD) 공정에 의해 형성될 수 있다. 게이트 전극층(130) 형성에 앞서 블록킹층(162)을 먼저 형성함으로써, 블록킹층(162)은 도 9j에 도시된 바와 같이 게이트 전극층(130)을 둘러싸는 형상을 가질 수 있다. 게이트 전극층(130)은 텅스텐(W) 등과 같은 도전성 물질로 형성될 수 있다.
블록킹층(162)과 게이트 전극층(130)이 형성되면, 도 9k에 도시한 바와 같이 채널 영역(110)과 평행한 z축 방향으로 식각 공정을 진행하여 컨택 플러그(170)를 형성하기 위한 복수의 수직 개구부(Tv, Tv`)를 형성할 수 있다. 복수의 수직 개구부(Tv, Tv`)를 형성하는 식각 공정은, 수직 개구부(Tv, Tv`)에 대응하는 영역들이 오픈된 마스크층을 형성하는 공정 및 복수의 게이트 전극층(130)에 대하여 제2 층간 절연층(153)과 복수의 절연층(140)을 선택적으로 식각하는 공정을 포함할 수 있다. 복수의 게이트 전극층(130)에 포함되는 물질에 대해, 제2 층간 절연층(153) 및 복수의 절연층(140)에 포함되는 물질만을 선택적으로 식각함으로써, 도 9k에 도시한 바와 같이 각 게이트 전극층(130) 및 수평 게이트 전극(202)까지 연장되는 수직 개구부(Tv, Tv`)를 형성할 수 있다. 실시예에 따라, 수직 개구부(Tv, Tv`)는 높은 종횡비로 인하여, 기판(105)에 근접할수록 좁은 폭을 가지도록 경사진 측면 갖는 테이퍼 구조로 형성될 수 있다. 한편, 식각 정지층(250)은 수직 개구부(Tv, Tv`)를 형성하는 식각 공정에서 층간 절연층(150)이 과도하게 식각되는 것을 방지할 수 있으며, 따라서 과도 식각에 의해 수평 트랜지스터(210)에 손상이 발생하는 문제 등을 해결할 수 있다.
복수의 수직 개구부(Tv, Tv`)를 형성하기 위한 마스크층을 제거한 후, 도 9l에 도시한 바와 같이 복수의 수직 개구부(Tv, Tv`) 내에 도전성 물질을 채워넣음으로써 컨택 플러그(171-176: 170, 241-242: 240)를 형성할 수 있다. 컨택 플러그(170, 240)는 도전성 물질, 예를 들어 게이트 전극층(130)과 유사하게 텅스텐(W)을 포함할 수 있다. 셀 영역(C)에 배치되는 컨택 플러그(170) 각각은, 단차 구조에서 상부에 위치하는 절연층(140)을 관통하여 게이트 전극층(130)과 전기적으로 연결될 수 있다. 게이트 전극층(130)과 전기적으로 연결되기 위해 각 컨택 플러그(170)를 형성하기 위한 수직 개구부(Tv)는, 게이트 전극층(130)을 둘러싸는 블록킹층(162)을 관통할 수 있는 깊이까지 연장될 수 있다. 한편, 주변 회로 영역(P)에서 수평 트랜지스터(200, 210)의 수평 게이트 전극(202)과 연결되는 주변 컨택 플러그(240)는, 수평 게이트 전극(202)에 직접 연결되도록 형성되거나 또는 y축 방향으로 수평 게이트 전극(202)과 어긋나게 형성될 수 있다.
다음으로 도 9m을 참조하면, 셀 영역(C)에 배치되는 복수의 컨택 플러그(170) 상에는 복수의 연결 라인(181~186: 180)이 형성될 수 있으며, 채널 영역(110)의 상부에 마련되는 도전층(115) 상에는 비트 라인(190)이 형성될 수 있다. 복수의 연결 라인(180)은 비트 라인(190)과 평행한 방향 또는 복수의 게이트 전극층(130)이 연장되는 방향과 교차하는 방향으로 형성될 수 있으며, z축 방향으로 동일한 높이에 형성된 게이트 전극층(130) 중 적어도 일부를 서로 전기적으로 연결할 수 있다. 한편, 주변 컨택 플러그(240) 상에는 도전 패드(281, 282)가 형성될 수 있다.
도 10a 내지 도 10f는 도 5에 도시한 메모리 장치(100`)의 제조 방법을 설명하기 위한 도이다. 도 10a 내지 도 10f는 공정 순서에 따라 도 5의 사시도를 y축 방향에서 바라본 단면도일 수 있다. 도 10a 내지 도 10f를 참조하여 설명하는 메모리 장치(100`)의 제조 방법은, 도 9a 내지 도 9m을 참조하여 설명한 메모리 장치(100)의 제조 방법과 일부 단계를 공유할 수 있다.
도 10a를 참조하면, 주변 회로 영역(P)에서 기판(105) 상에 복수의 수평 트랜지스터(200, 210), 제1 층간 절연층(153), 식각 정지층(250)이 형성될 수 있다. 복수의 수평 트랜지스터(200, 210) 각각은, 수평 소스 전극(203), 수평 드레인 전극(204), 및 수평 게이트 전극(202)을 포함할 수 있다. 수평 게이트 전극(202)과 기판(105) 사이에는 수평 게이트 절연막(201)이 마련될 수 있으며, 수평 게이트 전극(202)의 상면에는 캡핑층(205)이 마련될 수 있고, 수평 게이트 전극(202)의 측면에는 게이트 스페이서(206)가 마련될 수 있다. 캡핑층(205)과 게이트 스페이서(206)를 형성한 후, 이온 주입 공정을 이용하여 수평 소스 전극(203) 및 수평 드레인 전극(204)을 형성할 수 있다.
수평 소스 전극(203) 및 수평 드레인 전극(204)의 외곽에는 소자 분리막(220)이 배치될 수 있다. 주변 회로 영역(P)이 복수의 수평 트랜지스터(200, 210)를 포함하는 경우, 각각의 수평 트랜지스터(200, 210) 사이에 소자 분리막(220)이 마련될 수 있다. 또한, 수평 트랜지스터(200)와 소자 분리막(220) 상에는 소자 보호층(230)이 형성될 수 있다. 소자 보호층(230)은 MTO 공정을 이용하여 실리콘 산화막으로 형성될 수 있으며, 약 50Å 내외의 두께를 가질 수 있다.
복수의 수평 트랜지스터(200, 210) 상에는 제1 층간 절연층(153) 및 식각 정지층(250)이 형성될 수 있다. 제1 층간 절연층(153) 및 식각 정지층(250)은 도 9b 내지 도 9d를 참조하여 설명한 실시예와 유사한 방법을 이용하여 형성될 수 있다.
다음으로 도 10b를 참조하면, 기판(105) 상에 일부의 절연층(141-143) 및 희생층(121-122)이 형성될 수 있다. 절연층(141-143)과 희생층(121-122)은 셀 영역(C)과 주변 회로 영역(P)에 걸쳐서 기판(105) 상에 형성될 수 있다. 절연층(141-143)과 희생층(121-122)은 도 10c에 도시한 바와 같이 식각되어 단차 구조를 갖는 패드 영역을 제공할 수 있다.
도 10c를 참조하면, 적층 방향(z축 방향)을 따라 기판(105)에 가깝게 배치된 희생층(121-122) 및 절연층(141-143)이 x축 방향을 따라서 상대적으로 더 길게 연장될 수 있다. 도 10c에 도시한 바와 같은 단차 구조를 형성하기 위해, 마스크층을 트리밍(trimming) 하면서 마스크층에 의해 노출된 희생층(121-122) 및 절연층(141-143)을 식각하는 공정을 복수 회 수행할 수 있다.
단차 구조가 형성되면 도 10d에 도시한 바와 같이 제2 층간 절연층(155`)을 형성할 수 있다. 도 4 및 도 9a 내지 도 9m에 도시한 실시예를 참조하여 설명한 메모리 장치(100)와 달리, 본 실시예에서 제2 층간 절연층(155`)은 복수의 절연층(141-143)과 제1 층간 절연층(153) 사이에 형성될 수 있다. 제2 층간 절연층(155`)은 제1 층간 절연층(153)과 마찬가지로 갭 필링(gap filling) 특성이 우수한 HDP 산화막을 포함할 수 있다. 도 5를 참조하면, 제2 층간 절연층(155`)은 식각 정지층(250)의 적어도 일측면(255)을 커버할 수 있다.
제2 층간 절연층(155`)은 셀 영역(C) 및 주변 회로 영역(P)에 HDP 산화막을 증착하고, 제2 층간 절연층(155`)의 상면이 식각 정지층(250)의 상면과 실질적으로 공면(co-planar)을 형성하도록 상기 HDP 산화막을 연마함으로써 도 10d에 도시한 바와 같은 형태로 형성될 수 있다. 제3 절연층(143)의 상면은 제2 층간 절연층(155`) 및 식각 정지층(250)의 상면과 선택적으로 공면(co-planar)을 형성할 수 있다.
다음으로 도 10e를 참조하면, 제2 층간 절연층(155`)과 식각 정지층(250) 및 제3 절연층(143) 상에 나머지 희생층(123-126) 및 절연층(144-147)을 추가로 더 형성할 수 있다. 희생층(123-126) 및 절연층(144-147)이 추가로 더 형성되면, 도 10f에 도시한 바와 같이 희생층(123-126) 및 절연층(144-147)을 식각하여 단차 구조를 갖는 패드 영역을 형성하고, 그 위에 제3 층간 절연층(157)을 형성할 수 있다.
따라서, 도 10f에 도시한 바와 같이 복수의 희생층(121-126: 120) 및 절연층(141-147: 140)이 x축 방향을 따라 서로 다른 길이로 연장되어 형성되는 복수의 패드 영역이 마련될 수 있다. 또한, 층간 절연층(150)은 제1 내지 제3 층간 절연층(153, 155`, 157)을 포함할 수 있다. 제3 층간 절연층(157`)은 제1, 제2 층간 절연층(153, 155`)에 비해 상대적으로 큰 부피를 가질 수 있으며, 따라서 증착 속도가 빠른 TEOS 산화막을 포함할 수 있다.
도 10f에 도시한 바와 같이 패드 영역 및 층간 절연층(150)이 형성되면, 이후에는 도 9h 내지 도 9m에 도시한 실시예를 참조하여 설명한 것과 유사한 방법을 이용하여, 채널 영역(110), 복수의 게이트 전극층(130), 블록킹층(162), 전하 저장층(164), 터널링층(166), 및 컨택 플러그(170, 240) 등을 형성할 수 있다.
도 11a 내지 도 11g는 도 6에 도시한 메모리 장치(300)의 제조 방법을 설명하기 위한 도이다. 도 11a 내지 도 11g은 공정 순서에 따라 도 6의 사시도를 y축 방향에서 바라본 단면도일 수 있다.
도 11a를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(300)는 셀 영역(C) 및 주변 회로 영역(P)을 포함할 수 있다. 주변 회로 영역(P)은 복수의 회로 소자를 포함할 수 있으며, 복수의 회로 소자는 도 11a와 같이 기판(305) 상에 형성되는 수평 트랜지스터(400, 410)를 포함할 수 있다. 수평 트랜지스터(400, 410) 각각은 수평 소스 전극(403), 수평 드레인 전극(404), 수평 게이트 전극(402) 등을 포함할 수 있다. 수평 게이트 전극(402)의 상면과 하면, 및 측면 각각에는 캡핑층(405)과 수평 게이트 절연막(401), 및 게이트 스페이서(406)가 형성될 수 있으며, 수평 트랜지스터(400, 410) 사이에는 소자 분리막(420)이 마련될 수 있다. 수평 트랜지스터(400, 410) 상에는 MTO 공정으로 증착되는 실리콘 산화막을 포함하는 소자 보호층(430)이 형성될 수 있다.
다음으로 도 11b를 참조하면, 기판(305) 상에 제1 층간 절연층(153)을 형성하기 위한 제1 산화물 층(351)이 형성될 수 있다. 제1 산화물 층(351)은 갭 필링(gap filling) 특성이 우수한 HDP 산화막을 포함할 수 있다. 도 9b에 도시한 실시예와 달리, 도 11b에 도시한 실시예에서는 제1 산화물 층(351)의 상면을 평탄화하는 연마 공정(CMP)이 생략될 수 있다.
도 11c를 참조하면, 제1 산화물 층(351) 상에 예비 식각 정지층(451)을 형성할 수 있다. 예비 식각 정지층(451)은 이후 공정에서 식각 정지층(250)을 형성하기 위해 제공되는 층일 수 있으며, 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 제1 산화물 층(351) 상에 형성될 수 있다. 다음으로 도 11d를 참조하면, 주변 회로 영역(P)의 적어도 일부 영역을 제외한 나머지 영역에서 제1 산화물 층(351) 및 예비 식각 정지층(451)을 제거함으로써 제1 층간 절연층(353) 및 식각 정지층(450)을 형성할 수 있다. 제1 산화물층(351)의 상면을 평탄화하는 연마 공정이 생략되기 때문에, 제1 층간 절연층(353) 및 식각 정지층(450)의 상면은 주변 회로 영역(P)에서 수평 트랜지스터(400, 410)의 게이트 전극에 대응하는 굴곡진 형상을 가질 수 있다.
도 11e를 참조하면, 기판(305) 상에 복수의 절연층(341-347: 340)과 복수의 희생층(321-326: 320)을 교대로 적층할 수 있다. 희생층(320)은 절연층(340)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 희생층(320)은, 희생층(320)을 식각하는 공정에서, 절연층(340)의 식각을 최소화할 수 있는 물질을 포함할 수 있다. 예를 들어, 절연층(340)이 실리콘 산화막인 경우, 희생층(320)은 실리콘 질화막일 수 있다.
다음으로 도 11f를 참조하면, 기판(305) 상에 교대로 적층된 복수의 희생층(320)과 절연층(340)을 식각하여 단차 구조를 갖는 패드 영역을 마련할 수 있다. z축 방향으로 인접한 희생층(320)과 절연층(340) 사이에 도 11f와 같은 단차를 형성하기 위해, 기판(305) 상에 교대로 적층된 복수의 희생층(320)과 절연층(340) 상에 소정의 마스크층을 형성하고, 마스크층에 의해 노출된 희생층(320) 및 절연층(340)을 식각할 수 있다. 마스크층을 트리밍(trimming) 하면서 마스크층에 의해 노출된 희생층(320) 및 절연층(340)을 식각하는 공정을 복수 회 수행함으로써, 희생층(320) 및 절연층(340)을 순차적으로 식각하여 도 11f에 도시한 바와 같은 복수의 단차 구조를 형성할 수 있다.
단차 구조가 형성되면, 도 11g에 도시한 바와 같이 제1 층간 절연층(353) 및 식각 정지층(450) 상에 제2 층간 절연층(355)을 형성할 수 있다. 제1 층간 절연층(353) 및 식각 정지층(450)의 측면은 공면(co-planar)을 형성할 수 있으므로, 제2 층간 절연층(355)은 도 6에 도시된 바와 같이 식각 정지층(450)의 굴곡진 상면 및 적어도 일측면(455)을 커버할 수 있다. 제2 층간 절연층(355)은, 공정 시간 단축을 위해 증착 속도가 빠른 TEOS 산화막으로 형성될 수 있다.
한편, 도 11g에 도시한 바와 같이 패드 영역 및 층간 절연층(350)이 형성되면, 이후에는 도 9h 내지 도 9m에 도시한 실시예를 참조하여 설명한 것과 유사한 방법을 이용하여, 채널 영역(310), 복수의 게이트 전극층(330), 블록킹층(362), 전하 저장층(364), 터널링층(366), 및 컨택 플러그(370, 440) 등을 형성할 수 있다.
도 12a 내지 도 12g는 도 7에 도시한 메모리 장치(500)의 제조 방법을 설명하기 위한 도이다. 도 12a 내지 도 12g는 공정 순서에 따라 도 5의 사시도를 y축 방향에서 바라본 단면도일 수 있다.
도 12a를 참조하면, 주변 회로 영역(P)에서 기판(505) 상에 복수의 수평 트랜지스터(600, 610)가 형성될 수 있다. 앞서 설명한 다른 실시예에서와 유사하게, 복수의 수평 트랜지스터(600, 610) 사이에는 소자 분리막(620)이 마련될 수 있다. 각 수평 트랜지스터(600, 610)는 수평 소스 전극(603), 수평 드레인 전극(604), 수평 게이트 전극(602), 수평 게이트 절연막(601), 캡핑층(605) 및 게이트 스페이서(606) 등을 포함할 수 있다. 수평 트랜지스터(600, 610) 상에는 실리콘 산화물을 포함하는 소자 보호층(630)이 형성될 수 있다.
도 12b를 참조하면, 기판(505) 상에 제1 산화물 층(551)이 형성될 수 있다. 제1 산화물 층(551)은 제1 층간 절연층(553)을 형성하기 위해 제공될 수 있으며, 주변 회로 영역(P)에서는 수평 트랜지스터(600, 610) 사이의 공간을 채울 수 있다. 따라서, 제1 산화물 층(551)은 갭 필링(gap filling) 특성이 우수한 HDP 산화막으로 형성될 수 있다. 제1 산화물 층(551)의 상면은 수평 트랜지스터(600, 610)에 대응하여 굴곡진 상면을 가질 수 있으며, 도 12b에 도시한 바와 같이 연마 공정(CMP)에 의해 제1 산화물 층(551)의 상면을 평탄화할 수 있다.
다음으로 도 12c를 참조하면, 제1 산화물 층(551)의 상면 위에는 예비 식각 정지층(651)이 형성될 수 있다. 예비 식각 정지층(651)은 제1 산화물 층(551)과 유사하게 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 형성될 수 있다. 이후, 도 12d에 도시한 바와 같이 주변 회로 영역(P)의 일부에만 제1 산화물 층(551)과 예비 식각 정지층(651)을 잔존시켜 제1 층간 절연층(553) 및 제1 식각 정지층(653)을 형성할 수 있다.
제1 층간 절연층(553) 및 제1 식각 정지층(653)이 형성되면, 도 12e에 도시한 바와 같이 기판(505) 상에 복수의 희생층(521-526: 520) 및 복수의 절연층(541-547: 540)을 형성할 수 있다. 복수의 희생층(520)과 복수의 절연층(540)은 서로 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어 복수의 희생층(520)은 실리콘 질화물, 복수의 절연층(540)은 실리콘 산화물일 수 있다. 복수의 희생층(520)과 복수의 절연층(540) 각각의 두께는 서로 동일하거나 또는 서로 다를 수도 있다. 예를 들어, 기판(505)에 가장 가깝게 배치되는 제1 절연층(541)의 두께는, 다른 절연층(542-547)의 두께보다 얇을 수 있다.
다음으로 도 12f를 참조하면, 복수의 희생층(520) 및 절연층(540)을 식각하여 서로 단차를 갖는 복수의 패드 영역을 형성할 수 있다. 복수의 희생층(520)과 절연층(540) 상에 마스크층을 형성하고, 마스크층에 의해 노출된 영역을 식각하는 공정을 복수 회 반복하여 도 12f에 도시한 바와 같은 구조로 복수의 희생층(520) 및 절연층(540)을 식각할 수 있다.
한편, 도 12f에 도시한 실시예에서는, 적층 방향(z축 방향)을 따라 상대적으로 기판(505)에 가깝게 위치한 일부 희생층(520) 및 절연층(540)이 셀 영역(C)에 인접한 주변 회로 영역(P)에서 잔존할 수 있다. 이 경우, 도 12f에 도시한 바와 같이, 제1 층간 절연층(553)의 측면에 일부 희생층(520)이 잔존하여 제2 식각 정지층(657)으로 제공될 수 있다. 제2 식각 정지층(657)은 제1 식각 정지층(653)과 유사하게, 수평 트랜지스터(600, 610) 내로 이동 전하가 유입되는 것을 방지할 수 있다. 한편, 제2 식각 정지층(657)과 제1 층간 절연층(553) 사이에는 일부 절연층(540)이 잔존하여 존재할 수 있다. 제1 층간 절연층(653)은 컨택 플러그(570, 640)를 형성하기 위해 수직 개구부를 마련하는 공정이 수행될 때, 주변 회로 영역(P)에서 발생할 수 있는 과도 식각을 방지할 수도 있다.
도 12f에서는 제2 층간 절연층(657)이 하나의 층을 포함하는 것으로, 적층 방향(z축 방향)에서 최하층에 위치한 제1 희생층(521) 만이 잔존하여 제2 식각 정지층(657)이 형성되는 것으로 도시하였으나, 반드시 이에 한정되는 것은 아니다. 즉, 적층 방향으로 기판(505)에 가깝게 배치되는 제1 및 제2 희생층(521, 522)이 잔존하는 경우, 제2 식각 정지층(657)은 복수의 층을 포함할 수도 있다. 이때, 제2 식각 정지층(657)에 포함되는 복수의 층 사이에는 일부 절연층(542)이 존재할 수 있다.
이동 전하가 수평 트랜지스터(600, 610) 내로 유입되는 것을 보다 효율적으로 방지하기 위해, 복수의 패드 영역을 형성하는 식각 공정 조건을 조절하여 제1 층간 절연층(553)의 측면 상에 절연층(540) 및 희생층(520)의 일부 영역을 의도적으로 잔존시킬 수도 있다. 단, 제1 층간 절연층(553)의 측면 상에 잔존하는 절연층(540) 및 희생층(520)의 일부 영역은, 셀 영역(C)에서 패드 영역을 제공하는 복수의 절연층(540) 및 희생층(520)과는 단절될 수 있다.
다음으로 도 12g를 참조하면, 기판(505) 상에 제2 층간 절연층(555)을 형성할 수 있다. 제2 층간 절연층(555)은 제1 층간 절연층(553)에 비해 상대적으로 큰 부피를 갖기 때문에, 공정 시간 단축을 위하여 증착 속도가 빠른 TEOS 산화막을 포함할 수 있다. 제2 층간 절연층(555)은 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 형성되므로, 도 7에 도시한 바와 같이 제2 층간 절연층(555)에 의해 제1 식각 정지층(653) 및 제2 식각 정지층(657)의 일측면(659) 중 적어도 일부가 커버될 수 있다.
도 12g에 도시한 바와 같이 층간 절연층(550)이 형성되면, 이후에는 도 9h 내지 도 9m에 도시한 실시예를 참조하여 설명한 것과 유사한 방법을 이용하여, 채널 영역(510), 복수의 게이트 전극층(530), 블록킹층(562), 전하 저장층(564), 터널링층(566), 및 컨택 플러그(570, 640) 등을 형성할 수 있다.
도 13a 내지 도 13f는 도 에 도시한 메모리 장치(500)의 제조 방법을 설명하기 위한 도이다. 도 13a 내지 도 13f는 공정 순서에 따라 도 8의 사시도를 y축 방향에서 바라본 단면도일 수 있다.
우선 도 13a를 참조하면, 주변 회로 영역(P)에서 기판(705) 상에 복수의 수평 트랜지스터(800, 810)가 형성될 수 있다. 복수의 수평 트랜지스터(800, 810)의 구조는, 앞서 설명한 다른 실시예들과 유사할 수 있다.
다음으로 도 13b를 참조하면, 기판(705) 상에 제1 산화물 층(751)이 형성될 수 있다. 제1 산화물 층(751)은 제1 층간 절연층(753)을 형성하기 위해 제공될 수 있으며, 주변 회로 영역(P)에서는 수평 트랜지스터(600, 610) 사이의 공간을 채울 수 있도록 갭 필링(gap filling) 특성이 우수한 HDP 산화막을 포함할 수 있다. 제1 산화물 층(751)의 상면은 수평 트랜지스터(800, 810)에 대응하여 굴곡진 상면을 가질 수 있으며, 연마 공정(CMP)을 이용하여 도 13b에 도시한 바와 같이 제1 산화물 층(751)의 상면을 평탄화할 수 있다.
도 13c를 참조하면, 제1 산화물 층(751)을 주변 회로 영역(P)의 일부에만 잔존시키고 나머지 영역에서 제거함으로써 제1 층간 절연층(753)을 형성할 수 있다. 제1 층간 절연층(753)을 형성하기 위해, 셀 영역(C) 및 셀 영역(C)에 인접한 주변 회로 영역(P)의 일부를 오픈하는 마스크층을 제1 산화물 층(751) 상에 형성하고, 식각 공정을 진행할 수 있다.
제1 층간 절연층(753)이 형성되면, 도 13d에 도시한 바와 같이 복수의 희생층(721-726: 720) 및 복수의 절연층(741-747: 740)을 형성할 수 있다. 복수의 희생층(720)과 복수의 절연층(740)은 기판(705) 상에서 교대로 적층될 수 있으며, 제1 층간 절연층(753)이 시작되는 주변 회로 영역(P)에서 굴곡진 영역을 가질 수 있다.
다음으로 도 13e를 참조하면, 복수의 희생층(720) 및 절연층(740)을 식각하여 복수의 패드 영역을 형성할 수 있다. 복수의 희생층(720) 및 절연층(740) 상에 소정의 마스크층을 마련하고, 마스크층에 의해 노출된 영역을 선택적으로 식각함으로써 도 13e에 도시한 바와 같은 패드 영역을 형성할 수 있다. 특히, 도 13e에 도시한 실시예에서는 셀 영역(C)에 인접한 주변 회로 영역(P)의 일부 영역에서 복수의 희생층(720) 및 절연층(740) 중 적어도 일부가 잔존할 수 있다.
도 13e를 참조하면, 제1 층간 절연층(753)의 상면 및 측면에 제1 절연층(741)과 제1 희생층(721)의 일부가 잔존할 수 있다. 복수의 패드 영역을 형성하는 식각 공정의 조건을 조절하여 제1 절연층(741) 및 제1 희생층(721)의 일부를 제1 층간 절연층(753)의 상면과 측면 상에 잔존시킬 수 있다. 제1 희생층(721)은 실리콘 질화물을 포함할 수 있으며, 따라서 수평 트랜지스터(800, 810)로 이동 전하가 유입되는 것을 방지할 수 있다. 즉, 제1 층간 절연층(753)의 상면 및 측면에 잔존한 제1 희생층(721)의 일부는, 각각 제1 식각 정지층(853) 및 제2 식각 정지층(857)으로 제공될 수 있다.
도 13e에 도시한 실시예를 참조하면, 식각 정지층(850)은 제1 및 제2 식각 정지층(853, 857)을 포함하며, 제1 및 제2 식각 정지층(853, 857) 각각은 제1 희생층(721)의 일부 영역이 잔존함으로써 형성될 수 있다. 제1 및 제2 식각 정지층(853, 857)은 도 13e의 실시예에서 서로 연결되는 것을 도시되었으나, 복수의 패드 영역을 형성하는 식각 공정 조건에 따라 제1 층간 절연층(753)의 모서리 영역에서 서로 분리될 수도 있다. 또한, 식각 정지층(850)은 셀 영역(C)에 잔존하여 패드 영역을 제공하는 복수의 희생층(720) 및 절연층(740)과 서로 분리될 수 있다.
한편, 도 13e의 실시예에서 제1 및 제2 식각 정지층(853, 857)은 각각 하나의 층을 갖는 것으로 도시되었으나, 복수의 패드 영역을 형성하는 식각 공정의 조건에 따라 복수의 층을 가질 수도 있다. 즉, 제1 및 제2 희생층(721, 722) 그보다 더 많은 개수의 희생층(720)이 제1 층간 절연층(853)의 상면 또는 측면에서 잔존하여 제1 및 제2 식각 정지층(853, 857)으로 제공될 수 있다. 식각 정지층(850)은 패드 영역을 형성하는 공정 조건을 조절하여 의도적으로 일부의 희생층(720)을 남김으로써 형성되거나, 또는 패드 영역을 형성하는 공정에서 자연스럽게 일부의 희생층(720)이 제1 층간 절연층(753)의 상면 및 측면에 잔존함으로써 형성될 수 있다.
식각 정지층(850)이 형성되면, 기판(705) 상에 제2 층간 절연층(755)을 형성할 수 있다. 도 13f를 참조하면, 제2 층간 절연층(755)은 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 형성될 수 있으며, 최상층에 위치한 절연층(747)의 상면을 덮을 수 있다. 제2 층간 절연층(755)은 공정 시간 단축을 위해 TEOS 산화막 등으로 형성될 수 있다.
도 13f에 도시한 바와 같이 패드 영역 및 층간 절연층(750)이 형성되면, 이후에는 도 9h 내지 도 9m에 도시한 실시예를 참조하여 설명한 것과 유사한 방법을 이용하여, 채널 영역(710), 복수의 게이트 전극층(730), 블록킹층(762), 전하 저장층(764), 터널링층(766), 및 컨택 플러그(770, 840) 등을 형성할 수 있다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 장치를 나타내는 블록도이다.
도 14는 본 발명의 일 실시 형태에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 14를 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 300, 500, 700)를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 14에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 15는 본 발명의 일 실시 형태에 따른 비휘발성 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 15를 참조하면, 일 실시 형태에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 300, 500, 700)를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 300, 500, 700: 메모리 장치
110, 310, 510, 710: 채널 영역
120, 320, 520, 720: 희생층
130, 330, 530, 730: 게이트 전극층
140, 340, 540, 740: 절연층
150, 350, 550, 750: 층간 절연층
170, 370, 570, 770: 컨택 플러그
200, 210, 400, 410, 600, 610, 800, 810: 수평 트랜지스터
250, 450, 650, 850: 식각 정지층
110, 310, 510, 710: 채널 영역
120, 320, 520, 720: 희생층
130, 330, 530, 730: 게이트 전극층
140, 340, 540, 740: 절연층
150, 350, 550, 750: 층간 절연층
170, 370, 570, 770: 컨택 플러그
200, 210, 400, 410, 600, 610, 800, 810: 수평 트랜지스터
250, 450, 650, 850: 식각 정지층
Claims (10)
- 기판의 상면에 수직하는 방향으로 연장되는 채널 영역과, 상기 채널 영역에 인접하도록 상기 기판 상에 적층되는 복수의 게이트 전극층 및 복수의 절연층을 갖는 셀 영역;
상기 셀 영역의 주변에 배치되며, 상기 기판 상에 배치되는 복수의 회로 소자, 및 상기 복수의 회로 소자 상에 배치되는 식각 정치층을 갖는 주변 회로 영역; 및
상기 주변 회로 영역에서 상기 기판 상에 배치되어 상기 복수의 회로 소자를 덮는 제1 층간 절연층과, 상기 셀 영역 및 상기 주변 회로 영역에서 상기 기판 상에 배치되는 제2 층간 절연층을 갖는 층간 절연층; 을 포함하고,
상기 식각 정지층은 상기 제1 층간 절연층의 상면에 배치되고, 상기 식각 정지층의 일측면은 상기 주변 회로 영역에서 상기 제2 층간 절연층에 의해 커버되는 것을 특징으로 하는 메모리 장치.
- 제1항에 있어서,
상기 식각 정지층은 상기 주변 회로 영역에만 배치되는 것을 특징으로 하는 메모리 장치.
- 제1항에 있어서,
상기 식각 정지층은, 상기 제1 층간 절연층 및 상기 제2 층간 절연층 사이에 배치되는 것을 특징으로 하는 메모리 장치.
- 제1항에 있어서,
상기 식각 정지층은 상기 제1 층간 절연층 및 상기 제2 층간 절연층과 다른 물질를 포함하는 것을 특징으로 하는 메모리 장치.
- 제1항에 있어서,
상기 제1 층간 절연층은 상기 기판의 상면과 실질적으로 평행한 제1면, 및 상기 제1면과 상기 기판의 상면을 연결하는 제2면을 가지며,
상기 제2면은 상기 제2 층간 절연층과 접촉하는 것을 특징으로 하는 메모리 장치.
- 제5항에 있어서,
상기 제2면은 상기 식각 정지층의 상기 일측면과 공면(co-planar)을 형성하는 것을 특징으로 하는 메모리 장치.
- 제5항에 있어서,
상기 식각 정지층의 적어도 일부 영역은 상기 제2면 상에 배치되는 것을 특징으로 하는 메모리 장치.
- 기판;
상기 기판의 상면에 수직하는 방향으로 연장되는 채널 영역;
상기 채널 영역에 인접하도록 상기 기판 상에 적층되는 복수의 게이트 전극층;
상기 기판 상에 마련되며, 상기 복수의 게이트 전극층의 주변에 배치되는 복수의 회로 소자;
상기 복수의 회로 소자를 덮으며, 상기 기판의 상면에 실질적으로 평행한 제1면 및 상기 제1면과 상기 기판의 상면을 연결하는 제2면을 갖는 제1 층간 절연층;
상기 제1면 및 상기 제2면 상에 마련되는 식각 정지층; 및
상기 식각 정지층 및 상기 복수의 게이트 전극층 상에 배치되는 제2 층간 절연층; 을 포함하는 것을 특징으로 하는 메모리 장치.
- 제8항에 있어서,
상기 식각 정지층은 상기 제1면 상에 배치되는 제1 식각 정지층 및 상기 제2면상에 배치되는 제2 식각 정지층을 포함하는 것을 특징으로 하는 메모리 장치.
- 제9항에 있어서,
상기 제2 식각 정지층은 상기 기판의 상면에 수직하는 방향을 따라 적층되는 복수의 층을 포함하는 것을 특징으로 하는 메모리 장치.
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