CN111180458B - 3d存储器件及其制造方法 - Google Patents

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Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件的制造方法包括：在具有外围电路区的衬底上形成隔离层；在部分隔离层上形成与外围电路区的位置对应的阻挡层；在隔离层上形成叠层结构，包括交替堆叠的牺牲层与层间绝缘层；形成至少覆盖阻挡层的平坦层；形成贯穿栅叠层结构与隔离层的多个沟道柱；将牺牲层替换为栅极导体层；以及形成穿过平坦层的第一导电通道，其中，形成第一导电通道的步骤包括：刻蚀平坦层形成第一导电通孔，刻蚀在到达阻挡层时停止；以及在第一导电通孔中填充导电材料。该3D存储器件的制造方法通过在对应外围电路区的隔离层上形成阻挡层，在刻蚀平坦层形成第一导电通孔时，阻挡层防止了下方的隔离层与衬底被刻蚀剂损伤。

Description

3D存储器件及其制造方法
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。
为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
在3D存储器件中，一般采用栅叠层结构以及沟道柱提供选择晶体管和存储晶体管，采用导电通道形成外围电路与存储单元的互联，随着栅叠层结构堆叠的层数不断增加，需要采用更深的接触孔刻蚀工艺形成导电通道，在深孔刻蚀的过程中，容易造成器件中的相关功能层的等离子体损伤(Plasma Induced Damage,PID)。因此，希望进一步改进3D存储器件的制造工艺，从而提高3D存储器件的良率。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，通过在部分隔离层上形成阻挡层，该阻挡层与衬底外围电路区的位置对应，在刻蚀平坦层形成第一导电通孔时，阻挡层可以防止下方的相关功能层被刻蚀剂损伤。
根据本发明的一方面，提供了一种3D存储器件的制造方法，包括：在衬底上形成隔离层，所述衬底具有外围电路区；在部分所述隔离层上形成阻挡层，所述阻挡层与所述外围电路区的位置对应；在隔离层上形成叠层结构，包括交替堆叠的牺牲层与层间绝缘层；形成至少覆盖所述阻挡层的平坦层；形成贯穿所述栅叠层结构与所述隔离层的多个沟道柱；将所述牺牲层替换为栅极导体层；以及形成穿过所述平坦层的第一导电通道，其中，形成所述第一导电通道的步骤包括：刻蚀所述平坦层形成第一导电通孔，所述刻蚀在到达所述阻挡层时停止；以及在所述第一导电通孔中填充导电材料。
可选地，所述隔离层具有开口，所述开口与所述外围电路区的位置对应，所述平坦层还覆盖所述开口，所述制造方法还包括形成贯穿所述平坦层的第二导电通道，所述第二导电通道在所述开口位置与所述隔离层接触，其中，所述开口与所述栅叠层结构相邻，所述阻挡层与所述栅叠层结构被所述开口分隔。
可选地，形成所述阻挡层的步骤包括：在所述隔离层的表面沉积介质材料，所述介质材料与所述外围电路区的位置对应，部分所述介质材料填充在所述开口中；覆盖所述介质材料形成所述平坦层；在所述平坦层上形成具有第一标记图案的掩模层；以及刻蚀所述平坦层，将所述第一标记图案转移至所述平坦层形成刻蚀通孔，所述开口中的至少部分介质材料经所述刻蚀通孔暴露；以及经所述刻蚀通孔去除所述开口中的介质材料，重新暴露所述开口，所述隔离层表面剩余的介质材料作为所述阻挡层。
可选地，所述平坦层还覆盖所述叠层结构，所述制造方法还包括：在所述叠层结构的表面与所述平坦层之间形成停止层；对所述平坦层进行初次研磨，所述初次研磨在到达所述停止层时停止，其中，所述停止层通过沉积所述介质材料的步骤形成。
可选地，所述制造方法还包括：去除所述停止层；以及对所述平坦层进行再次研磨，所述再次研磨在到达层间绝缘层时停止，其中，位于所述开口中的所述介质材料在去除所述停止层时被共同去除。
可选地，还包括：在所述平坦层上形成具有第二标记图案的掩模层；以及刻蚀所述平坦层，将所述第二标记图案转移至所述平坦层形成第二导电通孔，其中，所述第二导电通道形成在所述第二导电通孔中，所述第二标记图案与所述开口的位置对应，并位于所述第一标记图案远离所述栅叠层结构的一侧。
可选地，还包括贯穿所述叠层结构形成栅线缝隙，所述牺牲层经所述栅线缝隙被替换为所述栅极导体层，其中，所述栅线缝隙截止于所述开口。
可选地，还包括：将多个相邻的牺牲层与层间绝缘层形成台阶，在所述牺牲层被所述栅极导体层替换后，所述台阶由多个相邻的栅极导体层与层间绝缘层组成；以及将在所述台阶暴露的栅极导体层的部分沿远离所述衬底的方向纵向延伸形成延伸部。
可选地，形成所述延伸部的步骤包括：去除在所述台阶暴露的层间绝缘层，以暴露部分所述牺牲层；在所述台阶暴露的牺牲层表面形成介质层；以及将所述介质层替换为导电材料形成所述延伸部，其中，所述介质层通过沉积所述介质材料的步骤形成，所述介质层与所述牺牲层的材料相同，共同经所述栅线缝隙去除并替换为所述导电材料。
可选地，还包括在所述延伸部上形成对应的第三导电通道，其中，所述平坦层还覆盖所述台阶，所述第三导电通道贯穿所述平坦层分别与相应所述延伸部接触。
可选地，还包括形成与所述平坦层接触的驱动器件，所述驱动器件分别与所述第一导电通道、所述第二导电通道以及所述第三导电通道电连接。
可选地，还包括：形成贯穿所述衬底、所述隔离层以及所述阻挡层的引线孔，所述引线框与所述外围电路区的位置对应；以及在所述引线孔底部形成焊盘，所述焊盘与所述第一导电通道接触。
根据本发明的另一方面，提供了一种3D存储器件，包括：衬底，具有外围电路区；隔离层，位于所述衬底上；阻挡层，与所述外围电路区的位置对应，并位于部分所述隔离层上；栅叠层结构，位于所述隔离层上，包括交替堆叠的多个栅极导体层和多个层间绝缘层；多个沟道柱，贯穿所述栅叠层结构与所述隔离层；平坦层，至少覆盖所述阻挡层；第一导电通道，与所述外围电路区的位置对应，并穿过所述平坦层；引线孔，与所述外围电路区的位置对应，并贯穿所述衬底、所述隔离层以及所述阻挡层以暴露所述第一导电通道；以及焊盘，位于所述引线孔底部并与所述第一导电通道接触。
可选地，所述隔离层具有开口，所述开口与所述外围电路区的位置对应，所述平坦层还覆盖所述开口，所述3D存储器件还包括第二导电通道，贯穿所述平坦层，在所述开口位置与所述隔离层接触，其中，所述开口与所述栅叠层结构相邻，所述阻挡层与所述栅叠层结构被所述开口分隔。
可选地，所述栅叠层结构中多个相邻的栅极导体层与层间绝缘层形成台阶，部分所述栅极导体层在所述台阶暴露，所述栅极导体层暴露的部分沿远离所述衬底的方向纵向延伸形成延伸部。
可选地，所述平坦层还覆盖所述台阶，所述3D存储器件还包括多个第三导电通道，贯穿所述平坦层与相应的所述延伸部接触。
可选地，还包括驱动器件，与所述平坦层接触，所述驱动器件分别与所述第一导电通道、所述第二导电通道以及所述第三导电通道电连接。
根据本发明实施例提供的3D存储器件及其制造方法，通过在部分隔离层上形成阻挡层，并且该阻挡层与衬底外围电路区的位置对应，在刻蚀平坦层形成第一导电通孔时，阻挡层可以防止其下方的相关功能层(例如形成有器件结构的隔离层与衬底)不被深孔工艺的刻蚀剂损伤。
进一步的，通过在隔离层中设置开口，并且该开口与衬底外围电路区的位置对应，利用开口将阻挡层与栅叠层结构分隔，防止了替换牺牲层形成栅极导体层时损伤阻挡层，在去除开口中的介质材料后，第二导电通孔可以直接通过刻蚀平坦层到达开口处的隔离层，不会受到阻挡层的影响。
进一步的，通过在开口处远离栅叠层结构的一侧形成第二导电通道，防止了栅叠层结构与外围电路区对应的导电通道之间发生漏电。
进一步的，通过在沉积介质材料的步骤中同时形成用于初次研磨的停止层，之后在平坦层中形成暴露开口处介质材料的刻蚀通孔，当去除停止层时，可以在同一步骤中经刻蚀通孔去除开口中的介质材料，重新暴露开口，不会增加新的工艺步骤。
进一步的，通过在暴露于台阶的栅极导体部分上形成延伸部，增加了栅极导体的厚度，在形成第三导电通道时，给深孔刻蚀工艺留出了更多的缓冲区，保护器件中的相关功能层(例如下一层的栅极导体)不被深孔工艺的刻蚀剂损伤。
进一步的，通过在沉积介质材料的步骤中同时形成用于定位延伸部的介质层，该介质层将会与牺牲层一同被替换为栅极导体材料成为延伸部，由于沉积介质材料这一工艺步骤可以同时形成阻挡层、停止层以及介质层，简化了器件的形成工艺。
因此，根据本发明实施例的半导体器件及其制造方法提高了产品良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。
图2示出3D存储器件的透视图。
图3a至图20示出根据本发明实施例的3D存储器件制造方法的各个阶段的结构图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至地选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线SGS偏置到大约零伏电压，使得对应于地选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SGD1至SGD4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线SGS。
图3a至图20示出根据本发明实施例的3D存储器件制造方法的各个阶段的结构图，其中的截面图可参照图2中的AA与BB线截取。
该方法开始于已经形成多个阱区的半导体结构，如图3a与3b所示，其中，图3a为顶视图，图3b示出了图3a中沿AA线截取的截面图。
衬底101具有相邻的核心区10、台阶区20以及外围电路区30。为了便于描述，在器件的垂直方向(衬底101的厚度方向)上与衬底101的核心区10、台阶区20以及外围电路区30对应的区域也直接称为器件的核心区10、台阶区20以及外围电路区30。在衬底101上形成隔离层109，在隔离层109上形成缘叠层结构150，包括交替堆叠牺牲层152和层间绝缘层151。刻蚀绝缘叠层结构150在器件的台阶区20形成多个台阶21。
在本实施例中，每层牺牲层152和层间绝缘层151的厚度均相同，每个台阶21均由多个相邻的牺牲层152与层间绝缘层151组成，例如每个台阶21均包括三层相邻的牺牲层152与层间绝缘层151。然而本发明实施例并不限于此，本领域技术人员可以根据需要对每个台阶21的牺牲层152与层间绝缘层151的数量以及牺牲层152与层间绝缘层151的厚度进行其他设置。
在本实施例中，隔离层109、层间绝缘层151的材料可以相同，并且均与牺牲层152的材料具有相对较高的刻蚀选择比，如下文所述，牺牲层152将替换成栅极导体层。在该实施例中，衬底101例如是单晶硅衬底，隔离层109与层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。然而本发明实施例并不限于此，本领域技术人员可以根据需要对衬底101、隔离层109、层间绝缘层151以及牺牲层152的材料进行其他设置。
进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，去除在核心区10叠层结构150表面与台阶区20台阶21表面暴露的层间介质层151，露出部分牺牲层152。同时还在外围电路区30的对应位置去除与绝缘叠层结构150相邻的部分隔离层109形成开口102，如图4a与图4b所示，其中，图4a为顶视图，图4b示出了图4a中沿AA线截取的截面图。
各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得位于核心区10与台阶区20的蚀刻在到达相邻的牺牲层152表面附近停止，开口102自隔离层109表面向衬底101方向延伸的深度与被去除的层间介质层151的厚度对应。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
进一步的，在核心区10、台阶区20以及外围电路区30沉积介质材料103，如图5a与图5b所示，其中，图5a为顶视图，图5b示出了图5a中沿AA线截取的截面图。
在该步骤中，例如采用化学气相沉积(Chemical Vapor Deposition,CVD)工艺、物理气相沉积(Physical Vapor Deposition,PVD)工艺沉积介质材料103，使介质材料103覆盖位于核心区10表面的牺牲层152、位于台阶区20的每个台阶21表面与侧壁以及位于外围电路区30的隔离层109，其中，开口102也被介质材料103填充。
在本实施例中，介质材料103与牺牲层152的材料相同，为氮化硅(Si3N4)或氮氧化硅(SiON)。
在该步骤中，希望在暴露的牺牲层152表面沉积较厚的介质材料，希望位于开口102中的介质材料不与隔离层109表面的介质材料接触，因此，可以通过控制相关工艺参数，使得介质材料103的厚度与前述步骤被去除的层间介质层151的厚度相同，以满足上述两个要求。
然而本发明实施例并不限于此，本领域技术人员还可以加深开口102的延伸深度，或者其它技术手段实现上述两个需求。
进一步的，去除位于台阶21侧壁的介质材料103，在第一个台阶表面剩余的介质材料作为后续研磨步骤的停止层141，其他台阶表面剩余的介质材料作为介质层153，在位于外围电路区30的隔离层109上剩余的介质材料作为阻挡层140，如图6所示。
进一步的，例如采用CVD、PVD工艺在核心区10、台阶区20以及外围电路区30覆盖半导体结构形成平坦层160，如图7所示。
在本实施例中，平坦层160的材料与阻挡层140的材料具有较高的刻蚀选择比，例如为氧化硅。然而本发明实施例并不限于此，本领域技术人员可以根据需要对平坦层的材料进行其他设置。
进一步的，在平坦层160上形成图案化的掩模层104，如图8a与图8b所示，其中，图8a为顶视图，图8b示出了图8a中沿AA线截取的截面图，在图8a中的两条虚线表示开口102的边界位置，在后续的附图中将会沿用。
在该步骤中，例如先在平坦层160上旋涂光刻胶，利用光刻工艺分别在光刻胶上形成基准图案1041与第一标记图案1042，其中，基准图案1041位于核心区10，第一标记图案1042位于外围电路区30并与开口102的位置对应。标记图案1042的横向尺寸不大于1微米。
进一步的，对平坦层160进行各向异性蚀刻，将基准图案1041与第一标记图案1042转移至平坦层160，如图9a与图9b所示，其中，图9a为顶视图，图9b示出了图9a中沿AA线截取的截面图。
各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在到达停止层141与开口中的介质材料103表面附近停止，在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
进一步的，对平坦层160进行初次研磨以对半导体结构进行平坦化处理，如图10a与图10b所示，其中，图10a为顶视图，图10b示出了图10a中沿AA线截取的截面图。
在该步骤中，例如采用化学机械研磨(Chemical Mechanical Polishing,CMP)的方法研磨平坦层160，通过控制时间，使得初次研磨在到达停止层141时停止。
进一步的，进行各向异性蚀刻，去除停止层141，与此同时，还经第一标记图案1042形成的刻蚀通道去除填充在开口102中的介质材料，如图11a与图11b所示，其中，图11a为顶视图，图11b示出了图11a中沿AA线截取的截面图。
各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在到达隔离层109表面附近停止。其中，由于开口102中填充的介质材料并未与阻挡层140接触，因此在该步骤中，刻蚀剂不会经由开口到达阻挡层140，使得阻挡层140可以保留在器件中。
在该步骤中，由于开口102中填充的介质材料、暴露在器件表面的停止层141以及与停止层141相邻的牺牲层152均由Si3N4和/或SiON组成，因此在去除开口102中的介质材料时，位于器件表面的停止层141与其下方的牺牲层152也会被去除，暴露位于第一个台阶表面的层间介质层151，此时第一个台阶21由两层相邻的层间介质层151和牺牲层152组成。
进一步的，对平坦层160进行再次研磨，以对半导体结构进行平坦化处理，如图11c所示，其中，再次研磨在到达第一个台阶21的层间绝缘层151时停止。
进一步的，在核心区10贯穿绝缘叠层结构150以及隔离层109形成多个沟道柱110，并在核心区10、台阶区20以及外围电路区30的半导体结构表面形成掩模层190，如图12a与图12b所示，其中，图12a为顶视图，图12b示出了图12a中沿AA线截取的截面图。在图12a中的两条虚线表示第一标记图案1402的边界，在后续的附图中将会沿用。
在该步骤中，掩模层190例如由堆叠的3层介质材料组成，分别为氧化硅、氮化硅以及氧化硅。其中，由第一标记图案1402形成的刻蚀通道与开口102也会被氧化硅填充，由于刻蚀通道的深度较深，其中可能存在缝隙，图中未示出。
进一步的，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，形成多条栅线缝隙105，如图13a与图13b所示，其中，图13a为顶视图，图13b示出了图13a中沿BB线截取的截面图。
在该步骤中，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀形成栅线缝隙105。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
在本实施例中，栅线缝隙105不仅用于将栅极导体分割成多条栅线，而且用于形成源极连接的导电通道。为此，栅线缝隙105贯穿平坦层160、绝缘叠层结构150以及隔离层109到达衬底101，其中，栅线缝隙105截止于开口102处。
进一步地，利用栅线缝隙105作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构150中的牺牲层152与介质层153从而形成空腔106，如图14a与图14b所示。
优选地，经由栅线缝隙105进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区。掺杂区作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。
各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在叠层结构150中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙105。叠层结构150中的牺牲层152的端部暴露于栅线缝隙105的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙105的开口逐渐向叠层结构150的内部蚀刻牺牲层152。由于牺牲层152与介质层153的材料相同且相互接触，因此在将牺牲层152去除后刻蚀剂继续对介质层进行刻蚀。又由于蚀刻剂的选择性，该蚀刻相对于叠层结构150中的层间绝缘层151去除牺牲层152和介质层153。
在该步骤中，由于栅线缝隙105截止于开口102处，阻挡层140通过开口102以及开口中填充的平坦层160与绝缘叠层150分隔，因此，即使阻挡层140的材料与牺牲层152、介质层153的材料相同，也不会在该步骤中被刻蚀剂去除。
在该步骤中，由于掩模层190的中间层为氮化硅材料，因此中间层也会被去除，中间层上方的氧化硅层被剥离，剩下的下层氧化硅材料加厚平坦层160并在形成刻蚀步骤中保护沟道柱110。
进一步地，利用栅线缝隙105作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙105和空腔106中填充金属层，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etch back)，在金属层中重新形成栅线缝隙105，如图15所示。
在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙105的钨材料。进一步地，栅线缝隙105不仅将金属层分离成不同的层面，从而形成栅极导体121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在栅线缝隙105的侧壁上，栅极导体121、122和123邻接栅线缝隙105的端部暴露。
在该步骤中形成的栅极导体121、122和123与层间绝缘层151交替堆叠，从而形成叠层结构120。其中，介质层被替换为导电材料的部分形成延伸部124，该延伸部124将暴露在台阶的栅极导体层的部分沿远离衬底101的方向纵向延伸。
进一步的，在栅线缝隙105中形成源极信号通道，用于向陈列供源极提供电信号。
进一步的，在平坦层160上形成图案化的掩模层107，并采用各项异性刻蚀工艺将图案转移至平坦层160，如图16a与图16b所示，其中，图16a为顶视图，图16b示出了图16a中沿AA线截取的截面图。
在该步骤中，例如先在平坦层160上旋涂光刻胶，利用光刻工艺分别在光刻胶上形成第一导电通孔1071、第二导电通孔1072以及第三导电通孔1073，其中，第一导电通孔1071与第二导电通孔1072位于外围电路区30，分别与开口102和阻挡层140对应。第三导电通孔1073位于台阶区20并分别与相应的台阶21对应。将第二导电通孔1072对应的光刻图案定义为第二标记图案，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在到达相应功能层表面附近停止，在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
在本实施例中，与衬底101相距最远的台阶视为顶层台阶，由于在前述步骤中，将顶层台阶的栅极导体层与层间介质层均减至两层，并且顶层台阶的表面为层间介质层，该层间介质层与平坦层160的材料相同，在刻蚀与顶层台阶对应的第三导电通孔1073时，可以在同一刻蚀步骤中同时刻蚀平坦层160与顶层台阶的表面为层间介质层，刻蚀在到达顶层台阶的栅极导体层时停止。由于顶层台阶距平坦层160的表面很近，因此在形成与顶层台阶对应的第三导电通孔1073时，可以通过刻蚀时间等参数较为容易的将刻蚀停止在栅极导体层上，而不会将栅极导体层刻蚀透。
除顶层台阶之外的其他台阶21的栅极导体层具有延伸部124，在刻蚀与台阶21对应的第三导电通孔1073时，可以通过刻蚀时间等参数将刻蚀停止在延伸部上，即使刻蚀时间等参数存在误差，由于延伸部124的存在，相当于增加了延伸部124下方栅极导体层的厚度，为刻蚀深度预留出了缓冲区，保护了栅极导体层不会被刻蚀透。
在本实施例中，第二导电通孔1072(第二标记图案)位于第一标记图案1042远离栅叠层结构120的一侧，使得第二导电通孔1072既可以避开平坦层160在第一标记图案1042处形成的缝隙，又可以保证第二导电通孔1072通过与开口102处对应的平坦层160、隔离层109与栅叠层结构120隔离。由于平坦层160与隔离层109的材料相同，在刻蚀第二导电通孔1072时，可以同时刻蚀平坦层160与隔离层109，通过控制刻蚀时间等工艺参数控制刻蚀在到达衬底101表面附近时停止。
在本实施例中，第一导电通孔1071的位置与阻挡层140对应，由于阻挡层140与平坦层160存在较高的刻蚀选择比，因此可以通过刻蚀时间等工艺参数较为容易的将刻蚀停止在阻挡层140表面，或者仅穿过阻挡层140的表层停止在阻挡层140中部，不会进一步对阻挡层140下方的隔离层109与衬底101进行刻蚀，避免了在第一导电通孔1071时造成器件中衬底101与隔离层109的等离子体损伤(Plasma Induced Damage,PID)。
进一步的，在导电通孔1071、1072以及1073中填充导电材分别形成穿过平坦层160的第一导电通道171、第二导电通道172以及第三导电通道173，如图17所示。
在该步骤中，例如采用原子层沉积(ALD)工艺充导电材料，其中，第一导电通道173与阻挡层140接触，第二导电通道172隔离层109中的器件结构接触，该器件结构例如为薄膜晶体管(未示出)的栅极，薄膜晶体管的源漏区位于衬底101的阱区中，第三导电通道173与顶部栅极导体层以及延伸部接触。
进一步的，形成驱动器件200，如图18所示，其中，驱动器件200包括功能层201以及键合层202，在功能层201中形成有用于驱动存储器件的驱动电路。
进一步的，将驱动器件200的键合层202与平坦层160接触，使得导电通道171、172以及173分别与驱动器件200中的驱动电路电连接。
进一步的，采用各向异性蚀刻依次贯穿外围电路区30的衬底101、隔离层109以及阻挡层140形成引线孔108，在引线孔108底部形成与第一导电通道171接触的焊盘180，最终形成本发明实施例的3D存储器件，如图20所示。
各向异性蚀刻可以采用分步干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在到达隔离层109、阻挡层140以及导电通道171表面附近停止，更好的保护了相关功能层，避免了发生等离子体损伤的问题。
本发明实施例的3D存储器件可以依次通过焊盘180与导电通道171向驱动芯片提供控制信号，驱动芯片再通过导电通道172、173等驱动3D存储器件进行工作。
根据本发明实施例提供的3D存储器件及其制造方法，通过部分隔离层上形成阻挡层，并且该阻挡层与衬底外围电路区的位置对应，在刻蚀平坦层形成第一导电通孔时，阻挡层可以防止其下方的相关功能层(例如形成有器件结构的隔离层与衬底)不被深孔工艺的刻蚀剂损伤。
进一步的，通过在隔离层中设置开口，并且该开口与衬底外围电路区的位置对应，利用开口将阻挡层与栅叠层结构分隔，防止了替换牺牲层形成栅极导体层时损伤阻挡层，在去除开口中的介质材料后，第二导电通孔可以直接通过刻蚀平坦层到达开口处的隔离层，不会受到阻挡层的影响。
进一步的，通过在开口处远离栅叠层结构的一侧形成第二导电通道，防止了栅叠层结构与外围电路区对应的导电通道之间发生漏电。
进一步的，通过在沉积介质材料的步骤中同时形成用于初次研磨的停止层，之后在平坦层中形成暴露开口处介质材料的刻蚀通孔，当去除停止层时，可以在同一步骤中经刻蚀通孔去除开口中的介质材料，重新暴露开口，不会增加新的工艺步骤。
进一步的，通过在暴露于台阶的栅极导体部分上形成延伸部，增加了栅极导体的厚度，在形成第三导电通道时，给深孔刻蚀工艺留出了更多的缓冲区，保护器件中的相关功能层(例如下一层的栅极导体)不被深孔工艺的刻蚀剂损伤。
进一步的，通过在沉积介质材料的步骤中同时形成用于定位延伸部的介质层，该介质层将会与牺牲层一同被替换为栅极导体材料成为延伸部，由于沉积介质材料这一工艺步骤可以同时形成阻挡层、停止层以及介质层，简化了器件的形成工艺。
因此，根据本发明实施例的半导体器件及其制造方法提高了产品良率和可靠性。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (15)

1.一种3D存储器件的制造方法，包括：
在衬底上形成隔离层，所述衬底具有外围电路区；
在部分所述隔离层上形成阻挡层，所述阻挡层与所述外围电路区的位置对应；
在隔离层上形成叠层结构，包括交替堆叠的牺牲层与层间绝缘层；
形成至少覆盖所述阻挡层的平坦层；
形成贯穿所述叠层结构与所述隔离层的多个沟道柱；
将所述牺牲层替换为栅极导体层；以及
形成穿过所述平坦层的第一导电通道，
其中，形成所述第一导电通道的步骤包括：刻蚀所述平坦层形成第一导电通孔，所述刻蚀在到达所述阻挡层时停止；以及在所述第一导电通孔中填充导电材料，
其中，所述隔离层具有开口，所述开口与所述外围电路区的位置对应，所述平坦层还覆盖所述开口，
所述制造方法还包括形成贯穿所述平坦层的第二导电通道，所述第二导电通道在所述开口位置与所述隔离层接触，
其中，所述开口与所述叠层结构相邻，所述阻挡层与所述叠层结构被所述开口分隔。
2.根据权利要求1所述的制造方法，其中，形成所述阻挡层的步骤包括：
在所述隔离层的表面沉积介质材料，所述介质材料与所述外围电路区的位置对应，部分所述介质材料填充在所述开口中；
覆盖所述介质材料形成所述平坦层；
在所述平坦层上形成具有第一标记图案的掩模层；以及
刻蚀所述平坦层，将所述第一标记图案转移至所述平坦层形成刻蚀通孔，所述开口中的至少部分介质材料经所述刻蚀通孔暴露；以及
经所述刻蚀通孔去除所述开口中的介质材料，重新暴露所述开口，所述隔离层表面剩余的介质材料作为所述阻挡层。
3.根据权利要求2所述的制造方法，其中，所述平坦层还覆盖所述叠层结构，所述制造方法还包括：
在所述叠层结构的表面与所述平坦层之间形成停止层；
对所述平坦层进行初次研磨，所述初次研磨在到达所述停止层时停止，
其中，所述停止层通过沉积所述介质材料的步骤形成。
4.根据权利要求3所述的制造方法，还包括：
去除所述停止层；以及
对所述平坦层进行再次研磨，所述再次研磨在到达层间绝缘层时停止，
其中，位于所述开口中的所述介质材料在去除所述停止层时被共同去除。
5.根据权利要求2所述的制造方法，还包括：
在所述平坦层上形成具有第二标记图案的掩模层；以及
刻蚀所述平坦层，将所述第二标记图案转移至所述平坦层形成第二导电通孔，
其中，所述第二导电通道形成在所述第二导电通孔中，所述第二标记图案与所述开口的位置对应，并位于所述第一标记图案远离所述叠层结构的一侧。
6.根据权利要求2所述的制造方法，还包括贯穿所述叠层结构形成栅线缝隙，所述牺牲层经所述栅线缝隙被替换为所述栅极导体层，
其中，所述栅线缝隙截止于所述开口。
7.根据权利要求6所述的制造方法，还包括：
将多个相邻的牺牲层与层间绝缘层形成台阶，在所述牺牲层被所述栅极导体层替换后，所述台阶由多个相邻的栅极导体层与层间绝缘层组成；以及
将在所述台阶暴露的栅极导体层的部分沿远离所述衬底的方向纵向延伸形成延伸部。
8.根据权利要求7所述的制造方法，其中，形成所述延伸部的步骤包括：
去除在所述台阶暴露的层间绝缘层，以暴露部分所述牺牲层；
在所述台阶暴露的牺牲层表面形成介质层；以及
将所述介质层替换为导电材料形成所述延伸部，
其中，所述介质层通过沉积所述介质材料的步骤形成，所述介质层与所述牺牲层的材料相同，共同经所述栅线缝隙去除并替换为所述导电材料。
9.根据权利要求8所述的制造方法，还包括在所述延伸部上形成对应的第三导电通道，
其中，所述平坦层还覆盖所述台阶，所述第三导电通道贯穿所述平坦层分别与相应所述延伸部接触。
10.根据权利要求9所述的制造方法，还包括形成与所述平坦层接触的驱动器件，所述驱动器件分别与所述第一导电通道、所述第二导电通道以及所述第三导电通道电连接。
11.根据权利要求10所述的制造方法，还包括：
形成贯穿所述衬底、所述隔离层以及所述阻挡层的引线孔，所述引线框与所述外围电路区的位置对应；以及
在所述引线孔底部形成焊盘，所述焊盘与所述第一导电通道接触。
12.一种3D存储器件，包括：
衬底，具有外围电路区；
隔离层，位于所述衬底上；
阻挡层，与所述外围电路区的位置对应，并位于部分所述隔离层上；
栅叠层结构，位于所述隔离层上，包括交替堆叠的多个栅极导体层和多个层间绝缘层；
多个沟道柱，贯穿所述栅叠层结构与所述隔离层；
平坦层，至少覆盖所述阻挡层；
第一导电通道，与所述外围电路区的位置对应，并穿过所述平坦层；
引线孔，与所述外围电路区的位置对应，并贯穿所述衬底、所述隔离层以及所述阻挡层以暴露所述第一导电通道；以及
焊盘，位于所述引线孔底部并与所述第一导电通道接触，
其中，所述隔离层具有开口，所述开口与所述外围电路区的位置对应，所述平坦层还覆盖所述开口，
所述3D存储器件还包括第二导电通道，贯穿所述平坦层，在所述开口位置与所述隔离层接触，
其中，所述开口与所述栅叠层结构相邻，所述阻挡层与所述栅叠层结构被所述开口分隔。
13.根据权利要求12所述的3D存储器件，其中，所述栅叠层结构中多个相邻的栅极导体层与层间绝缘层形成台阶，
部分所述栅极导体层在所述台阶暴露，所述栅极导体层暴露的部分沿远离所述衬底的方向纵向延伸形成延伸部。
14.根据权利要求13所述的3D存储器件，其中，所述平坦层还覆盖所述台阶，所述3D存储器件还包括多个第三导电通道，贯穿所述平坦层与相应的所述延伸部接触。
15.根据权利要求14所述的3D存储器件，还包括驱动器件，与所述平坦层接触，所述驱动器件分别与所述第一导电通道、所述第二导电通道以及所述第三导电通道电连接。
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