CN111199976A - 3d存储器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种3D存储器件及其制造方法。所述3D存储器件的制造方法包括：在衬底上形成第一叠层结构，所述第一叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；形成贯穿所述第一叠层结构的沟道孔，所述沟道孔延伸至所述衬底中；在所述沟道孔的底部形成外延层；形成覆盖所述沟道孔的侧壁以及所述外延层的顶表面上的功能层和所述保护层，其中，所述保护层为多晶硅层；去除部分的所述功能层和所述保护层以形成开口以暴露出所述外延层的表面；在所述沟道孔的侧壁上形成沟道结构。本申请采用多晶硅作为保护层，提高氢氧化铵的刻蚀速率，减少刻蚀时间，可以防止外延层的过多损耗，从而提高3D存储器件的良率和可靠性。
Description
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single Channel hole Formation，SCF)结构形成具有存储功能的存储单元串。叠层结构包括用于存储的平台区域(Giant Block region)和用于电连接的台阶区域(stair-step region)，位于台阶区域的栅极导体图案化为台阶状，并通过导电通道连接至字线。随着存储器件中沿垂直方向堆叠的存储单元层数越来越多，需要更厚的介质层填充叠层结构的台阶区域，以使存储器件表面平整，有利于覆盖层的形成。现有技术中，阵列平坦化(Array Planarization，APL)工艺的步骤包括：在半导体结构表面形成介质层，以及对介质层进行退火；利用掩膜在介质层表面形成开口；利用掩膜刻蚀去除部分介质层；对半导体结构表面进行化学机械抛光；去除阻挡层；以及化学机械抛光。现有的化学机械抛光(Chemical Mechanical Polishing，CMP)工艺无法覆盖作为停止层的阻挡层；轻微的化学机械抛光(buffer oxide CMP，BFOX)处理越多，越难控制平台区域的氧化物范围；随着介质层加厚，介质层的均匀性逐渐变差，将直接影响切割区(Scribe Line，SCL)的形成，从而影响平台区域和切割区的高度差(step height)。期望进一步改进存储器件的结构及其制造方法，以提高存储器件的良率和可靠性。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，修复由于填充层沉积不均匀的而导致的高度差，使得3D存储器件的表面更加平坦。
根据本发明的一方面，提供一种3D存储器件的制造方法，包括：
在半导体衬底上形成叠层结构，所述半导体衬底包括器件区与切割区，所述叠层结构位于所述器件区，所述切割区位于所述器件区的一侧；
在所述叠层结构上形成第一掩膜层；
形成覆盖第一掩膜层与所述切割区的填充层；
对所述填充层进行退火处理；
形成覆盖所述填充层的阻挡层；
研磨所述阻挡层与所述填充层，并停止于所述第一掩膜层以及位于所述切割区的所述阻挡层，以对所述填充层进行初步平坦化；
形成覆盖所述第一掩膜层与所述切割区的第二掩膜层；
去除位于切割区的第二掩膜层以暴露位于所述切割区的所述阻挡层；
研磨位于所述切割区的所述阻挡层，并停止于所述第二掩膜层；
去除第二掩膜层以暴露所述第一掩膜层以及所述填充层；
研磨部分所述填充层，并停止于所述第一掩膜层；以及
去除所述第一掩膜层。
优选地，所述叠层结构包括相邻的平台区与台阶区，所述台阶区与所述切割区相邻，所述第一掩膜层位于所述平台区的表面，所述制造方法还包括：
分别在所述第一掩模层与所述填充层之间以及所述台阶区与所述填充层之间形成介电层；以及
采用刻蚀工艺去除至少部分位于所述平台区的所述阻挡层、所述填充层以及所述介电层，
其中，所述刻蚀在到达所述第一掩模层时停止。
优选地，所述阻挡层的材料与所述第一掩模层的材料相同。
优选地，覆盖所述切割区形成所述填充层时，以高于第一掩膜层的表面相对于所述半导体衬底的水平高度为基准形成所述填充层，以使位于所述切割区的所述填充层的水平高度高于所述第一掩膜层的水平高度。
优选地，采用轻微化学机械研磨的方法研磨位于切割区的所述阻挡层，并通过控制研磨时间使得所述研磨停止在所述第二掩膜层上。
优选地，所述叠层结构包括交替堆叠的层间介质层与牺牲层，所述制造方法还包括：
贯穿所述叠层结构形成多个沟道柱与栅线隙；以及
经所述栅线隙将所述多个牺牲层替换为栅极导体层。
优选地，所述第一掩膜层、所述阻挡层以及第二掩模层的材料均包括氮化硅。
优选地，所述填充层的材料包括氧化硅。
优选地，采用高选择比的干法蚀刻工艺去除位于切割区的第二掩膜层以暴露位于所述切割区的所述阻挡层，其中，所述高选择比大于10:1。
根据本发明的另一方面，提供一种3D存储器件，采用上述所述的制造方法形成。
本发明实施例提供的3D存储器件及其制造方法，通过在第一掩膜层和位于切割区的阻挡层上形成第二掩膜层，对切割区和器件区分别进行研磨的同时也对填充层进行研磨，实现了对器件的多次平坦化目的，修复了由于填充层沉积不均匀的而导致的高度差，从而使得器件的表面更加平坦，解决了在后续形成沟道柱与栅线隙掩模的步骤中，光刻散焦的问题或掩模与器件之间形成空隙的问题。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图2示出根据本发明实施例的3D存储器的立体结构示意图。
图3a至图3k示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串10的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串10包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至源选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图1b所示，存储单元串10的选择晶体管Q1和Q2分别包括最上端的栅极导体层122和最下端的栅极导体层123，存储晶体管M1至M4分别包括中间的栅极导体层121。栅极导体层121、122以及123与存储单元串10中的晶体管的堆叠顺序一致，相邻的栅极导体层121、122以及123之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串10包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，上下两端栅极导体层122、123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122以及123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕绕芯部侧壁的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串10利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源选择线SGS偏置到大约零伏电压，使得对应于源选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串10根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串10的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出根据本发明实施例的3D存储器的立体结构示意图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件包括4*4共计16个存储单元串10，每个存储单元串10包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器件阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串10中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底101形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)103分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SGD1至SGD 4之一)。
存储晶体管M1和M4的栅极导体层121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体层121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体层连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙103分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
假沟道柱与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。
图3a至图3j示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。下面将结合图2至图3j对发明存储器结构的制造方法进行详细的说明。
该方法开始于已经在半导体衬底101上形成多个阱区的半导体结构(多个阱区包括高压阱区和源区)，在该实施例中，半导体衬底101例如是单晶硅衬底。
如图3a所示，在半导体衬底101上形成叠层结构150，其中，半导体衬底101包括器件区与切割区(scribe line)，叠层结构150位于器件区，切割区位于器件区的一侧。
在该步骤中，例如先采用化学气相沉积工艺和/或物理气相沉积工艺在半导体衬底上交替沉积层间介质层151与牺牲层152。之后，图案化绝缘叠层结构150形成用于存储的平台区(Block Giant region)与用于引出字线的台阶区(stair-step region)，台阶区与切割区相邻。其中，层间介质层151的材料包括但不限于氧化硅，牺牲层152的材料包括但不限于氮化硅。
进一步的，在叠层结构150上形成第一掩膜层140，如图3a所示。在该步骤中，例如采用化学气相沉积工艺和/或物理气相沉积工艺在平台区部分的绝缘叠层结构150表面第一掩膜层140。第一掩膜层140的材料包括氮化硅。第一掩膜层140的表面相对于半导体衬底101的水平高度为H1。
然而本发明实施例的制造方法并不限于此，本领域技术人员可以根据需要对掩膜层的组数进行其他设置。
进一步的，覆盖第一掩膜层140与切割区形成填充层170，如图3a所示。
在该步骤中，例如采用化学气相沉积工艺和/或物理气相沉积工艺分别在平台区、台阶区以及切割区沉积填充层170，填充层170的材料包括但不限于氮化硅、氮氧化硅、或其任意组合，可以包括硅酸四乙酯(TEOS)氧化硅之类的氧化硅、旋涂电介质(Spin-onDielectric，SOD)或任何其他具有良好间隙填充能力的任何电介质材料，其中，覆盖切割区形成填充层170时，以相对于半导体衬底101的水平高度H1+H2的表面为基准形成填充层170，以使切割区的填充层170的水平高度h1与第一掩膜层140之间的高度差为H2，即填充层170的水平高度h1与第一掩膜层140的水平高度H1相差H2，并且随着叠层结构150的层数增加，H2也会增加。在沉积填充层170时，由于器件表面并不平整，因此填充层170在沉积时自身也会存在不均匀的问题，随着叠层结构150层数逐渐增多，不同区域的填充层170之间也会存在更大的高度差。
在一些其他实施例中，形成填充层170之前，覆盖第一掩膜层140与暴露的叠层结构150形成介电层160，使得介电层160分别在第一掩膜层140与填充层170之间以及台阶区的叠层结构150与填充层170之间，如图3a所示。
在该步骤中，例如采用化学气相沉积工艺和/或物理气相沉积工艺分别在平台区、台阶区以及切割区沉积介电层160。其中，介电层160为高密度等离子体(High DensityPlasma，HDP)材料，既具有良好间隙填充能力的任何电介质，例如为Si(OC2H5)4或旋涂电介质(Spin-on Dielectric,SOD)。
然而本发明实施例的制造方法并不限于此，本领域技术人员可以根据需要采用多个独立的沉积步骤形成多层介电层160，多层介电层160例如包括氮化硅、氧化硅、氮氧化硅、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、未掺杂的硅玻璃之一或其任意组合。
进一步的，对填充层170进行退火处理，如图3b所示。
在该步骤中，对填充层170退火处理会使晶片(wafer)具有高弓度(bow)，使得器件区与切割区之间的高度差H2发生变化，既填充层170的水平高度h1与第一掩膜层140的水平高度H1相差△h，△h小于H2，并且随着叠层结构150的层数增加，H2也会增加，进而影响△h也会增加。
进一步的，覆盖填充层170形成阻挡层180，如图3c所示。
在该步骤中，例如采用化学气相沉积工艺和/或物理气相沉积工艺分别在平台区、台阶区以及切割区沉积阻挡层180。阻挡层180的材料至少与第一掩膜层140的材料相同。在本实施例中，阻挡层180的材料包括但不限于氮化硅。
进一步的，覆盖阻挡层180形成图案化的光致抗蚀剂掩模102，以暴露至少部分位于平台区的阻挡层180，如图3c所示。
进一步的，去除部分位于平台区的阻挡层180、填充层170以及介电层160，如图3d所示。
在该步骤中，例如利用刻蚀工艺经光致抗蚀剂掩模去除部分阻挡层180、填充层170以及介电层160，其中，控制刻蚀时间，使得刻蚀在第一掩膜层140上停止。最后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
进一步的，去除部分阻挡层180与填充层170，以对所述填充层170进行初步平坦化，如图3e所示。
在该步骤中，例如采用化学机械研磨(Chemical Mechanical Polishing，CMP)的方法研磨部分阻挡层180与填充层170，通过控制时间，使得研磨在到达位于切割区的阻挡层180与第一掩膜层140时停止。
进一步的，覆盖第一掩膜层140、填充层170以及阻挡层180形成第二掩膜层190，如图3f所示，其中，第二掩膜层190为硬掩膜层(Hard Mask，HM)。
在该步骤中，例如采用化学气相沉积工艺和/或物理气相沉积工艺分别在平台区、台阶区以及切割区沉积第二掩膜层190，其中，第二掩膜层190的材料至少与阻挡层180的材料相同。在本实施例中，第二掩膜层190的材料包括但不限于氮化硅。
进一步的，覆盖第二掩膜层190形成图案化的光致抗蚀剂掩模103，以暴露至少部分位于切割区的第二掩膜层190，如图3f所示。
进一步的，去除部分位于切割区的第二掩膜层190，如图3g所示。
在该步骤中，例如利用刻蚀工艺经光致抗蚀剂掩模去除部分第二掩膜层190，其中，控制刻蚀时间，使得刻蚀在阻挡层180上停止。最后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。去除切割区的第二掩膜层190具体为干法刻蚀，采用对氮化硅与对氧化物高选择比的刻蚀工艺，该高选择比大于10：1。在去除第二掩膜层190时，保证不会对填充层170造成损伤。
进一步的，研磨填充层170，并停止于所述第一掩膜层140。
在本实施例中，采用化学机械研磨的方法研磨阻挡层180，以对填充层170进行一次平坦化处理，此时采用轻微化学机械研磨(buffer oxide CMP,BFOX)处理，控制研磨时间，当暴露填充层170时，研磨停止，如图3h所示。然后，例如采用刻蚀工艺去除第二掩膜层190，以暴露下方的第一掩膜层140，如图3i所示。最后，在研磨填充层170时，采用轻微化学机械研磨(buffer oxide CMP，BFOX)处理，并通过控制研磨时间使得研磨停止在第一掩膜层140上，如图3j所示。
第二掩膜层的沉积形成化学机械研磨截止层、研磨切割区的阻挡层以及研磨平台区的掩膜层，修复了由于较厚的填充层170沉积不均匀而导致自身存在的高度差，使得3D存储器件的表面更加平坦，改善了填充层170的均匀性。
进一步的，贯穿叠层结构150形成多个沟道柱110与栅线隙103，并且经栅线隙103将多个牺牲层替换为栅极导体层121、122以及123，如图2与图3k所示。
在该步骤中，例如先采用光刻工艺在器件表面形成图案化的掩膜层，经掩模刻蚀叠层结构150形成沟道孔与栅线隙103，在沟道孔中形成沟道柱110，经栅线隙103将多个牺牲层替换为栅极导体层121、122以及123，从而形成栅叠层结构120。
由于经上述步骤修复了器件区与切割区的高度差△h，并改善了填充层170的均匀性，因此在形成图案化的掩膜层时，改善了光刻散焦的问题，同时由于器件表面平坦，改善了器件表面与掩膜层之间存在空隙导致掩膜层脱落的问题。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (10)
1.一种3D存储器件的制造方法，包括：
在半导体衬底上形成叠层结构，所述半导体衬底包括器件区与切割区，所述叠层结构位于所述器件区，所述切割区位于所述器件区的一侧；
在所述叠层结构上形成第一掩膜层；
形成覆盖第一掩膜层与所述切割区的填充层；
对所述填充层进行退火处理；
形成覆盖所述填充层的阻挡层；
研磨所述阻挡层与所述填充层，并停止于所述第一掩膜层以及位于所述切割区的所述阻挡层，以对所述填充层进行初步平坦化；
形成覆盖所述第一掩膜层与所述切割区的第二掩膜层；
去除位于切割区的第二掩膜层以暴露位于所述切割区的所述阻挡层；
研磨位于所述切割区的所述阻挡层，并停止于所述第二掩膜层；
去除第二掩膜层以暴露所述第一掩膜层以及所述填充层；
研磨部分所述填充层，并停止于所述第一掩膜层；以及
去除所述第一掩膜层。
2.根据权利要求1所述的制造方法，其特征在于，所述叠层结构包括相邻的平台区与台阶区，所述台阶区与所述切割区相邻，所述第一掩膜层位于所述平台区的表面，所述制造方法还包括：
分别在所述第一掩模层与所述填充层之间以及所述台阶区与所述填充层之间形成介电层；以及
采用刻蚀工艺去除至少部分位于所述平台区的所述阻挡层、所述填充层以及所述介电层，
其中，所述刻蚀在到达所述第一掩模层时停止。
3.根据权利要求2所述的制造方法，其特征在于，所述阻挡层的材料与所述第一掩模层的材料相同。
4.根据权利要求1-3任一所述的制造方法，其特征在于，覆盖所述切割区形成所述填充层时，以高于第一掩膜层的表面相对于所述半导体衬底的水平高度为基准形成所述填充层，以使位于所述切割区的所述填充层的水平高度高于所述第一掩膜层的水平高度。
5.根据权利要求4所述的制造方法，其特征在于，采用轻微化学机械研磨的方法研磨位于切割区的所述阻挡层，并通过控制研磨时间使得所述研磨停止在所述第二掩膜层上。
6.根据权利要求4所述的制造方法，其特征在于，所述叠层结构包括交替堆叠的层间介质层与牺牲层，所述制造方法还包括：
贯穿所述叠层结构形成多个沟道柱与栅线隙；以及
经所述栅线隙将所述多个牺牲层替换为栅极导体层。
7.根据权利要求4所述的制造方法，其特征在于，所述第一掩膜层、所述阻挡层以及第二掩模层的材料均包括氮化硅。
8.根据权利要求4所述的制造方法，其特征在于，所述填充层的材料包括氧化硅。
9.根据权利要求4所述的制造方法，其特征在于，采用高选择比的干法蚀刻工艺去除位于切割区的第二掩膜层以暴露位于所述切割区的所述阻挡层，其中，所述高选择比大于10:1。
10.一种3D存储器件，其特征在于，采用如权利要求1-10任一所述的制造方法形成。
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