CN110649033B - 3d存储器件及其制造方法 - Google Patents

Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；栅叠层结构，位于所述衬底上，包括交替堆叠的所述多个栅极导体层与多个层间绝缘层，所述多个栅极导体从单元区延伸至与所述单元区邻接的外围区，并且所述多个栅极导体在所述外围区中呈台阶状；多个沟道柱和多个伪沟道柱，分别在所述单元区和所述外围区中贯穿所述栅叠层结构，所述多个沟道柱到达所述衬底中的公共源区；多个栅线缝隙，从所述单元区延伸至所述外围区，并且将所述多个栅极导体分别隔开成多条栅线；以及多个伪栅线缝隙，在所述单元区中延伸至所述单元区和所述外围区之间的边界。该3D存储器件采用伪栅线缝隙减小单元区和边界处的应力梯度，以提高3D存储器件的良率和可靠性。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在3D存储器件中存在着复杂的图案，例如在单元区和外围区中分别形成多个沟道柱(channel pillar)组成的第一柱阵列和多个伪沟道柱(dummy pillar)组成的第二柱阵列。由于两者的图案密度有很大的差异因而在过渡区域存在着较大的应力梯度。在形成沟道柱和伪沟道柱之后，进一步采用蚀刻形成从单元区延伸至外围区的栅线缝隙。随着3D存储器件的存储密度越来越大，3D存储器件的厚度越来越大，在器件结构中存在的应力梯度对后续工艺的影响也越来越大。例如，应力梯度的存在导致栅线缝隙过蚀刻，过渡区域栅线缝隙边缘出差明显的缺口，使得沟道柱与栅线缝隙距离过近，甚至直接连接，沟道柱与栅线、栅线与栅线，栅线与栅线缝隙间的漏电显著增加，使得3D存储器件的产品良率和可靠性降低。

期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，在3D存储器件的单元区和外围区的边界形成伪栅线缝隙，以减小边界处的应力梯度。

根据本发明的第一实施例，提供一种3D存储器件，包括：衬底；栅叠层结构，位于所述衬底上，包括交替堆叠的所述多个栅极导体层与多个层间绝缘层，所述多个栅极导体从单元区延伸至与所述单元区邻接的外围区，并且所述多个栅极导体在所述外围区中呈台阶状；多个沟道柱和多个伪沟道柱，分别在所述单元区和所述外围区中贯穿所述栅叠层结构，所述多个沟道柱到达所述衬底中的公共源区；多个栅线缝隙，从所述单元区延伸至所述外围区，并且将所述多个栅极导体分别隔开成多条栅线；以及多个伪栅线缝隙，在所述单元区中延伸至所述单元区和所述外围区之间的边界。

优选地，所述多个栅极导体的至少一部分形成台阶表面，并且所述多个栅极导体中最顶部层面的栅极导体的台阶边缘对应于所述边界。

优选地，所述多个沟道柱在所述多条栅线中分别排列成第一柱阵列，所述多个伪沟道柱在所述多条栅线中分别排列成第二柱阵列，所述第二柱阵列的至少一部分位于所述单元区中。

优选地，所述多个伪栅线缝隙从所述第一柱阵列的边缘延伸至所述边界，并且分别位于所述第二柱阵列的相邻行的伪沟道柱之间。

优选地，所述第二柱阵列的行间距大于所述第一柱阵列的行间距，以容纳所述多个伪栅线缝隙。

优选地，所述多个伪栅线缝隙位于所述第二柱阵列中外侧相邻行的伪沟道柱之间。

优选地，所述多个伪栅线缝隙均匀分布于所述第二柱阵列中相邻行的伪沟道柱之间。

优选地，所述多个伪栅线缝隙与所述多个栅线缝隙垂直延伸相同的深度。

优选地，所述多个伪栅线缝隙的宽度小于所述多个栅线缝隙的宽度。

优选地，在所述多个栅线缝隙和所述多个伪栅线缝隙中填充有绝缘材料。

优选地，还包括：多条位线，分别与所述多个沟道柱中的至少一个沟道柱的第一端电连接；以及多条字线，分别经由所述互连通道与所述多个栅极导体中相应一个层面的栅极导体的至少一条栅线电连接。

优选地，还包括经由所述多个栅线缝隙形成于所述衬底中的掺杂区。

根据本发明的第二实施例，提供一种3D存储器件的制造方法，包括：在衬底上形成牺牲叠层结构，包括交替堆叠的多个牺牲层与多个层间绝缘层；形成贯穿所述牺牲叠层结构的多个沟道柱和多个伪沟道柱，所述多个沟道柱和所述多个伪沟道柱分别位于彼此邻接的单元区和外围区中，并且所述多个沟道柱到达所述衬底中的公共源区；形成多个栅线缝隙和多个伪栅线缝隙，所述多个栅线缝隙从所述单元区延伸至所述外围区，并且将所述多个牺牲层分隔成多个彼此隔开的部分，所述多个伪栅线缝隙在所述单元区中延伸至所述单元区和所述外围区之间的边界；采用所述多个栅线缝隙作为蚀刻通道和沉积通道，将所述多个牺牲层替换成多个栅极导体，以形成栅叠层结构。

优选地，所述多个栅极导体从所述单元区延伸至所述外围区，并且所述多个栅极导体在所述外围区中呈台阶状。

优选地，所述多个栅极导体的至少一部分形成台阶表面，并且所述多个栅极导体中最顶部层面的栅极导体的台阶边缘对应于所述边界。

优选地，所述多个栅线缝隙将所述多个栅极导体分别隔开成多条栅线。

优选地，所述多个沟道柱在所述多条栅线中分别排列成第一柱阵列，所述多个伪沟道柱在所述多条栅线中分别排列成第二柱阵列，所述第二柱阵列的至少一部分位于所述单元区中。

优选地，所述多个伪栅线缝隙从所述第一柱阵列的边缘延伸至所述边界，并且分别位于所述第二柱阵列的相邻行的伪沟道柱之间。

优选地，还包括：在所述多个栅线缝隙和所述多个伪栅线缝隙中填充绝缘材料。

根据该实施例的3D存储器件，在单元区和外围区的边界形成伪栅线缝隙，以减小边界处的应力梯度，从而避免栅线缝隙的过蚀刻，因而避免沟道柱与栅线、栅线与栅线，栅线与栅线缝隙间的漏电，以提高3D存储器件的良率和可靠性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。

图2示出根据本发明实施例的3D存储器件的透视图。

图3a和3b示出根据本发明实施例的3D存储器件的俯视图和截面图。

图4a、图5a、图6a和图7a分别示出根据本发明实施例的3D存储器件制造方法的主要阶段的俯视图，图4b、图5b、图6b和图7b分别示出与图4a、图5a、图6a和图7a相对应阶段的截面图。

图8a至8b分别示出根据现有技术和根据本发明实施例的3D存储器件的扫描电镜照片。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的沟道柱提供选择晶体管和存储晶体管的沟道层以及位于栅极导体和沟道层之间的介质叠层。该栅极导体例如采用替代工艺形成，包括采用栅线缝隙作为蚀刻通道去除牺牲层，以及采用栅线缝隙作为沉积通道形成栅极导体。3D存储器件包括单元区(cell region)和外围区(parallel region)，前者用于提供选择晶体管和存储晶体管的有源部分，后者用于提供栅极导体与字线之间的互连通道。多个层面的栅极导体可以形成台阶状，以提供字线互连通道的接触表面。因此，外围区也称为台阶区(stair stepregion)。在3D存储器件的单元区形成多个沟道柱，外围区形成多个伪沟道，以减少图案不均匀产生应力导致的器件失效。

本发明人注意到，尽管已经采用上述改进的器件设计，然而，随着3D存储器件的存储密度越来越大，3D存储器件的厚度越来越大，在器件结构中存在的应力梯度对后续工艺的影响也越来越大。在3D存储器件的单元区和外围区的边界处仍然可能存在着应力梯度，在形成栅线缝隙的蚀刻工艺中出现过蚀刻，过渡区域栅线缝隙边缘出差明显的缺口，使得沟道柱与栅线缝隙距离过近，甚至直接连接，沟道柱与栅线、栅线与栅线，栅线与栅线缝隙间的漏电显著增加，使得3D存储器件的产品良率和可靠性降低。本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件及其制造方法。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出根据本发明实施例的3D存储器件的透视图。图3a和3b示出根据本发明实施例的3D存储器件的俯视图和截面图。为了清楚起见，在图2、3a和3b中未示出3D存储器件中的各个绝缘层，以及未示出与沟道柱相连接的位线、与栅极导体相连接的字线及其导电通道。

该3D存储器件100包括衬底101以及位于衬底101上的栅叠层结构120。衬底101中包括N型或P型掺杂区，作为公共源区(未示出)。栅叠层结构包括沿着垂直方向堆叠的多个栅极导体121、122和123，以及将多个栅极导体121、122和123彼此隔开的层间绝缘层(未示出)。所述多个栅极导体中最顶部层面的栅极导体121的台阶边缘对应于单元区131和外围区132之间的边界。例如，多个栅极导体121、122和123采用替代工艺形成。为此，每个层面的栅极导体均由栅线缝隙(gate line slit)102分隔成多条栅线。该替代工艺例如包括采用栅线缝隙102作为蚀刻通道去除牺牲层，以及采用栅线缝隙102作为沉积通道形成栅极导体。位于同一层面的栅极导体的至少一条栅线连接至同一条字线。

进一步地，该3D存储器件100沿着横向方向分成单元区(cell region)131和外围区(parallel region)132。前者用于提供选择晶体管和存储晶体管的有源部分，后者用于提供栅极导体与字线之间的互连通道。

在单元区131中，多个沟道柱110贯穿栅叠层结构120。该沟道柱110例如包括选择晶体管和存储晶体管的沟道层以及位于栅极导体和沟道层之间的介质叠层。多个沟道柱110的第一端与位线相连接，第二端与衬底101中的公共源区相连接。所述多个沟道柱110中的至少一个沟道柱的第一端连接至同一条位线，并且相应地形成一个存储单元串。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管。

在外围区132中，多个栅极导体121、122和123可以形成台阶状，以提供字线互连通道的接触表面，因此，外围区132也称为台阶区(stair step region)。在外围区132中形成贯穿栅叠层结构120的多个伪沟道柱(dummy pillar)120。由于在单元区131和外围区132中分别形成有柱阵列，因此可以减少图案不均匀产生应力导致的器件失效。

在该实施例中，伪沟道柱120的内部结构例如与沟道柱110的内部结构相同。伪沟道柱120为无源沟道结构，即，伪沟道柱120并未与位线电连接，并且，伪沟道柱120与栅极导体121、122和123之间采用绝缘层彼此隔开。因此，伪沟道柱120与栅极导体121、122和123未形成任何晶体管。在替代的实施例中，伪沟道柱120的内部结构与沟道柱110的内部结构不同。例如，伪沟道柱120由绝缘材料组成或者包括绝缘的表面层。伪沟道柱120的横向尺寸与沟道柱110的横向尺寸可以相同或不同。

在该实施例中，多个栅极导体121、122和123从单元区131延伸至外围区132，并且在外围区132中形成台阶结构。由于采用替代工艺形成栅叠层结构120，采用栅线缝隙102提供蚀刻通道和沉积通道，因此，栅线缝隙102相应地从单元区131延伸至外围区132。多个沟道柱110组成第一柱阵列，第一柱阵列位于单元区131中。多个伪沟道柱120组成第二柱阵列，第二柱阵列的一部分位于单元区131中，另一部分位于外围区132中。彼此相邻的伪沟道柱120的行间距大于彼此相邻的沟道柱110的行间距，彼此相邻的伪沟道柱120的列间距大于彼此相邻的沟道柱110的列间距。

如上所述，在3D存储器件100的单元区131和外围区132的边界处仍然存在着应力梯度，可能形成栅线缝隙的蚀刻工艺中出现过蚀刻。为此，在外围区132邻近所述边界的位置形成伪栅线缝隙(dummy gap)103，以释放边界处的应力。

在该实施例中，伪栅线缝隙103在单元区131中从第一柱阵列的边缘延伸至单元区131和外围区132之间的边界。伪栅线缝隙103邻近栅线缝隙102，并且位于第二柱阵列中外侧相邻行的伪沟道柱120之间。在替代的实施例中，伪栅线缝隙103均匀分布于第二柱阵列中相邻行的伪沟道柱120之间。在优选的实施例中，伪栅线缝隙103在垂直方向上延伸与栅线缝隙102大致相同的深度，在横向方向上与栅线缝隙102的延伸方向大致相同且延伸预定的长度，伪栅线缝隙103的宽度例如小于栅线缝隙102的宽度。

根据该实施例的3D存储器件，在单元区131和外围区132的边界形成伪栅线缝隙103，以减小边界处的应力梯度，从而避免栅线缝隙的过蚀刻，以提高3D存储器件的良率和可靠性。

图4至7分别示出根据本发明实施例的3D存储器件制造方法的主要阶段的俯视图和截面图，其中，图4a至7a分别示出俯视图，图4b至7b分别示出沿AA线截取的截面图。与图2、3a和3b不同，在图4至7中示出3D存储器件中的各个绝缘层，然而，为了清楚起见，仍然未示出与沟道柱相连接的位线、与栅极导体相连接的字线及其导电通道。

该制造方法开始于已经形成牺牲叠层结构的半导体结构，如图4a和4b所示。

在衬底101上形成层间绝缘层104和牺牲层141交替堆叠形成的牺牲叠层结构140。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层104例如由氧化硅组成，牺牲层141例如由氮化硅组成。

如下文所述，牺牲叠层结构140中的多个层面的牺牲层141将替换成栅叠层结构中的多个层面的栅极导体。因此，牺牲层141的形状与栅极导体的形状大致相同。在该步骤中，将多个层面的牺牲层141图案化成台阶状，使得每个层面的牺牲层141的一部分表面暴露形成台阶表面。层间绝缘层104将多个层面的牺牲层141彼此隔开。例如，层间绝缘层104包括多个层面的绝缘层，所述多个层面的绝缘层彼此相连成一体，因而，在图中采用同一个附图标记表示层间绝缘层。

进一步地，在单元区和周边区分别形成贯穿牺牲叠层结构的多个沟道柱110和多个伪沟道柱120，如图5a和5b所示。为了简明起见，在图5a和5b中未示出沟道柱110和伪沟道柱120的内部结构。

多个沟道柱110穿过牺牲叠层结构140且组成第一柱阵列。多个伪沟道柱120穿过牺牲叠层结构140且组成第二柱阵列。第一柱阵列位于单元区中，第二柱阵列的一部分位于单元区中，另一部分位于外围区中。

彼此相邻的伪沟道柱120的行间距大于彼此相邻的沟道柱110的行间距，彼此相邻的伪沟道柱120的列间距大于彼此相邻的沟道柱110的列间距。伪沟道柱120的横向尺寸与沟道柱110的横向尺寸可以相同或不同。

进一步地，参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层111和阻挡介质层114。

伪沟道柱120的内部结构例如与沟道柱110的内部结构相同。在替代的实施例中，伪沟道柱120的内部结构与沟道柱110的内部结构不同。例如，伪沟道柱120由绝缘材料组成或者包括绝缘的表面层。

在该实施例中，由于在单元区131和外围区132中分别形成柱阵列，因此可以减少图案不均匀产生应力导致的器件失效。

进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在牺牲叠层结构140中形成栅线缝隙102和伪栅线缝隙103，如图6a和6b所示。

各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

栅线缝隙102用于在后续步骤中提供蚀刻通道和沉积通道。伪栅线缝隙103用于释放应力，因而可以减小单元区和外围区之间边界的应力梯度。在横向方向上，栅线缝隙102从单元区131延伸至外围区132，伪栅线缝隙103在单元区131中从第一柱阵列的边缘延伸至单元区131和外围区132之间的边界。伪栅线缝隙103例如在最顶部牺牲层141的表面上延伸，因而未跨过任何台阶。在垂直方向上，栅线缝隙102和伪栅线缝隙103从牺牲叠层结构140的表面向下延伸至衬底101的表面，即，栅线缝隙102和伪栅线缝隙103贯穿牺牲叠层结构140。

在该实施例中，伪栅线缝隙103邻近栅线缝隙102，并且位于第二柱阵列中外侧相邻行的伪沟道柱120之间。在替代的实施例中，伪栅线缝隙103均匀分布于第二柱阵列中相邻行的伪沟道柱120之间。

进一步地，采用栅线缝隙102作为蚀刻通道去除牺牲层141，以及采用栅线缝隙102作为沉积通道形成栅极导体121、122和123，如图7a和7b所示。该步骤为替代工艺，即，将牺牲层141替代成栅极导体121、122和123。

在蚀刻工艺中，采用各向同性蚀刻去除牺牲叠层结构140中的牺牲层141从而形成空腔。

各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在牺牲叠层结构140中的层间绝缘层104和牺牲层141分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C₄F₈、C₄F₆、CH₂F₂和O₂中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙102。牺牲叠层结构140中的牺牲层141的端部暴露于栅线缝隙102的开口中，因此，牺牲层141接触到蚀刻剂。蚀刻剂由栅线缝隙102的开口逐渐向牺牲叠层结构140的内部蚀刻牺牲层141。由于蚀刻剂的选择性，该蚀刻相对于牺牲叠层结构140中的层间绝缘层104去除牺牲层141。

在沉积工艺中，采用原子层沉积(ALD)，在栅线缝隙102和空腔104中填充金属层。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱气体例如是六氟化钨WF₆，采用的还原气体例如是硅烷SiH₄或乙硼烷B₂H₆。在原子层沉积的步骤中，利用六氟化钨WF₆与硅烷SiH₄的反应产物的化学吸附获得钨材料实现沉积过程。

金属层可以形成在成核层的表面上，以改善原子层沉积期间前驱气体在表面上的化学吸附特性，并且可以提高金属层在层间绝缘层104上的附着强度。

进一步地，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，在金属层中重新形成栅线缝隙102和伪栅线缝隙103。

该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙102的钨材料。进一步地，栅线缝隙102不仅将金属层分离成不同的层面，从而形成栅极导体层121、122和123，而且将每个层面的栅极导体分隔成多条栅线。

在该步骤中形成的栅极导体121、122和123与层间绝缘层104交替堆叠，从而形成栅叠层结构120。与牺牲叠层结构140相比，栅叠层结构120中的栅极导体层121、122和123替换了牺牲叠层结构140中的牺牲层141。栅极导体121、122和123中最顶部层面的栅极导体121的台阶边缘对应于单元区131和外围区132之间的边界。

在垂直方向上，伪栅线缝隙103从栅叠层结构120的表面向下延伸至衬底101的表面，即，伪栅线缝隙103贯穿栅叠层结构120。在横向方向上，伪栅线缝隙103在单元区131中从第一柱阵列的边缘延伸至单元区131和外围区132之间的边界。伪栅线缝隙103邻近栅线缝隙102，并且位于第二柱阵列中外侧相邻行的伪沟道柱120之间。

优选地，采用栅线缝隙102进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区。掺杂区作为公共源区的接触区。源极线SL经由所述掺杂区连接至公共源区。

优选地，采用绝缘材料填充栅线缝隙102和伪栅线缝隙103，然后在3D存储器件100的单元区131形成多条位线(未示出)，在3D存储器件100的外围区132形成多条字线(未示出)。所述多条位线分别与至少一个沟道柱110的第一端电连接，所述多条字线分别经由导电通道与相应一个层面的栅极导体的至少一条栅线电连接。该3D存储器件100的一个存储单元串包括与同一条位线相连接的至少一个沟道柱110。

图8a至8b分别示出根据现有技术和根据本发明实施例的3D存储器件的扫描电镜照片。

根据现有技术和根据本发明实施例的3D存储器件，分别包括单元区131和外围区132，栅线缝隙102相应地从单元区131延伸至外围区132。在单元区131中，所述多个沟道柱110在多条栅线中分别排列成第一柱阵列，在外围区132中，所述多个伪沟道柱120在多条栅线中分别排列成第二柱阵列。彼此相邻的伪沟道柱120的行间距大于彼此相邻的沟道柱110的行间距，彼此相邻的伪沟道柱120的列间距大于彼此相邻的沟道柱110的列间距。

如图8a所示，在根据现技术的3D存储器件中，在单元区131和外围区132的边界处存在着应力梯度，栅线缝隙102在边界处的线条出现缺口105，表明存在着过蚀刻的缺陷。在缺口105的位置，使得沟道柱110与栅线缝隙102距离过近，甚至直接连接，沟道柱110与栅线、栅线与栅线，栅线与栅线缝隙102间的漏电显著增加，使得3D存储器件的产品良率和可靠性降低。

如图8b所示，在本发明实施例的3D存储器件中，在单元区131邻近所述边界的位置形成伪栅线缝隙(dummy gap)103。具体地，伪栅线缝隙103在单元区131中从第一柱阵列的边缘延伸至单元区131和外围区132之间的边界。伪栅线缝隙103邻近栅线缝隙102，并且位于第二柱阵列中外侧相邻行的伪沟道柱120之间。栅线缝隙102在边界处的线条平滑完整，表明已经消除了过蚀刻的缺陷。因此，伪栅线缝隙103消除了单元区131和外围区132边界处的应力梯度，因而避免沟道柱与栅线、栅线与栅线，栅线与栅线缝隙间的漏电，从而可以提高3D存储器件的产品良率和可靠性。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (14)

1.一种3D存储器件，包括：

衬底；

栅叠层结构，位于所述衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层，所述多个栅极导体从单元区延伸至与所述单元区邻接的外围区，并且所述多个栅极导体在所述外围区中呈台阶状；

多个沟道柱和多个伪沟道柱，所述多个沟道柱在所述单元区中贯穿所述栅叠层结构，所述多个伪沟道柱在所述单元区和所述外围区中贯穿所述栅叠层结构，所述多个沟道柱到达所述衬底中的公共源区；

多个栅线缝隙，从所述单元区延伸至所述外围区，并且将所述多个栅极导体分别隔开成多条栅线；以及

多个伪栅线缝隙，在所述单元区中延伸至所述单元区和所述外围区之间的边界，

其中，所述多个沟道柱在所述多条栅线中分别排列成第一柱阵列，所述多个伪沟道柱在所述多条栅线中分别排列成第二柱阵列，所述第二柱阵列的至少一部分位于所述单元区中，

所述多个伪栅线缝隙从所述第一柱阵列的边缘延伸至所述边界，并且分别位于所述第二柱阵列的相邻行的伪沟道柱之间。

2.根据权利要求1所述的3D存储器件，其中，所述多个栅极导体的至少一部分形成台阶表面，并且所述多个栅极导体中最顶部层面的栅极导体的台阶边缘对应于所述边界。

3.根据权利要求1所述的3D存储器件，其中，所述第二柱阵列的行间距大于所述第一柱阵列的行间距，以容纳所述多个伪栅线缝隙。

4.根据权利要求1所述的3D存储器件，其中，所述多个伪栅线缝隙位于所述第二柱阵列中外侧相邻行的伪沟道柱之间。

5.根据权利要求1所述的3D存储器件，其中，所述多个伪栅线缝隙均匀分布于所述第二柱阵列中相邻行的伪沟道柱之间。

6.根据权利要求1所述的3D存储器件，其中，所述多个伪栅线缝隙与所述多个栅线缝隙垂直延伸相同的深度。

7.根据权利要求1所述的3D存储器件，其中，所述多个伪栅线缝隙的宽度小于所述多个栅线缝隙的宽度。

8.根据权利要求1所述的3D存储器件，其中，在所述多个栅线缝隙和所述多个伪栅线缝隙中填充有绝缘材料。

9.根据权利要求1所述的3D存储器件，还包括：

多条位线，分别与所述多个沟道柱中的至少一个沟道柱的第一端电连接；以及

多条字线，分别经由互连通道与所述多个栅极导体中相应一个层面的栅极导体的至少一条栅线电连接。

10.根据权利要求1所述的3D存储器件，还包括经由所述多个栅线缝隙形成于所述衬底中的掺杂区。

11.一种3D存储器件的制造方法，所述3D存储器件包括彼此邻接的单元区和外围区，所述制造方法包括：

在衬底上形成牺牲叠层结构，所述牺牲叠层结构包括交替堆叠的多个牺牲层与多个层间绝缘层；

形成贯穿所述牺牲叠层结构的多个沟道柱和多个伪沟道柱，所述多个沟道柱位于所述单元区中，所述多个伪沟道柱位于所述单元区和所述外围区中，并且所述多个沟道柱到达所述衬底中的公共源区；

形成多个栅线缝隙和多个伪栅线缝隙，所述多个栅线缝隙从所述单元区延伸至所述外围区，并且将所述多个牺牲层分隔成多个彼此隔开的部分，所述多个伪栅线缝隙在所述单元区中延伸至所述单元区和所述外围区之间的边界；

采用所述多个栅线缝隙作为蚀刻通道和沉积通道，将所述多个牺牲层替换成多个栅极导体，以形成栅叠层结构，所述多个栅线缝隙将所述多个栅极导体分别隔开成多条栅线，

其中，所述多个沟道柱在所述多条栅线中分别排列成第一柱阵列，所述多个伪沟道柱在所述多条栅线中分别排列成第二柱阵列，所述第二柱阵列的至少一部分位于所述单元区中，

所述多个伪栅线缝隙从所述第一柱阵列的边缘延伸至所述边界，并且分别位于所述第二柱阵列的相邻行的伪沟道柱之间。

12.根据权利要求11所述的制造方法，其中，所述多个栅极导体从所述单元区延伸至所述外围区，并且所述多个栅极导体在所述外围区中呈台阶状。

13.根据权利要求12所述的制造方法，其中，所述多个栅极导体的至少一部分形成台阶表面，并且所述多个栅极导体中最顶部层面的栅极导体的台阶边缘对应于所述边界。

14.根据权利要求11所述的制造方法，还包括：在所述多个栅线缝隙和所述多个伪栅线缝隙中填充绝缘材料。

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