CN111180457B - 3d存储器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；位于衬底上的栅叠层结构，栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；以及贯穿栅叠层结构的多个沟道柱，其中，在各个沟道柱的底部具有外延层，外延层的第一部分具有与沟道柱接触的沟槽，外延层的第二部分位于第一部分与衬底之间，第一部分的蚀刻速率小于硅的蚀刻速率。在该3D存储器件中，蚀刻剂对第一部分的蚀刻速率较小，可以避免在形成沟道柱的蚀刻工艺中对外延层造成损伤，从而提高3D存储器件的良率和可靠性。
Description
技术领域
本发明涉及存储器技术领域，更具体地，涉及一种3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储单元的导体层，采用沟道柱(channel hole,CH)结构形成具有存储功能的存储单元串。在形成沟道柱侧壁结构层时，需要采用多晶硅置换保护层，在去除保护层的步骤中，蚀刻剂往往会同时对保护层和外延层进行蚀刻，蚀刻深度难以控制，可能出现保护层残留和/或外延层蚀刻过多的情况，从而影响3D存储器件的良率和可靠性。
因此，亟需对现有技术的3D存储器件及其制造方法进行进一步改进，以提高3D存储器件的良率和可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，其中，外延层第一部分的蚀刻速率小于硅的蚀刻速率，从而可以避免在形成沟道柱的蚀刻工艺中对外延层造成损伤。
根据本发明的第一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述栅叠层结构的多个沟道柱；以及连接至所述沟道柱底部的外延层，其中，所述外延层的第一部分具有与所述沟道柱接触的沟槽，所述外延层的第二部分位于所述第一部分与所述衬底之间，所述第一部分的蚀刻速率小于硅的蚀刻速率。
优选地，所述第一部分和所述第二部分的材料为锗化硅。
优选地，所述第一部分为碳化硅层，所述第二部分为硅层。
优选地，位于所述栅叠层结构底部的所述栅极导体形成底部选择栅，所述第二部分与所述底部选择栅极连接，并延伸至所述衬底，其中，所述第二部分的高度高于所述底部选择栅的顶部。
优选地，所述沟道柱包括在侧壁依次堆叠的阻挡介质层、电荷存储层、隧穿介质层和沟道层，所述沟道层延伸至所述第一部分。
优选地，还包括：贯穿所述栅叠层结构的多个假沟道柱，在各个所述假沟道柱的底部具有所述外延层，所述假沟道柱的孔径大于所述沟道柱的孔径。
根据本发明的第二方面，提供一种3D存储器件的制造方法，包括：形成位于衬底上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；形成贯穿所述栅叠层结构的多个沟道柱；以及在形成所述多个沟道柱之前，在各个所述沟道柱的底部形成外延层，其中，所述外延层的第一部分具有与所述沟道柱接触的沟槽，所述外延层的第二部分位于所述第一部分与所述衬底之间，所述第一部分的蚀刻速率小于硅的蚀刻速率。
优选地，形成所述外延层的方法包括：形成贯穿所述栅叠层结构的多个开口，各个所述开口延伸至所述衬底；以及在各个所述开口的底部形成锗化硅，其中，所述锗化硅与所述沟道柱连接的部分为所述第一部分，所述锗化硅与所述衬底连接的部分为所述第二部分。
优选地，形成所述外延层的方法包括：形成贯穿所述栅叠层结构的多个开口，各个所述开口延伸至所述衬底；在各个所述开口的底部形成硅层；以及形成覆盖所述硅层表面的碳化硅层，其中，所述第一部分包括所述碳化硅层，所述第二部分包括所述硅层。
优选地，形成所述多个沟道柱的方法包括：在所述开口的侧壁依次形成阻挡介质层、电荷存储层、隧穿介质层和保护层；在所述阻挡介质层、所述电荷存储层、所述隧穿介质层和所述保护层的底部形成通孔，并经由所述通孔在所述第一部分形成所述沟槽；去除所述保护层；以及形成覆盖于所述隧穿介质层表面、所述通孔侧壁和所述沟槽表面的沟道层。
优选地，还包括：形成贯穿所述栅叠层结构的多个假沟道柱，在各个所述假沟道柱的底部具有所述外延层，所述假沟道柱的孔径大于所述沟道柱的孔径。
本发明提供的3D存储器件及其制造方法，外延层的第一部分的蚀刻速率应小于硅的蚀刻速率，可以避免在形成沟道柱的蚀刻工艺中对外延层造成损伤，即在采用蚀刻剂去除保护层时，蚀刻剂去除的外延层的厚度会大大降低，因此可以在完全去除保护层的同时，不必担心外延层损伤过大的问题，使得去除保护层的蚀刻工艺的难度降低，可控性大大增加，避免了保护层残留和外延层损伤过多的问题。
进一步地，在该3D存储器件及其制造方法中，与硅作为外延层相比，由于锗化硅具有更高的载流子迁移率，因此采用锗化硅作为外延层可以大幅提高3D存储器件的性能。
进一步地，由于3D存储器件的堆叠层数越来越多，沟道柱和假沟道柱的高度越来越高，因此去除保护层的工艺难度越来越来高，采用锗化硅作为外延层可以降低去除保护层的工艺难度，有利于形成更多层数的3D存储器件。
进一步地，在该3D存储器件及其制造方法中，即使假沟道柱的特征尺寸较大，蚀刻剂与假沟道柱中的外延层接触面积大，但由于蚀刻剂对外延层的蚀刻速率低，因此不会出现位于假沟道柱底部的外延层损伤较大的问题，避免了假沟道柱外延层损伤导致的漏电问题。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。
图2示出3D存储器件的透视图。
图3a至3f示出本发明第一实施例的3D存储器件制造方法的各个阶段的截面图。
图4a至4f示出本发明第二实施例的3D存储器件制造方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本申请的发明人发现，在形成沟道柱和假沟道柱的侧壁结构层时，在去除保护层的步骤中，通常利用蚀刻剂(例如氢氧化铵)的选择性去除保护层，但在实际工艺过程中，保护层的材料为非晶硅，外延层的材料为硅或掺杂的硅，蚀刻剂会同时对保护层和外延层进行蚀刻，蚀刻工艺的进程难以控制，尤其在假沟道柱中，由于假沟道柱的特征尺寸较大，蚀刻剂与外延层接触面积大，因此更容易造成外延层损伤较大，甚至外延层顶部会被完全去除。当保护层蚀刻不足时，残留的牺牲会影响器件的沟道电流、电场强度分布、亚阈值斜率等电学性能参数，从而严重影响3D存储器件的整体性能；当蚀刻剂对外延层造成的损伤较大时，容易在后续制程中产生漏电。
本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件及其制造方法。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。本实施例中仅给出4个存储晶体管作为示例，可以理解，本发明不限于此，存储晶体管个数可以为任意多个。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的栅叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的栅叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的外延层和阻挡介质层以及存储晶体管M1至M4的外延层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底101形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)161分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
在另外一些实施例中，在3D存储器件200的非存储区域具有多个假沟道柱(未示出)，假沟道柱与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3D存储器件中，假沟道柱并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱没有形成有效的存储单元。
图3a至3f示出本发明第一实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
本发明开始于已经在半导体衬底101上形成绝缘叠层结构150的半导体结构，如图3a所示。
半导体结构包括半导体衬底101及其上的绝缘叠层结构150，该绝缘叠层结构150包括交替堆叠的多个层间绝缘层151和多个牺牲层152。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。在半导体结构上还包括多个开口117，开口117贯穿绝缘叠层结构150并延伸至半导体衬底101的内部，为了清楚起见，在图3a中仅示出一个开口117。
如下文所述，牺牲层152将替换成栅极导体，栅极导体进一步连接至字线。为了形成从栅极导体到达字线的导电通道，多个牺牲层152例如图案化为台阶状，即，每个牺牲层152的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层152的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构150。
进一步地，形成位于开口117底部的外延层116，并形成覆盖于开口117内壁的SONO结构(保护层118、隧穿介质层112、电荷存储层113和阻挡介质层114)，如图3b所示。
在该步骤中，例如采用外延工艺形成外延层116，在形成外延层116之后，依次形成覆盖于开口117内壁的阻挡介质层114、电荷存储层113、隧穿介质层112和保护层118，例如采用原子层沉积(Atomic Layer Deposition,ALD)，物理气相沉积(Physical VaporDeposition,PVD)或化学气相沉积(Chemical Vapor Deposition,CVD)，依次形成覆盖于开口117内壁的阻挡介质层114、电荷存储层113、隧穿介质层112和保护层118。在该实施例中，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，保护层118例如为非晶硅(a-Si)。
在该实施例中，外延层116包括第一部分和第二部分，外延层的第一部分具有与沟道柱接触的沟槽，外延层的第二部分位于第一部分与衬底之间，第一部分的蚀刻速率小于硅的蚀刻速率。优选地，外延层116的材料为锗化硅(SiGe)，锗化硅与沟道柱连接的部分为第一部分，锗化硅与衬底连接的部分为第二部分。外延层116的蚀刻速率与传统的采用硅或掺杂的硅作为外延层116相比，锗化硅更难以蚀刻，即在同样的条件下，蚀刻剂对锗化硅的蚀刻速率小于对硅的蚀刻速率，例如在常温下，氢氧化铵对硅的蚀刻速率约为对锗化硅的蚀刻速率的14倍。因此，采用锗化硅作为外延层116有利于后续去除保护层118的步骤，即在采用蚀刻剂去除保护层118时，蚀刻剂去除的外延层116的厚度会大大降低，因此可以在完全去除保护层118的同时，不必担心外延层116损伤过大的问题，使得去除保护层118的蚀刻工艺的难度降低，可控性大大增加，避免了保护层118残留和外延层116损伤过多的问题。进一步地，与硅作为外延层116相比，由于锗化硅具有更高的载流子迁移率，因此采用锗化硅作为外延层116可以大幅提高3D存储器件的性能。进一步地，由于3D存储器件的堆叠层数越来越多，沟道柱和假沟道柱的高度越来越高，因此去除保护层118的工艺难度越来越来高，采用锗化硅作为外延层116可以降低去除保护层118的工艺难度，有利于形成更多层数的3D存储器件。
进一步地，在SONO结构中形成通孔，并经由所述通孔在外延层116中形成沟槽119，如图3c所示。在该步骤中，采用各向异性的蚀刻方法蚀刻SONO结构和外延层116的顶部，以形成沟槽119，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在外延层116一定深度处停止。
进一步地，去除保护层118，如图3d所示。采用湿法蚀刻去除保护层118，蚀刻剂例如为氢氧化铵，经过氢氧化铵溶液冲洗后，采用去离子水冲洗该半导体结构。在氢氧化铵溶液中，外延层116对保护层118具有高选择比，从而蚀刻去除保护层118时不会对外延层116造成过多损伤，使得蚀刻工艺更方便控制。
进一步地，形成沟道层111，如图3e所示。例如采用原子层沉积，物理气相沉积或化学气相沉积，形成沟道层111，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构，并且沟道层111与外延层116连接，从而形成了沟道柱。优选地，在沟道柱的芯部形成氧化层115。
在另外一些实施例中，还形成了贯穿绝缘叠层结构150的假沟道柱，假沟道柱的结构与沟道柱的结构可以相同或不同，当假沟道柱的结构与沟道柱的结构相同时，假沟道柱优选和沟道柱同时形成，与沟道柱不同的是，假沟道柱的密度小、特征尺寸大，在该实施例中，由于蚀刻剂对外延层的蚀刻速率低，因此不会出现位于假沟道柱底部的外延层损伤较大的问题，避免了假沟道柱外延层损伤导致的漏电问题。
进一步地，在绝缘叠层结构150中形成栅线缝隙161(参见图2)，经由栅线缝隙161去除绝缘叠层结构150中的牺牲层152以形成空腔，以及采用金属层填充空腔形成栅极导体121、122、123，以形成栅叠层结构120，如图3f所示。
在形成栅线缝隙161时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。
在该实施例中，栅线缝隙161将栅极导体分割成多条栅线。为此，栅线缝隙161贯穿绝缘叠层结构150。
在形成空腔时，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构150中的牺牲层152从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
在绝缘叠层结构150中的层间绝缘层和牺牲层分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。绝缘叠层结构150中的牺牲层的端部暴露于栅线缝隙161的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向绝缘叠层结构150的内部蚀刻牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构150中的层间绝缘层去除牺牲层。
在形成栅极导体时，利用栅线缝隙161作为沉积物通道，例如采用原子层沉积(ALD)，在栅线缝隙161和空腔中填充金属层。
在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
图4a至4f示出本发明第二实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
本发明开始于已经在半导体衬底101上形成绝缘叠层结构150的半导体结构，如图4a所示。
半导体结构包括半导体衬底101及其上的绝缘叠层结构150，该绝缘叠层结构150包括交替堆叠的多个层间绝缘层151和多个牺牲层152。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。在半导体结构上还包括多个开口117，开口117贯穿绝缘叠层结构150并延伸至半导体衬底101的内部，为了清楚起见，在图4a中仅示出一个开口117。
如下文所述，牺牲层152将替换成栅极导体，栅极导体进一步连接至字线。为了形成从栅极导体到达字线的导电通道，多个牺牲层152例如图案化为台阶状，即，每个牺牲层152的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层152的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构150。
进一步地，形成位于开口117底部的外延层126，并形成覆盖于开口117内壁的SONO结构(保护层118、隧穿介质层112、电荷存储层113和阻挡介质层)，如图4b所示。
在该步骤中，例如采用外延工艺形成外延层126。在形成外延层126之后，依次形成覆盖于开口117内壁的阻挡介质层114、电荷存储层113、隧穿介质层112和保护层118，例如采用原子层沉积(Atomic Layer Deposition,ALD)，物理气相沉积(Physical VaporDeposition,PVD)或化学气相沉积(Chemical Vapor Deposition,CVD)，依次形成覆盖于开口117内壁的阻挡介质层114、电荷存储层113、隧穿介质层112和保护层118。在该实施例中，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，保护层118例如为非晶硅(a-Si)。
在该实施例中，外延层116包括第一部分和第二部分，外延层的第一部分具有与沟道柱接触的沟槽，外延层的第二部分位于第一部分与衬底之间，第一部分的蚀刻速率小于硅的蚀刻速率。优选地，外延层126包括碳化硅层124和硅层125，第一部分包括碳化硅层124，第二部分包括硅层125。例如，先形成硅层125，硅层125的高度优选高于底部选择栅(最底层的牺牲层152用于形成所述底部选择栅)的顶部，之后在硅层125之上形成碳化硅层124。与传统的采用硅或掺杂的硅作为外延层126相比，碳化硅更难以蚀刻，即，在同样的条件下，蚀刻剂对碳化硅的蚀刻速率小于对硅的蚀刻速率，例如在常温下，氢氧化铵对碳化硅的蚀刻速率小到几乎可以忽略不计。因此，采用碳化硅层124覆盖在硅层125的表面有利于后续去除保护层118的步骤，即在采用蚀刻剂去除保护层118时，蚀刻剂去除的外延层126的厚度会大大降低，因此可以在完全去除保护层118的同时，不必担心外延层126损伤过大的问题，使得去除保护层118的蚀刻工艺的难度降低，可控性大大增加，避免了保护层118残留和外延层126损伤过多的问题。进一步地，由于3D存储器件的堆叠层数越来越多，沟道柱和假沟道柱的高度越来越高，因此去除保护层118的工艺难度越来越来高，采用碳化硅层124覆盖在硅层125的表面可以降低去除保护层118的工艺难度，有利于形成更多层数的3D存储器件。
进一步地，在SONO结构中形成通孔，并经由所述通孔在外延层126中形成沟槽119，如图4c所示。在该步骤中，采用各向异性的蚀刻方法蚀刻SONO结构和外延层126的顶部，以形成沟槽119，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在外延层126一定深度处停止。
进一步地，经由沟槽119去除保护层118，如图4d所示。采用湿法蚀刻去除保护层118，蚀刻剂例如为氢氧化铵，经过氢氧化铵溶液冲洗后，采用去离子水冲洗该半导体结构。在氢氧化铵溶液中，外延层126对保护层118具有高选择比，从而蚀刻去除保护层118时不会对外延层126造成过多损伤，使得蚀刻工艺更方便控制。
进一步地，形成沟道层111，如图4e所示。例如采用原子层沉积，物理气相沉积或化学气相沉积，形成沟道层111，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构，并且沟道层111与外延层126连接。优选地，在沟道柱的芯部形成氧化层115。
进一步地，在绝缘叠层结构150中形成栅线缝隙161(参见图2)，经由栅线缝隙161去除绝缘叠层结构150中的牺牲层152以形成空腔，以及采用金属层填充空腔形成栅极导体121、122、123，以形成栅叠层结构120，如图4f所示。
在形成栅线缝隙161时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。
在该实施例中，栅线缝隙161将栅极导体分割成多条栅线。为此，栅线缝隙161贯穿绝缘叠层结构150。
在形成空腔时，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构150中的牺牲层152从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
在绝缘叠层结构150中的层间绝缘层和牺牲层分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。绝缘叠层结构150中的牺牲层的端部暴露于栅线缝隙161的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向绝缘叠层结构150的内部蚀刻牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构150中的层间绝缘层去除牺牲层。
在形成栅极导体时，利用栅线缝隙161作为沉积物通道，例如采用原子层沉积(ALD)，在栅线缝隙161和空腔中填充金属层。
在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (11)
1.一种3D存储器件，其特征在于，包括：
衬底；
位于所述衬底上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；
贯穿所述栅叠层结构的多个沟道柱；以及
连接至所述沟道柱底部的外延层，
其中，所述外延层的第一部分具有与所述沟道柱接触的沟槽，所述外延层的第二部分位于所述第一部分与所述衬底之间，所述第一部分的蚀刻速率小于硅的蚀刻速率。
2.根据权利要求1所述的3D存储器件，其特征在于，所述第一部分和所述第二部分的材料为锗化硅。
3.根据权利要求1所述的3D存储器件，其特征在于，所述第一部分为碳化硅层，所述第二部分为硅层。
4.根据权利要求1所述的3D存储器件，其特征在于，位于所述栅叠层结构底部的所述栅极导体形成底部选择栅，所述第二部分与所述底部选择栅极连接，并延伸至所述衬底，
其中，所述第二部分的高度高于所述底部选择栅的顶部。
5.根据权利要求1所述的3D存储器件，其特征在于，所述沟道柱包括在侧壁依次堆叠的阻挡介质层、电荷存储层、隧穿介质层和沟道层，所述沟道层延伸至所述第一部分。
6.根据权利要求1所述的3D存储器件，其特征在于，还包括：贯穿所述栅叠层结构的多个假沟道柱，在各个所述假沟道柱的底部具有所述外延层，所述假沟道柱的孔径大于所述沟道柱的孔径。
7.一种3D存储器件的制造方法，其特征在于，包括：
形成位于衬底上的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；
形成贯穿所述栅叠层结构的多个沟道柱；以及
在形成所述多个沟道柱之前，在各个所述沟道柱的底部形成外延层，
其中，所述外延层的第一部分具有与所述沟道柱接触的沟槽，所述外延层的第二部分位于所述第一部分与所述衬底之间，所述第一部分的蚀刻速率小于硅的蚀刻速率。
8.根据权利要求7所述的制造方法，其特征在于，形成所述外延层的方法包括：
形成贯穿所述栅叠层结构的多个开口，各个所述开口延伸至所述衬底；以及
在各个所述开口的底部形成锗化硅，
其中，所述锗化硅与所述沟道柱连接的部分为所述第一部分，所述锗化硅与所述衬底连接的部分为所述第二部分。
9.根据权利要求7所述的制造方法，其特征在于，形成所述外延层的方法包括：
形成贯穿所述栅叠层结构的多个开口，各个所述开口延伸至所述衬底；
在各个所述开口的底部形成硅层；以及
形成覆盖所述硅层表面的碳化硅层，
其中，所述第一部分包括所述碳化硅层，所述第二部分包括所述硅层。
10.根据权利要求8或9所述的制造方法，其特征在于，形成所述多个沟道柱的方法包括：
在所述开口的侧壁依次形成阻挡介质层、电荷存储层、隧穿介质层和保护层；
在所述阻挡介质层、所述电荷存储层、所述隧穿介质层和所述保护层的底部形成通孔，并经由所述通孔在所述第一部分形成所述沟槽；
去除所述保护层；以及
形成覆盖于所述隧穿介质层表面、所述通孔侧壁和所述沟槽表面的沟道层。
11.根据权利要求7所述的制造方法，其特征在于，还包括：形成贯穿所述栅叠层结构的多个假沟道柱，在各个所述假沟道柱的底部具有所述外延层，所述假沟道柱的孔径大于所述沟道柱的孔径。
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