CN110808254B - 3d存储器件及其制造方法 - Google Patents

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Abstract

本申请公开了一种3D存储器件及其制造方法。该方法包括在半导体衬底上形成栅叠层结构，包括交替堆叠的多个栅极导体、多个层间绝缘层以及位于层间绝缘层表面上的第一阻挡层；形成贯穿栅叠层结构以到达半导体衬底的多个栅线缝隙；沿栅线缝隙在第一阻挡层的表面上形成第二阻挡层以及绝缘层；在栅线缝隙中形成与半导体衬底接触的导电通道，绝缘层将导电通道和栅极导体隔开，第一阻挡层和第二阻挡层的材料包括高介电的金属化合物。在层间绝缘层与绝缘层之间形成第一阻挡层以及第二阻挡层，避免了因靠近导电通道处的顶部层间绝缘层的形态被破坏造成3D存储器件的良率和可靠性下降的情况发生。

Description

3D存储器件及其制造方法
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
在NAND结构的3D存储器件中，阵列结构包括栅叠层结构、贯穿栅叠层结构的沟道柱以及位于栅极隔离槽中的导电通道，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用通电沟道实现存储单元串的互连。NAND结构的3D存储器件的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，通过在层间绝缘层与绝缘层之间设置两层阻挡层以提升3D存储器件的良率和可靠性。
根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的所述多个栅极导体层与多个层间绝缘层；
多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底接触；导电通道，贯穿所述栅叠层结构，并与所述半导体衬底接触；绝缘层，围绕所述导电通道，并将所述导电通道与所述多个栅极导体层彼此隔开；以及第一阻挡层以及第二阻挡层，位于所述层间绝缘层与所述绝缘层之间，将所述层间绝缘层与所述绝缘层彼此隔开，所述第一阻挡层和所述第二阻挡层的材料包括高介电的金属化合物。
优选地，所述第一阻挡层为高介电的三氧化二铝，所述第一阻挡层的膜厚为小于或者等于2.7nm。
优选地，所述第二阻挡层为高介电的三氧化二铝。
优选地，所述第一阻挡层包裹所述栅叠层结构中的层间绝缘层。
优选地，所述第二阻挡层位于所述第一阻挡层和所述绝缘层之间，以将所述第一阻挡层与所述绝缘层彼此隔开。
优选地，所述栅极导体位于所述第一阻挡层和所述第二阻挡层之间。
优选地，所述第一阻挡层和所述栅极导体之间还包括粘附层，所述粘附层位于所述栅极导体的部分表面以将所述第一阻挡层和所述栅极导体彼此隔开。
优选地，还包括掺杂区，位于所述半导体衬底中，所述导电通道与所述掺杂区接触。
根据本发明的另一方面，提供一种制造3D存储器件的方法，包括：在半导体衬底上形成栅叠层结构，包括交替堆叠的多个栅极导体、多个层间绝缘层以及位于所述层间绝缘层表面上的第一阻挡层；形成贯穿所述栅叠层结构以到达所述半导体衬底的多个栅线缝隙；沿所述栅线缝隙在所述第一阻挡层的至少部分表面上形成第二阻挡层；以及在所述第二阻挡层表面形成绝缘层；在所述栅线缝隙中形成与所述半导体衬底接触的导电通道，所述绝缘层将所述导电通道和所述栅极导体隔开，所述第一阻挡层和所述第二阻挡层的材料包括高介电的金属化合物。
优选地，形成所述栅叠层结构的步骤包括：形成绝缘叠层结构，包括交替堆叠的多个牺牲层和多个层间绝缘层；形成贯穿所述绝缘层叠层结构到达所述半导体衬底的栅线缝隙以及位于相邻层间绝缘层之间的空腔；在所述暴露的层间绝缘层的表面上形成第一阻挡层；以及在所述空腔中形成所述栅极导体以形成所述栅叠层结构。
优选地，形成第二阻挡层以及绝缘层的步骤包括：在所述第一阻挡层以及所述栅极导体的暴露表面形成所述第二阻挡层；以及在所述第二阻挡层的暴露表面形成所述绝缘层。
优选地，在形成所述导电通道之前还包括：蚀刻所述栅叠层结构顶部靠近所述栅线缝隙的绝缘层。
优选地，在所述空腔中形成所述栅极导体以形成所述栅叠层结构的步骤包括：沿所述栅线缝隙在所述空腔和所述栅线缝隙中填充金属物质；以及回蚀刻所述金属物质以在所述空腔中形成所述栅极导体，所述栅极导体位于所述第一阻挡层和所述第二阻挡层之间。
优选地，在沿所述栅线缝隙在所述空腔和所述栅线缝隙中填充金属物质之前还包括：在第一阻挡层位于空腔中表面上形成粘附层。
优选地，在形成所述栅叠层结构之前还包括：在所述衬底中形成掺杂区，所述导电通道与所述掺杂区接触。
优选地，所述第一阻挡层为高介电的三氧化二铝，所述第一阻挡层的膜厚为小于或者等于2.7nm。
优选地，所述第二阻挡层为高介电的三氧化二铝。
本发明实施例提供的3D存储器件及其制造方法，在栅叠层结构的层间绝缘层与绝缘层之间形成包括高介电的金属化合物的第一阻挡层以及第二阻挡层，使得在蚀刻绝缘层时栅叠层结构靠近栅线缝隙部分的层间绝缘层的形态没有被破坏，在后续形成导电通道不会造成漏电流，进而未导致因漏电流影响3D存储器件的良率和可靠性的情况发生。
本发明实施例提供的3D存储器件及其制造方法，通过在层间绝缘层与栅极导体之间形成包括高介电的金属化合物的第一阻挡层，以提升存储器件的P/E速度。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。
图2示出3D存储器件的透视图。
图3示出图2沿AA线的截面图。
图4a至4i示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。
图5a示出图4g中C处的局部放大的示意图，图5b示出图4g沿BB线的截面图。
图6a和6b分别示出根据本发明实施例的3D存储器件和根据现有技术的3D存储器件的局部放大图，其中示出导电通道附近的一部分结构。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在NAND结构的3D存储器件中，阵列结构包括栅叠层结构、贯穿栅叠层结构的沟道柱以及位于栅极隔离槽中的导电通道，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用通电沟道实现存储单元串的互连。叠层结构中的栅极导体与导电通道彼此距离接近，二者之间由绝缘层隔开。为了提升3D存储器件的P/E速度，使得位于栅叠层结构的层间绝缘层表面以及上方的第一阻挡层为薄的高介电的金属化合物。然而由于第一阻挡层太薄，在形成导电通道之前对位于栅极导体与导电通道孔之间的绝缘层蚀刻时，会使得半导体结构顶部的氧化物绝缘层的部分被蚀刻而减薄，进而在形成导电通道的过程中，会造成漏电流进而影响3D存储器件的良率和可靠性。
本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件及其制造方法。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。图3示出图2沿AA线的截面图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
本发明实施例中示出的3D存储器件具有4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层171隔开，从而形成栅叠层结构120。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底101形成共源极连接。
串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SGD1至SGD4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的电连接结构181到达互连层182，从而彼此互连，然后经由电连接结构183连接至同一条字线(即字线WL1至WL4之一)。
地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的电连接结构181到达互连层182，从而彼此互连，然后经由电连接结构183连接至同一条地选择线SGS。
在3D存储器件中，导电通道160贯穿栅叠层结构120并与半导体衬底101中的掺杂区102接触。
绝缘层150围绕导电通道160并将导电通道160的底部暴露，并将导电通道160与栅叠层结构120中的多个层间绝缘层171以及多个栅极导体层121、122、123隔开。多个层间绝缘层171与绝缘层150之间包括第一阻挡层131、第二阻挡层133，第一阻挡层131包裹多个层间绝缘层171以将其与绝缘层150隔开，第二阻挡层133位于绝缘层150与第一阻挡层131之间，并且第二阻挡层133邻近绝缘层150以将绝缘层150与第一阻挡层131隔开。进一步地，位于栅叠层结构120空腔中的多个栅极导体层121、122、123位于第一阻挡层131和第二阻挡层133之间。进一步地，多个栅极导体层121、122、123与第一阻挡层131之间还包括粘附层132。
其中，第一阻挡层131包裹多个层间绝缘层171并与部分第二阻挡层133接触，粘附层132靠近导电通道160的端部与栅极导体层121、122、123靠近导电通道160的端部平齐，并与未接触第一阻挡层131的第二阻挡层133的部分接触。
其中，栅极导体层121、122、123的材料包括钨。由于栅极导体层121、122、123内形成的空腔邻近导电通道160的开口，该第二阻挡层133接触栅极导体层121、122、123的部分位于相邻两层层间绝缘层171之间，进而绝缘层150随着第二阻挡层133的形态使得自身的部分位于相邻两层层间绝缘层171之间。
其中，粘附层132由钛的硅化物或钛的氮化物组成。第一阻挡层131和第二阻挡层133采用原子层沉积工艺形成，第一阻挡层131和第二阻挡层133的材料包括高介电的金属化合物，例如包括三氧化二铝。在一些优选的实施例中，第一阻挡层131的膜厚为小于或等于2.7nm。薄的第一阻挡层131提升了3D存储器件的P/E速度，第二阻挡层133的存在避免了在形成导电通道160时造成共源极中钨的残留。
图4a至4i示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图，所述截面图沿着图2中的AA线截取。
该制造方法以在已经形成沟道柱110的半导体结构的基础上形成栅线缝隙为初始步骤，如图4a所示。
在衬底101上形成层间绝缘层171和牺牲层172交替堆叠形成的绝缘叠层结构170，以及形成贯穿绝缘叠层结构170的沟道柱110。如下文所述，牺牲层172将替换成栅极导体。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层171例如由氧化硅组成，牺牲层172例如由氮化硅组成。
为了清楚起见，在图4a中未示出沟道柱110的内部结构。参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层111和阻挡介质层114。
进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘叠层结构170中形成栅线缝隙103。
各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
在一些优选的实施例中，经由栅线缝隙103进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区102。掺杂区102作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。
在该实施例中，栅线缝隙103不仅用于将栅极导体分割成多条栅线，而且用于形成源极连接的导电通道。进一步地，栅线缝隙103贯穿叠层结构150到达半导体衬底101中的掺杂区102。
接着，如图4b所示，利用栅线缝隙103作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构170中的牺牲层172从而形成空腔104。
各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在绝缘叠层结构170中的层间绝缘层171和牺牲层172分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙103。绝缘叠层结构170中的牺牲层172的端部暴露于栅线缝隙103的开口中，因此，牺牲层172接触到蚀刻剂。蚀刻剂由栅线缝隙103的开口逐渐向绝缘叠层结构170的内部蚀刻牺牲层172。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构170中的层间绝缘层171去除牺牲层172。
在一些优选的实施中，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层171上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层171在空腔104中的暴露表面平整。
接着，如图4c所示，在上述的湿法蚀刻步骤之后，采用原子层沉积(ALD)，在层间绝缘层171的暴露表面上、由栅线缝隙103暴露的衬底表面上以及绝缘叠层结构170顶部的层间绝缘层171表面上形成第一阻挡层131。
在该实施例中，第一阻挡层131的材料为高介电的金属化合物，第一阻挡层131例如包括三氧化二铝。在一些优选的实施例中，第一阻挡层131的膜厚为小于或等于2.7nm。
接着，如图4d所示，在形成第一阻挡层131之后，采用原子层沉积(ALD)，在部分第一阻挡层131的暴露表面上形成粘附层132。
在该实施例中，粘附层132例如由钛的硅化物或氮化物组成。
接着，如图4e所示，利用栅线缝隙103作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙103和空腔104中填充金属层134。
在该实施例中，金属层134例如由钨组成。在原子层沉积中采用的前驱气体例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
金属层134形成在粘附层132的表面上，可以改善原子层沉积期间前驱气体在表面上的化学吸附特性，并且可以提高金属层134在层间绝缘层171上的附着强度。
接着，如图4f所示，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etch back)，在金属层134中重新形成暴露部分衬底表面的栅线缝隙103。
该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙103的钨材料。进一步地，栅线缝隙103不仅将金属层134分离成不同的层面，从而形成栅极导体层121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在栅线缝隙103的侧壁上，栅极导体层121、122和123邻接栅线缝隙103的端部暴露。
在该步骤中形成的栅极导体121、122和123与层间绝缘层171交替堆叠，从而形成栅叠层结构120。与绝缘叠层结构170相比，栅叠层结构120中的栅极导体层121、122和123置换了绝缘叠层结构170中的牺牲层172。
接着，如图4g所示，采用原子层沉积(ALD)，覆盖栅极导体层121、122和123邻近栅线缝隙103的端部以及暴露的第一阻挡层131表面形成第二阻挡层133。进一步地，栅叠层结构120中最顶部的一层层间绝缘层171靠近栅线缝隙103的表面上依次形成第一阻挡层131、第二阻挡层133(如图5a示出的图4g中C处的放大图)。在该实施例中，第二阻挡层133的材料为高介电的金属化合物，第二阻挡层133例如包括三氧化二铝。
由于栅极导体层121、122、123内形成的空腔邻近栅线缝隙103，该第二阻挡层133接触栅极导体层121、122、123的部分位于相邻两层层间绝缘层171之间。
在该实施例中，在沟道柱110与栅极导体层121、122、123之间依次形成第一阻挡层131、粘附层132(如图5b示出的图4g沿BB线的截面图)，以将沟道柱与栅极导体隔开。
接着，如图4h所示，在栅线缝隙103中形成位于其侧壁的绝缘层150，绝缘层150覆盖于第二阻挡层133暴露的表面上。并且使得部分衬底表面通过栅线缝隙103暴露。绝缘层150随着第二阻挡层133的形态使得自身的部分位于相邻两层层间绝缘层171之间。
接着，如图4i所示，蚀刻栅叠层结构120顶部靠近栅线缝隙103的部位，以使得栅叠层结构120顶部的层间绝缘层171上方的第一阻挡层131、第二阻挡层133以及部分层间绝缘层171，以备后续在栅线缝隙103中形成通道。
接着，如图3所示，形成的导电通道160与栅极导体层121、122和123之间由绝缘层150以及第二阻挡层133隔开。与沟道柱110类似，导电通道160贯穿叠层结构120。导电通道160的第一端与衬底101相连接，第二端延伸至叠层结构120的顶部。在优选的实施例中，导电通道160的第一端接触衬底101中的掺杂区102，从而实现与衬底101之间的连接。如上所述，沟道柱110经由衬底101形成共源极连接，导电通道160提供共源极连接至源极线SL的导电路径。
图6a和6b分别示出根据本发明实施例的3D存储器件和根据现有技术的3D存储器件的局部放大图，其中示出导电通道附近的一部分结构。
如图6a所示，在根据本发明实施例提供的3D存储器中，形成第一阻挡层以提升了3D存储器件的P/E速度。在此基础上形成第二阻挡层以通过包括高介电的金属化合物的第一阻挡层以及第二阻挡层将绝缘层和层间绝缘层隔开，在蚀刻绝缘层时栅叠层结构120靠近栅线缝隙103部分的层间绝缘层171的形态没有被破坏，在后续形成导电通道160不会造成金属钨的残留，进而未导致因钨泄漏影响3D存储器件的良率和可靠性的情况发生。
如图6b所示，在根据现有技术提供的3D存储器中，仅通过一层阻挡层将绝缘层和层间绝缘层隔开，在蚀刻绝缘层时栅叠层结构靠近栅线缝隙部分的层间绝缘层的形态被破坏，在后续形成导电通道时造成金属钨的残留，进而导致钨泄漏影响3D存储器件的良率和可靠性。
本发明实施例提供的3D存储器件及其制造方法，通过在层间绝缘层与栅极导体之间形成包括高介电的金属化合物的第一阻挡层，以提升存储器件的P/E速度。
本发明实施例提供的3D存储器件及其制造方法，在层间绝缘层与绝缘层之间形成包括高介电的金属化合物的第一阻挡层以及第二阻挡层，使得在蚀刻绝缘层时栅叠层结构靠近栅线缝隙部分的层间绝缘层的形态没有被破坏，在后续形成导电通道不会造成金属钨的残留，进而未导致因钨泄漏影响3D存储器件的良率和可靠性的情况发生。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (13)

1.一种3D存储器件，其中，包括：
半导体衬底；
栅叠层结构，位于所述半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；
多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底接触；
导电通道，贯穿所述栅叠层结构，并与所述半导体衬底接触；
绝缘层，围绕所述导电通道，并将所述导电通道与所述多个栅极导体层彼此隔开；以及
第一阻挡层以及第二阻挡层，位于所述层间绝缘层与所述绝缘层之间，第一阻挡层包裹所述层间绝缘层，第二阻挡层位于所述第一阻挡层与所述绝缘层之间，将所述第一阻挡层与所述绝缘层彼此隔开，且栅极导体位于第一阻挡层与第二阻挡层之间，所述第一阻挡层和所述第二阻挡层的材料包括高介电的金属化合物。
2.根据权利要求1所述的3D存储器件，其中，所述第一阻挡层为高介电的三氧化二铝，所述第一阻挡层的膜厚为小于或者等于2.7nm。
3.根据权利要求1所述的3D存储器件，其中，所述第二阻挡层为高介电的三氧化二铝。
4.根据权利要求1所述的3D存储器件，其中，所述第一阻挡层和所述栅极导体之间还包括粘附层，所述粘附层位于所述栅极导体的部分表面以将所述第一阻挡层和所述栅极导体彼此隔开。
5.根据权利要求1所述的3D存储器件，其中，还包括掺杂区，位于所述半导体衬底中，所述导电通道与所述掺杂区接触。
6.一种3D存储器件的制造方法，其中，包括：
在暴露的层间绝缘层的表面上形成第一阻挡层，以及在空腔中形成栅极导体以形成栅叠层结构；
形成贯穿所述栅叠层结构以到达半导体衬底的多个栅线缝隙；
沿所述栅线缝隙在所述第一阻挡层和栅极导体的暴露表面形成第二阻挡层；以及
在所述第二阻挡层的暴露表面形成绝缘层；
在所述栅线缝隙中形成与所述半导体衬底接触的导电通道，所述绝缘层将所述导电通道和所述栅极导体隔开，所述第一阻挡层和所述第二阻挡层的材料包括高介电的金属化合物。
7.根据权利要求6所述的3D存储器件的制造方法，其中，还包括：
形成绝缘叠层结构，包括交替堆叠的多个牺牲层和多个层间绝缘层；
形成位于相邻层间绝缘层之间的空腔。
8.根据权利要求6所述的3D存储器件的制造方法，其中，在形成所述导电通道之前还包括：
蚀刻所述栅叠层结构顶部靠近所述栅线缝隙的绝缘层。
9.根据权利要求7所述的3D存储器件的制造方法，其中，在所述空腔中形成所述栅极导体以形成所述栅叠层结构的步骤包括：
沿所述栅线缝隙在所述空腔和所述栅线缝隙中填充金属物质；以及
回蚀刻所述金属物质以在所述空腔中形成所述栅极导体，所述栅极导体位于所述第一阻挡层和所述第二阻挡层之间。
10.根据权利要求9所述的3D存储器件的制造方法，其中，在沿所述栅线缝隙在所述空腔和所述栅线缝隙中填充金属物质之前还包括：
在第一阻挡层位于空腔中表面上形成粘附层。
11.根据权利要求6所述的3D存储器件的制造方法，其中，在形成所述栅叠层结构之前还包括：
在所述衬底中形成掺杂区，所述导电通道与所述掺杂区接触。
12.根据权利要求6所述的3D存储器件的制造方法，其中，所述第一阻挡层为高介电的三氧化二铝，所述第一阻挡层的膜厚为小于或者等于2.7nm。
13.根据权利要求6所述的3D存储器件的制造方法，其中，所述第二阻挡层为高介电的三氧化二铝。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110828469B (zh) * 2019-10-23 2023-07-21 长江存储科技有限责任公司 3d存储器件及其制造方法
JP2021150524A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置
CN111575677B (zh) * 2020-04-24 2021-11-02 长江存储科技有限责任公司 原子层沉积设备及3d存储器件
CN113488481A (zh) * 2021-07-02 2021-10-08 长江存储科技有限责任公司 三维存储装置及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103383943A (zh) * 2012-05-02 2013-11-06 爱思开海力士有限公司 半导体器件及其制造方法
CN107768446A (zh) * 2016-08-22 2018-03-06 三星电子株式会社 具有电荷固定层的半导体器件
CN109935547A (zh) * 2019-03-29 2019-06-25 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN109935594A (zh) * 2019-03-26 2019-06-25 长江存储科技有限责任公司 3d存储器件及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150062768A (ko) * 2013-11-29 2015-06-08 삼성전자주식회사 이중 블로킹 절연막들을 갖는 반도체 메모리 소자를 제조하는 방법
US10115735B2 (en) * 2017-02-24 2018-10-30 Sandisk Technologies Llc Semiconductor device containing multilayer titanium nitride diffusion barrier and method of making thereof
US11217532B2 (en) * 2018-03-14 2022-01-04 Sandisk Technologies Llc Three-dimensional memory device containing compositionally graded word line diffusion barrier layer for and methods of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103383943A (zh) * 2012-05-02 2013-11-06 爱思开海力士有限公司 半导体器件及其制造方法
CN107768446A (zh) * 2016-08-22 2018-03-06 三星电子株式会社 具有电荷固定层的半导体器件
CN109935594A (zh) * 2019-03-26 2019-06-25 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109935547A (zh) * 2019-03-29 2019-06-25 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法

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