CN107768446A - 具有电荷固定层的半导体器件 - Google Patents

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Abstract

一种半导体器件可以包括：交替堆叠在衬底上的栅电极和层间绝缘层、穿透栅电极和层间绝缘层的沟道层、在栅电极与沟道层之间的栅极电介质层、填充沟道层的内部的至少一部分的填充绝缘体、在沟道层与填充绝缘体之间并且包括高k材料和/或金属的电荷固定层、以及连接到沟道层并在填充绝缘体上的导电焊盘。导电焊盘可以与电荷固定层物理分离。

Description

具有电荷固定层的半导体器件
技术领域
这里公开的发明构思的实施方式涉及半导体器件，更具体地，涉及具有垂直晶体管结构的半导体器件及其制造方法。
背景技术
通常，一些电子产品的体积已经逐渐减小，同时仍然需要处理高容量数据。因此，在这种电子产品中使用的半导体器件可以具有高集成程度。为了增加半导体器件的集成，一些半导体器件可以具有三维晶体管结构，例如垂直晶体管结构，而不是平面晶体管结构。
发明内容
本发明构思的一方面是提供具有改进的沟道特性的半导体器件及其制造方法。
根据本发明构思的一些实施方式，提供一种半导体器件。半导体器件可以包括交替堆叠在衬底上的栅电极和层间绝缘层。半导体器件可以包括穿透栅电极和层间绝缘层的沟道层。半导体器件可以包括在栅电极与沟道层之间的栅极电介质层。半导体器件可以包括填充绝缘体，其填充沟道层的内部的至少一部分。半导体器件可以包括电荷固定层，其在沟道层与填充绝缘体之间并且包括高k材料和/或金属。半导体器件可以包括连接到沟道层并在填充绝缘体上的导电焊盘。导电焊盘可以与电荷固定层物理分离。
根据本发明构思的一些实施方式，提供一种半导体器件。半导体器件可以包括堆叠结构，其包括交替堆叠在衬底上的导电层和层间绝缘层，并且具有在堆叠方向上穿透该堆叠结构的孔。半导体器件可以包括在孔中的垂直结构。垂直结构可以顺序地包括邻近于导电层的栅极电介质层、沟道层和电荷固定层。半导体器件可以包括导电焊盘，其在垂直结构上并连接到沟道层。电荷固定层可以包括能允许负电荷在其中积累的材料。电荷固定层可以与导电焊盘物理分离。
根据本发明构思的一些实施方式，提供一种半导体器件。半导体器件可以包括交替堆叠在衬底上的多个栅电极和多个层间绝缘层。半导体器件可以包括穿透所述多个栅电极和所述多个层间绝缘层的沟道层。沟道层可以包括邻近于所述多个栅电极的外表面以及远离所述多个栅电极的内表面。半导体器件可以包括在沟道层的内表面上的电荷固定层。电荷固定层可以被构造为通过积累负电荷来将半导体器件的操作期间的沟道层的有效宽度减小到小于沟道层的物理宽度。半导体器件可以包括连接到沟道层的导电焊盘。导电焊盘可以与电荷固定层物理分离。
附图说明
从以下结合附图的详细描述，本公开的以上和其它方面、特征和其它优点将被更清楚地理解。
图1是根据本发明构思的一些实施方式的半导体器件的存储单元阵列的示意性电路图。
图2是根据本发明构思的一些实施方式的半导体器件的示意性透视图。
图3是根据本发明构思的一些实施方式的图2所示的半导体器件的区域“A”的放大截面图。
图4是根据本发明构思的一些实施方式的图2所示的半导体器件的区域“B”的放大截面图。
图5是示出根据本发明构思的一些实施方式的图2所示的区域“A”的区域“AA”中的电荷固定层的按比例缩小效果的示意图。
图6A和6B是根据本发明构思的一些实施方式的栅极电介质层的其它示例的截面图。
图7至24是示出根据本发明构思的一些实施方式的制造半导体器件的方法的截面图。
图25是根据本发明构思的一些实施方式的半导体器件的示意性透视图。
图26是根据本发明构思的一些实施方式的图25所示的半导体器件的区域“C”的放大截面图。
图27是根据本发明构思的一些实施方式的半导体器件的示意性透视图。
图28是包括根据本发明构思的一些实施方式的半导体器件的电子装置的框图。
具体实施方式
现在将参考附图在下文中更全面地描述本发明构思，附图中示出了本发明构思的示例性实施方式。
图1是根据本发明构思的一些实施方式的半导体器件的存储单元阵列的等效电路图，其能被理解为图2的半导体器件100中包括的具有三维结构的存储单元阵列的等效电路图。
参考图1，根据本发明构思的一些实施方式的存储单元阵列可以包括多个存储单元串，其包括彼此串联连接的n个存储单元晶体管MC1至MCn、以及分别串联连接到存储单元晶体管MC1至MCn的两端的地选择晶体管GST和串选择晶体管SST。
彼此串联连接的n个存储单元晶体管MC1至MCn可以分别连接到字线WL1至WLn以选择存储单元晶体管MC1至MCn的至少一部分。
地选择晶体管GST的栅极端可以连接到地选择线GSL，并且其源极端可以连接到公共源极线CSL。串选择晶体管SST的栅极端可以连接到串选择线SSL，并且其源极端可以连接到存储单元晶体管MCn的漏极端。
尽管图1示出了其中一个地选择晶体管GST和一个串选择晶体管SST分别连接到彼此串联连接的n个存储单元晶体管MC1至MCn的结构，但是在一些实施方式中，多个地选择晶体管GST和/或多个串选择晶体管SST也可以连接于此。
串选择晶体管SST的漏极端可以连接到位线BL1至BLm。当信号通过串选择线SSL被施加到串选择晶体管SST的栅极端时，通过位线BL1至BLm施加的信号可以被传输到彼此串联连接的n个存储单元晶体管MC1至MCn，因此，可以执行数据读取操作或数据写入操作。
图2是示出根据本发明构思的一些实施方式的半导体器件的存储单元阵列的示意性透视图。图3是根据本发明构思的一些实施方式的图2所示的半导体器件的区域“A”的放大截面图。图4是根据本发明构思的一些实施方式的图2所示的半导体器件的区域“B”的放大截面图。图5是示出根据本发明构思的一些实施方式的图3所示的区域“A”的区域“AA”中的电荷固定层的按比例缩小效果的示意图。
参考图2，半导体器件100可以包括衬底101以及包含交替地堆叠在衬底101上的层间绝缘层120和栅电极130的堆叠结构。堆叠结构可以包括在垂直方向上形成的沟道孔CH。
垂直结构可以填充沟道孔CH。垂直结构可以包括邻近于栅电极130顺序地设置的栅极电介质层160、沟道层150和电荷固定层175。
在一些实施方式中，沟道层150的表面可以与栅极电介质层160接触，并且沟道层150的相反表面可以与电荷固定层175接触。根据一些实施方式的电荷固定层175可以包括能允许负电荷在其中积累的材料，从而允许在沟道层150的有效厚度上的减小。将参考图3详细描述其描述。
在图2所示的半导体器件100中，根据一些实施方式，一个沟道层150可以构造一个存储单元串。多个存储单元串可以在X方向和Y方向上布置成列和行。
衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料。例如，半导体材料可以包括IV族半导体材料，例如硅或硅锗；III-V族化合物半导体材料；或II-VI族化合物半导体材料。衬底101可以被提供为体晶片或外延层。
参考图1和2，栅电极131至138(统称为栅电极130)可以被设置为在Z方向上从衬底101沿着沟道层150的相应侧彼此间隔开。栅电极130可以分别构造地选择晶体管GST、存储单元晶体管MC1至MCn和串选择晶体管SST的栅极。栅电极130可以延伸以形成字线WL1至WLn。
存储单元晶体管MC1至MCn的栅电极132至136作为示例被示出为五个栅电极，但不限于此。形成存储单元晶体管MC1至MCn的栅电极130的数量可以根据半导体器件100的容量来确定。例如，在一些实施方式中，形成存储单元晶体管MC1至MCn的栅电极130的数量可以是30或更多。
地选择晶体管GST的栅电极131可以在Y方向上延伸以形成地选择线GSL。为了获得地选择晶体管GST的功能，衬底101的在栅电极131下面的部分可以掺杂有预定的杂质。串选择晶体管SST的栅电极137和138可以在Y方向上延伸以形成串选择线SSL。此外，部分栅电极130，例如邻近于地选择晶体管GST的栅电极131或串选择晶体管SST的栅电极137和138的栅电极130可以是虚设栅电极。例如，在一些实施方式中，邻近于地选择晶体管GST的栅电极131的栅电极132可以是虚设栅电极。
栅电极130可以包括诸如钨(W)的金属、多晶硅或金属硅化物材料。例如，金属硅化物材料可以是选自钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)的金属的硅化物材料。
扩散屏障层170可以设置成围绕栅电极130的一部分。例如，扩散屏障层170可以包括钨氮化物(WN)、钽氮化物(TaN)和/或钛氮化物(TiN)。
层间绝缘层121至129(统称为层间绝缘层120)可以布置在栅电极130之间。层间绝缘层120还可以以类似于栅电极130的方式布置成在Z方向上彼此间隔开并且在Y方向上延伸。层间绝缘层120可以包括诸如硅氧化物或硅氮化物的绝缘材料。
栅极电介质层160可以设置在栅电极130与沟道层150之间。如图4所示，根据一些实施方式的栅极电介质层160可以包括顺序地设置在沟道层150上的隧穿层162、电荷存储层164和阻挡层166。隧穿层162、电荷存储层164和阻挡层166可以在垂直方向上形成，如在沟道层150中那样。形成栅极电介质层160的层的厚度比不限于图中所示，而是可以被不同地改变。
隧穿层162可以允许电荷(例如电子)的隧穿，以经由F-N隧穿法被传输到电荷存储层164。隧穿层162可以包括例如硅氧化物。电荷存储层164可以是电荷捕获层或浮栅导电层。例如，电荷存储层164可以包括包含量子点或纳米晶体的绝缘层。在这种情况下，量子点或纳米晶体可以是金属或半导体细颗粒，并且绝缘层可以是硅氮化物层。
阻挡层166可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、高k电介质材料或其组合。例如，高k电介质材料可以包括铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和/或镨氧化物(Pr2O3)。
沟道层150可以沿着穿透栅电极130和层间绝缘层的沟道孔CH在基本上垂直于衬底101的上表面的方向(Z方向)上延伸。此外，当沟道孔CH的高宽比增加时，沟道层150可以具有其中宽度朝衬底101变窄的形式。沟道层150可以设置成在X方向和Y方向上彼此间隔开。根据一些实施方式，沟道层150的布置可以不同地改变。例如，沟道层150可以在单个方向上以交错的Z字形形式设置。此外，如图所示，彼此相邻的其间具有导电层107的沟道层150可以彼此对称地设置，但不限于此。
沟道层150可以包括诸如多晶硅或单晶硅的半导体材料。例如，半导体材料可以是本征半导体材料或包括p型或n型杂质的材料。
根据一些实施方式的沟道层150可以具有管形或通心形，并且沟道层150的内部可以填充有第一绝缘层182，其也可以称为“填充绝缘体(insulation)”。
参考图3，根据一些实施方式的电荷固定层175可以设置在沟道层150与第一绝缘层182之间。电荷固定层175可以由能允许具有与沟道层150的电荷的极性相同的极性的电荷在其中积累的材料形成，以这样的方式使得沟道层150的邻近于其的区域中的移动电荷可以浮置。结果，通过电荷固定层175可以减小沟道层150的有效厚度。图5示出了由电荷固定层175所致的沟道层150的有效沟道厚度的减小。
参考图5，电荷固定层175可以基于沟道层150设置为与栅极电介质层160相对。负电荷(例如电子)可以移动通过沟道层150，但是电荷固定层175中积累的负电荷可以允许在沟道层150的邻近于其的区域中的移动电子浮置。与实际物理厚度tp相比，沟道层150的有效厚度te可以通过这种自浮置而减小。在一些实施方式中，例如，当沟道层150由多晶硅形成时，电子可以被捕获在晶粒边界GB中，但是由电荷固定层175捕获的电子也可以有效地浮置。
因此，随着沟道层150的有效厚度te减小，阈值电压以及摆动特性和电流特性也可以被有效地提高。例如，即使当实际物理厚度tp没有减小时，由于可以获得诸如有效沟道厚度te的减小的效果，所以在具有极低厚度的沟道层150中发生的诸如断开的缺陷也可以被显著减少。因此，即使当沟道层150的物理厚度被设计为具有例如或更高时，考虑到在修整之后防止断开缺陷的余量，有效厚度te可以使用电荷固定层175被减小到至例如，即使当沟道层150形成为具有至的厚度时，在电方面沟道层150可以具有约或更小的低有效厚度。
作为电荷固定层175的材料，可以使用提供固定负电荷效果的材料，例如，可以使用高k材料或金属。例如，高k材料的示例可以包括铝氧化物(Al2O3)、铪氧化物(HfO2)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)和/或铪铝氧化物(HfAlxOy)。在一些示例实施方式中，高k材料的示例可以包括Al2O3、HfO2、La2O3、LaAlxOy、LaHfxOy和/或HfAlxOy。例如，金属的一示例可以包括铝、铪和/或镧。
电荷固定层175的上端可以被定位成高于栅电极130中最上面的栅电极138(例如SST)的上表面。如图3所示，可以确保电荷固定层175的上端与最上面的栅电极138的上表面之间的距离d1，使得在最上面的沟道区域中也可以稳定地获得沟道厚度的减小的效果。在一些实施方式中，例如，距离d1可以为至少
如图2所示，电荷固定层175可以以沟道层150的与栅电极130对应的区域全部被覆盖的这样的方式被连续地设置在沟道层150的表面上。
根据一些实施方式的电荷固定层175可以与导电焊盘192物理分离，以被阻止与导电焊盘192接触。如图3所示，电荷固定层175和导电焊盘192可以通过第一绝缘层182彼此分离。电荷固定层175中包含的元素可能妨碍用于导电焊盘192的材料的沉积。例如，当沉积用于导电焊盘192的多晶硅时，通过电荷固定层175中包含的金属元素(例如Al)，多晶硅的生长可能不被适当地执行。为了防止其发生，电荷固定层175可以被第一绝缘层182覆盖。
选择性蚀刻可以以电荷固定层175可放置为比导电焊盘192更低地定位的这样的方式被施加于此。为此，可以添加在电荷固定层175的表面上用作掩模的绝缘膜181(见图13至16的工艺)。绝缘膜181可以由相对于电荷固定层175具有蚀刻选择性的绝缘材料形成。例如，绝缘膜181可以由硅氧化物(SiO2)形成。绝缘膜181可以由与第一绝缘层182的材料相同的材料形成。在这种情况下，如图2所示，例如，当第一绝缘层182填充沟道层150的内部时，第一绝缘层182可以不与最终产品中的沟道层150相区分。
外延层140可以设置在沟道层150与衬底101之间，并且可以与沟道层150和衬底101接触。沟道层150可以经由外延层140被电连接到衬底101。外延层140可以设置在衬底101的凹陷区域R上。在一些实施方式中，外延层140可以填充凹陷区域R，同时被延伸至高于衬底101的上表面。例如，外延层140的上表面可以高于最下面的栅电极131的上表面，并且可以低于栅电极132的下表面。外延层140的上表面可以具有其中心部分是凸起的倾斜表面。外延层140可以是使用选择性外延生长(SEG)形成的半导体材料层。外延层140可以包括掺杂杂质或未掺杂杂质的硅(Si)、锗(Ge)或硅锗(SiGe)。
在存储单元串的上端部中，导电焊盘192可以设置在第一绝缘层182上以与电荷固定层175分离并且电连接到沟道层150。例如，导电焊盘192可以包括掺杂的多晶硅。导电焊盘192可以用作串选择晶体管SST的漏极区域(见图1)。导电焊盘192可以经由接触插塞194电连接到位线195。
在存储单元串的下端部中，可以提供在X方向上布置的杂质区域105。杂质区域105可以在X方向上彼此间隔开预定距离同时在Y方向上延伸，并且邻近于衬底101的上表面。例如，在一些实施方式中，一个杂质区域105可以在X方向上相对于每两个沟道层150设置，但是本发明构思的实施方式不限于此。杂质区域105可以用作地选择晶体管GST的源极区域(见图1和2)。
导电层107可以设置在杂质区域105上以在Y方向上延伸。导电层107可以包括导电材料。例如，导电层107可以包括钨(W)、铝(Al)或铜(Cu)。导电层107可以通过第二绝缘层184与栅电极130电隔离。
根据一些实施方式的半导体器件可以被不同地改变。例如，栅极电介质层可以以不同于其的形式应用。图6A和6B是示出根据本发明构思的一些实施方式的栅极电介质层的各种示例的截面图。除下面描述的差异之外，根据图6A和6B所示的实施方式的半导体器件可以类似于以上关于图1至5描述的半导体器件。与前述实施方式中描述的附图标记相同或类似的附图标记表示相同或类似的元件，并且在以下描述中可以省略或简要描述其描述，从而简化描述。
参考图6A，栅极电介质层160a可以具有其中隧穿层162、电荷存储层164以及第一阻挡层166a1和第二阻挡层166a2顺序堆叠在沟道层150上的结构。
栅极电介质层160a可以包括与图4所示的栅极电介质层160不同的第一阻挡层166a1和第二阻挡层166a2。第一阻挡层166a1可以在垂直方向上延伸，如在沟道层150中那样，并且第二阻挡层166a2可以被设置成围绕栅电极层133和扩散屏障层170。例如，第二阻挡层层166a2可以包括具有比第一阻挡层166a1的介电常数更高的介电常数的材料。
参考图6B，栅极电介质层160b可以具有其中隧穿层162b、电荷存储层164b和阻挡层166b顺序堆叠在沟道层150上的结构。在根据一些实施方式的栅极电介质层160b具有与图4的结构不同的结构的情况下，隧穿层162b、电荷存储层164b和阻挡层166b可以被设置为围绕栅电极层133和扩散屏障层170两者。
图7至24是示出根据本发明构思的一些实施方式的制造半导体器件的方法的截面图。图7至24可以理解为沿X-Z方向截取的图2所示的半导体器件的截面图。
参考图7，牺牲层111至118(统称为牺牲层110)和层间绝缘层121至129(统称为层间绝缘层120)可以交替堆叠在衬底101上。
牺牲层110可以由可用相对于层间绝缘层120的蚀刻选择性被蚀刻的材料形成。例如，层间绝缘层120可以包括硅氧化物和/或硅氮化物，牺牲层110可以包括硅、硅氧化物、硅碳化物和/或硅氮化物，作为相对于层间绝缘层120具有蚀刻选择性的不同材料。
如在一些实施方式中，层间绝缘层120的厚度可以彼此不同。在层间绝缘层120当中，最下面的层间绝缘层121可以被形成以具有相对减小的厚度，并且最上面的层间绝缘层129可以形成为相对厚。此外，与层间绝缘层123至126的厚度相比，层间绝缘层122和127的厚度可以相对增加，但是层间绝缘层120和牺牲层110的厚度和/或数量可以被不同地改变。
参考图8，沟道孔CH可以被形成以穿透牺牲层110和层间绝缘层120。
沟道孔CH可以在Z方向上延伸到衬底101，以在衬底101中形成凹陷区域R。沟道孔CH可以通过各向异性地形成牺牲层110和层间绝缘层120而形成。在一些示例实施方式中，沟道孔CH的侧壁可以不垂直于衬底101的上表面。例如，沟道孔CH的宽度可以朝衬底101的上表面减小。
参考图9，外延层140可以形成在沟道孔CH的下部的凹陷区域R中。
外延层140可以通过使用凹陷区域R中的衬底101作为籽晶执行选择性外延生长(SEG)而形成。外延层140可以由单层构造，或者可以由在不同条件下生长的或具有不同成分的多个层构造。
外延层140可以掺杂有杂质。杂质可以是与衬底101的杂质的导电类型相同的导电类型的杂质或与其相反的导电类型的杂质。
外延层140的上表面可以高于邻近于衬底101的牺牲层111的上表面。此外，外延层140的上表面可以形成为在远离衬底101的方向上是凸起的，而外延层140也可以根据生长条件等具有基本平坦的上表面。
参考图10，栅极电介质层160和牺牲半导体膜151可以形成在沟道孔CH内。
栅极电介质层160可以以均匀的厚度形成在沟道孔CH的侧壁、外延层140的上表面和层间绝缘层129的上表面上。在一些实施方式中，栅极电介质层160可以通过顺序沉积阻挡层166、电荷存储层164和隧穿层162而形成。牺牲半导体膜151可以形成为在栅极电介质层160上具有均匀的厚度。牺牲半导体膜151可以由诸如多晶硅或非晶硅的半导体材料形成。例如，牺牲半导体膜151可以是多晶硅半导体层。栅极电介质层160和牺牲半导体膜151可以使用原子层沉积(ALD)或化学气相沉积(CVD)形成。
参考图11，栅极电介质层160和牺牲半导体膜151的部分可以被去除以允许外延层140暴露在沟道孔CH内。
外延层140的暴露区域可以在随后的工艺中提供为它的连接到沟道层150的连接区域。在一些实施方式中，设置在栅极电介质层160的侧壁上的牺牲间隔物层151'可以通过各向异性地蚀刻牺牲半导体膜151而获得。随后，通过使用牺牲间隔物层151'作为蚀刻掩模暴露的栅极电介质层160可以被各向异性地蚀刻从而被选择性地去除。另一方面，在各向异性蚀刻期间，栅极电介质层160可以通过牺牲间隔物层151'保留在沟道孔CH的侧壁上。例如，当栅极电介质层160被蚀刻时，外延层140也可以被部分蚀刻。
参考图12，在牺牲间隔物层151'被去除之后，沟道层150可以形成在沟道孔CH内的栅极电介质层160上。
牺牲间隔物层151'可以被选择性地去除以防止栅极电介质层160被损坏。沟道层150可以使用原子层沉积(ALD)或化学气相沉积(CVD)形成。在一些实施方式中，沟道层150也可以形成在最上面的层间绝缘层的上表面上，但可以在随后的工艺中去除。沟道层150可以包括诸如多晶硅或非晶硅的半导体材料。沟道层150可以连接到外延层140。
例如，当沟道层150由多晶硅形成时，沟道层150可以形成为比所需的最终厚度更厚，从而防止沟道层150的断开，并且这之后可以使用修整工艺被调整为具有所需的最终厚度。修整工艺可以使用例如SCI溶液的溶液被精确地执行。SCI溶液可以是通过以5:1:1的比例将去离子水、NH4OH和H2O2彼此混合而获得的溶液。
参考图13，电荷固定层175可以形成在沟道层150上。
电荷固定层175可以由能允许具有与沟道层150的电荷的极性相同的极性的电荷在其中积累的材料形成，以这样的方式使得在沟道层150的邻近于其的区域中的移动电荷可以浮置。如上所述，电荷固定层175可以由高k材料或金属形成。电荷固定层175可以以与沟道层150的工艺类似的工艺形成。例如，电荷固定层175可以使用原子层沉积或化学气相沉积形成。尽管没有特别限制，但是电荷固定层175的厚度可以在到的范围内。电荷固定层175可以连续地形成在沟道层150的表面上。此外，由于电荷固定层175可以影响沟道层150的有效厚度的变化，所以电荷固定层175可以形成为在沟道层150的表面之上具有均匀的厚度，使得其中减小的程度可以是恒定的。
参考图14，绝缘膜181可以形成在电荷固定层175上。
在示例工艺中形成的绝缘膜181可以用作用于去除电荷固定层175的上端的一部分的掩模。详细地，在间隙填充工艺之前，电荷固定层175的一部分可以从沟道孔CH的上端去除，以这样的方式使得电荷固定层175可以与导电焊盘192物理分离(见图2)。在如上所述的选择性去除工艺中，绝缘膜181可以用作掩模(见图15和16)。因此，可以使用相对于电荷固定层175具有相对高的蚀刻选择性的材料来形成绝缘膜181。例如，绝缘膜181可以使用硅氧化物、硅氮化物或硅氮氧化物形成。绝缘膜181可以使用原子层沉积或化学气相沉积形成。
参考图15，绝缘膜181的位于沟道孔CH内部的上端部可以被选择性地蚀刻和去除。
在该蚀刻工艺中，绝缘膜181的位于沟道孔CH内的上端部可以与它的位于堆叠结构上或最上面的层间绝缘层129上的部分的去除一起被选择性地去除。通过绝缘膜181的选择性的去除，电荷固定层175的要被去除的部分可以被暴露，并且对于相应沟道区域的电荷固定层175的剩余部分可以被绝缘膜181的剩余部分保护。在蚀刻工艺中获得的绝缘膜181的上端部可以位于沟道孔CH内比最上面的牺牲层118(例如最终SSL线)的水平高出预定距离d0的水平处。考虑到电荷固定层175的在随后的工艺中可被过蚀刻的部分，绝缘膜181的上端可以被定位成比最终电荷固定层175的所需上表面更高。
参考图16，电荷固定层175的上端部可以通过使用绝缘膜181作为掩模来去除。
在该蚀刻工艺中，与电荷固定层175的位于堆叠结构或最上面的层间绝缘层129上的部分的去除一起，电荷固定层175的位于沟道孔CH内的上端部可以通过使用绝缘膜181作为掩模来被选择性地去除。因此，电荷固定层175可以在随后的工艺中与导电焊盘192物理分离(见图2)。此外，绝缘膜181可以保护电荷固定层175，以这样的方式使得可以防止电荷固定层175的与沟道区域相关的部分在蚀刻工艺中被损坏。
在一些实施方式中，电荷固定层175的一部分可以从绝缘膜181的上端过蚀刻。电荷固定层175的上端可以比绝缘膜181的上表面更低地放置。
在蚀刻工艺中获得的电荷固定层175的上端部可以被定位成在沟道孔CH内高于最上面的牺牲层118(例如最终SSL线SSL)预定的距离d1。因此，剩余的电荷固定层175可以形成为覆盖与随后的工艺中形成的栅电极相关的沟道区域。在这种情况下，蚀刻工艺可以以距离d1可为或更大这样的方式被控制以充分覆盖相应的沟道区域。
参考图17和18，第一绝缘层182可以形成为允许沟道层150的内部由其填充。
在形成第一绝缘层的工艺中，用于第一绝缘层的第一绝缘材料182'可以被沉积以由其充分填充沟道层150的内部(见图17)，并且沟道孔CH的上端的部分(e)可以使用回蚀刻工艺敞开(见图18)。敞开的上部(e)可以提供为其中将要形成导电焊盘192(见图20)的区域。第一绝缘层182可以是硅氧化物层。在一些实施方式中，例如，当第一绝缘层182由与绝缘膜181的材料相同的材料形成时，第一绝缘层182和绝缘膜181在其之间可能不可分辨。以不同的方式，如果第一绝缘层182和绝缘膜181由不同的材料形成，则在最终产品中它们的两层可以彼此分辨。
参考图19和20，导电焊盘192可以形成在第一绝缘层182上。
在形成导电焊盘的工艺中，足够量的导电材料可以被形成以填充沟道孔的敞开的上部(e)(见图19)，并且导电材料192'的位于堆叠结构或最上面的层间绝缘层129上的部分可以使用回蚀刻工艺或抛光工艺来被去除(见图20)。导电材料192'和/或导电焊盘192可以包括掺杂的多晶硅。在一些实施方式中，导电焊盘192可以通过第一绝缘层182与电荷固定层175分开预定距离d2。因此，可以防止由形成电荷固定层175的元素(例如Al)所致的多晶硅的生长的减少。
参考图21，第一开口OP1可以被形成以允许包括牺牲层110和层间绝缘层120的堆叠结构被分成多个区域，从而在它们之间具有预定的间隔。
在上述工艺之前，例如在形成第一开口OP1之前，保护绝缘层145可以另外地形成在最上面的层间绝缘层129和导电焊盘192上。保护绝缘层145可以防止在随后的工艺期间对导电焊盘192和沟道层150的损坏。第一开口OP1可以通过使用光刻工艺形成掩模层并且各向异性地蚀刻牺牲层110和层间绝缘层120来形成。第一开口OP1可以形成为在Y方向上延伸的沟槽结构(见图2)。第一开口OP1可以允许衬底101暴露在沟道层150之间。
参考图22，牺牲层110的通过第一开口OP1暴露的部分可以使用蚀刻工艺去除。
限定在层间绝缘层120之间的多个侧开口LP可以在上述牺牲层去除工艺中形成。栅极电介质层160和外延层140的侧壁的部分可以通过侧开口LP暴露。
参考图23，扩散屏障层170和栅电极130可以形成在侧开口LP中。
首先，扩散屏障层170可以形成为覆盖通过第一开口OP1和侧开口LP暴露的栅极电介质层160、层间绝缘层120和衬底101，并且侧开口LP可以由栅电极130填充。虽然扩散屏障层170被示出为从栅电极130可分辨，但考虑到由导电材料形成并且是与栅电极130不同的材料层，扩散屏障层170可以也被理解为栅极130的一部分。在另一示例实施方式中，可以省略扩散屏障层170。栅电极130可以包括金属、多晶硅或金属硅化物材料。扩散屏障层170可以包括钨氮化物(WN)、钽氮化物(TaN)和钛氮化物(TiN)或其组合。
接着，形成在第一开口OP1内形成的扩散屏障层170和栅电极130的材料可以通过附加工艺去除，以这样的方式使得扩散屏障层170和栅电极130可以仅设置在侧开口LP中，从而形成第二开口OP2。
参考图24，杂质区域105可以形成在第二开口OP2内的衬底101中，并且导电层107和第二绝缘层184可以形成在杂质区域105上。
杂质区域105可以通过将杂质注入到暴露于第二开口OP2的衬底101中而形成，并且第二绝缘层184和导电层107可以顺序地形成在第二开口OP2的侧壁上。在另一示例实施方式中，杂质区域105也可以在形成第二绝缘层184之后形成。杂质区域105还可以被构造为包括具有不同杂质浓度的区域。接着，连接到导电焊盘192的接触插塞194可以被进一步形成，并且连接到接触插塞194的位线195可以被形成(见图2)。位线可以被延伸同时将在X方向上布置的导电焊盘192彼此连接。
图25是根据本发明构思的一些实施方式的半导体器件的示意性透视图。图26是根据本发明构思的一些实施方式的图25所示的半导体器件的区域“C”的放大截面图。
除下面描述的差异之外，图25所示的半导体器件100A可以与图2所示的半导体器件100类似。例如，半导体器件100A可以在沟道层的内部包含空的空间V。与前述实施方式中描述的附图标记相同或类似的附图标记表示相同或类似的元件，并且在以下描述中其描述可以被省略或被简要描述从而简化描述。
参考图25和26，第一绝缘层182可以仅填充沟道层150的内部的一部分。详细地，第一绝缘层182可以被提供在沟道层150的内部的邻近于导电焊盘192的部分中，例如上部区域I，并且空的空间V可以存在于沟道层150的内部的下部区域II中。
在一些实施方式中，如图26所示，能理解，在其中存在空的空间V的沟道层150的下部区域II中，电荷固定层175可以设置在沟道层150的表面上，并且绝缘膜181可以设置在电荷固定层175上。例如，当绝缘膜181由与第一绝缘层182的材料相同的材料形成时，绝缘膜181可能难以从通过间隙填充形成的上部区域I中的第一绝缘层182分辨出，而在其中存在空的空间V的下部区域II中，绝缘膜181可以用作电荷固定层175上的掩模。
图27是根据本发明构思的一些实施方式的半导体器件的示意性透视图。
参考图27，半导体器件200可以包括单元区域CELL和外围电路区域PERI。在这种情况下，单元区域CELL可以设置在外围电路区域PERI上。
单元区域CELL可以包括在垂直于衬底101'的上表面的方向上设置的多个沟道层150，以及沿着沟道层150的外侧壁堆叠的多个层间绝缘层120和多个栅电极130。此外，单元区域CELL还可以包括设置在沟道层150下面的衬底101'上的外延层140、设置在沟道层150与栅电极130之间的栅极电介质层160、设置在杂质区域105上的导电层107、以及在沟道层150上的导电焊盘192。
在一些实施方式中，单元区域CELL可被理解为具有与图2所示的结构类似的结构，并且其描述可以参考以上参考图2的描述。单元区域CELL不限于图2的结构，而是可以具有根据其它实施方式(例如根据图25所示的发明构思的实施方式)的各种结构。与前述实施方式中描述的附图标记相同或类似的附图标记表示相同或类似的元件，并且在以下描述中其描述可以被省略或被简要描述从而简化描述。
外围电路区域PERI可以包括基底衬底201、设置在基底衬底201上的电路元件230、接触插塞250和布线260。
基底衬底201可以具有在X方向和Y方向上延伸的上表面。在基底衬底201中，器件隔离层210可以被形成以限定有源区域。包括杂质的掺杂区域205可以设置在有源区域的一部分中。基底衬底201可以包括半导体材料，例如IV族半导体材料、III-V族化合物半导体材料或II-VI族化合物半导体材料。例如，IV族半导体材料的一示例可以包括硅、锗或硅锗。基底衬底201可以被提供为体晶片或外延层。
电路元件230可以包括各种类型的场效应晶体管。电路元件230中的每个可以包括电路栅极绝缘层232、间隔物层234和电路栅电极235。在电路栅电极235的两侧上，掺杂区域205可以设置在基底衬底201内以用作电路元件230的源极区域或漏极区域。
多个外围区域绝缘层244、246和248可以在基底衬底201之上设置在电路元件230上。外围区域绝缘层244可以包括高密度等离子体(HDP)氧化膜以有效地填充多个电路元件230之间的空间。
接触插塞250可以穿透外围区域绝缘层244以连接到掺杂区域205。电信号可以经由接触插塞250施加到电路元件230。接触插塞250也可以被连接到图中未示出的区域中的电路栅电极235。布线260可以连接到接触插塞250，并且在本发明构思的一些实施方式中可以由多个层构造。
在制造外围电路区域PERI之后，可以在其上形成单元区域CELL的衬底101'，从而形成单元区域CELL。衬底101'可以具有与基底衬底201的尺寸相同的尺寸，或者可以形成为具有比基底衬底201的尺寸更小的尺寸。衬底101'可以由晶体硅形成，或者可以在由非晶硅形成之后被结晶。
单元区域CELL可以电连接到外围电路区域PERI。例如，栅电极130的在Y方向上的一端可以被电连接到电路元件230。
在根据一些实施方式的半导体器件200的情况下，由于单元区域CELL和外围电路区域PERI在垂直方向上设置，因此可以实现小型化器件。
图28是包括根据本发明构思的一些实施方式的半导体器件的电子装置的框图。
参考图28，电子系统3000可以包括控制器3100、输入/输出装置3200、存储器3300和接口3400。电子系统3000可以是移动系统或者发送或接收信息的系统。移动系统可以是个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器或存储卡。
控制器3100可以执行程序并且可以用于控制电子系统3000。例如，控制器3100可以是微处理器、数字信号处理器、微控制器或与其类似的装置。
输入/输出装置3200可以用于输入或输出电子系统3000的数据。电子系统3000可以连接到外部设备，例如个人计算机或网络，以使用输入/输出装置3200在其之间交换数据。输入/输出装置3200可以是例如键区、键盘或显示器。
存储器3300可以在其中存储用于控制器3100的操作的代码和/或数据，和/或可以将由控制器3100处理的数据存储在其中。存储器3300可以包括根据上述各种示例实施方式的半导体器件。
接口3400可以用作电子系统3000与外部不同设备之间的数据传输路径。控制器3100、输入/输出装置3200、存储器3300和接口3400可以经由总线3500彼此通信。
如上所述，根据示例实施方式，电荷固定层可以与沟道层邻近地使用，从而在电方面上减小沟道层的有效厚度。可以提高诸如摆动特性和电流特性的沟道特性。可以防止由沟道层的物理厚度上的过度减小所致的诸如沟道层的断开的缺陷。
虽然示例实施方式已经在以上被示出和描述，但是对于本领域技术人员来说将是明显的，能进行修改和变化而不背离由所附权利要求限定的本发明构思的范围。
本申请要求享有2016年8月22日在韩国知识产权局提交的韩国专利申请第10-2016-0106014号的优先权的权益，其内容通过引用其全文在此合并。

Claims (20)

1.一种半导体器件，包括：
交替堆叠在衬底上的栅电极和层间绝缘层；
穿透所述栅电极和所述层间绝缘层的沟道层；
在所述栅电极与所述沟道层之间的栅极电介质层；
填充绝缘体，其填充所述沟道层的内部的至少一部分；
电荷固定层，其在所述沟道层与所述填充绝缘体之间并且包括高k材料和/或金属；以及
导电焊盘，其被连接到所述沟道层并且在所述填充绝缘体上，所述导电焊盘与所述电荷固定层物理分离。
2.根据权利要求1所述的半导体器件，其中所述电荷固定层具有离所述衬底比所述栅电极中的最上面的栅电极的上表面更远地定位的上端。
3.根据权利要求2所述的半导体器件，其中所述电荷固定层的所述上端与所述最上面的栅电极的所述上表面之间的距离为或更多。
4.根据权利要求1所述的半导体器件，其中所述电荷固定层沿着所述沟道层的对应于所述栅电极的区域在所述沟道层的表面上连续地延伸。
5.根据权利要求1所述的半导体器件，
其中所述填充绝缘体填充所述沟道层的所述内部的邻近于所述导电焊盘的部分，以及
其中所述沟道层的所述内部还包括下部区域，所述下部区域包括没有所述填充绝缘体的空的空间。
6.根据权利要求5所述的半导体器件，还包括在所述沟道层的所述内部的所述下部区域中的所述电荷固定层上的绝缘膜。
7.根据权利要求1所述的半导体器件，还包括在所述电荷固定层的与所述沟道层相反的表面上的绝缘膜。
8.根据权利要求1所述的半导体器件，其中所述电荷固定层包括铝氧化物(Al2O3)、铪氧化物(HfO2)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)和/或铪铝氧化物(HfAlxOy)。
9.根据权利要求1所述的半导体器件，其中所述电荷固定层包括铝、铪和/或镧。
10.根据权利要求1所述的半导体器件，还包括在所述衬底与所述沟道层之间的外延层，所述外延层接触所述沟道层并接触所述衬底。
11.一种半导体器件，包括：
堆叠结构，其包括交替堆叠在衬底上的导电层和层间绝缘层，并且具有在堆叠方向上穿透所述堆叠结构的孔；
在所述孔中的垂直结构，所述垂直结构顺序地包括邻近于所述导电层的栅极电介质层、沟道层和电荷固定层；以及
在所述垂直结构上并且被连接到所述沟道层的导电焊盘，
其中所述电荷固定层包括被构造为允许负电荷在其中被积累的材料，以及
其中所述电荷固定层与所述导电焊盘物理分离。
12.根据权利要求11所述的半导体器件，其中所述电荷固定层包括铝氧化物(Al2O3)、铪氧化物(HfO2)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHxOy)和/或铪铝氧化物(HfAlxOy)。
13.根据权利要求11所述的半导体器件，还包括填充绝缘体，其填充所述沟道层的内部的至少一部分，
其中所述电荷固定层和所述导电焊盘通过所述填充绝缘体彼此分离。
14.根据权利要求13所述的半导体器件，其中所述沟道层包括在所述沟道层的邻近于所述衬底的下部区域中的空的空间，
所述半导体器件还包括在所述沟道层的所述下部区域中的所述电荷固定层上的绝缘膜。
15.根据权利要求14所述的半导体器件，其中所述绝缘膜包括与所述填充绝缘体的材料基本相同的材料。
16.一种半导体器件，包括：
交替堆叠在衬底上的多个栅电极和多个层间绝缘层；
穿透所述多个栅电极和所述多个层间绝缘层的沟道层，所述沟道层包括邻近于所述多个栅电极的外表面和远离所述多个栅电极的内表面；
在所述沟道层的所述内表面上的电荷固定层，所述电荷固定层被构造为通过积累负电荷将所述半导体器件的操作期间的所述沟道层的有效宽度减小到小于所述沟道层的物理宽度；以及
连接到所述沟道层的导电焊盘，所述导电焊盘与所述电荷固定层物理分离。
17.根据权利要求16所述的半导体器件，其中所述导电焊盘通过绝缘层与所述电荷固定层物理分离。
18.根据权利要求16所述的半导体器件，
其中所述电荷固定层包括远离所述衬底的上端，
其中所述多个栅电极包括在所述多个栅电极中离所述衬底最远的最上面的栅电极，
其中所述最上面的栅电极包括远离所述衬底的上表面，以及
其中所述电荷固定层远离所述衬底延伸超过所述最上面的栅电极的所述上表面。
19.根据权利要求18所述的半导体器件，其中所述电荷固定层的所述上端与所述最上面的栅电极的所述上表面之间的距离为至少以及
其中所述电荷固定层在所述沟道层的所述内表面之上包含均匀的厚度。
20.根据权利要求16所述的半导体器件，
其中所述电荷固定层包括铝氧化物(Al2O3)、铪氧化物(HfO2)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)和/或铪铝氧化物(HfAlxOy)，以及
其中所述沟道层包括半导体材料。
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