KR102460073B1 - 채널 홀을 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 기판 상에 다수의 절연 층 및 다수의 배선 층이 번갈아 가며 적층된 적층 구조체를 포함한다. 상기 적층 구조체를 가로지르는 분리 영역이 배치된다. 상기 적층 구조체를 관통하는 다수의 채널 홀이 배치된다. 상기 다수의 채널 홀 내에 다수의 채널 구조체가 배치된다. 상기 분리 영역 내에 배치되고 상기 적층 구조체를 관통하는 다수의 고스트 홀이 제공된다. 상기 다수의 고스트 홀 내에 다수의 고스트 패턴이 배치된다. 상기 다수의 고스트 홀의 바닥들은 상기 다수의 채널 홀의 바닥들보다 높은 레벨에 배치된다.

Description

채널 홀을 갖는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING CHANNEL HOLE}
채널 홀 및 고스트 홀을 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 채널 홀의 종횡비는 점점 증가하고 있다. 종횡비의 증가는 상기 채널 홀의 수직한 형성을 난해하게 한다. 셀 블록의 가장자리에 배치된 채널 홀은 구부러짐(bending) 및/또는 오픈 불량(not-open)과 같은 공정 불량에 취약한 경향을 보인다.
본 개시의 실시예들에 따른 과제는 양산 효율을 높이고 고집적화에 유리한 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 다수의 절연 층 및 다수의 배선 층이 번갈아 가며 적층된 적층 구조체를 포함한다. 상기 적층 구조체를 가로지르는 분리 영역이 배치된다. 상기 적층 구조체를 관통하는 다수의 채널 홀이 배치된다. 상기 다수의 채널 홀 내에 다수의 채널 구조체가 배치된다. 상기 분리 영역 내에 배치되고 상기 적층 구조체를 관통하는 다수의 고스트 홀이 제공된다. 상기 다수의 고스트 홀 내에 다수의 고스트 패턴이 배치된다. 상기 다수의 고스트 홀의 바닥들은 상기 다수의 채널 홀의 바닥들보다 높은 레벨에 배치된다.
본 개시의 실시예들에 따른 반도체 소자는 셀 영역 및 상기 셀 영역에 인접한 더미 영역을 갖는 기판을 포함한다. 상기 기판 상의 상기 더미 영역 내에 다수의 절연 층 및 다수의 몰드 층이 번갈아 가며 적층된 비-활성 적층 구조체가 배치된다. 상기 비-활성 적층 구조체를 가로지르는 더미 분리 영역이 배치된다. 상기 비-활성 적층 구조체를 관통하는 다수의 더미 채널 홀이 배치된다. 상기 다수의 더미 채널 홀 내에 다수의 더미 채널 구조체가 배치된다. 상기 더미 분리 영역 내에 배치되고 상기 비-활성 적층 구조체를 관통하는 다수의 더미 고스트 홀이 제공된다. 상기 다수의 더미 고스트 홀 내에 다수의 더미 고스트 패턴이 배치된다. 상기 다수의 더미 고스트 홀의 바닥들은 상기 다수의 더미 채널 홀의 바닥들보다 높은 레벨에 배치된다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 다수의 하부 절연 층 및 다수의 하부 배선 층이 번갈아 가며 적층된 하부 적층 구조체를 포함한다. 상기 하부 적층 구조체를 관통하는 다수의 하부 채널 홀이 배치된다. 상기 하부 적층 구조체 상에 다수의 상부 절연 층 및 다수의 상부 배선 층이 번갈아 가며 적층된 상부 적층 구조체가 배치된다. 상기 상부 적층 구조체를 관통하고 상기 다수의 하부 채널 홀에 연통된 다수의 상부 채널 홀이 배치된다. 상기 다수의 상부 채널 홀 및 상기 다수의 하부 채널 홀 내에 다수의 채널 구조체가 배치된다. 상기 상부 적층 구조체 및 상기 하부 적층 구조체를 가로지르는 분리 영역이 배치된다. 상기 분리 영역 내에 배치되고 상기 하부 적층 구조체를 관통하는 다수의 하부 고스트 홀이 제공된다. 상기 다수의 하부 고스트 홀 내에 다수의 하부 고스트 패턴이 배치된다. 상기 분리 영역 내에 배치되고 상기 상부 적층 구조체를 관통하는 다수의 상부 고스트 홀이 제공된다. 상기 다수의 상부 고스트 홀 내에 다수의 상부 고스트 패턴이 배치된다. 상기 다수의 하부 고스트 홀의 바닥들은 상기 다수의 하부 채널 홀의 바닥들보다 높은 레벨에 배치된다.
본 개시의 실시예들에 따르면, 분리 영역 내에 다수의 고스트 홀이 제공된다. 상기 다수의 고스트 홀은 마스크 패턴의 개구율을 균일하게 조절하는 역할을 할 수 있다. 상기 다수의 고스트 홀은 다수의 셀 채널 홀의 구부러짐(bending) 및 오픈 불량(not-open)과 같은 공정 불량을 감소하는 역할을 할 수 있다. 양산 효율을 높이고 고집적화에 유리한 반도체 소자를 구현할 수 있다.
도 1 및 도 2는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 3은 반도체 소자를 설명하기 위한 레이아웃(layout)이다.
도 4 내지 도 7은 도 3의 부분들을 상세히 보여주는 확대도들이다.
도 8은 도 1의 일 부분을 상세히 보여주는 확대도이다.
도 9는 도 8의 주요 구성을 보여주는 수평 단면도이다.
도 10은 도 2의 일 부분을 상세히 보여주는 확대도이다.
도 11은 도 10의 주요 구성을 보여주는 수평 단면도이다.
도 12는 도 2의 일 부분을 상세히 보여주는 확대도이다.
도 13 내지 도 15는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 16 내지 도 19는 도 14 및 도 15의 부분들을 상세히 보여주는 확대도들이다.
도 20 및 도 21은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 레이아웃들이다.
도 22는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 23 내지 도 30, 및 도 33 내지 도 39는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 31은 도 30의 일 부분을 상세히 보여주는 확대도이다.
도 32는 도 31의 주요 구성을 보여주는 수평 단면도이다.
도 1 및 도 2는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이고, 도 3은 반도체 소자를 설명하기 위한 레이아웃(layout)이다. 도 4 내지 도 7은 도 3의 부분들(E4, E5)을 상세히 보여주는 확대도들이다. 도 8은 도 1의 일 부분(E1)을 상세히 보여주는 확대도이며, 도 9는 도 8의 주요 구성을 보여주는 수평 단면도이다. 도 10은 도 2의 일 부분(E2)을 상세히 보여주는 확대도이며, 도 11은 도 10의 주요 구성을 보여주는 수평 단면도이다. 도 12는 도 2의 일 부분(E3)을 상세히 보여주는 확대도이다. 도 1은 도 3의 절단선 I-I' 에 따라 취해진 단면도일 수 있으며, 도 2는 도 3의 절단선 II-II' 에 따라 취해진 단면도일 수 있다. 본 개시의 실시예에 따른 반도체 소자는 VNAND 또는 3D 플래시 메모리와 같은 비-휘발성 메모리 소자를 포함할 수 있다. 본 개시의 실시예에 따른 반도체 소자는 시오피(cell on peripheral; COP) 구조를 포함하는 것으로 해석될 수 있다.
도 1을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 소자 분리 층(23), 다수의 트랜지스터(25), 제1 절연 층(27), 다수의 주변 회로 배선(29), 하부 매립 도전 층(31), 중간 매립 도전 층(33), 대체 도전성 라인(35), 지지 판(37), 활성 적층 구조체(40A), 다수의 셀 채널 홀(53), 다수의 셀 고스트 홀(54), 다수의 셀 채널 구조체(69), 다수의 셀 고스트 패턴(79R), 제3 절연층(81), 셀 분리 트렌치(83), 및 분리 절연 층(85)을 포함할 수 있다.
상기 활성 적층 구조체(40A)는 번갈아 가며 반복적으로 적층된 다수의 절연 층(41) 및 다수의 전극 층(45)을 포함할 수 있다. 상기 다수의 셀 채널 구조체(69)의 각각은 정보 저장 패턴(65), 채널 패턴(66), 코어 패턴(67), 및 비트 패드(68)를 포함할 수 있다. 상기 다수의 셀 고스트 패턴(79R)의 각각은 셀 고스트 정보 저장 패턴(75R), 고스트 채널(76), 고스트 코어(77), 및 패드(78)를 포함할 수 있다. 상기 다수의 셀 고스트 홀(54), 상기 다수의 셀 고스트 패턴(79R), 상기 셀 분리 트렌치(83), 및 상기 분리 절연 층(85)은 셀 분리 영역(WC) 내에 배치될 수 있다.
일 실시예에서, 상기 셀 분리 트렌치(83)는 워드 라인 컷(word line cut)에 해당될 수 있다. 상기 다수의 전극 층(45) 중 몇몇은 워드 라인(word line)에 해당될 수 있다. 상기 다수의 전극 층(45) 중 최하층은 게이트-유도 드레인 누설(gate-induced drain leakage; GIDL) 제어 라인에 해당될 수 있다. 상기 다수의 전극 층(45) 중 아래에서 두 번째 층은 접지 선택 라인(ground selection line; GSL) 또는 소스 선택 라인(source selection line; SSL)에 해당될 수 있다. 상기 대체 도전성 라인(35)은 공통 소스 라인(common source line; CSL)에 해당될 수 있다. 상기 다수의 전극 층(45) 중 최상층은 게이트-유도 드레인 누설(gate-induced drain leakage; GIDL) 제어 라인에 해당될 수 있다. 상기 다수의 전극 층(45) 중 위에서 아래로 두 번째 층 및 세 번째 층은 스트링 선택 라인(string selection line; SSL) 또는 드레인 선택 라인(drain selection line; DSL)에 해당될 수 있다.
도 2를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 소자 분리 층(23), 다수의 트랜지스터(25), 제1 절연 층(27), 다수의 주변 회로 배선(29), 소스 몰드 층(34), 지지 판(37), 제2 절연 층(38), 비-활성 적층 구조체(40), 다수의 더미 채널 홀(53D), 다수의 더미 고스트 홀(54D), 다수의 더미 채널 구조체(69D), 다수의 더미 고스트 패턴(79), 제3 절연층(81), 및 분리 절연층(85)을 포함할 수 있다.
상기 비-활성 적층 구조체(40)는 번갈아 가며 반복적으로 적층된 다수의 절연 층(41) 및 다수의 몰드 층(43)을 포함할 수 있다. 상기 다수의 더미 채널 구조체(69D)의 각각은 정보 저장 패턴(65), 채널 패턴(66), 코어 패턴(67), 및 비트 패드(68)를 포함할 수 있다. 상기 다수의 더미 고스트 패턴(79)의 각각은 더미 고스트 정보 저장 패턴(75), 고스트 채널(76), 고스트 코어(77), 및 패드(78)를 포함할 수 있다. 상기 다수의 더미 고스트 홀(54D) 및 상기 다수의 더미 고스트 패턴(79)은 더미 분리 영역(DWC) 내에 배치될 수 있다.
도 3을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 제1 영역(CE) 및 제2 영역(DM)을 갖는 기판(21)을 포함할 수 있다. 상기 제1 영역(CE) 내에 다수의 셀 채널 홀(53)이 배치될 수 있다. 상기 제2 영역(DM) 내에 다수의 더미 채널 홀(53D)이 배치될 수 있다. 상기 제1 영역(CE)을 가로지르는 다수의 셀 분리 영역(WC)이 배치될 수 있다. 상기 제2 영역(DM)을 가로지르는 다수의 더미 분리 영역(DWC)이 배치될 수 있다. 상기 다수의 셀 분리 영역(WC) 내에 다수의 셀 분리 트렌치(83)가 배치될 수 있다. 상기 다수의 더미 분리 영역(DWC) 내에 적어도 하나의 더미 분리 트렌치(83D)가 배치될 수 있다. 상기 다수의 셀 분리 영역(WC) 내에 다수의 셀 고스트 홀(54)이 배치될 수 있다. 상기 다수의 더미 분리 영역(DWC) 내에 다수의 더미 고스트 홀(54D)이 배치될 수 있다. 상기 제1 영역(CE) 및 상기 제2 영역(DM) 내에 다수의 선택 라인 분리 패턴(58)이 배치될 수 있다.
일 실시예에서, 상기 제1 영역(CE)은 셀(cell) 영역에 해당될 수 있다. 상기 제2 영역(DM)은 더미(dummy) 영역에 해당될 수 있다. 상기 제2 영역(DM)은 상기 제1 영역(CE)의 외측에 인접하게 배치될 수 있다. 상기 제2 영역(DM)은 상기 제1 영역(CE)보다 상기 기판(21)의 가장자리에 상대적으로 가깝게 배치될 수 있다.
일 실시예에서, 상기 다수의 더미 분리 영역(DWC) 중 적어도 하나는 더미 분리 트렌치(83D)가 생략될 수 있다. 상기 더미 분리 트렌치(83D)가 생략된 상기 다수의 더미 분리 영역(DWC) 중 적어도 하나는 상기 제1 영역(CE)으로부터 상대적으로 멀리 떨어진 곳에 배치될 수 있다. 상기 더미 분리 트렌치(83D)가 생략된 상기 다수의 더미 분리 영역(DWC) 중 적어도 하나는 상기 제2 영역(DM)의 최 외곽에 배치될 수 있다.
도 1 내지 도 3을 다시 한번 참조하면, 일 실시예에서, 상기 기판(21) 상에 상기 다수의 절연 층(41) 및 다수의 배선 층(43, 45)이 번갈아 가며 적층된 다수의 적층 구조체(40, 40A)가 배치될 수 있다. 상기 다수의 배선 층(43, 45)은 상기 다수의 몰드 층(43) 및 상기 다수의 전극 층(45)을 포함할 수 있다. 상기 다수의 적층 구조체(40, 40A)는 상기 비-활성 적층 구조체(40) 및 상기 활성 적층 구조체(40A)를 포함할 수 있다. 상기 다수의 적층 구조체(40, 40A)를 가로지르는 다수의 분리 영역(WC, DWC)이 제공될 수 있다. 상기 다수의 분리 영역(WC, DWC)은 상기 다수의 셀 분리 영역(WC) 및 상기 다수의 더미 분리 영역(DWC)을 포함할 수 있다.
상기 다수의 적층 구조체(40, 40A)를 관통하는 다수의 채널 홀(53, 53D)이 배치될 수 있다. 상기 다수의 채널 홀(53, 53D)은 상기 다수의 셀 채널 홀(53) 및 상기 다수의 더미 채널 홀(53D)을 포함할 수 있다. 상기 다수의 채널 홀(53, 53D) 내에 다수의 채널 구조체(69, 69D)가 배치될 수 있다. 상기 다수의 채널 구조체(69, 69D)는 상기 다수의 셀 채널 구조체(69) 및 상기 다수의 더미 채널 구조체(69D)를 포함할 수 있다. 상기 다수의 분리 영역(WC, DWC) 내에 배치되고 상기 다수의 적층 구조체(40, 40A)를 관통하는 다수의 고스트 홀(ghost hole; 54, 54D)이 제공될 수 있다. 상기 다수의 고스트 홀(54, 54D)은 상기 다수의 셀 고스트 홀(54) 및 상기 다수의 더미 고스트 홀(54D)을 포함할 수 있다.
상기 다수의 고스트 홀(54, 54D) 내에 다수의 고스트 패턴(79, 79R)이 배치될 수 있다. 상기 다수의 고스트 패턴(79, 79R)은 상기 다수의 더미 고스트 패턴(79) 및 상기 다수의 셀 고스트 패턴(79R)을 포함할 수 있다. 상기 다수의 고스트 홀(54, 54D)의 바닥들은 상기 다수의 채널 홀(53, 53D)의 바닥들보다 높은 레벨에 배치될 수 있다. 상기 다수의 고스트 홀(54, 54D)의 바닥들은 상기 다수의 배선 층(43, 45) 중 최하층보다 높은 레벨에 배치될 수 있다.
상기 다수의 분리 영역(WC, DWC) 내에 다수의 분리 트렌치(83, 83D)가 배치될 수 있다. 상기 다수의 분리 트렌치(83, 83D)는 상기 다수의 적층 구조체(40, 40A)를 수직하게 관통할 수 있다. 상기 다수의 분리 트렌치(83, 83D)는 상기 다수의 고스트 홀(54, 54D)의 적어도 일부분을 수직하게 관통할 수 있다. 상기 다수의 분리 트렌치(83, 83D)는 상기 다수의 셀 분리 트렌치(83) 및 상기 적어도 하나의 더미 분리 트렌치(83D)를 포함할 수 있다. 상기 다수의 분리 트렌치(83, 83D) 내에 상기 분리 절연 층(85)이 배치될 수 있다.
일 실시예에서, 상기 기판(21) 상의 상기 제1 영역(CE) 내에 상기 다수의 절연 층(41) 및 상기 다수의 전극 층(45)이 번갈아 가며 적층된 상기 활성 적층 구조체(40A)가 배치될 수 있다. 상기 기판(21) 상의 상기 제2 영역(DM) 내에 상기 다수의 절연 층(41) 및 상기 다수의 몰드 층(43)이 번갈아 가며 적층된 상기 비-활성 적층 구조체(40)가 배치될 수 있다. 상기 다수의 전극 층(45)의 각각은 상기 다수의 몰드 층(43)중 대응하는 하나와 실질적으로 동일한 레벨에 배치될 수 있다. 상기 활성 적층 구조체(40A)를 가로지르는 상기 다수의 셀 분리 영역(WC)이 배치될 수 있다. 상기 비-활성 적층 구조체(40)를 가로지르는 상기 다수의 더미 분리 영역(DWC)이 배치될 수 있다.
상기 활성 적층 구조체(40A)를 관통하는 상기 다수의 셀 채널 홀(53)이 배치될 수 있다. 상기 비-활성 적층 구조체(40)를 관통하는 상기 다수의 더미 채널 홀(53D)이 배치될 수 있다. 상기 다수의 셀 채널 홀(53) 내에 상기 다수의 셀 채널 구조체(69) 가 배치될 수 있다. 상기 다수의 더미 채널 홀(53D) 내에 상기 더미 채널 구조체(69D)가 배치될 수 있다. 상기 다수의 셀 분리 영역(WC) 내에 배치되고 상기 활성 적층 구조체(40A)를 관통하는 상기 다수의 셀 고스트 홀(54)이 제공될 수 있다. 상기 다수의 더미 분리 영역(DWC) 내에 배치되고 상기 비-활성 적층 구조체(40)를 관통하는 상기 다수의 더미 고스트 홀(54D)이 제공될 수 있다.
상기 다수의 셀 고스트 홀(54) 내에 상기 다수의 셀 고스트 패턴(79R)이 배치될 수 있다. 상기 다수의 더미 고스트 홀(54D) 내에 상기 다수의 더미 고스트 패턴(79)이 배치될 수 있다. 상기 다수의 더미 고스트 패턴(79)의 각각은 상기 고스트 채널(76) 및 상기 고스트 채널(76)의 외측을 둘러싸는 상기 더미 고스트 정보 저장 패턴(75)을 포함할 수 있다. 상기 다수의 셀 고스트 홀(54)의 바닥들은 상기 다수의 셀 채널 홀(53)의 바닥들보다 높은 레벨에 배치될 수 있다. 상기 다수의 더미 고스트 홀(54D)의 바닥들은 상기 다수의 더미 채널 홀(53D)의 바닥들보다 높은 레벨에 배치될 수 있다. 상기 다수의 더미 고스트 홀(54D)의 바닥들은 상기 다수의 몰드 층(43) 중 최하층보다 높은 레벨에 배치될 수 있다.
상기 다수의 셀 분리 영역(WC) 내에 배치되고 상기 활성 적층 구조체(40A)를 관통하는 상기 다수의 셀 분리 트렌치(83)가 제공될 수 있다. 상기 다수의 셀 분리 트렌치(83) 내에 상기 분리 절연 층(85)이 배치될 수 있다. 상기 다수의 셀 분리 트렌치(83)는 상기 다수의 셀 고스트 홀(54)을 관통할 수 있다. 상기 다수의 셀 채널 구조체(69) 및 상기 다수의 더미 채널 구조체(69D)의 각각은 상기 채널 패턴(66) 및 상기 채널 패턴(66)의 외측을 둘러싸는 상기 정보 저장 패턴(65)을 포함할 수 있다. 상기 다수의 셀 고스트 패턴(79R)의 각각은 상기 고스트 채널(76) 및 상기 셀 고스트 정보 저장 패턴(75R)을 포함할 수 있다. 상기 셀 고스트 정보 저장 패턴(75R)은 상기 고스트 채널(76) 및 상기 활성 적층 구조체(40A) 사이에 배치될 수 있다.
도 4를 참조하면, 상기 다수의 고스트 홀(54, 54D)은 상기 다수의 채널 홀(53, 53D)과 다른 모양과 크기를 보일 수 있다. 일 실시예에서, 상기 다수의 채널 홀(53, 53D)의 각각은 원 모양일 수 있으며, 상기 다수의 고스트 홀(54, 54D)의 각각은 직사각형 또는 타원 모양을 보일 수 있다. 상기 다수의 고스트 홀(54, 54D) 각각의 수평 폭은 상기 다수의 채널 홀(53, 53D) 각각의 수평 폭보다 좁을 수 있다. 상기 다수의 셀 고스트 홀(54) 각각의 수평 폭은 상기 다수의 셀 채널 홀(53) 각각의 수평 폭보다 좁을 수 있다. 상기 다수의 더미 고스트 홀(54D) 각각의 수평 폭은 상기 다수의 더미 채널 홀(53D) 각각의 수평 폭보다 좁을 수 있다.
일 실시예에서, 상기 다수의 고스트 홀(54, 54D)의 각각은 상기 다수의 셀 채널 홀(53) 및 상기 다수의 더미 채널 홀(53D)의 각각과 동일하거나 좁은 폭을 가질 수 있다. 상기 다수의 더미 채널 홀(53D)의 각각은 상기 다수의 셀 채널 홀(53)의 각각과 실질적으로 동일한 수평 폭을 보일 수 있다. 상기 다수의 셀 채널 홀(53) 및 상기 다수의 더미 채널 홀(53D)의 각각은 제1 폭(W1)을 가질 수 있다. 상기 다수의 셀 고스트 홀(54) 및 상기 다수의 더미 고스트 홀(54D)의 각각은 제2 폭(W2)을 가질 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)과 동일하거나 좁을 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)의 0.5배 내지 1배일 수 있다.
상기 다수의 고스트 홀(54, 54D) 중 선택된 적어도 하나와 상기 다수의 채널 홀(53, 53D) 중 선택된 적어도 두 개를 지나는 직선 상에 있어서, 상기 다수의 고스트 홀(54, 54D) 중 선택된 적어도 하나와 상기 다수의 채널 홀(53, 53D) 중 선택된 적어도 두 개중 인접한 하나 사이의 간격은 상기 다수의 채널 홀(53, 53D) 중 선택된 적어도 두 개 사이의 간격과 실질적으로 동일할 수 있다. 상기 다수의 더미 고스트 홀(54D) 중 선택된 적어도 하나와 상기 다수의 더미 채널 홀(53D) 중 선택된 적어도 두 개를 지나는 직선 상에 있어서, 상기 다수의 더미 고스트 홀(54D) 중 선택된 적어도 하나와 상기 다수의 더미 채널 홀(53D) 중 선택된 적어도 두 개중 인접한 하나 사이의 간격은 상기 다수의 더미 채널 홀(53D) 중 선택된 적어도 두 개 사이의 간격과 실질적으로 동일할 수 있다.
일 실시예에서, 상기 다수의 고스트 홀(54, 54D) 중 선택된 적어도 하나와 상기 다수의 채널 홀(53, 53D) 중 선택된 적어도 두 개를 지나는 직선 상에 있어서, 상기 다수의 채널 홀(53, 53D) 중 선택된 적어도 두 개 사이의 간격은 제1 거리(d1)일 수 있으며, 상기 다수의 고스트 홀(54, 54D) 중 선택된 적어도 하나와 상기 다수의 채널 홀(53, 53D) 중 선택된 적어도 두 개중 인접한 하나 사이의 간격은 제2 거리(d2)일 수 있다. 상기 제2 거리(d2)는 상기 제1 거리(d1)와 실질적으로 동일할 수 있다.
도 5를 참조하면, 상기 다수의 채널 홀(53, 53D)의 각각은 원 모양일 수 있으며, 상기 다수의 고스트 홀(54, 54D)의 각각은 직사각형, 타원, 또는 이들의 조합과 같은 다양한 모양을 포함할 수 있다.
도 6을 참조하면, 상기 다수의 채널 홀(53, 53D)의 각각은 원 모양일 수 있으며, 상기 다수의 고스트 홀(54, 54D)의 각각은 상기 다수의 채널 홀(53, 53D)의 각각보다 작은 원 모양을 포함할 수 있다.
도 7을 참조하면, 상기 다수의 채널 홀(53, 53D)의 각각은 원 모양일 수 있으며, 상기 다수의 고스트 홀(54, 54D)의 각각은 반원 모양을 포함할 수 있다.
도 8 및 도 9를 참조하면, 상기 채널 패턴(66)은 상기 코어 패턴(67)의 외측을 둘러쌀 수 있다. 상기 정보 저장 패턴(65)은 상기 채널 패턴(66)의 외측을 둘러싸는 터널 절연 층(62), 상기 터널 절연 층(62)의 외측을 둘러싸는 전하 저장 층(63), 및 상기 전하 저장 층(63)의 외측을 둘러싸는 블로킹 층(64)을 포함할 수 있다.
상기 고스트 채널(76)은 상기 고스트 코어(77) 및 상기 셀 고스트 정보 저장 패턴(75R) 사이에 배치될 수 있다. 상기 셀 고스트 정보 저장 패턴(75R)은 상기 고스트 채널(76) 및 상기 활성 적층 구조체(40A) 사이에 배치될 수 있다. 상기 셀 고스트 정보 저장 패턴(75R)은 상기 고스트 채널(76) 및 상기 활성 적층 구조체(40A) 사이의 고스트 터널 층(72), 상기 고스트 터널 층(72) 및 상기 활성 적층 구조체(40A) 사이의 고스트 교환 층(73R), 및 상기 고스트 교환 층(73R) 및 상기 활성 적층 구조체(40A) 사이의 고스트 블로킹 층(74)을 포함할 수 있다.
상기 고스트 채널(76), 상기 고스트 터널 층(72), 및 상기 고스트 블로킹 층(74)의 각각은 상기 채널 패턴(66), 상기 터널 절연 층(62), 및 상기 블로킹 층(64) 중 대응하는 하나와 동일한 물질을 포함할 수 있다. 상기 고스트 교환 층(73R)은 상기 전하 저장 층(63)과 다른 물질을 포함할 수 있다. 상기 고스트 교환 층(73R)은 상기 다수의 전극 층(45)과 동일한 물질을 포함할 수 있다. 상기 고스트 교환 층(73R)은 W, Ti, TiN, Ta, TaN, AlO, SiN, SiON, 또는 이들의 조합을 포함할 수 있다.
도 10 및 도 11을 참조하면, 상기 더미 고스트 정보 저장 패턴(75)은 상기 고스트 채널(76)의 외측을 둘러싸는 고스트 터널 층(72), 상기 고스트 터널 층(72)의 외측을 둘러싸는 고스트 전하 저장 층(73), 및 상기 고스트 전하 저장 층(73)의 외측을 둘러싸는 고스트 블로킹 층(74)을 포함할 수 있다. 상기 고스트 채널(76), 상기 고스트 터널 층(72), 상기 고스트 전하 저장 층(73), 및 상기 고스트 블로킹 층(74)의 각각은 상기 채널 패턴(66), 상기 터널 절연 층(62), 상기 전하 저장 층(63), 및 상기 블로킹 층(64) 중 대응하는 하나와 동일한 물질을 포함할 수 있다.
도 12를 참조하면, 상기 소스 몰드 층(34)은 차례로 적층된 하부 소스 몰드 층(34A), 중간 소스 몰드 층(34M), 및 상부 소스 몰드 층(34C)을 포함할 수 있다.
도 13은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위하여 도 3의 절단선 I-I' 에 따라 취해진 단면도일 수 있다.
도 13을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 대체 도전성 라인(35), 지지 판(37), 활성 적층 구조체(40A), 다수의 셀 채널 홀(53), 다수의 셀 고스트 홀(54), 다수의 셀 채널 구조체(69), 다수의 셀 고스트 패턴(79R), 제3 절연층(81), 셀 분리 트렌치(83), 및 분리 절연 층(85)을 포함할 수 있다. 상기 대체 도전성 라인(35)은 상기 기판(21)에 직접적으로 접촉될 수 있다.
도 14는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위하여 도 3의 절단선 I-I' 에 따라 취해진 단면도일 수 있다. 도 15는 도 3의 절단선 II-II' 에 따라 취해진 단면도일 수 있다. 도 16 및 도 17은 도 14의 부분들(E6, E7)을 상세히 보여주는 확대도들이다. 도 18 및 도 19는 도 15의 부분들(E8, E9)을 상세히 보여주는 확대도들이다.
도 14를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 소자 분리 층(23), 다수의 트랜지스터(25), 제1 절연 층(27), 다수의 주변 회로 배선(29), 하부 매립 도전 층(31), 중간 매립 도전 층(33), 대체 도전성 라인(35), 지지 판(37), 하부 활성 적층 구조체(140A), 다수의 하부 셀 채널 홀(153), 다수의 하부 셀 고스트 홀(154), 다수의 하부 셀 고스트 패턴(179R), 상부 활성 적층 구조체(240A), 다수의 상부 셀 채널 홀(253), 다수의 상부 셀 고스트 홀(254), 다수의 셀 채널 구조체(269), 다수의 상부 셀 고스트 패턴(279R), 제3 절연층(281), 셀 분리 트렌치(283), 및 분리 절연 층(285)을 포함할 수 있다.
상기 하부 활성 적층 구조체(140A)는 번갈아 가며 반복적으로 적층된 다수의 하부 절연 층(141) 및 다수의 하부 전극 층(145)을 포함할 수 있다. 상기 다수의 하부 셀 고스트 패턴(179R)의 각각은 제1 더미 패턴(175), 제2 더미 교환 패턴(176R), 및 제3 더미 패턴(177)을 포함할 수 있다. 상기 상부 활성 적층 구조체(240A)는 번갈아 가며 반복적으로 적층된 다수의 상부 절연 층(241) 및 다수의 상부 전극 층(245)을 포함할 수 있다. 상기 다수의 셀 채널 구조체(269)의 각각은 정보 저장 패턴(265), 채널 패턴(266), 코어 패턴(267), 및 비트 패드(268)를 포함할 수 있다.
상기 다수의 상부 셀 고스트 패턴(279R)의 각각은 상부 셀 고스트 정보 저장 패턴(275R), 상부 고스트 채널(276), 상부 고스트 코어(277), 및 상부 패드(278)를 포함할 수 있다. 상기 다수의 하부 셀 고스트 홀(154), 상기 다수의 하부 셀 고스트 패턴(179R), 상기 다수의 상부 셀 고스트 홀(254), 상기 다수의 상부 셀 고스트 패턴(279R), 상기 셀 분리 트렌치(283), 및 상기 분리 절연 층(285)은 셀 분리 영역(WC) 내에 배치될 수 있다.
도 15를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 소자 분리 층(23), 다수의 트랜지스터(25), 제1 절연 층(27), 다수의 주변 회로 배선(29), 소스 몰드 층(34), 지지 판(37), 제2 절연 층(38), 하부 비-활성 적층 구조체(140), 다수의 하부 더미 채널 홀(153D), 다수의 하부 더미 고스트 홀(154D), 다수의 하부 더미 고스트 패턴(179), 상부 비-활성 적층 구조체(240), 다수의 상부 더미 채널 홀(253D), 다수의 상부 더미 고스트 홀(254D), 다수의 더미 채널 구조체(269D), 다수의 상부 더미 고스트 패턴(279), 제3 절연층(281), 및 분리 절연층(285)을 포함할 수 있다.
상기 하부 비-활성 적층 구조체(140)는 번갈아 가며 반복적으로 적층된 다수의 하부 절연 층(141) 및 다수의 하부 몰드 층(143)을 포함할 수 있다. 상기 다수의 하부 더미 고스트 패턴(179)의 각각은 제1 더미 패턴(175), 제2 더미 패턴(176), 및 제3 더미 패턴(177)을 포함할 수 있다. 상기 상부 비-활성 적층 구조체(240)는 번갈아 가며 반복적으로 적층된 다수의 상부 절연 층(241) 및 다수의 상부 몰드 층(243)을 포함할 수 있다. 상기 다수의 더미 채널 구조체(269D)의 각각은 정보 저장 패턴(265), 채널 패턴(266), 코어 패턴(267), 및 비트 패드(268)를 포함할 수 있다.
상기 다수의 상부 더미 고스트 패턴(279)의 각각은 상부 더미 고스트 정보 저장 패턴(275), 상부 고스트 채널(276), 상부 고스트 코어(277), 및 상부 패드(278)를 포함할 수 있다. 상기 다수의 하부 더미 고스트 홀(154D), 상기 다수의 하부 더미 고스트 패턴(179), 상기 다수의 상부 더미 고스트 홀(254D), 및 상기 다수의 상부 더미 고스트 패턴(279)은 더미 분리 영역(DWC) 내에 배치될 수 있다.
도 3, 도 14, 및 도 15를 다시 한번 참조하면, 일 실시예에서, 상기 기판(21) 상에 상기 다수의 하부 절연 층(141) 및 상기 다수의 하부 배선 층(143, 145)이 번갈아 가며 적층된 하부 적층 구조체(140, 140A)가 배치될 수 있다. 상기 다수의 하부 배선 층(143, 145)은 상기 다수의 하부 몰드 층(143) 및 상기 다수의 하부 전극 층(145)을 포함할 수 있다. 상기 다수의 하부 적층 구조체(140, 140A)는 상기 하부 비-활성 적층 구조체(140) 및 상기 하부 활성 적층 구조체(140A)를 포함할 수 있다.
상기 하부 적층 구조체(140, 140A)를 관통하는 다수의 하부 채널 홀(153, 153D)이 배치될 수 있다. 상기 다수의 하부 채널 홀(153, 153D)은 상기 다수의 하부 셀 채널 홀(153) 및 상기 다수의 하부 더미 채널 홀(153D)을 포함할 수 있다. 상기 하부 적층 구조체(140, 140A) 상에 상기 다수의 상부 절연 층(241) 및 다수의 상부 배선 층(243, 245)이 번갈아 가며 적층된 상부 적층 구조체(240, 240A)가 배치될 수 있다. 상기 다수의 상부 배선 층(243, 245)은 상기 다수의 상부 몰드 층(243) 및 상기 다수의 상부 전극 층(245)을 포함할 수 있다. 상기 다수의 상부 적층 구조체(240, 240A)는 상기 상부 비-활성 적층 구조체(240) 및 상기 상부 활성 적층 구조체(240A)를 포함할 수 있다.
상기 상부 적층 구조체(240, 240A)를 관통하고 상기 다수의 하부 채널 홀(153, 153D)에 연통된 다수의 상부 채널 홀(253, 253D)이 배치될 수 있다. 상기 다수의 상부 채널 홀(253, 253D)은 상기 다수의 상부 셀 채널 홀(253) 및 상기 다수의 상부 더미 채널 홀(253D)을 포함할 수 있다. 상기 다수의 상부 채널 홀(253, 253D) 및 상기 다수의 하부 채널 홀(153, 153D) 내에 다수의 채널 구조체(269, 269D)가 배치될 수 있다. 상기 다수의 채널 구조체(269, 269D)는 상기 다수의 셀 채널 구조체(269) 및 상기 다수의 더미 채널 구조체(269D)를 포함할 수 있다.
상기 상부 적층 구조체(240, 240A) 및 상기 하부 적층 구조체(140, 140A)를 가로지르는 다수의 분리 영역(WC, DWC)이 배치될 수 있다. 상기 다수의 분리 영역(WC, DWC)은 상기 다수의 셀 분리 영역(WC) 및 상기 다수의 더미 분리 영역(DWC)을 포함할 수 있다. 상기 분리 영역(WC, DWC) 내에 배치되고 상기 하부 적층 구조체(140, 140A)를 관통하는 다수의 하부 고스트 홀(154, 154D)이 제공될 수 있다. 상기 다수의 하부 고스트 홀(154, 154D)은 상기 다수의 하부 셀 고스트 홀(154) 및 상기 다수의 하부 더미 고스트 홀(154D)을 포함할 수 있다. 상기 다수의 하부 고스트 홀(154, 154D) 내에 다수의 하부 고스트 패턴(179, 179R)이 배치될 수 있다. 상기 다수의 하부 고스트 패턴(179, 179R)은 상기 다수의 하부 더미 고스트 패턴(179) 및 상기 다수의 하부 셀 고스트 패턴(179R)을 포함할 수 있다.
상기 분리 영역(WC, DWC) 내에 배치되고 상기 상부 적층 구조체(240, 240A)를 관통하는 다수의 상부 고스트 홀(254, 254D)이 제공될 수 있다. 상기 다수의 상부 고스트 홀(254, 254D)은 상기 다수의 상부 셀 고스트 홀(254) 및 상기 다수의 상부 더미 고스트 홀(254D)을 포함할 수 있다. 상기 다수의 상부 고스트 홀(254, 254D) 내에 다수의 상부 고스트 패턴(279, 279R)이 배치될 수 있다. 상기 다수의 상부 고스트 패턴(279, 279R)은 상기 다수의 상부 더미 고스트 패턴(279) 및 상기 다수의 상부 셀 고스트 패턴(279R)을 포함할 수 있다.
상기 다수의 하부 고스트 홀(154, 154D)의 바닥들은 상기 다수의 하부 채널 홀(153, 153D)의 바닥들보다 높은 레벨에 배치될 수 있다. 상기 다수의 하부 고스트 패턴(179, 179R)의 상면들은 상기 하부 적층 구조체(140, 140A)의 상면과 실질적으로 동일한 평면을 이룰 수 있다. 상기 다수의 상부 고스트 홀(254, 254D)의 바닥들은 상기 다수의 상부 채널 홀(253, 253D)의 바닥들보다 높은 레벨에 배치될 수 있다. 상기 다수의 하부 고스트 홀(154, 154D)의 바닥들은 상기 다수의 하부 배선 층(143, 145) 중 최하층보다 높은 레벨에 배치될 수 있다. 상기 다수의 상부 고스트 홀(254, 254D)의 바닥들은 상기 다수의 상부 배선 층(243, 245) 중 최하층보다 높은 레벨에 배치될 수 있다.
도 4 내지 도 7을 통하여 설명한 것과 유사하게, 상기 다수의 하부 고스트 홀(154, 154D) 각각의 수평 폭은 상기 다수의 하부 채널 홀(153, 153D) 각각의 수평 폭보다 좁을 수 있다. 상기 다수의 상부 고스트 홀(254, 254D) 각각의 수평 폭은 상기 다수의 상부 채널 홀(253, 253D) 각각의 수평 폭보다 좁을 수 있다. 상기 다수의 하부 고스트 홀(154, 154D) 중 선택된 적어도 하나와 상기 다수의 하부 채널 홀(153, 153D) 중 선택된 적어도 두 개를 지나는 직선 상에 있어서, 상기 다수의 하부 고스트 홀(154, 154D) 중 선택된 적어도 하나와 상기 다수의 하부 채널 홀(153, 153D)중 선택된 적어도 두 개중 인접한 하나 사이의 간격은 상기 다수의 하부 채널 홀(153, 153D)중 선택된 적어도 두 개 사이의 간격과 실질적으로 동일할 수 있다. 상기 다수의 상부 고스트 홀(254, 254D)중 선택된 적어도 하나와 상기 다수의 상부 채널 홀(253, 253D) 중 선택된 적어도 두 개를 지나는 직선 상에 있어서, 상기 다수의 상부 고스트 홀(254, 254D)중 선택된 적어도 하나와 상기 다수의 상부 채널 홀(253, 253D) 중 선택된 적어도 두 개중 인접한 하나 사이의 간격은 상기 다수의 상부 채널 홀(253, 253D) 중 선택된 적어도 두 개 사이의 간격과 실질적으로 동일할 수 있다.
도 16을 참조하면, 상기 상부 셀 고스트 패턴(279R)은 상기 상부 셀 고스트 정보 저장 패턴(275R), 상기 상부 고스트 체널(276), 및 상기 상부 고스트 코어(277)를 포함할 수 있다. 상기 상부 셀 고스트 정보 저장 패턴(275R)은 상부 고스트 터널층(272), 상부 고스트 교환 층(273R), 및 상부 고스트 블로킹 층(274)을 포함할 수 있다. 상기 셀 채널 구조체(269)는 상기 정보 저장 패턴(265), 상기 채널 패턴(266), 및 상기 코어 패턴(267)을 포함할 수 있다. 상기 정보 저장 패턴(265)은 상기 채널 패턴(266)의 외측을 둘러싸는 터널 절연 층(262), 상기 터널 절연 층(262)의 외측을 둘러싸는 전하 저장 층(263), 및 상기 전하 저장 층(263)의 외측을 둘러싸는 블로킹 층(264)을 포함할 수 있다.
도 17을 참조하면, 상기 하부 셀 고스트 패턴(179R)은 상기 제1 더미 패턴(175), 상기 제2 더미 교환 패턴(176R), 및 상기 제3 더미 패턴(177)을 포함할 수 있다.
도 18을 참조하면, 상기 상부 더미 고스트 패턴(279)은 상기 상부 더미 고스트 정보 저장 패턴(275), 상기 상부 고스트 체널(276), 및 상기 상부 고스트 코어(277)를 포함할 수 있다. 상기 상부 더미 고스트 정보 저장 패턴(275)은 상부 고스트 터널 층(272), 상부 고스트 전하 저장 층(273), 및 상부 고스트 블로킹 층(274)을 포함할 수 있다. 상기 더미 채널 구조체(269D)는 정보 저장 패턴(265), 채널 패턴(266), 및 코어 패턴(267)을 포함할 수 있다. 상기 정보 저장 패턴(265)은 터널 절연 층(262), 전하 저장 층(263), 및 블로킹 층(264)을 포함할 수 있다.
도 19를 참조하면, 상기 하부 더미 고스트 패턴(179)은 제1 더미 패턴(175), 제2 더미 패턴(176), 및 제3 더미 패턴(177)을 포함할 수 있다.
도 20 및 도 21은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 레이아웃들이다. 도 22는 도 21의 절단선 III-III'에 따라 취해진 단면도일 수 있다.
도 20을 참조하면, 다수의 더미 분리 영역(DWC) 내에 다수의 더미 분리 트렌치(83D)가 배치될 수 있다.
도 21을 참조하면, 다수의 셀 분리 트렌치(83)는 다수의 셀 고스트 홀(54)과 완전히 중첩될 수 있다. 적어도 하나의 더미 분리 트렌치(83D)는 다수의 더미 고스트 홀(54D)과 완전히 중첩될 수 있다. 다수의 더미 분리 영역(DWC) 중 적어도 하나는 상기 더미 분리 트렌치(83D)가 생략될 수 있다. 상기 다수의 더미 분리 영역(DWC) 중 상기 더미 분리 트렌치(83D)가 생략된 적어도 하나에 다수의 더미 고스트 홀(54D)이 보존될 수 있다.
도 22를 참조하면, 셀 분리 영역(WC) 내에 셀 분리 트렌치(83) 및 분리 절연 층(85)이 배치될 수 있다. 상기 셀 분리 트렌치(83)를 형성하는 동안, 상기 다수의 셀 고스트 홀(도 1의 54) 및 상기 다수의 셀 고스트 패턴(도 1의 79R)은 모두 제거될 수 있다.
도 23 내지 도 30 및 도 33은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위하여 도 3의 절단선 I-I' 에 따라 취해진 단면도들이고, 도 31은 도 30의 일 부분(E10)을 상세히 보여주는 확대도이며, 도 32는 도 31의 주요 구성을 보여주는 수평 단면도이다.
도 23을 참조하면, 기판(21) 상에 소자 분리 층(23), 다수의 트랜지스터(25), 제1 절연 층(27), 다수의 주변 회로 배선(29), 하부 매립 도전 층(31), 중간 매립 도전 층(33), 소스 몰드 층(34), 지지 판(37), 및 비-활성 적층 구조체(40)가 형성될 수 있다. 상기 비-활성 적층 구조체(40)는 번갈아 가며 반복적으로 적층된 다수의 절연 층(41) 및 다수의 몰드 층(43)을 포함할 수 있다. 상기 비-활성 적층 구조체(40)는 예비 적층 구조체에 해당될 수 있다.
상기 기판(21)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 소자 분리 층(23)은 에스티아이(shallow trench isolation; STI) 방법에 의한 절연 층을 포함할 수 있다. 상기 소자 분리 층(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 트랜지스터(25)는 핀펫(fin Field Effect Transistor; finFET), 멀티-브리지 채널 트랜지스터(multi-bridge channel transistor; MBC transistor), 나노와이어 트랜지스터, 수직 트랜지스터, 리세스 채널 트랜지스터(recess channel transistor), 3-D 트랜지스터, 플라나 트랜지스터(planar transistor), 또는 이들의 조합을 포함할 수 있다. 상기 다수의 주변 회로 배선(29)은 다양한 모양을 갖는 수평 배선 및 수직 배선을 포함할 수 있다.
상기 제1 절연 층(27)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물(low-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 하부 매립 도전층(31)은 상기 다수의 주변 회로 배선(29)에 전기적으로 접속될 수 있다. 상기 다수의 주변 회로 배선(29) 및 상기 하부 매립 도전층(31)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 중간 매립 도전층(33)은 N형 불순물들을 포함하는 폴리실리콘과 같은 반도체 층을 포함할 수 있다.
도 12에 도시된 바와 같이, 상기 소스 몰드 층(34)은 차례로 적층된 하부 소스 몰드 층(34A), 중간 소스 몰드 층(34M), 및 상부 소스 몰드 층(34C)을 포함할 수 있다. 일 실시예에서, 상기 하부 소스 몰드 층(34A)은 실리콘 산화물을 포함할 수 있으며, 상기 중간 소스 몰드 층(34M)은 실리콘 질화물을 포함할 수 있고, 상기 상부 소스 몰드 층(34C)은 실리콘 산화물을 포함할 수 있다.
상기 지지 판(37)은 폴리실리콘과 같은 반도체 층을 포함할 수 있다. 상기 비-활성 적층 구조체(40)는 상기 지지 판(37) 상에 형성될 수 있다. 상기 다수의 몰드 층(43)은 상기 다수의 절연 층(41)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 다수의 몰드 층(43)은 실리콘 질화물을 포함할 수 있으며, 상기 다수의 절연 층(41)은 실리콘 산화물을 포함할 수 있다.
도 24를 참조하면, 상기 비-활성 적층 구조체(40)상에 제1 마스크 패턴(51)이 형성될 수 있다. 상기 제1 마스크 패턴(51)을 식각마스크로 사용하여 다수의 셀 채널 홀(53) 및 다수의 셀 고스트 홀(54)이 형성될 수 있다. 상기 다수의 셀 채널 홀(53) 및 상기 다수의 셀 고스트 홀(54)을 형성하는 것은 이방성 식각 공정을 포함할 수 있다. 상기 다수의 셀 고스트 홀(54) 각각의 수평 폭은 상기 다수의 셀 채널 홀(53) 각각의 수평 폭보다 좁을 수 있다. 상기 다수의 셀 고스트 홀(54)의 바닥들은 상기 다수의 셀 채널 홀(53)의 바닥들보다 높은 레벨에 형성될 수 있다.
일 실시예에서, 상기 다수의 셀 채널 홀(53)은 상기 비-활성 적층 구조체(40), 상기 지지 판(37), 및 상기 소스 몰드 층(34)을 관통할 수 있다. 상기 다수의 셀 채널 홀(53)의 바닥들에 상기 중간 매립 도전 층(33)이 노출될 수 있다. 상기 다수의 셀 고스트 홀(54)은 상기 비-활성 적층 구조체(40)를 부분적으로 관통할 수 있다. 상기 다수의 셀 고스트 홀(54)의 바닥들에 상기 다수의 절연 층(41) 또는 상기 다수의 몰드 층(43) 중 선택된 하나가 노출될 수 있다.
도 4 내지 도 7을 다시 한번 참조하면, 상기 다수의 셀 고스트 홀(54)은 상기 제1 마스크 패턴(51)의 개구율을 균일하게 조절하는 역할을 할 수 있다. 상기 다수의 셀 고스트 홀(54)은 상기 다수의 셀 채널 홀(53)의 구부러짐(bending) 및 오픈 불량(not-open)과 같은 공정 불량을 감소하는 역할을 할 수 있다.
도 25를 참조하면, 상기 다수의 셀 채널 홀(53) 내에 다수의 셀 채널 구조체(69)가 형성될 수 있으며, 상기 다수의 셀 고스트 홀(54) 내에 다수의 더미 고스트 패턴(79)이 형성될 수 있다. 상기 다수의 셀 채널 구조체(69)의 각각은 정보 저장 패턴(65), 채널 패턴(66), 코어 패턴(67), 및 비트 패드(68)를 포함할 수 있다. 도 8 및 도 9에 도시된 바와 같이, 상기 정보 저장 패턴(65)은 터널 절연 층(62), 전하 저장 층(63), 및 블로킹 층(64)을 포함할 수 있다.
상기 코어 패턴(67)은 실리콘 산화물과 같은 절연층 또는 폴리실리콘과 같은 반도체 층을 포함할 수 있다. 상기 채널 패턴(66)은 상기 코어 패턴(67)의 외측을 둘러쌀 수 있다. 상기 채널 패턴(66)은 폴리실리콘과 같은 반도체 층을 포함할 수 있다. 상기 터널 절연층(62)은 상기 채널 패턴(66)의 외측을 둘러쌀 수 있다. 상기 터널 절연층(62)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 상기 전하 저장층(63)은 상기 터널 절연층(62)의 외측을 둘러쌀 수 있다. 상기 전하 저장층(63)은 실리콘 질화물을 포함할 수 있다. 상기 블로킹 층(64)은 상기 전하 저장층(63)의 외측을 둘러쌀 수 있다. 상기 블로킹 층(64)은 실리콘 산화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 상기 비트 패드(68)는 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 도전성 카본, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
상기 다수의 더미 고스트 패턴(79)은 예비 고스트 패턴에 해당될 수 있다. 상기 다수의 더미 고스트 패턴(79)의 각각은 더미 고스트 정보 저장 패턴(75), 고스트 채널(76), 고스트 코어(77), 및 패드(78)를 포함할 수 있다. 도 10 및 도 11에 도시된 바와 같이, 상기 더미 고스트 정보 저장 패턴(75)은 상기 고스트 채널(76)의 외측을 둘러싸는 고스트 터널 층(72), 상기 고스트 터널 층(72)의 외측을 둘러싸는 고스트 전하 저장 층(73), 및 상기 고스트 전하 저장 층(73)의 외측을 둘러싸는 고스트 블로킹 층(74)을 포함할 수 있다.
상기 고스트 터널 층(72), 상기 고스트 전하 저장 층(73), 상기 고스트 블로킹 층(74), 상기 고스트 채널(76), 상기 고스트 코어(77), 및 상기 패드(78)의 각각은 상기 터널 절연 층(62), 상기 전하 저장 층(63), 상기 블로킹 층(64), 상기 채널 패턴(66), 상기 코어 패턴(67), 및 상기 비트 패드(68)중 대응하는 하나와 동시에 형성된 동일한 물질을 포함할 수 있다.
상기 다수의 셀 채널 구조체(69) 및 상기 다수의 더미 고스트 패턴(79)을 형성하는 것은 다수의 박막 형성 공정 및 적어도 하나의 평탄화 공정을 포함할 수 있다. 상기 적어도 하나의 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP)공정, 에치-백(etch-back)공정, 또는 이들의 조합을 포함할 수 있다. 상기 비-활성 적층 구조체(40), 상기 다수의 셀 채널 구조체(69), 및 상기 다수의 더미 고스트 패턴(79)의 상면들은 실질적으로 동일한 평면상에 노출될 수 있다.
도 26을 참조하면, 상기 비-활성 적층 구조체(40), 상기 다수의 셀 채널 구조체(69), 및 상기 다수의 더미 고스트 패턴(79) 상에 제3 절연층(81)이 형성될 수 있다. 상기 셀 분리 영역(WC) 내에 셀 분리 트렌치(83)가 형성될 수 있다. 상기 셀 분리 트렌치(83)는 상기 제3 절연층(81), 상기 비-활성 적층 구조체(40), 및 상기 지지 판(37)을 수직 관통할 수 있다. 상기 셀 분리 트렌치(83)의 바닥에 상기 소스 몰드 층(34)이 노출될 수 있다. 상기 셀 분리 트렌치(83)는 상기 다수의 셀 고스트 홀(54) 및 상기 다수의 더미 고스트 패턴(79)의 적어도 일부분을 수직 관통할 수 있다. 상기 셀 분리 트렌치(83)의 측벽들에 상기 다수의 더미 고스트 패턴(79)의 일부분이 노출될 수 있다.
도 27을 참조하면, 상기 셀 분리 트렌치(83)의 측벽들에 희생 스페이서(84)가 형성될 수 있다. 상기 희생 스페이서(84)를 형성하는 것은 박막 형성 공정 및 이방성 식각 공정을 포함할 수 있다. 상기 희생 스페이서(84)는 상기 소스 몰드 층(34), 상기 다수의 절연 층(41), 및 상기 다수의 몰드 층(43)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들면, 상기 희생 스페이서(84)는 폴리실리콘을 포함할 수 있다.
도 28을 참조하면, 상기 소스 몰드 층(34)을 제거하여 상기 지지 판(37)의 하부에 언더컷 영역(34UC)이 형성될 수 있다.
도 29를 참조하면, 상기 언더컷 영역(34UC) 내에 대체 도전성 라인(35)이 형성될 수 있다. 상기 희생 스페이서(84)를 제거하여 상기 셀 분리 트렌치(83)의 측벽들에 상기 다수의 절연 층(41), 상기 다수의 몰드 층(43), 및 상기 다수의 더미 고스트 패턴(79)의 부분들이 노출될 수 있다. 상기 대체 도전성 라인(35)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 대체 도전성 라인(35)은 N형 불순물들을 포함하는 폴리실리콘과 같은 반도체 층을 포함할 수 있다.
도 30을 참조하면, 상기 다수의 몰드 층(43)을 제거하여 다수의 갭 영역(43G)이 형성될 수 있다.
도 31 및 도 32를 참조하면, 상기 다수의 몰드 층(43)을 제거하는 동안, 상기 다수의 더미 고스트 패턴(79) 내의 상기 고스트 전하 저장 층(73)이 제거되어 좁은 틈(narrow gap; 73G)이 형성될 수 있다.
도 33을 참조하면, 상기 다수의 갭 영역(43G) 내에 다수의 전극 층(45)이 형성될 수 있다. 상기 다수의 절연 층(41) 및 상기 다수의 전극 층(45)은 활성 적층 구조체(40A)를 구성할 수 있다. 상기 다수의 전극 층(45)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
상기 다수의 전극 층(45)을 형성하는 동안, 도 8 및 도 9에 도시된 바와 같이, 상기 좁은 틈(73G) 내에 고스트 교환 층(73R)이 형성될 수 있다. 상기 고스트 터널 층(72), 상기 고스트 교환 층(73R), 및 상기 고스트 블로킹 층(74)은 셀 고스트 정보 저장 패턴(75R)을 구성할 수 있다. 상기 셀 고스트 정보 저장 패턴(75R), 상기 고스트 채널(76), 상기 고스트 코어(77), 및 상기 패드(78)는 셀 고스트 패턴(79R)을 구성할 수 있다.
상기 고스트 교환 층(73R)은 상기 전하 저장 층(63)과 다른 물질을 포함할 수 있다. 상기 고스트 교환 층(73R)은 상기 다수의 전극 층(45)과 동일한 물질을 포함할 수 있다. 상기 고스트 교환 층(73R)은 W, Ti, TiN, Ta, TaN, AlO, SiN, SiON, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 고스트 교환 층(73R)은 W 층을 포함할 수 있다. 상기 고스트 교환 층(73R)은 W 층 및 TiN 층을 포함할 수 있다. 상기 고스트 교환 층(73R)은 AlO 층을 포함할 수 있다. 상기 고스트 교환 층(73R)은 AlO 층 및 SiN 층을 포함할 수 있다.
도 1을 다시 한번 참조하면, 상기 셀 분리 트렌치(83) 내부를 채우는 분리 절연층(85)이 형성될 수 있다. 상기 제3 절연층(81) 및 상기 분리 절연층(85)의 각각은 실리콘 산화물과 같은 절연물을 포함할 수 있다.
도 1 및 도 2를 다시 한번 참조하면, 상기 제1 영역(CE) 내에 도 1에 도시된 구성 요소들이 형성되는 동안, 상기 제2 영역(DM) 내에 도 2에 도시된 구성 요소들이 형성될 수 있다.
도 34 내지 도 39는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위하여 도 3의 절단선 I-I' 에 따라 취해진 단면도들이다.
도 34를 참조하면, 기판(21) 상에 소자 분리 층(23), 다수의 트랜지스터(25), 제1 절연 층(27), 다수의 주변 회로 배선(29), 하부 매립 도전 층(31), 중간 매립 도전 층(33), 소스 몰드 층(34), 지지 판(37), 하부 비-활성 적층 구조체(140), 다수의 하부 셀 채널 홀(153), 다수의 하부 셀 고스트 홀(154), 다수의 하부 희생 채널 구조체(169), 다수의 하부 더미 고스트 패턴(179)이 형성될 수 있다. 상기 하부 비-활성 적층 구조체(140)는 번갈아 가며 반복적으로 적층된 다수의 하부 절연 층(141) 및 다수의 하부 몰드 층(143)을 포함할 수 있다. 상기 하부 비-활성 적층 구조체(140)는 예비 적층 구조체에 해당될 수 있다.
상기 다수의 하부 희생 채널 구조체(169)의 각각은 제1 희생 층(165), 제2 희생 층(166), 및 제3 희생 층(167)을 포함할 수 있다. 일 실시예에서, 상기 제1 희생 층(165)은 실리콘 산화물을 포함할 수 있다. 상기 제2 희생 층(166)은 실리콘 질화물을 포함할 수 있다. 상기 제3 희생 층(167)은 폴리실리콘을 포함할 수 있다. 상기 다수의 하부 더미 고스트 패턴(179)의 각각은 제1 더미 패턴(175), 제2 더미 패턴(176), 및 제3 더미 패턴(177)을 포함할 수 있다. 상기 제2 더미 패턴(176)은 상기 제3 더미 패턴(177)의 외측을 둘러쌀 수 있다. 상기 제1 더미 패턴(175)은 상기 제2 더미 패턴(176)의 외측을 둘러쌀 수 있다. 상기 제1 더미 패턴(175), 상기 제2 더미 패턴(176), 및 상기 제3 더미 패턴(177)의 각각은 상기 제1 희생 층(165), 상기 제2 희생 층(166), 및 상기 제3 희생 층(167) 중 대응하는 하나와 동시에 형성된 동일한 물질을 포함할 수 있다.
상기 다수의 하부 셀 고스트 홀(154)의 바닥들은 상기 다수의 하부 셀 채널 홀(153)의 바닥들보다 높은 레벨에 형성될 수 있다. 상기 하부 비-활성 적층 구조체(140), 상기 다수의 하부 희생 채널 구조체(169), 및 상기 다수의 하부 더미 고스트 패턴(179)의 상면들은 실질적으로 동일한 평면상에 노출될 수 있다.
도 35를 참조하면, 상기 하부 비-활성 적층 구조체(140), 상기 다수의 하부 희생 채널 구조체(169), 및 상기 다수의 하부 더미 고스트 패턴(179) 상에 상부 비-활성 적층 구조체(240)가 형성될 수 있다. 상기 상부 비-활성 적층 구조체(240)는 번갈아 가며 반복적으로 적층된 다수의 상부 절연 층(241) 및 다수의 상부 몰드 층(243)을 포함할 수 있다. 상기 상부 비-활성 적층 구조체(240)는 예비 적층 구조체에 해당될 수 있다.
상기 상부 비-활성 적층 구조체(240)상에 제2 마스크 패턴(251)이 형성될 수 있다. 상기 제2 마스크 패턴(251)을 식각마스크로 사용하여 다수의 상부 셀 채널 홀(253) 및 다수의 상부 셀 고스트 홀(254)이 형성될 수 있다. 상기 다수의 상부 셀 고스트 홀(254) 각각의 수평 폭은 상기 다수의 상부 셀 채널 홀(253) 각각의 수평 폭보다 좁을 수 있다. 상기 다수의 상부 셀 고스트 홀(254)의 바닥들은 상기 다수의 상부 셀 채널 홀(253)의 바닥들보다 높은 레벨에 형성될 수 있다.
일 실시예에서, 상기 다수의 상부 셀 채널 홀(253)은 상기 상부 비-활성 적층 구조체(240)를 관통하여 상기 다수의 하부 셀 채널 홀(153)에 연통될 수 있다. 상기 다수의 상부 셀 채널 홀(253)의 바닥들에 상기 제3 희생 층(167)이 노출될 수 있다. 상기 다수의 상부 셀 고스트 홀(254)은 상기 상부 비-활성 적층 구조체(240)를 부분적으로 관통할 수 있다. 상기 다수의 상부 셀 고스트 홀(254)의 바닥들에 상기 다수의 상부 절연 층(241) 또는 상기 다수의 상부 몰드 층(243) 중 선택된 하나가 노출될 수 있다.
도 36을 참조하면, 상기 다수의 하부 희생 채널 구조체(169)를 제거할 수 있다. 상기 다수의 상부 셀 채널 홀(253) 및 상기 다수의 하부 셀 채널 홀(153) 내에 다수의 셀 채널 구조체(269)가 형성될 수 있다. 상기 다수의 상부 셀 고스트 홀(254)내에 다수의 상부 더미 고스트 패턴(279)이 형성될 수 있다.
상기 다수의 셀 채널 구조체(269)의 각각은 정보 저장 패턴(265), 채널 패턴(266), 코어 패턴(267), 및 비트 패드(268)를 포함할 수 있다. 상기 다수의 상부 더미 고스트 패턴(279)의 각각은 상부 더미 고스트 정보 저장 패턴(275), 상부 고스트 채널(276), 상부 고스트 코어(277), 및 상부 패드(278)를 포함할 수 있다. 상기 상부 더미 고스트 정보 저장 패턴(275), 상기 상부 고스트 채널(276), 상기 상부 고스트 코어(277), 및 상기 상부 패드(278)의 각각은 상기 정보 저장 패턴(265), 상기 채널 패턴(266), 상기 코어 패턴(267), 및 상기 비트 패드(268) 중 대응하는 하나와 동시에 형성된 동일한 물질을 포함할 수 있다. 상기 상부 비-활성 적층 구조체(240), 상기 다수의 셀 채널 구조체(269), 및 상기 다수의 상부 더미 고스트 패턴(279)의 상면들은 실질적으로 동일한 평면상에 노출될 수 있다.
도 37을 참조하면, 상기 상부 비-활성 적층 구조체(240), 상기 다수의 셀 채널 구조체(269), 및 상기 다수의 상부 더미 고스트 패턴(279) 상에 제3 절연층(281)이 형성될 수 있다. 상기 셀 분리 영역(WC) 내에 셀 분리 트렌치(283)가 형성될 수 있다. 상기 셀 분리 트렌치(283)는 상기 제3 절연층(281), 상기 상부 비-활성 적층 구조체(240), 상기 하부 비-활성 적층 구조체(140), 및 상기 지지 판(37)을 수직 관통할 수 있다. 상기 소스 몰드 층(34)을 제거하고 대체 도전성 라인(35)이 형성될 수 있다. 상기 셀 분리 트렌치(283)는 상기 다수의 하부 셀 고스트 홀(154), 상기 다수의 하부 더미 고스트 패턴(179), 상기 다수의 상부 셀 고스트 홀(254), 상기 다수의 상부 더미 고스트 패턴(279)의 적어도 일부분을 수직 관통할 수 있다. 상기 셀 분리 트렌치(283)의 측벽들에 상기 다수의 하부 더미 고스트 패턴(179) 및 상기 다수의 상부 더미 고스트 패턴(279)의 일부분이 노출될 수 있다.
도 38을 참조하면, 상기 다수의 하부 몰드 층(143) 및 상기 다수의 상부 몰드 층(243)을 제거하여 다수의 하부 갭 영역(143G) 및 다수의 상부 갭 영역(243G)이 형성될 수 있다.
도 39를 참조하면, 상기 다수의 하부 갭 영역(143G) 및 상기 다수의 상부 갭 영역(243G)내에 다수의 하부 전극 층(145) 및 다수의 상부 전극 층(245)이 형성될 수 있다. 상기 다수의 하부 절연 층(141) 및 상기 다수의 하부 전극 층(145)은 하부 활성 적층 구조체(140A)를 구성할 수 있다. 상기 다수의 상부 절연 층(241) 및 상기 다수의 상부 전극 층(245)은 상부 활성 적층 구조체(240A)를 구성할 수 있다.
상기 다수의 하부 전극 층(145) 및 상기 다수의 상부 전극 층(245)을 형성하는 동안, 도 16 에 도시된 바와 같이, 상기 상부 고스트 전하 저장 층(273)이 제거되고 상부 고스트 교환 층(273R)이 형성될 수 있다. 상기 상부 고스트 터널층(272), 상부 고스트 교환 층(273R), 및 상기 상부 고스트 블로킹 층(274)은 상부 셀 고스트 정보 저장 패턴(275R)을 구성할 수 있다. 상기 상부 셀 고스트 정보 저장 패턴(275R), 상기 상부 고스트 체널(276), 및 상기 상부 고스트 코어(277)는 상부 셀 고스트 패턴(279R)을 구성할 수 있다.
상기 다수의 하부 전극 층(145) 및 상기 다수의 상부 전극 층(245)을 형성하는 동안, 도 17에 도시된 바와 같이, 상기 제2 더미 패턴(176)이 제거되고 제2 더미 교환 패턴(176R)이 형성될 수 있다. 상기 제1 더미 패턴(175), 상기 제2 더미 교환 패턴(176R), 및 상기 제3 더미 패턴(177)은 하부 셀 고스트 패턴(179R)을 구성할 수 있다.
도 14를 다시 한번 참조하면, 상기 셀 분리 트렌치(283) 내부를 채우는 분리 절연층(285)이 형성될 수 있다.
도 14 및 도 15를 다시 한번 참조하면, 상기 제1 영역(CE) 내에 도 14에 도시된 구성 요소들이 형성되는 동안, 상기 제2 영역(DM) 내에 도 15에 도시된 구성 요소들이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 37: 지지 판
40: 비-활성 적층 구조체 40A: 활성 적층 구조체
41: 절연 층 43: 몰드 층
45: 전극 층 53: 셀 채널 홀
53D: 더미 채널 홀 54: 셀 고스트 홀
54D: 더미 고스트 홀 58: 선택 라인 분리 패턴
62: 터널 절연 층 63: 전하 저장 층
64: 블로킹 층 65: 정보 저장 패턴
66: 채널 패턴 67: 코어 패턴
68: 비트 패드 69: 셀 채널 구조체
69D: 더미 채널 구조체 72: 고스트 터널 층
73: 고스트 전하 저장 층 73R: 고스트 교환 층
74: 고스트 블로킹 층 75R: 셀 고스트 정보 저장 패턴
75: 더미 고스트 정보 저장 패턴 76: 고스트 채널
77: 고스트 코어 78: 패드
79R: 셀 고스트 패턴 79: 더미 고스트 패턴
83: 셀 분리 트렌치 83D: 더미 분리 트렌치
85: 분리 절연층 140: 하부 비-활성 적층 구조체
140A: 하부 활성 적층 구조체 141: 하부 절연 층
143: 하부 몰드 층 145: 하부 전극 층
153: 하부 셀 채널 홀 153D: 하부 더미 채널 홀
154: 하부 셀 고스트 홀 154D: 하부 더미 고스트 홀
175: 제1 더미 패턴 176: 제2 더미 패턴
176R: 제2 더미 교환 패턴 177: 제3 더미 패턴
179: 하부 더미 고스트 패턴 179R: 하부 셀 고스트 패턴
240: 상부 비-활성 적층 구조체 240A: 상부 활성 적층 구조체
241: 상부 절연 층 243: 상부 몰드 층
245: 상부 전극 층 253: 상부 셀 채널 홀
253D: 상부 더미 채널 홀 254: 상부 셀 고스트 홀
254D: 상부 더미 고스트 홀 262: 터널 절연 층
263: 전하 저장 층 264: 블로킹 층
265: 정보 저장 패턴 266: 채널 패턴
267: 코어 패턴 268: 비트 패드
269: 셀 채널 구조체 269D: 더미 채널 구조체
272: 상부 고스트 터널 층 273: 상부 고스트 전하 저장 층
273R: 상부 고스트 교환 층 274: 상부 고스트 블로킹 층
275: 상부 더미 고스트 정보 저장 패턴
275R: 상부 셀 고스트 정보 저장 패턴
276: 상부 고스트 채널 277: 상부 고스트 코어
278: 상부 패드 279: 상부 더미 고스트 패턴
279R: 상부 셀 고스트 패턴 283: 셀 분리 트렌치
285: 분리 절연 층
CE: 제1 영역 DM: 제2 영역
WC: 셀 분리 영역 DWC: 더미 분리 영역

Claims (20)

  1. 기판 상에 다수의 절연 층 및 다수의 배선 층이 번갈아 가며 적층된 적층 구조체;
    상기 적층 구조체를 가로지르는 분리 영역;
    상기 적층 구조체를 관통하는 다수의 채널 홀;
    상기 다수의 채널 홀 내의 다수의 채널 구조체;
    상기 분리 영역 내에 배치되고 상기 적층 구조체를 관통하는 다수의 고스트 홀(ghost hole); 및
    상기 다수의 고스트 홀 내의 다수의 고스트 패턴을 포함하되,
    상기 다수의 고스트 홀의 바닥들은 상기 다수의 채널 홀의 바닥들보다 높은 레벨에 배치된 반도체 소자.
  2. 제1 항에 있어서, 상기 다수의 고스트 홀의 바닥들은 상기 다수의 배선 층 중 최하층보다 높은 레벨에 배치된 반도체 소자.
  3. 제1 항에 있어서, 상기 다수의 고스트 홀 각각의 수평 폭은 상기 다수의 채널 홀 각각의 수평 폭보다 좁은 반도체 소자.
  4. 제1 항에 있어서, 상기 다수의 고스트 홀 중 선택된 적어도 하나와 상기 다수의 채널 홀 중 선택된 적어도 두 개를 지나는 직선 상에 있어서, 상기 다수의 고스트 홀 중 선택된 적어도 하나와 상기 다수의 채널 홀 중 선택된 적어도 두 개중 인접한 하나 사이의 간격은 상기 다수의 채널 홀 중 선택된 적어도 두 개 사이의 간격과 동일한 반도체 소자.
  5. 제1 항에 있어서, 상기 분리 영역 내에 배치되고, 상기 적층 구조체를 관통하며, 상기 다수의 고스트 홀의 적어도 일부분을 관통하는 분리 트렌치; 및
    상기 분리 트렌치 내의 분리 절연 층을 더 포함하는 반도체 소자.
  6. 셀 영역 및 상기 셀 영역에 인접한 더미 영역을 갖는 기판;
    상기 기판 상의 상기 더미 영역 내에 다수의 절연 층 및 다수의 몰드 층이 번갈아 가며 적층된 비-활성 적층 구조체;
    상기 비-활성 적층 구조체를 가로지르는 더미 분리 영역;
    상기 비-활성 적층 구조체를 관통하는 다수의 더미 채널 홀;
    상기 다수의 더미 채널 홀 내의 다수의 더미 채널 구조체;
    상기 더미 분리 영역 내에 배치되고 상기 비-활성 적층 구조체를 관통하는 다수의 더미 고스트 홀; 및
    상기 다수의 더미 고스트 홀 내의 다수의 더미 고스트 패턴을 포함하되,
    상기 다수의 더미 고스트 홀의 바닥들은 상기 다수의 더미 채널 홀의 바닥들보다 높은 레벨에 배치된 반도체 소자.
  7. 제6 항에 있어서, 상기 다수의 더미 고스트 홀의 바닥들은 상기 다수의 몰드 층 중 최하층보다 높은 레벨에 배치된 반도체 소자.
  8. 제6 항에 있어서, 상기 다수의 더미 고스트 홀 각각의 수평 폭은 상기 다수의 더미 채널 홀 각각의 수평 폭보다 좁은 반도체 소자.
  9. 제6 항에 있어서, 상기 다수의 더미 고스트 홀 중 선택된 적어도 하나와 상기 다수의 더미 채널 홀 중 선택된 적어도 두 개를 지나는 직선 상에 있어서, 상기 다수의 더미 고스트 홀 중 선택된 적어도 하나와 상기 다수의 더미 채널 홀 중 선택된 적어도 두 개중 인접한 하나 사이의 간격은 상기 다수의 더미 채널 홀 중 선택된 적어도 두 개 사이의 간격과 동일한 반도체 소자.
  10. 제6 항에 있어서, 상기 기판 상의 상기 셀 영역 내에 상기 다수의 절연 층 및 다수의 전극 층이 번갈아 가며 적층된 활성 적층 구조체;
    상기 활성 적층 구조체를 가로지르는 셀 분리 영역;
    상기 활성 적층 구조체를 관통하는 다수의 셀 채널 홀; 및
    상기 다수의 셀 채널 홀 내의 다수의 셀 채널 구조체를 더 포함하는 반도체 소자.
  11. 제10 항에 있어서, 상기 셀 분리 영역 내에 배치되고 상기 활성 적층 구조체를 관통하는 다수의 셀 고스트 홀; 및
    상기 다수의 셀 고스트 홀 내의 다수의 셀 고스트 패턴을 더 포함하되,
    상기 다수의 셀 고스트 홀의 바닥들은 상기 다수의 셀 채널 홀의 바닥들보다 높은 레벨에 배치된 반도체 소자.
  12. 제11 항에 있어서, 상기 셀 분리 영역 내에 배치되고 상기 활성 적층 구조체를 관통하는 셀 분리 트렌치; 및
    상기 셀 분리 트렌치 내의 분리 절연 층을 더 포함하되,
    상기 셀 분리 트렌치는 상기 다수의 셀 고스트 홀을 관통하는 반도체 소자.
  13. 제12 항에 있어서, 상기 다수의 셀 채널 구조체 및 상기 다수의 더미 채널 구조체의 각각은
    채널 패턴; 및
    상기 채널 패턴의 외측을 둘러싸는 정보 저장 패턴을 포함하되,
    상기 정보 저장 패턴은
    상기 채널 패턴의 외측을 둘러싸는 터널 절연 층;
    상기 터널 절연 층의 외측을 둘러싸는 전하 저장 층; 및
    상기 전하 저장 층의 외측을 둘러싸는 블로킹 층을 포함하는 반도체 소자.
  14. 제13 항에 있어서, 상기 다수의 더미 고스트 패턴의 각각은
    고스트 채널; 및
    상기 고스트 채널의 외측을 둘러싸는 더미 고스트 정보 저장 패턴을 포함하되,
    상기 더미 고스트 정보 저장 패턴은
    상기 고스트 채널의 외측을 둘러싸는 고스트 터널 층;
    상기 고스트 터널 층의 외측을 둘러싸는 고스트 전하 저장 층; 및
    상기 고스트 전하 저장 층의 외측을 둘러싸는 고스트 블로킹 층을 포함하고,
    상기 고스트 채널, 상기 고스트 터널 층, 상기 고스트 전하 저장 층, 및 상기 고스트 블로킹 층의 각각은 상기 채널 패턴, 상기 터널 절연 층, 상기 전하 저장 층, 및 상기 블로킹 층 중 대응하는 하나와 동일한 물질을 포함하는 반도체 소자.
  15. 제13 항에 있어서, 상기 다수의 셀 고스트 패턴의 각각은
    고스트 채널; 및
    상기 고스트 채널 및 상기 활성 적층 구조체 사이에 배치된 셀 고스트 정보 저장 패턴을 포함하되,
    상기 셀 고스트 정보 저장 패턴은
    상기 고스트 채널 및 상기 활성 적층 구조체 사이의 고스트 터널 층;
    상기 고스트 터널 층 및 상기 활성 적층 구조체 사이의 고스트 교환 층; 및
    상기 고스트 교환 층 및 상기 활성 적층 구조체 사이의 고스트 블로킹 층을 포함하고,
    상기 고스트 채널, 상기 고스트 터널 층, 및 상기 고스트 블로킹 층의 각각은 상기 채널 패턴, 상기 터널 절연 층, 및 상기 블로킹 층 중 대응하는 하나와 동일한 물질을 포함하는 반도체 소자.
  16. 제15 항에 있어서, 상기 고스트 교환 층은 상기 전하 저장 층과 다른 물질을 포함하는 반도체 소자.
  17. 제15 항에 있어서, 상기 고스트 교환 층은 상기 다수의 전극 층과 동일한 물질을 포함하는 반도체 소자.
  18. 제15 항에 있어서, 상기 고스트 교환 층은 W, Ti, TiN, Ta, TaN, AlO, SiN, SiON, 또는 이들의 조합을 포함하는 반도체 소자.
  19. 기판 상에 다수의 하부 절연 층 및 다수의 하부 배선 층이 번갈아 가며 적층된 하부 적층 구조체;
    상기 하부 적층 구조체를 관통하는 다수의 하부 채널 홀;
    상기 하부 적층 구조체 상에 다수의 상부 절연 층 및 다수의 상부 배선 층이 번갈아 가며 적층된 상부 적층 구조체;
    상기 상부 적층 구조체를 관통하고 상기 다수의 하부 채널 홀에 연통된 다수의 상부 채널 홀;
    상기 다수의 상부 채널 홀 및 상기 다수의 하부 채널 홀 내의 다수의 채널 구조체;
    상기 상부 적층 구조체 및 상기 하부 적층 구조체를 가로지르는 분리 영역;
    상기 분리 영역 내에 배치되고 상기 하부 적층 구조체를 관통하는 다수의 하부 고스트 홀;
    상기 다수의 하부 고스트 홀 내의 다수의 하부 고스트 패턴;
    상기 분리 영역 내에 배치되고 상기 상부 적층 구조체를 관통하는 다수의 상부 고스트 홀; 및
    상기 다수의 상부 고스트 홀 내의 다수의 상부 고스트 패턴을 포함하되,
    상기 다수의 하부 고스트 홀의 바닥들은 상기 다수의 하부 채널 홀의 바닥들보다 높은 레벨에 배치된 반도체 소자.
  20. 제19 항에 있어서, 상기 다수의 하부 고스트 패턴의 상면들은 상기 하부 적층 구조체의 상면과 동일한 평면을 이루는 반도체 소자.
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