KR20210156014A - 메모리 소자 및 이를 포함하는 시스템 - Google Patents

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김준형
권영진
김정은
박병곤
조성원
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삼성전자주식회사
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Abstract

메모리 소자 및 이를 포함하는 시스템을 제공한다. 이 메모리 소자는 하부 구조물; 상기 하부 구조물 상에서, 수직 방향으로 교대로 적층되는 수평 층들 및 층간 절연 층들을 포함하는 적층 구조물; 상기 수직 방향으로 상기 적층 구조물을 관통하는 수직 구조물; 상기 수직 구조물 상의 콘택 구조물; 및 상기 콘택 구조물 상의 도전성 라인을 포함한다. 상기 수평 층들의 각각은 게이트 전극을 포함하고, 상기 수직 구조물은 코어 영역, 상기 코어 영역 상에서, 패드 금속 패턴을 포함하는 패드 패턴, 상기 코어 영역의 측면과 마주보는 제1 부분 및 상기 패드 금속 패턴의 측면의 적어도 일부와 마주보는 제2 부분을 포함하는 유전체 구조물, 및 상기 유전체 구조물과 상기 코어 영역 사이의 채널 층을 포함하고, 상기 유전체 구조물은 정보 저장 층을 포함한다.

Description

메모리 소자 및 이를 포함하는 시스템{MEMORY DEVICE AND SYSTEM INCLUDING THE SAME}
본 발명의 기술적 사상은 메모리 소자 및 이를 포함하는 시스템에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 메모리 소자의 집적도가 증가되고 있다. 메모리 소자의 집적도를 증가시키기 위하여, 게이트들을 2차원 평면에 배치하는 대신에, 게이트들을 수직 방향으로 배치하는 방안이 제안되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 메모리 소자 및 이를 포함하는 시스템을 제공하는데 있다.
본 발명의 기술적 사상이 해결하느는 과제는 생산성 및 신뢰성을 향상시킬 수 있는 메모리 소자 및 이를 포함하는 시스템을 제공할 수 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 메모리 소자를 제공한다. 이 메모리 소자는 하부 구조물; 상기 하부 구조물 상에서, 수직 방향으로 교대로 적층되는 수평 층들 및 층간 절연 층들을 포함하는 적층 구조물; 상기 수직 방향으로 상기 적층 구조물을 관통하는 수직 구조물; 상기 수직 구조물 상의 콘택 구조물; 및 상기 콘택 구조물 상의 도전성 라인을 포함한다. 상기 수평 층들의 각각은 게이트 전극을 포함하고, 상기 수직 구조물은 코어 영역, 상기 코어 영역 상에서, 패드 금속 패턴을 포함하는 패드 패턴, 상기 코어 영역의 측면과 마주보는 제1 부분 및 상기 패드 금속 패턴의 측면의 적어도 일부와 마주보는 제2 부분을 포함하는 유전체 구조물, 및 상기 유전체 구조물과 상기 코어 영역 사이의 채널 층을 포함하고, 상기 유전체 구조물은 정보 저장 층을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 메모리 소자를 제공한다. 이 메모리 소자는 하부 구조물; 상기 하부 구조물 상의 적층 구조물, 상기 적층 구조물은 수직 방향으로 교대로 적층되는 게이트 층들 및 층간 절연 층들, 및 상기 게이트 층들로부터 연장되고 계단 모양으로 배열되는 게이트 패드들을 포함하고; 상기 하부 구조물의 상부면과 수직한 수직 방향으로 상기 적층 구조물을 관통하는 제1 수직 구조물; 상기 제1 수직 구조물 상의 제1 콘택 구조물; 상기 게이트 패드들 상의 게이트 콘택 구조물들; 상기 게이트 층들과 이격된 주변 콘택 구조물; 상기 제1 콘택 구조물 상의 도전성 라인; 및 상기 게이트 콘택 구조물들 상의 게이트 연결 배선들을 포함한다. 상기 제1 콘택 구조물은 상기 제1 수직 구조물과 접촉하는 제1 하부 콘택 플러그 및 제1 하부 콘택 플러그 상에서 상기 제1 하부 콘택 플러그와 접촉하는 제1 상부 콘택 플러그를 포함한다. 상기 제1 수직 구조물은 코어 영역; 상기 코어 영역의 측면에서, 정보 저장 층을 포함하는 유전체 구조물; 상기 코어 영역 상의 패드 금속 패턴; 및 상기 패드 금속 패턴의 측면의 적어도 일부와 마주보는 반도체 층을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 시스템을 제공한다. 이 시스템은 메모리 소자; 및 상기 메모리 소자와 전기적으로 연결된 컨트롤러 소자를 포함한다. 상기 메모리 소자는, 하부 구조물; 상기 하부 구조물 상의 적층 구조물, 상기 적층 구조물은 수직 방향으로 교대로 적층되는 게이트 층들 및 층간 절연 층들, 및 상기 게이트 층들로부터 연장되고 계단 모양으로 배열되는 게이트 패드들을 포함하고; 상기 하부 구조물의 상부면과 수직한 수직 방향으로 상기 적층 구조물을 관통하는 수직 구조물; 상기 수직 구조물 상의 제1 콘택 구조물; 상기 게이트 패드들 상의 게이트 콘택 구조물들; 상기 게이트 층들 및 상기 수직 구조물과 이격된 제2 콘택 구조물; 상기 제1 콘택 구조물 상의 도전성 라인; 상기 게이트 콘택 구조물들 상의 게이트 연결 배선들; 및 상기 제2 콘택 구조물 상의 주변 연결 배선을 포함한다., 상기 제1 콘택 구조물은 상기 패드 패턴과 접촉하는 제1 하부 콘택 플러그 및 제1 하부 콘택 플러그 상에서 상기 제1 하부 콘택 플러그와 접촉하는 제1 상부 콘택 플러그를 포함한다. 상기 수직 구조물은, 코어 영역; 상기 코어 영역의 측면에서, 정보 저장 층을 포함하는 유전체 구조물; 상기 코어 영역 상의 패드 금속 패턴; 및 상기 패드 금속 패턴의 측면의 적어도 일부와 마주보는 반도체 층을 포함한다.
실시 예들에 따르면, 비트라인 하부 콘택 플러그들, 주변 하부 콘택 플러그들, 게이트 하부 콘택 플러그들을 동시에 형성할 수 있는 방법을 제공함으로써, 생산성을 향상시킬 수 있다.
실시예들에 따르면, 비트라인 하부 콘택 플러그들, 주변 하부 콘택 플러그들, 게이트 하부 콘택 플러그들을 동시에 형성할 동시에 형성하면서, 수직 구조물의 채널 층 및 유전체 구조물이 식각 손상되는 것을 방지하기 위하여, 금속 물질로 형성되는 패드 금속 패턴을 포함하는 패드 패턴을 제공할 수 있다. 따라서, 메모리 소자의 생산성 및 신뢰성을 향상시킬 수 있다. 패드 금속 패턴을 금속 물질로 형성함으로써, 메모리 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자를 포함하는 시스템을 개략적으로 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 메모리 소자를 나타낸 단면도들이다.
도 2c 및 도 3은 도 2b의 일부를 확대한 부분 확대 단면도들이다.
도 4는 도 3의 일부를 확대한 부분 확대 단면도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 소자의 일부를 나타낸 평면도이다.
도 6는 본 발명의 일 실시예에 따른 메모리 소자의 변형 예를 나타낸 부분 확대 단면도이다.
도 7a 내지 7e의 각각은 본 발명의 일 실시예에 따른 메모리 소자의 변형 예를 나타낸 부분 확대 단면도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 소자의 변형 예를 나타낸 부분 확대 단면도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 소자를 나타낸 단면도이다.
도 10a 내지 도 13b는 본 발명의 일 실시예에 따른 메모리 소자의 형성 방법의 일 예를 나타낸 단면도들이다.
도 14a 내지 도 15b는 본 발명의 일 실시예에 따른 메모리 소자의 형성 방법의 다른 예를 나타낸 단면도들이다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자를 포함하는 시스템을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 실시예에서 시스템(1)은 일 실시예에 따른 메모리 소자(10) 및 연결 구조물(70)을 통해서 상기 메모리 소자(10)와 전기적으로 연결된 컨트롤러 소자(60)를 포함할 수 있다.
일 예에서, 상기 연결 구조물(70)은 복수의 패키지가 실장되는 인쇄회로 기판 또는 보드일 수 있다.
일 예에서, 상기 메모리 소자(10)는 비휘발성 메모리 소자(non-volatile memory device)일 수 있다. 예를 들어, 상기 메모리 소자(10)는 낸드 플래시 메모리 소자일 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 메모리 소자(10)는 저항 변화를 이용하여 정보를 저장하는 가변 저항 메모리 소자일 수도 있다.
일 예에서, 상기 메모리 소자(10)는 반도체 패키지 형태로 형성되는 상기 시스템(1)의 부품일 수 있다. 상기 메모리 소자(10)는 하나의 반도체 칩 또는 적층된 반도체 칩들을 포함하는 반도체 패키지일 수 있다. 여기서, 상기 적층된 반도체 칩들의 각각은 비휘발성 메모리 소자, 예를 들어 낸드 플래시 메모리 소자일 수 있다.
일 예에서, 상기 컨트롤러 소자(60)는 반도체 패키지 형태로 형성되는 상기 메모리 소자(10)와 이격되는 다른 반도체 패키지로 형성될 수 있다. 다른 예에서, 상기 컨트롤러 소자(60)는 상기 메모리 소자(10)와 함께 하나의 반도체 패키지 내에 포함될 수 있다.
일 예에서, 상기 컨트롤러 소자(60)는 상기 메모리 소자(10)와 전기적으로 연결되어 상기 메모리 소자(10)의 동작을 제어할 수 있다. 예를 들어, 상기 컨트롤러 소자(60)는 상기 메모리 소자(10)와 명령어 및/또는 데이터를 주고 받을 수 있다.
일 예에서, 상기 시스템(1)은 SSD(solid state drive) 등과 같은 스토리지 장치(storage device)일 수 있다. 다른 예에서, 상기 시스템(1)은 스토리지 장치 및 디스플레이 장치를 포함하는 전자 장치(electronic device)일 수 있다.
상기 메모리 소자(10)는 비트라인(BL), 공통 소스라인(CSL), 워드라인들(WL), 게이트 상부 라인들(UL1, UL2), 게이트 하부 라인들(LL1, LL2), 및 상기 비트라인(BL)과 상기 공통 소스 라인(CSL) 사이의 셀 스트링(CSTR)을 포함할 수 있다.
상기 셀 스트링(CSTR)은 상기 공통 소스라인(CSL)에 인접하는 하나 또는 복수의 하부 트랜지스터들(LT1, LT2), 상기 비트라인(BL)에 인접하는 하나 또는 복수의 상부 트랜지스터들(UT1, UT2), 상기 하나 또는 복수의 하부 트랜지스터들(LT1, LT2)과 상기 하나 또는 복수의 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다.
상기 하나 또는 복수의 하부 트랜지스터들(LT1, LT2), 상기 복수의 메모리 셀 트랜지스터들(MCT) 및 상기 하나 또는 복수의 상부 트랜지스터들(UT1, UT2)은 직렬로 연결될 수 있다.
일 예에서, 상기 하나 또는 복수의 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 상기 하나 또는 복수의 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다.
일 예에서, 상기 하나 또는 복수의 하부 트랜지스터들(LT1, LT2)은 복수개일 수 있고, 상기 복수개의 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상기 접지 선택 트랜지스터(LT2)는 상기 하부 소거 제어 선택 트랜지스터(LT1) 상에 배치될 수 있다.
일 예에서, 상기 하나 또는 복수의 상부 트랜지스터들(UT1, UT2)은 복수개일 수 있고, 상기 복수개의 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 상기 상부 소거 제어 트랜지스터(UT2)는 상기 스트링 선택 트랜지스터(UT1) 상에 배치될 수 있다.
상기 게이트 하부 라인들(LL1, LL2)은 제1 게이트 하부 라인(LL1) 및 제2 게이트 하부 라인(LL2)를 포함할 수 있고, 상기 게이트 상부 라인들(UL1, UL2)은 제1 게이트 상부 라인(UL1) 및 제2 게이트 상부 라인(UL2)를 포함할 수 있다.
상기 제1 게이트 하부 라인(LL1)은 상기 하부 소거 트랜지스터(LT1)의 게이트 전극일 수 있고, 상기 제2 게이트 하부 라인(LL2)은 상기 접지 선택 트랜지스터(LT1)의 게이트 전극일 수 있고, 상기 워드라인들(WL)은 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상기 제1 게이트 상부 라인(UL1)은 상기 스트링 선택 트랜지스터(UT1)의 게이트 전극일 수 있고, 상기 제2 게이트 상부 라인(UL2)은 상기 상부 소거 트랜지스터(UT2)의 게이트 전극일 수 있다.
상기 메모리 셀 트랜지스터들(MCT) 내에 저장된 정보(data)를 소거하기 위한 소거 동작은 상기 하부 및 상부 소거 트랜지스터들(LT1, UT2)에서 발생하는 GIDL(Gate Induced Drain Leakage) 현상을 이용할 수 있다. 예를 들어, 상기 하부 및 상부 소거 트랜지스터들(LT1, UT2)에서 GIDL(Gate Induced Drain Leakage) 현상에 의해 발생하는 정공(hole)이 상기 메모리 셀 트랜지스터들(MCT)의 채널로 주입되고, 상기 메모리 셀 트랜지스터들(MCT)의 채널에 주입된 정공에 의해 상기 메모리 셀 트랜지스터들(MCT)의 데이터가 소거될 수 있다. 예를 들어, 상기 메모리 셀 트랜지스터들(MCT)의 채널에 주입된 정공은 상기 메모리 셀 트랜지스터들(MCT)의 정보 저장 층 내에 트랩된 전자(electron)을 상기 메모리 셀 트랜지스터들(MCT)의 채널로 빠져 나가게 할 수 있다.
상기 메모리 소자(10)에서, 상기 셀 스트링(CSTR)은 복수개가 배열될 수 있다. 상기 복수개의 셀 스트링(CSTR)이 배열되는 영역은 메모리 셀 어레이 영역(20)으로 정의할 수 있다.
상기 메모리 소자(10)에서, 하나의 비트라인(BL)에 복수개의 셀 스트링(CSTR)이 전기적으로 연렬될 수 있고, 이와 같이 복수개의 셀 스트링(CSTR)과 전기적으로 연결되는 비트라인(BL)은 복수개가 배치될 수 있다.
상기 메모리 소자(10)는 주변 회로 영역(40)를 더 포함할 수 있다. 상기 주변 회로 영역(40)의 주변 회로는 로우 디코더(46), 페이지 버퍼(42) 및 컬럼 디코더(44)를 포함할 수 있다.
상기 워드라인들(WL), 상기 게이트 상부 라인들(UL1, UL2) 및 상기 게이트 하부 라인들(LL1, LL2)은 상기 메모리 셀 어레이 영역(20)으로부터 상기 메모리 셀 어레이 영역(20)과 인접한 게이트 연결 영역(30)으로 연장되고, 상기 게이트 연결 영역(30) 내에서 계단 모양으로 배열되는 게이트 패드들을 포함할 수 있다.
상기 메모리 셀 트랜지스터들(MCT)은 상기 워드라인들(WL), 상기 게이트 상부 라인들(UL1, UL2) 및 상기 게이트 하부 라인들(LL1, LL2)을 통해서 상기 로우 디코더(46)와 전기적으로 연결될 수 있고, 상기 비트라인(BL)을 통해서 상기 페이지 버퍼(42) 및 상기 컬럼 디코더(44)와 전기적으로 연결될 수 있다.
상기 연결 구조물(70)은 상기 메모리 소자(10) 내에서 상기 주변 회로 영역(40)과 연결되는 연결 라인(55)에 의해 상기 메모리 소자(10)와 전기적으로 연결될 수 있다.
다음으로, 도 2a, 도 2b 및 도 2c를 참조하여 본 발명의 일 실시예에 따른 메모리 소자의 일 예를 설명하기로 한다. 도 2a는 도 1에서 설명한 상기 메모리 소자(10)에서, 상기 메모리 셀 어레이 영역(20)의 일부를 Y 방향으로 절단한 단면 구조를 나타낼 수 있고, 도 2b는 도 1에서 설명한 상기 메모리 소자(10)에서, 상기 메모리 셀 어레이 영역(20)의 일부 및 상기 게이트 연결 영역(30)을 상기 Y 방향과 수직한 X 방향으로 절단한 단면 구조를 나타낼 수 있고, 도 2c는 도 2b의 "A"로 표시된 부분을 확대한 부분 확대도이다.
우선, 도 1 및 도 2a를 참조하여 도 1에서 설명한 상기 메모리 소자(10)에서, 상기 메모리 셀 어레이 영역(20)의 일부를 Y 방향으로 절단한 단면 구조를 설명하기로 한다.
도 1 및 도 2b를 참조하면, 상기 메모리 소자(10)는 하부 구조물(102), 상기 하부 구조물(102) 상의 적층 구조물(130s), 상기 적층 구조물(130s)을 관통하는 수직 구조물들(142), 상기 수직 구조물들(142) 상의 도전성 라인(196a)을 포함할 수 있다.
일 예에서, 상기 도전성 라인(196a)은 도 1에서 설명한 상기 비트라인(BL)일 수 있다.
상기 하부 구조물(102)은 기판(104), 상기 기판(104) 상의 주변 회로(108), 상기 주변 회로(108)를 덮는 하부 절연 층(110), 상기 하부 절연 층(110) 상에서 제1 개구부(115a)를 갖는 패턴 구조물(112), 및 상기 제1 개구부(115a)를 채우는 제1 갭필 절연 층(127g1)을 포함할 수 있다.
상기 기판(104)은 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다. 상기 주변 회로(108)는 도 1에서 설명한 상기 로우 디코더(46), 상기 페이지 버퍼(42) 및 상기 컬럼 디코더(44)를 포함할 수 있다. 상기 주변 회로(108)는 주변 게이트(108g) 및 주변 소스/드레인(108s)을 포함하는 주변 트랜지스터, 및 주변 배선(108w)을 포함할 수 있다. 상기 주변 배선(108w)은 주변 패드들(108p)을 포함할 수 있다.
상기 주변 게이트(108g)는 상기 기판(104) 내에 형성되는 소자분리 층(106s)에 의해 한정되는 활성 영역(106a) 상에 형성될 수 있다. 상기 주변 소스/드레인(108s)은 상기 주변 게이트(108g) 양 옆의 상기 활성 영역(106a) 내에 형성될 수 있다. 상기 하부 절연 층(110)은 상기 주변 회로(108)를 덮을 수 있다.
상기 패턴 구조물(112)은 패턴 층(115)을 포함할 수 있다. 상기 패턴 층(115)은 실리콘 층일 수 있다. 상기 패턴 층(115)은 적어도 일부가 N형의 도전형을 갖는 실리콘 층일 수 있다.
일 예에서, 상기 패턴 구조물(112)은 상기 패턴 층(115) 상에서 상기 패턴 층(115)과 접촉할 수 있는 수평 연결 층(118)을 포함할 수 있다.
일 예에서, 상기 수평 연결 층(118)은 하부 수평 연결 층(122) 및 상기 하부 수평 연결 층(122) 상에서 상기 하부 수평 연결 층(122)과 접촉할 수 있는 상부 수평 연결 층(124)을 포함할 수 있다.
상기 하부 수평 연결 층(122) 및 상기 상부 수평 연결 층(124) 중 적어도 하나는 도우프트 실리콘 층을 포함할 수 있다. 예를 들어, 상기 하부 수평 연결 층(122) 및 상기 상부 수평 연결 층(124)은 N형의 도전형을 갖는 실리콘 층을 포함할 수 있다. 다른 예에서, 상기 도우프트 실리콘 층은 도우프트 저마늄 층 또는 도우프트 실리콘-저마늄 층으로 대체될 수 있다.
상기 적층 구조물(130s)은 상기 하부 구조물(102) 상에서 교대로 반복적으로 적층되는 수평 층들(137) 및 층간 절연 층들(133)을 포함할 수 있다. 상기 수평 층들(137) 및 상기 층간 절연 층들(133) 중에서, 최하위 층 및 최상위 층은 층간 절연 층일 수 있다. 상기 층간 절연 층들(133) 중 최상위 층간 절연 층(133U)은 다른 층간 절연 층들 각각의 두께 보다 큰 두께를 가질 수 있다. 상기 층간 절연 층들(133)은 실리콘 산화물로 형성될 수 있다.
상기 수직 구조물들(142)은 수직 방향(Z)으로 상기 적층 구조물(130s)을 관통하는 채널 홀들(140) 내에 배치될 수 있다. 상기 수직 방향(Z)은 상기 하부 구조물(102)의 상부면과 수직한 방향일 수 있다.
상기 수직 구조물들(142)의 각각은 유전체 구조물(144), 채널 층(153), 코어 영역(156) 및 패드 패턴(160)을 포함할 수 있다. 상기 패드 패턴(160)은 상기 코어 영역(156) 상에 배치될 수 있다. 상기 채널 층(153)의 적어도 일부는 상기 코어 영역(156)의 측면 및 상기 패드 패턴(160)의 측면 상에 배치될 수 있다. 상기 유전체 구조물(144)은 상기 채널 층(153)의 외측면 및 바닥면을 덮을 수 있다.
일 예에서, 상기 수직 구조물들(142)은 상기 적층 구조물(130s)을 관통하며, 아래로 연장되어 상기 수평 연결 층(118)을 관통하고 상기 패턴 층(115) 내로 연장될 수 있다.
일 예에서, 상기 채널 층(153)은 상기 코어 영역(156)의 바닥면을 덮는 부분을 더 포함할 수 있고, 상기 유전체 구조물(144)은 상기 채널 층(153)의 바닥면을 덮는 부분을 더 포함할 수 있다.
일 예에서, 상기 수평 연결 층(118)의 상기 하부 수평 연결 층(122)은 상기 유전체 구조물(144)을 관통하며 상기 채널 층(153)과 접촉할 수 있고, 상기 상부 수평 연결 층(122)과 상기 채널 층(153) 사이에는, 상기 유전체 구조물(144)의 일부 및 상기 하부 수평 연결 층(122)의 연장된 부분이 개재될 수 있다.
일 예에서, 상기 메모리 소자(10)는 상기 적층 구조물(130s) 상에서, 차례로 적층되는 제1 상부 절연 층(173), 제2 상부 절연 층(180) 및 제3 상부 절연 층(186)을 더 포함할 수 있다.
일 예에서, 상기 메모리 소자(10)는 상기 제1 상부 절연 층(173), 상기 적층 구조물(130s) 및 상기 수평 연결 층(118)을 관통하는 분리 트렌치(176) 및 상기 분리 트렌치(176) 내의 분리 구조물(178)을 더 포함할 수 있다.
일 예에서, 상기 분리 구조물(178)은 제1 분리 패턴(178_1) 및 제2 분리 패턴(178_2)을 포함할 수 있다. 상기 제1 분리 패턴(178_1)은 상기 제2 분리 패턴(178_2)의 측면 상에 배치될 수 있다.
일 예에서, 상기 제1 및 제2 분리 패턴들(178_1, 178_2)은 절연성 물질로 형성될 수 있다.
다른 예에서, 상기 제1 분리 패턴(178_1)은 절연성 물질로 형성될 수 있고, 상기 제2 분리 패턴(178_2)은 도전성 물질(e.g., 도우프트 폴리 실리콘, 금속 질화물, 금속-반도체 화합물 또는 금속 등)을 포함할 수 있다.
일 예에서, 상기 메모리 소자(10)는 상기 적층 구조물(130s)의 일부 영역 내에서 정의되는 제1 절연 영역(130i_1)을 더 포함할 수 있다. 상기 제1 절연 영역(130i_1)은 상기 제1 갭필 절연 층(127g1)과 중첩할 수 있다.
일 예에서, 상기 제1 절연 영역(130i_1)은 상기 적층 구조물(130s)의 상기 수평 층들(137)과 실질적으로 동일한 높이 레벨에 위치하는 절연 층들(136a) 및 상기 절연 층들(136a)과 상기 수직 방향(Z)으로 인접하며 상기 층간 절연 층들(133)로부터 연장되는 절연 부분들(133i)로 구성될 수 있다. 다른 예에서, 상기 제1 절연 영역(130i_1)은 기둥 형태의 절연성 패턴으로 구성될 수도 있다.
일 예에서, 상기 메모리 소자(10)는 비트라인 콘택 구조물들(192a) 및 제1 주변 콘택 구조물(192b)를 더 포함할 수 있다.
상기 비트라인 콘택 구조물들(192a)의 각각은 비트라인 하부 콘택 플러그(184a) 및 비트라인 상부 콘택 플러그(188a)를 포함할 수 있다. 상기 제1 주변 콘택 구조물(192b)은 제1 주변 하부 콘택 플러그(184b) 및 제1 주변 상부 콘택 플러그(188b)를 포함할 수 있다.
각각의 비트라인 콘택 구조물들(192a)에서, 상기 비트라인 하부 콘택 플러그(184a)는 상기 제1 및 제2 상부 절연 층들(173, 180)을 관통하고, 각각의 상기 수직 구조물들(142)과 전기적으로 연결될 수 있고, 상기 비트라인 상부 콘택 플러그(188a)는 상기 제3 상부 절연 층(186)을 관통하고, 상기 비트라인 하부 콘택 플러그(184a)와 전기적으로 연결될 수 있다.
상기 제1 주변 하부 콘택 플러그(184b)는 상기 제1 및 제2 상부 절연 층들(173, 180), 상기 절연 영역(130i_1) 및 상기 제1 갭필 절연 층(127g1)을 관통하며 상기 하부 절연 층(110) 내로 연장되고, 상기 주변 배선(108w)의 제1 주변 패드(108p1)과 전기적으로 연결될 수 있다. 상기 제1 주변 상부 콘택 플러그(188a)는 상기 제3 상부 절연 층(186)을 관통하고, 상기 제1 주변 하부 콘택 플러그(184a)와 전기적으로 연결될 수 있다. 상기 비트라인(도 1의 BL)일 수 있는 상기 도전성 라인(196a)은 상기 비트라인 콘택 구조물들(192a) 및 제1 주변 콘택 구조물(192b)과 전기적으로 연결될 수 있다.
다음으로, 도 1, 도 2b 및 도 2c를 참조하여, 도 1에서 설명한 상기 메모리 소자(10)에서, 상기 메모리 셀 어레이 영역(20)의 일부 및 상기 게이트 연결 영역(30)을 상기 X 방향으로 절단한 단면 구조를 설명하기로 한다. 이하에서, 도 1 및 도 2a를 참조하여 설명한 주요 구성요소들을 직접적으로 인용하여 설명하기로 한다.
도 1, 도 2b 및 도 2c를 참조하면, 일 예에서, 상기 수평 연결 층(118)은 중간 구조물(120)을 더 포함할 수 있다. 상기 중간 구조물(120)은 상기 차례로 적층된 하부 층(120a1), 중간 층(120a2)및 상부 층(120a3)을 포함할 수 있다. 상기 하부 및 상부 층들(120a1, 120a3)은 실리콘 산화물을 포함할 수 있다. 상기 중간 층(120a2)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 상부 수평 연결 층(124)은 상기 하부 수평 연결 층(122) 및 상기 중간 구조물(120)을 덮을 수 있다.
일 예에서, 상기 메모리 셀 어레이 영역(20)과 상기 게이트 연결 영역(30) 사이의 경계 영역에서, 상기 중간 구조물(120)과 상기 하부 수평 연결 층(122)은 이격될 수 있다. 서로 이격된 상기 중간 구조물(120)과 상기 하부 수평 연결 층(122) 사이에서, 상기 상부 수평 연결 층(124)은 상기 패턴 층(115)과 접촉할 수 있다.
일 예에서, 상기 중간 구조물(120)은 상기 적층 구조물(130s)과 중첩하지 않는 영역에서, 서로 이격된 부분들을 포함할 수 있고, 상기 중간 구조물(120)의 서로 이격된 부분들 사이에서, 서로 이격된 상기 중간 구조물(120)과 상기 하부 수평 연결 층(122) 사이에서, 상기 상부 수평 연결 층(124)은 상기 패턴 층(115)과 접촉할 수 있다.
일 예에서, 상기 패턴 구조물(112)은 제2 개구부(115b)를 가질 수 있다.
일 예에서, 상기 메모리 소자(10)는 상기 제2 개구부(115b)를 채우는 제2 갭필 절연 층(127g2) 및 상기 패턴 구조물(112)의 외측면 상의 중간 절연 층(127)을 더 포함할 수 있다.
상기 적층 구조물(130s)은 상기 메모리 셀 어레이 영역(20)으로부터 상기 게이트 연결 영역(30) 내로 연장될 수 있다. 상기 적층 구조물(130s)에서, 상기 수평 층들(137) 및 상기 층간 절연 층들(133)은 상기 메모리 셀 어레이 영역(20)으로부터 상기 게이트 연결 영역(30) 내로 연장될 수 있다. 상기 게이트 연결 영역(30) 내에서, 상기 적층 구조물(130s)은 상기 게이트 연결 영역(30) 내에서 계단 모양으로 배열되는 게이트 패드들(GP)을 포함할 수 있다. 상기 게이트 패드들(GP)이 배열되는 계단 모양은 도 2b에 도시된 모양에 한정되지 않고, 다양한 형태로 변형될 수 있다.
일 예에서, 상기 메모리 소자(10)는 상기 최상위 층간 절연 층(133U)의 상부면과 실질적으로 공면을 이루는 상부면을 갖는 캐핑 절연 층(139)을 더 포함할 수 있다. 상기 캐핑 절연 층(139)은 실리콘 산화물로 형성될 수 있다. 도 2a에서 설명한 상기 제1 내지 제3 상부 절연 층들(173, 180, 1806)은 상기 적층 구조물(130s) 및 상기 캐핑 절연 층(139) 상에 차례로 적층될 수 있다.
일 예에서, 상기 메모리 소자(10)는 상기 적층 구조물(130s)의 일부 영역 내에서 정의되는 제2 절연 영역(130i_2)을 더 포함할 수 있다. 상기 제2 절연 영역(130i_2)은 상기 제2 갭필 절연 층(127g2)과 중첩할 수 있다.
일 예에서, 상기 제2 절연 영역(130i_2)은, 상기 게이트 연결 영역(30) 내에서, 상기 적층 구조물(130s)의 상기 수평 층들(137)과 실질적으로 동일한 높이 레벨에 위치하는 절연 층들(136a), 상기 절연 층들(136a)과 상기 수직 방향(Z)으로 인접하며 상기 층간 절연 층들(133)로부터 연장되는 절연 부분들(133i)을 포함할 수 있다. 다른 예에서, 상기 제2 절연 영역(130i_2)은 기둥 형태의 절연성 패턴으로 구성될 수도 있다.
일 예에서, 상기 메모리 소자(10)는 게이트 주변 콘택 구조물들(192c), 제2 주변 콘택 구조물(192d), 제3 주변 콘택 구조물(192e), 및 제4 주변 콘택 구조물(192f)을 더 포함할 수 있다.
상기 게이트 주변 콘택 구조물들(192c)의 각각은 차례로 적층된 게이트 하부 콘택 플러그(184c) 및 게이트 상부 콘택 플러그(188c)을 포함할 수 있다. 상기 제2 주변 콘택 구조물(192d)은 차례로 적층된 제2 주변 하부 콘택 플러그(184d) 및 제2 주변 상부 콘택 플러그(188d)를 포함할 수 있다. 상기 제3 주변 콘택 구조물(192e)은 차례로 적층된 제3 주변 하부 콘택 플러그(184e) 및 제3 주변 상부 콘택 플러그(188e)를 포함할 수 있다. 상기 제4 주변 콘택 구조물(192f)은 차례로 적층된 제4 주변 하부 콘택 플러그(184f) 및 제4 주변 상부 콘택 플러그(188f)를 포함할 수 있다.
상기 비트라인 하부 콘택 플러그들(184a), 상기 제1 주변 하부 콘택 플러그(184b), 상기 게이트 하부 콘택 플러그들(184c), 상기 제2 주변 하부 콘택 플러그(184d), 상기 제3 주변 하부 콘택 플러그(184e), 및 상기 제4 주변 하부 콘택 플러그(184f)는 서로 동일한 높이 레벨에 위치하는 상부면들을 가질 수 있다.
상기 게이트 하부 콘택 플러그들(184c)은 상기 게이트 패드들(GP)과 접촉 및 전기적으로 연결되고, 상부로 연장되어 상기 캐핑 절연 층(139) 및 상기 제1 및 제2 상부 절연 층들(173, 180)을 관통할 수 있다. 상기 제2 주변 하부 콘택 플러그(184d)는 상기 주변 배선(180w)의 제2 주변 패드(108p2)와 접촉 및 전기적으로 연결되며, 상부로 연장되어, 상기 제2 절연 영역(130i_2), 상기 캐핑 절연 층(139) 및 상기 제1 및 제2 상부 절연 층들(173, 180)을 관통할 수 있다. 상기 제3 주변 하부 콘택 플러그(184e)는 상기 주변 배선(180w)의 제3 주변 패드(108p3)와 접촉 및 전기적으로 연결되며, 상부로 연장되어, 상기 중간 절연 층(127), 상기 캐핑 절연 층(139) 및 상기 제1 및 제2 상부 절연 층들(173, 180)을 관통할 수 있다. 상기 제4 주변 하부 콘택 플러그(184f)는 상기 패턴 구조물(112)의 상기 상부 연결 층(124) 및 상기 패턴 층(115)과 접촉 및 전기적으로 연결되며, 상부로 연장되어, 상기 캐핑 절연 층(139) 및 상기 제1 및 제2 상부 절연 층들(173, 180)을 관통할 수 있다.
일 예에서, 상기 메모리 소자(10)는 상기 게이트 주변 콘택 구조물들(192c) 및 상기 제2 주변 콘택 구조물(192d)과 전기적으로 연결되는 게이트 연결 배선(196b), 상기 제3 주변 콘택 구조물(192e)과 전기적으로 연결되는 주변 연결 배선(196c), 및 상기 제4 주변 콘택 구조물(192f)과 전기적으로 연결되는 소스 연결 배선(196d)을 더 포함할 수 있다.
상기 비트라인 하부 콘택 플러그들(184a), 상기 제1 주변 하부 콘택 플러그(184b), 상기 게이트 하부 콘택 플러그들(184c), 상기 제2 주변 하부 콘택 플러그(184d), 상기 제3 주변 하부 콘택 플러그(184e), 및 상기 제4 주변 하부 콘택 플러그(184f)는 서로 동일한 제1 하부 플러그 층(184_1), 제2 하부 플러그 층(184_2)및 하부 플러그 패턴(184_3)을 포함할 수 있다.
상기 비트라인 하부 콘택 플러그들(184a), 상기 제1 주변 하부 콘택 플러그(184b), 상기 게이트 하부 콘택 플러그들(184c), 상기 제2 주변 하부 콘택 플러그(184d) 및 상기 제3 주변 하부 콘택 플러그(184e)에서, 상기 제2 하부 플러그 층(184_2)은 상기 하부 플러그 패턴(184_3)의 측면 및 바닥면을 덮을 수 있고, 상기 제1 하부 플러그 층(184_1)은 상기 제2 하부 플러그 층(184_2)의 외측면 및 바닥면을 덮을 수 있다.
상기 제4 주변 하부 콘택 플러그(184f)는 상기 제2 하부 플러그 층(184_2)은 상기 하부 플러그 패턴(184_3)의 측면 및 바닥면을 덮을 수 있고, 상기 제1 하부 플러그 층(184_1)은 상기 제2 하부 플러그 층(184_2)의 외측면을 덮을 수 있다. 상기 제4 주변 하부 콘택 플러그(184f)는 상기 상부 수평 연결 층(124)을 관통하며 상기 패턴 층(115) 내로 연장될 수 있다. 상기 제4 주변 하부 콘택 플러그(184f)는 상기 상부 수평 연결 층(124) 및 상기 패턴 층(115)과 접촉하는 금속-반도체 화합물 층(184_4)을 더 포함할 수 있다.
상기 제1 하부 플러그 층(184_1)은 Ti 또는 Ta 등과 같은 제1 금속을 포함할 수 있고, 상기 제2 하부 플러그 층(184_2)은 TiN, TaN 또는 WN 등과 같은 금속 질화물을 포함할 수 있고, 상기 하부 플러그 패턴(184_3)은 W 등과 같은 제2 금속을 포함할 수 있다. 상기 금속-반도체 화합물 층(184_4)은 상기 제1 하부 플러그 층(184_1)의 상기 제1 금속과, 상기 상부 수평 연결 층(124) 및 상기 패턴 층(115)의 실리콘의 화합물(e.g., TiSi, TaSi 또는 WSi 등)로 형성될 수 있다.
일 예에서, 상기 메모리 소자(10)는 상기 제3 주변 콘택 플러그(19e) 및 상기 주변 연결 배선(96e)을 통해서, 도 1에서 설명한 상기 연결 구조물(70)에 전기적으로 연결될 수 있다. 도 1의 상기 메모리 소자(10) 내에서, 상기 연결 구조물(70)과 상기 주변 회로 영역(40)을 연결하는 연결 라인(55)은 상기 제3 주변 콘택 플러그(19e) 및 상기 주변 연결 배선(96e)일 수 있다.
다음으로, 도 3을 참조하여, 상기 메모리 셀 어레이 영역(20) 내에서의 상기 적층 구조물(130s) 및 상기 수직 구조물(142)에 대하여 설명하기로 한다. 도 3은 도 2b의 "B"로 표시한 부분을 확대한 부분 확대도이다.
도 2b 및 도 3을 참조하면, 상기 수평 층들(137)의 각각은 게이트 도전 물질을 포함할 수 있다.
일 예에서, 상기 수평 층들(137)의 각각은 제1 층(137_1) 및 제2 층(137_2)을 포함할 수 있다. 상기 제1 층(137_1)은 상기 제2 층(137_2)의 상부면 및 하부면을 덮으면서 상기 수직 구조물(142)과 상기 제2 층(137_2)의 측면 사이로 연장될 수 있다.
일 예에서, 상기 제1 층(137_1)은 유전체 물질을 포함할 수 있고, 상기 제2 층(137_2)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제1 층(137_1)은 AlO 등과 같은 고유전체(high-k dielectric)를 포함할 수 있고, 상기 제2 층(137_2)은 TiN, TaN, WN, TiSi, WSi, TaSi, Ti 또는 W 등과 같은 도전성 물질을 포함할 수 있다.
다른 예에서, 상기 제1 층(137_1)은 제1 도전성 물질(e.g., TiN, TaN, WN 등)을 포함할 수 있고, 상기 제2 층(137_2)은 상기 제1 도전성 물질과 다른 제2 도전성 물질(e.g., Ti, Ta 또는 W 등)을 포함할 수 있다.
또 다른 예에서, 상기 수평 층들(137)의 각각은 상기 제1 층(137_1) 및 상기 제2 층(137_2)의 구분 없이, 하나의 도전성 물질 층으로 형성될 수 있다. 예를 들어, 상기 수평 층들(137)의 각각은 도우프트 폴리 실리콘, 금속-반도체 화합물(e.g., TiSi, TaSi, CoSi, NiSi 또는 WSi), 금속 질화물(e.g., TiN, TaN 또는 WN) 또는 금속(e.g., Ti, Ta, 또는 W)으로 형성될 수 있다.
각각의 상기 수평 층들(137)에서, 도전성 물질로 형성되는 부분, 예를 들어 상기 제2 층(137_2)은 게이트 전극, 게이트 라인 또는 게이트 층으로 지칭될 수 있다.
일 예에서, 상기 수평 층들(137)은 제1 및 제2 게이트 하부 층들(137L1, 137L2), 상기 제1 및 제2 게이트 하부 층들(137L1, 137L2) 상의 중간 게이트 층들(137M), 및 상기 중간 게이트 층들(137M) 상의 제1 및 제2 게이트 상부 층들(137U1, 137U2)을 포함할 수 있다.
상기 제1 및 제2 게이트 하부 층들(137L1, 137L2)은 도 1에서 설명한 상기 제1 및 제2 게이트 하부 라인들(LL1, LL2)에 대응할 수 있고, 상기 중간 게이트 층들(137M) 중 적어도 몇몇은 도 1에서 설명한 상기 워드라인들(WL)에 대응할 수 있고, 상기 제1 및 제2 게이트 상부 층들(137U1, 137U2)은 도 1에서 설명한 상기 제1 및 제2 게이트 상부 라인들(UL1, UL2)에 대응할 수 있다.
상기 수직 구조물(142)은 상기 적층 구조물(130s)을 관통하며 상기 패턴 구조물(112) 내로 연장되는 채널 홀(140) 내에 배치될 수 있다.
상기 수직 구조물(142)에서, 상기 유전체 구조물(144)은 제1 유전체 층(146), 정보 저장 층(148) 및 제2 유전체 층(150)을 포함할 수 있다. 상기 제1 유전체 층(146)은 상기 채널 홀(140)의 내벽을 콘포멀하게 덮을 수 있고, 상기 정보 저장 층(148)은 상기 제1 유전체 층(146)과 상기 제2 유전체 층(150) 사이에 배치될 수 있고, 상기 제2 유전체 층(150)은 상기 채널 층(153)과 접촉할 수 있다.
일 예에서, 상기 정보 저장 층(148)은 낸드 플래쉬 메모리 소자와 같은 메모리 소자에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 예를 들어, 상기 정보 저장 층(148)은 상기 수평 층들(137) 중에서 상기 워드라인들(도 1의 WL)일 수 있는 상기 중간 게이트 층들(137M)과 상기 채널 층(153) 사이에서 정보를 저장할 수 있는 영역들을 포함할 수 있다. 상기 정보 저장 층(148)은 플래쉬 메모리 소자에서 차지를 트랩하여 정보를 저장할 수 있는 물질로 형성될 수 있다. 상기 정보 저장 층(148)은 실리콘 질화물로 형성될 수 있다. 실시예에서, 상기 정보 저장 층(148)의 실리콘 질화물은 정보를 저장할 수 있는 다른 물질로 대체될 수 있다.
일 예에서, 상기 채널 층(153)은 제1 채널 영역(153a) 및 제2 채널 영역(153b)을 포함할 수 있다. 상기 제1 채널 영역(153a)은 언도우프트 영역일 수 있고, 상기 제2 채널 영역(153b)은 N형의 도전형을 갖는 도우프트 영역일 수 있다. 상기 채널 층(153)은 실리콘 층으로 형성될 수 있다. 상기 제1 채널 영역(153a)은 상기 제2 채널 영역(153b) 아래에 위치할 수 있다.
상기 제1 채널 영역(153a)은 적어도 상기 중간 게이트 층들(137M)과 마주볼 수 있고, 상기 제2 채널 영역(153b)은 적어도 상기 제2 게이트 상부 층(137U2)과 마주볼 수 있다. 일 예에서, 상기 제1 게이트 상부 층(137U1)은 상기 제1 채널 층(153a)과 마주볼 수 있다.
다음으로, 도 4를 참조하여, 상기 수직 구조물(142)의 상기 패드 패턴(160), 상기 비트라인 하부 콘택 플러그(184a), 상기 비트라인 상부 콘택 플러그(188a), 및 상기 비트라인(186a)에 대하여 설명하기로 한다. 도 4는 도 3의 "C"로 표시된 부분을 확대한 부분 확대도이다.
도 4를 참조하면, 상기 패드 패턴(160)은 상기 코어 영역(156) 상의 패드 금속 패턴(170), 상기 패드 금속 패턴(170)의 측면 및 바닥면과 접촉하는 패드 배리어 층(168), 및 상기 패드 배리어 층(168)과 접촉하는 패드 금속-반도체 화합물 층(166)을 포함할 수 있다. 상기 코어 영역(156)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
일 예에서, 상기 패드 패턴(160)은 상기 패드 배리어 층(168) 및 상기 코어 영역(156) 사이에 배치되는 패드 금속 층(164)을 더 포함할 수 있다. 상기 패드 금속-반도체 화합물 층(166)은 상기 채널 층(153)의 상기 제2 채널 영역(153b)과 상기 패드 배리어 층(168) 사이에 배치될 수 있다.
일 예에서, 상기 패드 금속 층(164)은 상기 패드 금속-반도체 화합물 층(166)을 형성할 수 있는 금속으로 형성될 수 있다. 예를 들어, 상기 패드 금속 층(164)은 Ti, Ta 또는 W 등과 같은 금속을 포함할 수 있고, 상기 패드 금속-반도체 화합물 층(166)은 Ti, Ta 또는 W 등과 같은 금속 물질과 Si, Ge 또는 SiGe 등과 같은 반도체 물질의 화합물일 수 있다. 예를 들어, 상기 패드 금속-반도체 화합물 층(166)은 TiSi, TiGe 또는 TiSiGe일 수 있다.
일 예에서, 상기 패드 배리어 층(168)은 금속 질화물(e.g., TiN, TaN 또는 WN)을 포함할 수 있고, 상기 패드 금속 패턴(170)은 금속(e.g., W 등)을 포함할 수 있다.
일 예에서, 상기 패드 패턴(160), 상기 채널 층(153), 상기 유전체 구조물(144)은 실질적으로 동일한 높이 레벨에 위치하는 상부면들을 가질 수 있다.
상기 비트라인 하부 콘택 플러그(184a)는, 도 2b 및 도 2c에서 설명한 바와 같이, 상기 제1 하부 플러그 층(184_1), 상기 제2 하부 플러그 층(184_2) 및 상기 하부 플러그 패턴(184_3)을 포함할 수 있다. 상기 비트라인 하부 콘택 플러그(184a)의 상기 제1 하부 플러그 층(184_1)은 상기 패드 패턴(160)과 접촉할 수 있다.
일 예에서, 상기 비트라인 하부 콘택 플러그(184a)의 상부면의 일부는 상기 제3 상부 절연 층(186)과 접촉하고, 상기 비트라인 하부 콘택 플러그(184a)의 상부면의 나머지는 상기 비트라인 상부 콘택 플러그(188a)과 접촉할 수 있다. 상기 비트라인 상부 콘택 플러그(188a)는 상기 비트라인 하부 콘택 플러그(184a)의 측면의 일부와 접촉할 수 있다.
상기 비트라인 상부 콘택 플러그(188a)는 앞에서 설명한 상기 제1 주변 상부 콘택 플러그(188b), 상기 게이트 상부 콘택 플러그(188c), 상기 제2 주변 상부 콘택 플러그(188d), 상기 제3 주변 상부 콘택 플러그(188e), 및 상기 제4 주변 상부 콘택 플러그(188f)와 동일한 물질로 형성될 수 있다. 예를 들어, 상기 비트라인 상부 콘택 플러그(188a)는 금속 질화물(e.g., TiN 등)을 포함하는 배리어 층(188_1) 및 금속(e.g., W 등)을 포함하는 상부 플러그 패턴(188_2)을 포함할 수 있다. 상기 상부 배리어 층(188_1)은 상기 상부 플러그 패턴(188_2)의 측면 및 바닥면을 덮을 수 있다.
상기 도전성 라인(196a), 즉 비트라인은 도 2b에서 설명한 상기 게이트 연결 배선(196b), 상기 주변 연결 배선(196c), 및 상기 소스 연결 배선(196d)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 비트라인(196a)은 금속 질화물(e.g., TiN 등)을 포함하는 배리어 층(196_1) 및 금속(e.g., Cu 등)을 포함하는 배선 패턴(196_2)을 포함할 수 있다. 상기 배리어 층(196_1)은 상기 배선 패턴(196_2)의 측면 및 바닥면을 덮을 수 있다.
일 예에서, 상기 패드 금속 패턴(170), 상기 하부 플러그 패턴(184_3), 상기 상부 플러그 패턴(188_2)은 서로 동일한 제1 금속(e.g., W 등)을 포함할 수 있고, 상기 배선 패턴(188_2)은 상기 제1 금속과 다른 제2 금속(e.g., Cu)을 포함할 수 있다.
다음으로, 도 5를 참조하여, 상기 비트라인(196a)이 복수개가 배치되는 예와, 서로 인접하는 상기 수직 구조물들(142), 상기 수직 구조물들(142) 상에 각각 배치되는 상기 비트라인 하부 콘택 플러그들(184a) 및 상기 비트라인 상부 콘택 플러그들(188a)의 평면 모양을 설명하기로 한다.
도 5를 참조하면, 상기 비트라인들(196a)은 서로 평행한 한 쌍의 제1 및 제2 비트라인들(196a_1, 196a_2)을 포함할 수 있다. 상기 비트라인들(196a)의 각각은 Y 방향으로 연장될 수 있다. 상기 수직 구조물들(142)은 Y 방향으로 서로 인접하는 한 쌍의 제1 및 제2 수직 구조물들(142_1, 142_2)을 포함할 수 있다.
상기 비트라인 하부 콘택 플러그들(184a)은 상기 제1 수직 구조물(142_1)과 중첩하는 제1 비트라인 하부 콘택 플러그(184a_1) 및 상기 제2 수직 구조물(142_2)과 중첩하는 제2 비트라인 하부 콘택 플러그(184a_2)를 포함할 수 있다. 상기 비트라인 상부 콘택 플러그들(188a)은 상기 제1 비트라인 하부 콘택 플러그(184a_1)와 중첩하는 제1 비트라인 상부 콘택 플러그(188a_1) 및 상기 제2 비트라인 하부 콘택 플러그(188a_1)와 중첩하는 제2 비트라인 상부 콘택 플러그(188a_2)를 포함할 수 있다. 상기 제1 비트라인(196a_1)은 상기 제1 비트라인 상부 콘택 플러그(188a_1)과 중첩할 수 있고, 상기 제2 비트라인(196b_1)은 상기 제2 비트라인 상부 콘택 플러그(188a_2)과 중첩할 수 있다.
일 예에서, 상기 비트라인 하부 콘택 플러그들(184a) 각각의 폭은 상기 수직 구조물들(142) 각각의 폭 보다 작을 수 있다.
일 에에서, 상기 비트라인 상부 콘택 플러그들(188a)의 각각은 Y 방향에서 제1 길이를 갖고, X 방향에서 상기 제1 길이 보다 작은 제2 길이(또는 폭)을 갖는 직사각형 또는 타원형 모양일 수 있다.
일 예에서, 각각의 상기 비트라인 상부 콘택 플러그들(188a)에서, Y 방향의 길이는 상기 비트라인 하부 콘택 플러그들(184a) 각각의 폭 보다 클 수 있고, X 방향의 길이는 상기 비트라인 하부 콘택 플러그들(184a) 각각의 폭 보다 작을 수 있다.
다음으로, 도 6을 참조하여, 도 4에서의 상기 비트라인 하부 콘택 플러그(184a)의 변형 예를 설명하기로 한다. 도 6은 도 4의 부분 확대도에 대응하는 부분 확대도이다.
변형 예에서, 도 6을 참조하면, 도 4에서의 상기 비트라인 하부 콘택 플러그(184a)는 상기 패드 금속 패턴(170) 및 상기 패드 금속 패턴(170)의 어느 한쪽에 위치하는 상기 채널 층(153)과 중첩하는 비트라인 하부 콘택 플러그(184a')로 대체될 수 있다. 상기 비트라인 하부 콘택 플러그(184a')는 상기 채널 층(153)과 중첩하는 부분에서, 상기 채널 층(153) 내로 연장되는 하부 연장 부(184_p)를 더 포함할 수 있다. 상기 비트라인 하부 콘택 플러그(184a')는 상기 유전체 구조물(144)과 이격될 수 있다.
다음으로, 도 7a 내지 도 7e를 참조하여, 도 4에서 설명한 상기 패드 패턴(160)의 다양한 변형 예들을 설명하기로 한다. 도 7a 내지 도 7e는 각각 도 4의 부분 확대도에 대응하는 부분 확대도이다. 이하에서, 도 7a 내지 도 7e에서 설명하는 변형 예들에서의 패드 패턴들에서, 도 4에서 설명한 상기 패드 패턴(160)의 구성요소들과 동일한 도면부호 또는 동일한 용어는 도 4에서 설명한 상기 패드 패턴(160)의 구성요소들과 동일한 물질일 수 있다. 따라서, 도 4에서 설명한 상기 패드 패턴(160)의 구성요소들과 동일한 도면부호 또는 동일한 용어에 대한 자세한 설명은 생략하기로 한다.
변형 예에서, 도 7a를 참조하면, 도 4에서의 상기 패턴 패턴(160)은 도 7a에서의 패드 패턴(160a)으로 대체될 수 있다. 상기 패드 패턴(160a)은 패드 금속 패턴(170), 상기 패드 금속 패턴(170)의 측면 및 바닥면을 덮는 패드 반도체 층(162), 상기 패드 반도체 층(162)과 상기 패드 금속 패턴(170) 사이에 배치되는 패드 배리어 층(168), 및 상기 패드 배리어 층(168)과 상기 패드 반도체 층(162) 사이의 패드 금속-반도체 화합물 층(166)을 포함할 수 있다.
일 예에서, 상기 패드 반도체 층(162)은 N형의 도전형을 가질 수 있다.
일 예에서, 상기 패드 반도체 층(162)은 Si 층, Ge 층 및 SiGe 층 중 적어도 하나를 포함할 수 있다.
변형 예에서, 도 7b를 참조하면, 도 4에서의 상기 패턴 패턴(160)은 도 7b에서의 패드 패턴(160b)으로 대체될 수 있다. 상기 패드 패턴(160b)은 패드 금속 패턴(170), 상기 패드 금속 패턴(170)의 측면 및 바닥면을 덮는 패드 반도체 층(162), 상기 패드 반도체 층(162)과 상기 패드 금속 패턴(170) 사이에 배치되는 패드 배리어 층(168), 및 상기 패드 배리어 층(168)과 상기 패드 반도체 층(162) 사이의 패드 금속-반도체 화합물 층(166)을 포함할 수 있다.
상기 패드 패턴(160b)에서, 상기 패드 금속 패턴(170)은 제1 폭 부분(W1) 및 상기 제1 폭 부분(W1) 상에서 상기 제1 폭 부분(W1) 보다 큰 폭을 갖는 제2 폭 부분(W2)을 포함할 수 있다.
상기 패드 패턴(160b)에서, 상기 제1 폭 부분(W1)의 수직 길이는 상기 제2 폭 부분(W2)의 수직 길이 보다 작을 수 있다.
상기 유전체 구조물(144)의 상부면 및 상기 채널 층(153)의 상부면(153e1)은 상기 패드 패턴(160b)과 접촉할 수 있다. 상기 정보 저장 층(148)의 상부면(148e1) 및 상기 채널 층(153)의 상부면(153e1)은 상기 패드 패턴(160b)의 상부면 보다 낮은 레벨에 위치할 수 있다.
변형 예에서, 도 7c를 참조하면, 도 7b에서의 상기 패턴 패턴(160b)은 도 7c에서의 패드 패턴(160c)으로 대체될 수 있다. 상기 패드 패턴(160c)은 패드 금속 패턴(170), 상기 패드 금속 패턴(170)의 측면 및 바닥면을 덮는 패드 반도체 층(162), 상기 패드 반도체 층(162)과 상기 패드 금속 패턴(170) 사이에 배치되는 패드 배리어 층(168), 및 상기 패드 배리어 층(168)과 상기 패드 반도체 층(162) 사이의 패드 금속-반도체 화합물 층(166)을 포함할 수 있다.
상기 패드 패턴(160c)에서, 상기 패드 금속 패턴(170)은 제1 폭 부분(W1) 및 상기 제1 폭 부분(W1) 상에서 상기 제1 폭 부분(W1) 보다 큰 폭을 갖는 제2 폭 부분(W2), 상기 제1 폭 부분(W1)과 상기 제2 폭 부분(W2) 사이의 제3 폭 부분(W3)을 포함할 수 있다. 상기 제3 폭 부분(W3)은 상기 제1 폭 부분(W1) 보다 크고, 제2 폭 부분(W2) 보다 작은 폭을 가질 수 있다.
상기 제2 폭 부분(W2)의 측면은 경사질 수 있고, 상기 제1 폭 부분(W1) 및 상기 제3 폭 부분(W3) 중 적어도 하나의 측면은 실질적으로 수직할 수 있다. 따라서, 상기 제2 폭 부분(W2)의 측면과, 상기 제1 폭 부분(W1) 및 상기 제3 폭 부분(W3) 중 적어도 하나의 측면은 서로 다른 기울기를 가질 수 있다.
상기 유전체 구조물(144)의 상부면 및 상기 채널 층(153)의 상부면(153e1)은 상기 패드 패턴(160c)과 접촉할 수 있다. 상기 정보 저장 층(148)의 상부면(148e1) 및 상기 채널 층(153)의 상부면(153e1)은 상기 패드 패턴(160b)의 상부면 보다 낮은 레벨에 위치할 수 있다. 상기 채널 층(153)의 상부면(153e1)은 상기 정보 저장 층(148)의 상부면(148e1) 보다 낮은 레벨에 위치할 수 있다. 상기 패드 패턴(160c)에서, 상기 패드 반도체 층(162)은 상기 채널 층(153)의 상부면(153e1)과 접촉하고, 상기 유전체 구조물(144)의 내측면의 일부 및 상기 유전체 구조물(144)의 상부면과 접촉할 수 있다.
변형 예에서, 도 7d를 참조하면, 도 7c에서의 상기 패턴 패턴(160c)은 도 7d의 패드 패턴(160d)로 대체될 수 있다. 도 7c에서의 경사진 측면을 갖는 상기 제2 폭 부분(W2)은 도 7d에서와 같은 실질적으로 수직한 측면을 갖는 제2 폭 부분(W2')로 대체될 수 있다. 따라서, 상기 패드 패턴(160d)은 상기 제2 폭 부분(W2')을 가질 수 있다.
상기 패드 패턴(160d)에서, 상기 제2 폭 부분(W2')은 일정한 두께(T)를 가질 수 있다. 상기 제2 폭 부분(W2')의 두께(T)는 상기 채널 층(153)의 두께 또는 상기 정보 저장 층(148)의 두께보다 클 수 있다. 상기 제2 폭 부분(W2')의 두께(T)는 상기 유전체 구조물(144)의 두께 보다 클 수 있다.
변형 예에서, 도 7e를 참조하면, 도 7d에서의 상기 패턴 패턴(160d)은 도 7e에서의 패드 패턴(160e)으로 대체될 수 있다. 상기 패드 패턴(160e)은 패드 금속 패턴(170), 상기 패드 금속 패턴(170)의 측면 및 바닥면을 덮는 패드 배리어 층(168), 상기 패드 배리어 층(168)과 상기 채널 층(153) 사이의 패드 금속-반도체 화합물 층(166), 상기 패드 배리어 층(168)과 상기 코어 영역(156) 사이의 제1 패드 금속 층(164_1), 및 상기 패드 금속-반도체 화합물 층(166)의 상단으로부터 연장되어 상기 패드 배리어 층(168)의 측면을 덮는 제2 패드 금속 층(164_2)을 포함할 수 있다.
상기 제1 및 제2 패드 금속 층들(164_1, 164_2)은 도 4에서 설명한 상기 패드 금속 층(164)과 동일한 물질로 형성될 수 있다. 상기 채널 층(153)의 상부면(153e3)은 상기 패드 금속-반도체 화합물 층(166)과 접촉할 수 있고, 상기 유전체 구조물(144)의 상부면은 상기 제2 패드 금속 층(164_2)과 접촉할 수 있다.
상기 패드 패턴(160e)에서, 상기 패드 금속 패턴(170)은 도 7d에서의 상기 패드 금속 패턴(170)과 유사한 크기 관계를 갖는 제1 폭 부분(W1), 제2 폭 부분(W2') 및 제3 폭 부분(W3)을 포함할 수 있다.
다음으로, 도 8을 참조하여, 도 4에서 설명한 상기 패드 패턴(160) 및 상기 하부 비트라인 콘택 플러그(184a)의 변형 예를 설명하기로 한다.
변형 예에서, 도 8을 참조하면, 도 4에서 설명한 상기 패드 패턴(160)은 도 8에서와 같은 패드 패턴(160f)으로 대체될 수 있다. 상기 패드 패턴(160f)은 N형의 도전형을 갖는 패드 반도체 층으로 형성될 수 있다. 도 4에서 설명한 상기 하부 비트라인 콘택 플러그(184a)은 도 8에서와 같은 하부 비트라인 콘택 플러그(184a')로 대체될 수 있다.
상기 하부 비트라인 콘택 플러그(184a')는 도 4에서 설명한 상기 하부 비트라인 콘택 플러그(184a) 보다 금속-반도체 화합물 층(184_4)을 더 포함할 수 있다. 예를 들어, 상기 하부 비트라인 콘택 플러그(184a')는 상기 하부 플러그 패턴(184_3), 상기 하부 플러그 패턴(184_3)의 측면 및 바닥면을 덮는 제2 하부 플러그 층(184_2), 상기 제2 하부 플러그 층(184_2)의 외측면 상의 제1 하부 플러그 층(184_1), 및 상기 제1 하부 플러그 층(184_1)으로부터 연장되고 상기 제2 하부 플러그 층(184_2)과 상기 패드 패턴(160f) 사이에 배치되는 상기 금속-반도체 화합물 층(184_4)을 더 포함할 수 있다. 상기 하부 비트라인 콘택 플러그(184a')는 상기 패드 패턴(160f) 내부로 연장될 수 있다.
다시, 도 2a를 참조하면, 상기 분리 구조물(178)은 X 방향으로 연장되는 라인 모양일 수 있다. 이하에서, 도 9를 참조하여, 상기 분리 구조물(178)을 X 방향으로 절단하는 단면 구조를 설명하기로 한다. 도 9는 상기 분리 구조물(178)을 X 방향으로 절단하는 단면 구조를 나타낸다.
도 2a 및 도 9를 참조하면, 상기 분리 구조물(178)의 끝 부분은 상기 패턴 층(115) 상에 배치될 수 있다. 상기 분리 구조물(178)에서, 상기 제2 분리 패턴(178_2)은 도전성 물질로 형성될 수 있다. 상기 분리 구조물(178)과 중첩하지 않는 상기 패턴 층(115) 상에 상기 중간 구조물(120) 및 상기 상부 수평 연결 층(124)이 배치될 수 있다. 상기 중간 구조물(120)은 상기 분리 구조물(178)과 이격될 수 있다. 상기 주변 회로(108)의 상기 주변 배선(108w)은 제4 주변 패드(108p4)를 더 포함할 수 있다.
일 예에서, 상기 메모리 소자(10)는 제5 주변 콘택 구조물(192h)을 더 포함할 수 있다. 상기 제5 주변 콘택 구조물(192h)은 차례로 적층된 제5 주변 하부 콘택 플러그(184h) 및 제5 주변 상부 콘택 플러그(188h)를 포함할 수 있다.
상기 제5 주변 하부 콘택 플러그(184h)는 상기 제4 주변 패드(108p4)와 접촉 및 전기적으로 연결되면서, 상부로 연장되어 상기 중간 절연 층(127), 상기 캐핑 절연 층(139), 상기 제1 및 제2 상부 절연 층들(173, 708)을 관통할 수 있다.
상기 제5 주변 하부 콘택 플러그(184h)는 상기 제3 주변 하부 콘택 플러그(도 2b의 184e)와 실질적으로 동일한 구조 및 동일한 물질로 형성될 수 있고, 상기 제5 주변 상부 콘택 플러그(188h)는 상기 제3 주변 상부 콘택 플러그(도 2b의 188e)와 실질적으로 동일한 구조 및 동일한 물질로 형성될 수 있다.
일 예에서, 상기 메모리 소자(10)는 상기 분리 구조물(178) 상에서 상기 제2 분리 패턴(178_2)과 접촉 및 전기적으로 연결되는 제6 주변 상부 콘택 플러그(188g)를 더 포함할 수 있다. 상기 제6 주변 상부 콘택 플러그(188g)는 상기 제5 주변 상부 콘택 플러그(188h)와 동일한 물질로 형성될 수 있다.
일 예에서, 상기 메모리 소자(10)는 상기 제6 주변 상부 콘택 플러그(188g) 및 상기 제5 주변 상부 콘택 플러그(188h)와 접촉 및 전기적으로 연결되는 연결 배선(196e)을 더 포함할 수 있다. 상기 연결 배선(196e)은 상기 비트라인(196a)과 동일한 높이 레벨에서, 상기 비트라인(196a)과 동일한 구조 및 동일한 물질로 형성될 수 있다.
다음으로, 도 10a 내지 도 13b를 참조하여, 본 발명의 일 실시예에 따른 메모리 소자 형성 방법의 일 예를 설명하기로 한다. 도 10a 내지 도 13b에서, 도 10a, 도 11a, 도 12a 및 도 13a는 도 2a의 단면 구조의 형성 방법을 설명하기 위한 단면도들이고, 도 10b, 도 11b, 도 12b 및 도 13b는 도 2b의 단면 구조의 형성 방법을 설명하기 위한 단면도들이고, 도 10c는 도 10b의 "B'"로 표시된 부분을 확대한 부분 확대도이다. 따라서, 이하에서, 도 2a 및 도 2b를 참조하여 설명한 내용과 중복되는 내용은 생략하고, 도 2a 및 도 2b의 단면 구조를 형성하는 개략적인 방법을 설명하기로 한다.
도 10a, 도 10b 및 도 10c를 참조하면, 하부 구조물(102)을 형성할 수 있다. 상기 하부 구조물(102)을 형성하는 것은 기판(104)을 준비하고, 상기 기판(104) 상에 주변 회로(108) 및 하부 절연 층(110)을 형성하는 것을 포함할 수 있다. 상기 주변 회로(108)는 도 2a에서 설명한 것과 같은 주변 게이트(108g), 주변 소스/드레인(108s) 및 주변 배선(108w)을 포함할 수 있다. 상기 하부 절연 층(110)은 상기 주변 회로(108)를 덮을 수 있다.
상기 하부 구조물(102)을 형성하는 것은 상기 하부 절연 층(110) 상에 제1 개구부(115a) 및 제2 개구부(115b)를 갖는 패턴 구조물(112)을 형성하고, 절연 층을 형성하고, 상기 절연 층을 평탄화하는 것을 포함할 수 있다. 상기 평탄화된 절연 층은 상기 제1 개구부(115a) 내에 잔존하는 제1 갭필 절연 층(127g1), 상기 제2 개구부(115b) 내에 잔존하는 제2 갭필 절연 층(127g2) 및 상기 패턴 구조물(112)의 외측면 상에 잔존하는 중간 절연 층(127)으로 형성될 수 있다.
상기 패턴 구조물(112)을 형성하는 것은 패턴 층(115)을 형성하고, 상기 패턴 층(115) 상에서 개구부를 갖는 중간 층(119)을 형성하고, 상기 개구부를 채우며 상기 중간 층(119)을 덮는 상부 수평 연결 층(124)을 형성하고, 상기 패턴 층(115), 상기 중간 층(119) 및 상기 상부 수평 연결 층(124)을 패터닝하여 상기 제1 및 제2 개구부들(115a, 115b)을 형성하는 것을 포함할 수 있다. 상기 중간 층(119)은 차례로 적층된 제1 층(120a1), 제2 층(120a2) 및 제3 층(120a3)을 포함할 수 있다. 상기 중간 층(119) 및 상기 상부 수평 연결 층(124)은 수평 연결 층(118)을 구성할 수 있다.
상기 하부 구조물(102) 상에 예비 적층 구조물(130)을 형성할 수 있다. 상기 예비 적층 구조물(130)을 형성하는 것은 교대로 반복적으로 적층되는 층간 절연 층들(133) 및 예비 수평 층들(136)을 형성하고, 상기 층간 절연 층들(133) 및 상기 예비 수평 층들(136)을 패터닝하여, 도 2b에서 설명한 것과 같은 상기 게이트 연결 영역(30) 내에서, 계단 구조를 형성할 수 있다. 이어서, 절연 층을 형성하고, 절연 층을 평탄화하여, 상기 층간 절연 층들(133) 중 최상위 층간 절연 층(133U)과 공면을 이루는 상부면을 갖는 캐핑 절연 층(139)을 형성할 수 있다. 상기 예비 수평 층들(136)은 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다.
도 2a 및 도 2b에서 설명한 것과 같은 상기 메모리 셀 어레이 영역(20) 내에서, 상기 예비 적층 구조물(130)을 관통하며 상기 패턴 구조물(112) 내로 연장되는 수직 구조물(142')을 형성할 수 있다. 상기 수직 구조물(142')을 형성하는 것은 상기 메모리 셀 어레이 영역(20) 내에서, 상기 예비 적층 구조물(130), 상기 상부 수평 연결 층(124) 및 상기 중간 층(119)을 관통하며 상기 패턴 층(115) 내로 연장되는 채널 홀을 형성하고, 상기 채널 홀의 내벽을 콘포멀하게 덮는 유전체 구조물(144)을 형성하고, 상기 유전체 구조물(144) 상에 콘포멀한 채널 층(153)을 형성하고, 상기 채널 홀을 부분적으로 채우는 코어 영역(156)을 형성하고, 상기 코어 영역(156) 상에 상기 채널 홀의 나머지 부분을 채우는 패드 패턴(160)을 형성하는 것을 포함할 수 있다. 상기 패드 패턴(160)은 도 5에서 설명한 것과 동일한 구조로 형성할 수 있다. 다른 예에서, 상기 패드 패턴(160)은 도 7a 내지 도 7e 및 도 8에서 설명한 패드 패턴들 중 어느 하나와 동일한 구조로 형성할 수도 있다.
도 11a 및 도 11b를 참조하면, 상기 예비 적층 구조물(도 10a 및 도 10b의 130) 및 상기 캐핑 절연 층(139) 상에 제1 상부 절연 층(173)을 형성할 수 있다.
상기 제1 상부 절연 층(173) 및 상기 예비 적층 구조물(도 10a 및 도 10b의 130), 상기 상부 수평 연결 층(124) 및 상기 중간 층(도 10a 및 도 10b)을 관통하며 상기 패턴 층(115) 내로 연장되는 트렌치(176)를 형성하고, 상기 메모리 셀 어레이 영역(20) 내의 상기 중간 층(도 10a 및 도 10b)을 제거하여 상기 수직 구조물(도 10a 및 도 10b의 142')의 측면을 노출시키는 개구부를 형성하고, 상기 개구부에 의해 노출되는 상기 수직 구조물(도 10a 및 도 10b의 142')의 상기 유전체 구조물(144)을 식각하여 상기 채널 층(153)을 노출시키고, 상기 개구부를 채우는 중간 수평 연결 층(122)을 형성할 수 있다. 따라서, 도 2a 및 도 2b에서 설명한 것과 같은 수직 구조물(142)을 형성할 수 있다.
상기 중간 수평 연결 층(122)을 형성한 후에, 상기 트렌치(176)에 의해 노출되는 상기 예비 적층 구조물(도 10a 및 도 10b의 130)의 상기 예비 수평 층들(136)을 부분 식각하여 상기 수직 구조물(142)의 측면을 노출시키는 개구부를 형성하고, 상기 개구부를 채우는 수평 층들(137)을 형성할 수 있다. 상기 수평 층들(137)은 도 2a, 도 2b 및 도 3에서 설명한 수평 층들과 동일할 수 있다. 따라서, 상기 수평 층들(137) 및 상기 층간 절연 층들(133)을 포함하는 적층 구조물(130s)을 형성할 수 있다.
상기 예비 적층 구조물(도 10a 및 도 10b의 130)의 상기 예비 수평 층들(136) 중 일부는 잔존하여, 도 2a 및 도 2b에서 설명한 것과 같은 상기 제1 및 제2 절연 영역들(130i_1, 130i_2)의 상기 절연 층들(136a)을 형성할 수 있다. 이어서, 상기 트렌치(176)를 채우는 분리 구조물(178)을 형성할 수 있다. 상기 분리 구조물(178)을 형성하는 것은 상기 트렌치(176)의 측면 상에 제1 분리 패턴(178_1)을 형성하고, 상기 트렌치(176)를 채우는 제2 분리 패턴(178_2)을 형성하는 것을 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 제1 상부 절연 층(173) 상에 제2 상부 절연 층(180)을 형성할 수 있다. 비트라인 하부 콘택 홀(182a), 제1 주변 하부 콘택 홀(182b), 게이트 하부 콘택 홀(182c), 제2 주변 하부 콘택 홀(182d), 제3 주변 하부 콘택 홀(182e) 및 제4 주변 하부 콘택 홀(182f)을 동시에 형성할 수 있다.
상기 비트라인 하부 콘택 홀(182a)은 상기 제1 및 제2 상부 절연 층들(173, 180)을 관통하고, 상기 수직 구조물(142)의 상기 패드 패턴(160)을 노출시킬 수 있다.
상기 제1 주변 하부 콘택 홀(182b)은 상기 제1 및 제2 상부 절연 층들(173, 180), 상기 절연 영역(130i_1) 및 상기 제1 갭필 절연 층(127g1)을 관통하며 상기 하부 절연 층(110) 내로 연장되고, 상기 주변 배선(108w)의 제1 주변 패드(108p1)를 노출시킬 수 있다. 상기 게이트 하부 콘택 홀(182c)은 상기 캐핑 절연 층(139) 및 상기 제1 및 제2 상부 절연 층들(173, 180)을 관통하며, 상기 수평 층들(137)의 게이트 패드들(GP)을 노출시킬 수 있다. 상기 제2 주변 하부 콘택 홀(182d)은 상기 제2 절연 영역(130i_2), 상기 캐핑 절연 층(139) 및 상기 제1 및 제2 상부 절연 층들(173, 180)을 관통하며, 상기 주변 배선(180w)의 제2 주변 패드(108p2)를 노출시킬 수 있다. 상기 제3 주변 하부 콘택 홀(182e)은 상기 중간 절연 층(127), 상기 캐핑 절연 층(139) 및 상기 제1 및 제2 상부 절연 층들(173, 180)을 관통하며, 상기 주변 배선(180w)의 제3 주변 패드(108p3)를 노출시킬 수 있다. 상기 제4 주변 하부 콘택 홀(182f)은 상기 캐핑 절연 층(139) 및 상기 제1 및 제2 상부 절연 층들(173, 180)을 관통하며, 상기 패턴 구조물(112)의 상기 상부 연결 층(124) 및 상기 패턴 층(115)을 노출시킬 수 있다.
상기 패드 패턴(160)은 상기 패드 금속 패턴(도 4의 170)을 포함할 수 있다. 따라서, 상기 패드 금속 패턴(도 4의 170)을 금속으로 형성함으로써, 상기 제1 주변 하부 콘택 홀(182b), 상기 게이트 하부 콘택 홀(182c), 상기 제2 주변 하부 콘택 홀(182d), 상기 제3 주변 하부 콘택 홀(182e) 및 상기 제4 주변 하부 콘택 홀(182f)을 형성하는 동안에, 상기 채널 층(153) 및 상기 유전체 구조물(144)이 손상되는 것을 방지할 수 있다. 따라서, 상기 비트라인 하부 콘택 홀(182a)을 상기 제1 주변 하부 콘택 홀(182b), 상기 게이트 하부 콘택 홀(182c), 상기 제2 주변 하부 콘택 홀(182d), 상기 제3 주변 하부 콘택 홀(182e) 및 상기 제4 주변 하부 콘택 홀(182f)을 동시에 형성함으로써, 생산성을 증가시킬 수 있다.
일 예에서, 상기 비트라인 하부 콘택 홀(182a)을 상기 제1 주변 하부 콘택 홀(182b), 상기 게이트 하부 콘택 홀(182c), 상기 제2 주변 하부 콘택 홀(182d), 상기 제3 주변 하부 콘택 홀(182e) 및 상기 제4 주변 하부 콘택 홀(182f)을 형성하면서, 스크라이브 래인 영역 내에 얼라인 키를 동시에 형성할 수 있다.
도 13a 및 도 13b를 참조하면, 상기 비트라인 하부 콘택 홀(182a), 상기 제1 주변 하부 콘택 홀(182b), 상기 게이트 하부 콘택 홀(182c), 상기 제2 주변 하부 콘택 홀(182d), 상기 제3 주변 하부 콘택 홀(182e) 및 상기 제4 주변 하부 콘택 홀(182f)을 동시에 도전성 물질로 채우는 공정을 진행할 수 있다. 따라서, 상기 비트라인 하부 콘택 홀(182a), 상기 제1 주변 하부 콘택 홀(182b), 상기 게이트 하부 콘택 홀(182c), 상기 제2 주변 하부 콘택 홀(182d), 상기 제3 주변 하부 콘택 홀(182e) 및 상기 제4 주변 하부 콘택 홀(182f)을 각각 채우는 상기 비트라인 하부 콘택 플러그들(184a), 상기 제1 주변 하부 콘택 플러그(184b), 상기 게이트 하부 콘택 플러그들(184c), 상기 제2 주변 하부 콘택 플러그(184d), 상기 제3 주변 하부 콘택 플러그(184e), 및 상기 제4 주변 하부 콘택 플러그(184f)를 형성할 수 있다. 따라서, 상기 비트라인 하부 콘택 플러그들(184a), 상기 제1 주변 하부 콘택 플러그(184b), 상기 게이트 하부 콘택 플러그들(184c), 상기 제2 주변 하부 콘택 플러그(184d), 상기 제3 주변 하부 콘택 플러그(184e), 및 상기 제4 주변 하부 콘택 플러그(184f)를 동시에 형성할 수 있으므로, 생산성을 향상시킬 수 있다.
이어서, 도 2a 및 도 2b를 참조하면, 상기 제2 상부 절연 층(180) 상에 제3 상부 절연 층(183)을 형성할 수 있다. 상기 제3 상부 절연 층(183)을 관통하는, 상기 비트라인 상부 콘택 플러그(188a), 상기 제1 주변 상부 콘택 플러그(188b), 상기 게이트 상부 콘택 플러그(188c), 상기 제2 주변 상부 콘택 플러그(188d), 상기 제3 주변 상부 콘택 플러그(188e), 및 상기 제4 주변 상부 콘택 플러그(188f)를 동시에 형성할 수 있다. 이어서, 상기 제3 상부 절연 층(183) 상에 제4 상부 절연 층(194)을 형성할 수 있다. 상기 제4 상부 절연 층(194)을 관통하는 상기 비트라인(196a), 상기 게이트 연결 배선(196b), 상기 주변 연결 배선(196c), 및 상기 소스 연결 배선(196d)을 동시에 형성할 수 있다.
다음으로, 도 14a 내지 도 15b를 참조하여, 본 발명의 일 실시예에 따른 메모리 소자 형성 방법의 변형 예를 설명하기로 한다. 도 14a 내지 도 15b에서, 도 14a 및 도 15a는 도 2a의 단면 구조의 형성 방법을 설명하기 위한 단면도들이고, 도 14b 및 도 15b는 도 2b의 단면 구조의 형성 방법을 설명하기 위한 단면도들이다.
도 14a 및 도 14b를 참조하면, 도 11a 및 도 11b를 참조하여 설명한 결과물 상에 제2 상부 절연 층(180)을 형성할 수 있다. 상기 제2 상부 절연 층(180) 상에 제1 마스크 패턴(193a)을 형성할 수 있다. 상기 제1 마스크 패턴(193a)을 식각마스크로 이용하는 식각 공정을 진행하여, 비트라인 하부 콘택 홀(182a)을 형성할 수 있다. 상기 비트라인 하부 콘택 홀(182a)은 상기 제1 및 제2 상부 절연 층들(173, 180)을 관통하고, 상기 수직 구조물(142)의 상기 패드 패턴(160)을 노출시킬 수 있다.
일 예에서, 상기 비트라인 하부 콘택 홀(182a)을 형성하면서, 스크라이브 래인 영역 내에 얼라인 키를 동시에 형성할 수 있다.
도 15a 및 도 15b를 참조하면, 상기 제1 마스크 패턴(193a)를 제거한 후에, 제2 마스크 패턴(193b)을 형성할 수 있다. 상기 제2 마스크 패턴(193b)을 식각마스크로 이용하는 식각 공정을 진행하여, 도 12a 및 도 12b에서 설명한 것과 같은, 상기 제1 주변 하부 콘택 홀(182b), 상기 게이트 하부 콘택 홀(182c), 상기 제2 주변 하부 콘택 홀(182d), 상기 제3 주변 하부 콘택 홀(182e) 및 상기 제4 주변 하부 콘택 홀(182f)을 동시에 형성할 수 있다. 이어서, 상기 제2 마스크 패턴(193b)을 제거할 수 있다. 따라서, 도 12a 및 도 12b에서와 같은 동일한 결과물을 형성할 수 있다. 이어서, 도 13 및 도 13b에서 설명한 것과 같이, 상기 비트라인 하부 콘택 플러그들(184a), 상기 제1 주변 하부 콘택 플러그(184b), 상기 게이트 하부 콘택 플러그들(184c), 상기 제2 주변 하부 콘택 플러그(184d), 상기 제3 주변 하부 콘택 플러그(184e), 및 상기 제4 주변 하부 콘택 플러그(184f)를 동시에 형성할 수 있다.
실시예들에 따르면, 상기 비트라인 하부 콘택 플러그들(184a), 상기 제1 주변 하부 콘택 플러그(184b), 상기 게이트 하부 콘택 플러그들(184c), 상기 제2 주변 하부 콘택 플러그(184d), 상기 제3 주변 하부 콘택 플러그(184e), 및 상기 제4 주변 하부 콘택 플러그(184f)를 동시에 형성할 수 있는 방법을 제공함으로써, 생산성을 향상시킬 수 있다.
실시예들에 따르면, 상기 비트라인 하부 콘택 플러그들(184a), 상기 제1 주변 하부 콘택 플러그(184b), 상기 게이트 하부 콘택 플러그들(184c), 상기 제2 주변 하부 콘택 플러그(184d), 상기 제3 주변 하부 콘택 플러그(184e), 및 상기 제4 주변 하부 콘택 플러그(184f)를 동시에 형성하면서, 상기 채널 층(153) 및 상기 유전체 구조물(144)이 식각 손상되는 것을 방지하기 위하여, 금속 물질로 형성되는 상기 패드 금속 패턴(170)을 포함하는 패드 패턴(160)을 제공할 수 있다. 따라서, 메모리 소자(10)의 생산성 및 신뢰성을 향상시킬 수 있다. 상기 패드 금속 패턴(170)을 금속 물질로 형성함으로써, 메모리 소자(10)의 전기적 특성을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 하부 구조물;
    상기 하부 구조물 상에서, 수직 방향으로 교대로 적층되는 수평 층들 및 층간 절연 층들을 포함하는 적층 구조물;
    상기 수직 방향으로 상기 적층 구조물을 관통하는 수직 구조물;
    상기 수직 구조물 상의 콘택 구조물; 및
    상기 콘택 구조물 상의 도전성 라인을 포함하되,
    상기 수평 층들의 각각은 게이트 전극을 포함하고,
    상기 수직 구조물은,
    코어 영역;
    상기 코어 영역 상에서, 패드 금속 패턴을 포함하는 패드 패턴;
    상기 코어 영역의 측면과 마주보는 제1 부분 및 상기 패드 금속 패턴의 측면의 적어도 일부와 마주보는 제2 부분을 포함하는 유전체 구조물; 및
    상기 유전체 구조물과 상기 코어 영역 사이의 채널 층을 포함하고,
    상기 유전체 구조물은 정보 저장 층을 포함하는 메모리 소자.
  2. 제 1 항에 있어서,
    상기 채널 층은 상기 유전체 구조물의 상기 제1 부분과 상기 코어 영역 사이에 배치되는 부분으로부터 상기 유전체 구조물의 상기 제2 부분과 상기 패드 패턴의 상기 측면 사이로 연장되는 메모리 소자.
  3. 제 1 항에 있어서,
    상기 패드 패턴은,
    상기 패드 금속 패턴의 측면 및 바닥면과 접촉하는 패드 배리어 층; 및
    상기 패드 배리어 층과 접촉하는 패드 금속-반도체 화합물 층을 포함하고,
    상기 패드 배리어 층의 적어도 일부는 상기 패드 금속-반도체 화합물 층과 상기 패드 금속 패턴 사이에 배치되는 메모리 소자.
  4. 제 3 항에 있어서,
    상기 패드 패턴은 제1 패드 금속 층을 더 포함하고,
    상기 제1 패드 금속 층은 상기 패드 배리어 층 및 상기 코어 영역 사이에 배치되고,
    상기 패드 금속-반도체 화합물 층은 상기 채널 층과 상기 패드 배리어 층 사이에 배치되는 메모리 소자.
  5. 제 1 항에 있어서,
    상기 패드 패턴은 상기 패드 금속 패턴과 상기 코어 영역 사이에 배치되며 상기 패드 금속 패턴의 측면 상으로 연장되는 패드 반도체 층을 더 포함하는 메모리 소자.
  6. 제 5 항에 있어서,
    상기 패드 패턴은,
    상기 패드 금속 패턴의 측면 및 바닥면을 덮는 패드 배리어 층; 및
    상기 패드 배리어 층과 상기 패드 반도체 층 사이의 패드 금속-반도체 화합물 층을 더 포함하는 메모리 소자.
  7. 제 1 항에 있어서,
    상기 패드 금속 패턴은,
    제1 폭을 갖는 제1 폭 부분; 및
    상기 제1 폭 보다 큰 제2 폭을 갖는 제2 폭 부분을 포함하고,
    상기 채널 층의 상부면은 상기 패드 패턴과 접촉하는 메모리 소자.
  8. 제 7 항에 있어서,
    상기 정보 저장 층이 상부면은 상기 패드 패턴과 접촉하는 메모리 소자.
  9. 제 7 항에 있어서,
    상기 패드 금속 패턴은 상기 제1 폭 부분과 상기 제2 폭 부분 사이에서, 제3 폭을 갖는 제3 폭 부분을 더 포함하고,
    상기 제3 폭은 상기 제1 폭 보다 크고 상기 제2 폭 보다 작은 메모리 소자.
  10. 제 1 항에 있어서,
    상기 콘택 구조물은,
    상기 패드 패턴과 접촉하는 하부 콘택 플러그;
    상기 하부 콘택 플러그 상에서 상기 하부 콘택 플러그와 접촉하는 상부 콘택 플러그를 포함하고,
    상기 하부 콘택 플러그는,
    하부 플러그 패턴; 및
    상기 하부 플러그 패턴의 측면 및 바닥면을 덮는 하부 배리어 층을 포함하고,
    상기 상부 콘택 플러그는,
    상부 플러그 패턴; 및
    상기 상부 플러그 패턴의 측면 및 바닥면을 덮는 상부 배리어 층을 포함하는 메모리 소자.
  11. 제 10 항에 있어서,
    상기 하부 콘택 플러그는 상기 하부 배리어 층의 바닥면 및 외측면을 덮는 하부 금속 층을 더 포함하는 메모리 소자.
  12. 하부 구조물;
    상기 하부 구조물 상의 적층 구조물, 상기 적층 구조물은 수직 방향으로 교대로 적층되는 게이트 층들 및 층간 절연 층들, 및 상기 게이트 층들로부터 연장되고 계단 모양으로 배열되는 게이트 패드들을 포함하고;
    상기 하부 구조물의 상부면과 수직한 수직 방향으로 상기 적층 구조물을 관통하는 제1 수직 구조물;
    상기 제1 수직 구조물 상의 제1 콘택 구조물;
    상기 게이트 패드들 상의 게이트 콘택 구조물들;
    상기 게이트 층들과 이격된 주변 콘택 구조물;
    상기 제1 콘택 구조물 상의 도전성 라인; 및
    상기 게이트 콘택 구조물들 상의 게이트 연결 배선들을 포함하되,
    상기 제1 콘택 구조물은 상기 제1 수직 구조물과 접촉하는 제1 하부 콘택 플러그 및 제1 하부 콘택 플러그 상에서 상기 제1 하부 콘택 플러그와 접촉하는 제1 상부 콘택 플러그를 포함하고,
    상기 제1 수직 구조물은,
    코어 영역;
    상기 코어 영역의 측면에서, 정보 저장 층을 포함하는 유전체 구조물;
    상기 코어 영역 상의 패드 금속 패턴; 및
    상기 패드 금속 패턴의 측면의 적어도 일부와 마주보는 반도체 층을 포함하는 메모리 소자.
  13. 제 12 항에 있어서,
    상기 반도체 층은,
    상기 유전체 구조물과 상기 코어 영역 사이의 채널 층; 및
    상기 반도체 층은 상기 채널 층과 접촉하는 패드 반도체 층을 더 포함하고,
    상기 채널 층은 언도우트 영역 및 도우프트 영역을 포함하고,
    상기 패드 반도체 층은 상기 도우프트 영역과 동일한 도전형을 가지면서 상기 도우프트 영역과 접촉하는 메모리 소자.
  14. 제 12 항에 있어서,
    상기 제1 수직 구조물은 상기 패드 금속 패턴의 측면 및 바닥면을 덮는 패드 배리어 층 및 상기 패드 배리어 층과 상기 반도체 층 사이의 금속-반도체 화합물 층을 더 포함하는 메모리 소자.
  15. 제 12 항에 있어서,
    상기 하부 구조물은,
    기판;
    상기 기판 상의 주변 회로;
    상기 주변 회로를 덮는 하부 절연 층; 및
    상기 하부 절연 층 상에서, 개구부를 갖는 패턴 구조물을 포함하되,
    상기 게이트 콘택 구조물들의 각각은 게이트 하부 콘택 플러그 및 상기 게이트 하부 콘택 플러그 상의 게이트 상부 콘택 플러그를 포함하고,
    상기 주변 콘택 구조물은 주변 하부 콘택 플러그 및 상기 주변 하부 콘택 플러그 상의 주변 상부 콘택 플러그를 포함하고,
    상기 도전성 라인 및 상기 게이트 연결 배선들은 서로 동일한 레벨에 배치되고,
    상기 주변 하부 콘택 플러그 및 상기 게이트 하부 콘택 플러그, 상기 제1 하부 콘택 플러그는 서로 동일한 레벨에 배치되는 상부면들을 갖고,
    상기 주변 하부 콘택 플러그의 하부면은 상기 주변 회로의 주변 패드와 접촉하는 메모리 소자.
  16. 제 15 항에 있어서,
    상기 하부 구조물의 상부면과 수직한 수직 방향으로 상기 적층 구조물을 관통하는 제2 수직 구조물; 및
    상기 제2 수직 구조물 상에서, 상기 제2 수직 구조물과 접촉하는 제2 콘택 구조물을 더 포함하되,
    상기 제2 수직 구조물은 상기 제1 수직 구조물과 동일한 물질 및 동일한 단면 구조를 갖고,
    상기 도전성 라인은 상기 제1 콘택 구조물 및 상기 제2 콘택 구조물과 접촉하는 메모리 소자.
  17. 메모리 소자; 및
    상기 메모리 소자와 전기적으로 연결된 컨트롤러 소자를 포함하되,
    상기 메모리 소자는,
    하부 구조물;
    상기 하부 구조물 상의 적층 구조물, 상기 적층 구조물은 수직 방향으로 교대로 적층되는 게이트 층들 및 층간 절연 층들, 및 상기 게이트 층들로부터 연장되고 계단 모양으로 배열되는 게이트 패드들을 포함하고;
    상기 하부 구조물의 상부면과 수직한 수직 방향으로 상기 적층 구조물을 관통하는 수직 구조물;
    상기 수직 구조물 상의 제1 콘택 구조물;
    상기 게이트 패드들 상의 게이트 콘택 구조물들;
    상기 게이트 층들 및 상기 수직 구조물과 이격된 제2 콘택 구조물;
    상기 제1 콘택 구조물 상의 도전성 라인;
    상기 게이트 콘택 구조물들 상의 게이트 연결 배선들; 및
    상기 제2 콘택 구조물 상의 주변 연결 배선을 포함하고,
    상기 제1 콘택 구조물은 상기 수직 구조물과 접촉하는 제1 하부 콘택 플러그 및 제1 하부 콘택 플러그 상에서 상기 제1 하부 콘택 플러그와 접촉하는 제1 상부 콘택 플러그를 포함하고,
    상기 수직 구조물은,
    코어 영역;
    상기 코어 영역의 측면에서, 정보 저장 층을 포함하는 유전체 구조물;
    상기 코어 영역 상의 패드 금속 패턴; 및
    상기 패드 금속 패턴의 측면의 적어도 일부와 마주보는 반도체 층을 포함하는 시스템.
  18. 제 17 항에 있어서,
    상기 수직 구조물은 상기 패드 금속 패턴의 측면 및 바닥면을 덮는 패드 배리어 층 및 상기 패드 배리어 층과 상기 반도체 층 사이의 금속-반도체 화합물 층을 더 포함하는 시스템.
  19. 제 17 항에 있어서,
    상기 하부 구조물은,
    기판;
    상기 기판 상의 주변 회로;
    상기 주변 회로를 덮는 하부 절연 층; 및
    상기 하부 절연 층 상에서, 개구부를 갖는 패턴 구조물을 포함하되,
    상기 게이트 콘택 구조물들의 각각은 게이트 하부 콘택 플러그 및 상기 게이트 하부 콘택 플러그 상의 게이트 상부 콘택 플러그를 포함하고,
    상기 제2 콘택 구조물은 제2 하부 콘택 플러그 및 상기 제2 하부 콘택 플러그 상의 제2 상부 콘택 플러그를 포함하고,
    상기 도전성 라인 및 상기 게이트 연결 배선들은 서로 동일한 레벨에 배치되고,
    상기 제1 하부 콘택 플러그 및 상기 게이트 하부 콘택 플러그, 상기 제2 하부 콘택 플러그는 서로 동일한 레벨에 배치되는 상부면들을 갖고,
    상기 제2 하부 콘택 플러그의 하부면은 상기 주변 회로의 주변 패드와 접촉하고,
    상기 제1 하부 콘택 플러그 및 상기 게이트 하부 콘택 플러그, 상기 제2 하부 콘택 플러그는 서로 동일한 물질의 하부 플러그 패턴 및 서로 동일한 물질의 하부 배리어 층을 포함하고,
    상기 하부 배리어 층은 적어도 상기 하부 플러그 패턴의 측면을 덮는 시스템.
  20. 제 19 항에 있어서,
    상기 컨트롤러 소자와 상기 메모리 소자를 전기적으로 연결하는 연결 구조물을 더 포함하되,
    상기 연결 구조물은 인쇄회로 기판 또는 보드를 포함하고,
    상기 메모리 소자는 상기 제2 콘택 구조물 및 상기 주변 연결 배선을 통해서 상기 연결 구조물과 전기적으로 연결되는 시스템.
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