KR20200037895A - 반도체 장치 - Google Patents

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KR20200037895A
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판, 제1 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 제1 기판의 상면에 평행한 제2 방향을 따라 서로 다른 길이로 연장되어 콘택 영역들을 제공하는 게이트 전극들, 제1 방향을 따라 연장되며 콘택 영역들에서 게이트 전극들과 연결되는 셀 콘택 플러그들, 및 셀 콘택 플러그들 상에 셀 콘택 플러그들과 각각 전기적으로 연결되도록 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물, 및 제1 기판 구조물 상에서 제1 기판 구조물과 연결되며, 제2 기판, 제2 기판 상에 배치되며, 게이트 전극들과 전기적으로 연결되는 회로 소자들, 및 회로 소자들 상에 제1 접합 패드들과 대응되도록 배치되며 제1 접합 패드들과 접합되는 제2 접합 패드를 포함하는 제2 기판 구조물을 포함하고, 제1 기판 구조물에서 콘택 영역들은, 제2 방향을 제1 폭을 갖는 제1 영역들 및 적어도 일부가 제1 접합 패드들과 중첩되며 제1 폭보다 큰 제2 폭을 갖는 제2 영역들을 포함하고, 제2 폭은 제1 접합 패드의 폭보다 크다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치 및 그 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제1 기판의 상면에 평행한 제2 방향을 따라 서로 다른 길이로 연장되어 콘택 영역들을 제공하는 게이트 전극들, 상기 제1 방향을 따라 연장되며 상기 콘택 영역들에서 상기 게이트 전극들과 연결되는 셀 콘택 플러그들, 및 상기 셀 콘택 플러그들 상에 상기 셀 콘택 플러그들과 각각 전기적으로 연결되도록 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물, 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판 상에 배치되며, 상기 게이트 전극들과 전기적으로 연결되는 회로 소자들, 및 상기 회로 소자들 상에 상기 제1 접합 패드들과 대응되도록 배치되며 상기 제1 접합 패드들과 접합되는 제2 접합 패드를 포함하는 제2 기판 구조물을 포함하고, 상기 제1 기판 구조물에서 상기 콘택 영역들은, 상기 제2 방향을 제1 폭을 갖는 제1 영역들 및 적어도 일부가 상기 제1 접합 패드들과 중첩되며 상기 제1 폭보다 큰 제2 폭을 갖는 제2 영역들을 포함하고, 상기 제2 폭은 상기 제1 접합 패드의 폭보다 클 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 셀 어레이 영역 및 연결 영역을 갖는 제2 영역을 갖는 제1 기판, 상기 셀 어레이 영역에서 상기 제1 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 연결 영역에서 상기 제1 기판의 상면에 평행한 제2 방향을 따라 서로 다른 길이로 연장되어 콘택 영역들을 제공하는 게이트 전극들, 상기 셀 어레이 영역에서 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되는 제1 채널들, 상기 제1 채널들과 전기적으로 연결되는 제1 비트 라인들, 상기 제1 방향을 따라 연장되며 상기 콘택 영역들에서 상기 게이트 전극들과 전기적으로 연결되는 셀 콘택 플러그들, 및 상기 비트 라인들 및 상기 셀 콘택 플러그들과 각각 연결되도록 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물, 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판 상에 배치되며, 상기 게이트 전극들과 전기적으로 연결되는 회로 소자들, 및 상기 회로 소자들 상에 상기 제1 접합 패드들과 대응되도록 배치되며 상기 제1 접합 패드들과 접합되는 제2 접합 패드를 포함하는 제2 기판 구조물을 포함하고, 상기 셀 어레이 영역에서, 상기 제1 접합 패드들은 상기 비트 라인들의 연장 방향을 따라 열과 행을 이루도록 배열되며, 상기 제1 접합 패드들 중 적어도 일부는 전기적으로 연결되는 상기 비트 라인들과 상기 제1 방향을 따라 나란하게 배열될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 및 연결 영역을 갖는 제1 기판, 상기 셀 어레이 영역에서 상기 제1 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 연결 영역에서 상기 제1 기판의 상면에 평행한 제2 방향을 따라 서로 다른 길이로 연장되어 콘택 영역들을 제공하는 게이트 전극들, 상기 셀 어레이 영역에서 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되는 제1 채널들, 상기 제1 채널들과 전기적으로 연결되는 제1 비트 라인들, 상기 제1 방향을 따라 연장되며 상기 콘택 영역들에서 상기 게이트 전극들과 연결되는 셀 콘택 플러그들, 및 상기 비트 라인들 및 상기 셀 콘택 플러그들과 각각 연결되도록 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물, 및 상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판 상에 배치되며, 상기 게이트 전극들과 전기적으로 연결되는 회로 소자들, 및 상기 회로 소자들 상에 상기 제1 접합 패드들과 대응되도록 배치되며 상기 제1 접합 패드들과 접합되는 제2 접합 패드를 포함하는 제2 기판 구조물을 포함하고, 상기 제1 접합 패드들은 상기 셀 어레이 영역과 상기 연결 영역에서 서로 다른 패턴으로 배열될 수 있다.
두 개 이상의 기판 구조물이 접합된 구조에서 접합 패드들의 배치를 최적화함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 일부 구성에 대한 레이아웃도들이다.
도 6a 내지 도 6d는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 일부 구성에 대한 레이아웃도이다.
도 8a 내지 도 8c는 예시적인 실시예들에 따른 반도체 장치의 일부 구성에 대한 레이아웃도들이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 일부 구성에 대한 레이아웃도이다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 14a 내지 도 14h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 입출력 버퍼(35), 제어 로직(36), 및 전압 발생기(37)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(32)는 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 로직(36)의 제어에 응답하여 전압 발생기(37)로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
입출력 버퍼(35)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 입출력 버퍼(35)는 입력되는 어드레스 또는 명령어를 제어 로직(36)에 전달할 수 있다.
제어 로직(36)은 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 로직(36)은 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(36)은 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
전압 발생기(37)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성할 수 있다. 전압 발생기(37)에 의해서 생성되는 전압은 로우 디코더(32)를 통해서 메모리 셀 어레이(20)에 전달될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20)는, 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST1, SST2)는 스트링 선택 라인(SSL1, SSL2)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1, SSL2) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다. 본 명세서에서, "더미(dummy)"의 용어는 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 갖지만, 장치 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1, SSL2)을 통해 신호가 인가되면, 비트 라인(BL0-BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 3에서는, 이해를 돕기 위하여, 반도체 장치(100)의 메모리 셀 영역(CELL)의 주요 구성만을 도시하였다. 도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 4에서는 각각 도 3의 절단선 Ⅰ-Ⅰ'를 따른 단면을 도시한다.
도 3 및 도 4를 참조하면, 반도체 장치(100)는 상하로 적층된 제1 기판 구조물(S1) 및 제2 기판 구조물(S2)을 포함한다. 제1 기판 구조물(S1)은 메모리 셀 영역(CELL)을 포함하고, 제2 기판 구조물(S2)은 주변 회로 영역(PERI)을 포함할 수 있다.
제1 기판 구조물(S1)에서, 메모리 셀 영역(CELL)은, 도 3에 도시된 것과 같이, 제1 영역인 셀 어레이 영역(CAR) 및 제2 영역인 셀 연결 영역(CTR)을 갖는 기판(201), 기판(201) 상에 적층된 게이트 전극들(230), 게이트 전극들(230)과 교대로 적층되는 층간 절연층들(220), 게이트 전극들(230)의 적층 구조물을 관통하며 연장되는 게이트 분리 영역들(SR), 게이트 전극들(230)의 일부를 관통하는 상부 분리 영역들(SS), 게이트 전극들(230)을 관통하도록 배치되는 채널들(CH), 및 게이트 전극들(230)을 덮는 셀 영역 절연층(290)을 포함할 수 있다. 메모리 셀 영역(CELL)은 채널들(CH) 내의 채널 영역들(240), 게이트 유전층들(245), 채널 절연층들(250), 및 채널 패드들(255)을 더 포함할 수 있다. 메모리 셀 영역(CELL)은 채널들(CH) 및 게이트 전극들(230)에 신호를 인가하기 위한 배선구조물들인, 셀 콘택 플러그들(260), 관통 콘택 플러그들(261), 제1 도전성 플러그들(262), 비트 라인들(270, 270a), 제2 도전성 플러그들(264), 및 제1 접합 패드들(280)을 더 포함할 수 있다.
기판(201)의 셀 어레이 영역(CAR)은 게이트 전극들(230)이 수직하게 적층되며 채널들(CH)이 배치되는 영역으로 도 1의 메모리 셀 어레이(20)에 해당하는 영역일 수 있으며, 셀 연결 영역(CTR)은 게이트 전극들(230)이 서로 다른 길이로 연장되는 영역으로 도 1의 메모리 셀 어레이(20)를 주변 회로(30)에 전기적으로 연결하기 위한 영역에 해당할 수 있다. 셀 연결 영역(CTR)은 적어도 일 방향, 예를 들어 x 방향에서 셀 어레이 영역(CAR)의 적어도 일 단에 배치될 수 있다.
기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 예를 들어, 기판(201)은 단결정층 또는 에피택셜층으로 제공될 수 있다.
게이트 전극들(230)은 기판(201) 상에 수직으로 이격되어 적층되어 층간 절연층들(220)과 함께 적층 구조물을 이룰 수 있다. 게이트 전극들(230)은 도 2의 접지 선택 트랜지스터(GST)의 게이트를 이루는 하부 게이트 전극(231), 복수의 메모리 셀(MC)을 이루는 메모리 게이트 전극들(232-236), 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트를 이루는 상부 게이트 전극들(237, 238)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC)을 이루는 메모리 게이트 전극들(232-236)의 개수가 결정될 수 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST1, SST1) 및 접지 선택 트랜지스터(GST1)의 상부 및 하부 게이트 전극들(231, 237, 238)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC)의 게이트 전극들(230)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(230), 예를 들어, 상부 또는 하부 게이트 전극(231, 237, 238)에 인접한 메모리 게이트 전극들(232-236)은 더미 게이트 전극들일 수 있다.
게이트 전극들(230)은 셀 어레이 영역(CAR) 상에 수직하게 서로 이격되어 적층되며, 셀 어레이 영역(CAR)으로부터 셀 연결 영역(CTR)으로 서로 다른 길이로 연장되어 계단 형상의 단차를 이룰 수 있다. 게이트 전극들(230)은 x 방향을 따라 도 4에 도시된 것과 같은 단차를 이루며, y 방향에서도 단차를 이루도록 배치될 수 있다. 상기 단차에 의해, 게이트 전극들(230)은 하부의 게이트 전극(230)이 상부의 게이트 전극(230)보다 길게 연장되어 상부로 노출된 콘택 영역들(CP)을 제공할 수 있다. 게이트 전극들(230)은 콘택 영역들(CP)에서 셀 콘택 플러그들(260)과 연결될 수 있다.
도 3에 도시된 것과 같이, 게이트 전극들(230)은 x 방향으로 연장되는 게이트 분리 영역들(SR)에 의하여 y 방향에서 서로 분리되어 배치될 수 있다. 게이트 분리 영역들(SR) 중, x 방향을 따라 계속적으로 연장되는 한 쌍의 게이트 분리 영역들(SR) 사이의 게이트 전극들(230)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(230) 중 일부, 예를 들어, 메모리 게이트 전극들(232-236)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
층간 절연층들(220)은 게이트 전극들(230)의 사이에 배치될 수 있다. 층간 절연층들(220)도 게이트 전극들(230)과 마찬가지로 기판(201)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
게이트 분리 영역들(SR)은 셀 어레이 영역(CAR) 및 셀 연결 영역(CTR)에서 게이트 전극들(230)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 게이트 분리 영역들(SR)은 서로 평행하게 배치될 수 있다. 게이트 분리 영역들(SR)은 연속적으로 연장되는 패턴과 단속적으로 연장되는 패턴이 y 방향을 따라 교대로 배치될 수 있다. 다만, 게이트 분리 영역들(SR)의 배치 순서, 개수 등은 도 3에 도시된 것에 한정되지는 않는다. 게이트 분리 영역들(SR)은 기판(201) 상에 적층된 게이트 전극들(230) 전체를 관통하여 기판(201)과 연결될 수 있다. 게이트 분리 영역들(SR)에는 도 2를 참조하여 설명한 공통 소스 라인(CSL)이 배치될 수 있으며, 적어도 일부 영역에는 더미 공통 소스 라인이 배치될 수 있다. 다만, 공통 소스 라인(CSL)은 실시예들에 따라, 기판(201) 내에 배치될 수도 있다.
상부 분리 영역들(SS)은 게이트 분리 영역들(SR)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(230) 중 상부 게이트 전극들(237, 238)을 포함한 게이트 전극들(230)의 일부를 관통하도록, 셀 연결 영역(CTR)의 일부와 셀 어레이 영역(CAR)에 배치될 수 있다. 상부 분리 영역들(SS)에 의해 분리된 상부 게이트 전극들(237, 238)은 서로 다른 스트링 선택 라인(SSL1, SSL2)(도 2 참조)을 이룰 수 있다. 상부 분리 영역들(SS)은 절연층을 포함할 수 있다. 상부 분리 영역들(SS)은 예를 들어, 상부 게이트 전극들(237, 238)을 포함하여 총 세 개의 게이트 전극들(230)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(230)의 개수는 실시예들에서 다양하게 변경될 수 있다. 예시적인 실시예들에서, 기판 구조물(S1)은 게이트 전극들(230) 중 하부 게이트 전극들(231)을 분리하는 절연층들을 더 포함할 수 있다. 예를 들어, 상기 절연층은 일직선 상에 이격되어 단속적으로 배치되는 게이트 분리 영역들(SR)의 사이 영역에서 하부 게이트 전극들(231)을 분리하도록 배치될 수 있다.
채널들(CH)은 셀 어레이 영역(CAR) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(201)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 셀 연결 영역(CTR)과 인접한 셀 어레이 영역(CAR)의 단부 및 셀 연결 영역(CTR)에 더미 채널들이 더 배치될 수 있다.
채널들(CH) 내에는 채널 영역(240)이 배치될 수 있다. 채널들(CH) 내에서 채널 영역(240)은 내부의 채널 절연층(250)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(50)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(240)은 하부에서 에피택셜층(207)과 연결될 수 있다. 채널 영역(240)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 게이트 분리 영역들(SR)과 상부 분리 영역(SS)의 사이에서 y 방향으로 일직선 상에 배치되는 채널들(CH)은, 채널 패드(255)와 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인(270)에 각각 연결될 수 있다.
채널들(CH)에서 채널 영역(240)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(255)은 채널 절연층(250)의 상면을 덮고 채널 영역(240)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(255)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(245)은 게이트 전극들(230)과 채널 영역(240)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(245)은 채널 영역(240)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(245)의 적어도 일부는 게이트 전극들(230)을 따라 수평 방향으로 연장될 수 있다.
에피택셜층(207)은 채널들(CH)의 하단에서 기판(201) 상에 배치되며, 적어도 하나의 게이트 전극(230)의 측면에 배치될 수 있다. 에피택셜층(207)은 기판(201)의 리세스된 영역에 배치될 수 있다. 에피택셜층(207)의 상부면의 높이는 최하부의 게이트 전극(231)의 상면보다 높고 그 상부의 게이트 전극(232)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 예시적인 실시예들에서, 에피택셜층(207)은 생략될 수도 있으며, 이 경우, 채널 영역(240)은 기판(201)과 직접 연결되거나 기판(201) 상의 다른 도전층과 연결될 수 있다.
메모리 셀 영역(CELL)은, 제2 기판 구조물(S2)과의 전기적인 연결을 위한 배선구조물들인, 셀 콘택 플러그들(260), 관통 콘택 플러그들(261), 제1 도전성 플러그들(262), 비트 라인들(270, 270a), 제2 도전성 플러그들(264), 및 제1 접합 패드들(280)을 더 포함할 수 있다. 이와 같은 상기 배선 구조물들은 도전성 물질을 포함할 수 있다. 상기 배선 구조물들은, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
셀 콘택 플러그들(260)은 셀 영역 절연층(290)을 관통하여 콘택 영역들(CP)에서 게이트 전극들(230)과 연결되도록 배치될 수 있다. 셀 콘택 플러그들(260)은 원통형의 형상을 가질 수 있다. 실시예들에서, 셀 콘택 플러그들(260)은 종횡비에 따라 기판(201)에 가까울수록 좁아지는 경사진 측면을 가질 수도 있다. 실시예들에 따라, 하나의 게이트 전극(230)과 연결되는 셀 콘택 플러그들(260) 중 일부는 더미 콘택 플러그일 수도 있다.
관통 콘택 플러그들(261)은 셀 영역 절연층(290)을 관통하여 기판(201)과 연결될 수 있으며, 상단에서 제1 접합 패드(280)를 통해 제2 기판 구조물(S2)과 연결될 수 있다.
제1 도전성 플러그들(262)은 채널들(CH), 셀 콘택 플러그들(260), 및 관통 콘택 플러그들(261) 상에 배치될 수 있다.
비트 라인들(270, 270a)은 제1 도전성 플러그들(262)의 상단에서 제1 및 제2 셀 콘택 플러그들(262, 264)의 사이에 배치될 수 있다. 비트 라인들(270, 270a)은 채널들(CH)과 연결되는 비트 라인들(270) 및 하부 콘택 플러그들(262)과 연결되는 비트 라인들(270a)을 포함할 수 있으며, 채널들(CH)과 연결되는 비트 라인들(270)은 도 2의 비트 라인들(BL0-BL2)에 해당할 수 있다. 제1 도전성 플러그들(262)과 연결되는 비트 라인들(270a)은 도 2의 비트 라인들(BL0-BL2)에 해당하지는 않으며, 채널들(CH)과 연결되는 비트 라인들(270)과 동일한 공정 단계에서, 동일한 높이 레벨에 형성되는 배선 라인일 수 있다. 제1 도전성 플러그들(262)과 연결되는 비트 라인들(270a)은 모든 게이트 전극들(230) 상에 배치되는 것으로 도시되었으나, 이에 한정되지는 않는다.
제2 도전성 플러그들(264)은 비트 라인들(270, 270a) 상에 배치되고, 상부의 제1 접합 패드들(280)과 연결될 수 있다.
제1 접합 패드들(280)은 제2 도전성 플러그들(264) 상에 배치되어, 그 상면이 제1 셀 영역 절연층(290)을 통해 제1 기판 구조물(S1)의 상면으로 노출될 수 있다. 제1 접합 패드들(280)은 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 접합을 위한 접합층으로 기능할 수 있다. 제1 접합 패드들(280)은 제2 기판 구조물(S2)과의 접합 및 이에 따른 전기적 연결 경로를 제공하기 위하여, 다른 상기 배선 구조물들에 비하여 큰 평면적을 가질 수 있다. 제1 접합 패드들(280)은 전기적으로 연결되는 비트 라인들(270) 및 셀 콘택 플러그들(261) 상에서 비트 라인들(270) 및 셀 콘택 플러그들(261)과 z 방향을 따라 나란하게 배치될 수 있으나, 이에 한정되지는 않는다.
제1 접합 패드들(280)은 셀 어레이 영역(CAR)과 셀 연결 영역(CTR)에서 각각 일정한 패턴을 이루며 배열될 수 있다. 제1 접합 패드들(280)은 셀 어레이 영역(CAR)과 셀 연결 영역(CTR)에서 동일한 높이 레벨에 배치될 수 있으며, 서로 동일하거나 다른 크기를 가질 수 있다. 또한, 제1 접합 패드들(280)은 셀 어레이 영역(CAR)과 셀 연결 영역(CTR)에서 동일하거나 다른 패턴으로 배열될 수 있다. 제1 접합 패드들(280)은 평면 상에서, 예를 들어, 사각형, 원형 또는 타원형의 형상을 가질 수 있으나, 이에 한정되지는 않는다. 제1 접합 패드들(280)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
셀 영역 절연층(290)은 절연 물질로 이루어질 수 있다. 예시적인 실시예들에서, 셀 영역 절연층(290)은 제1 접합 패드(280)가 배치되는 상단에 소정 두께로 접합 유전층을 포함할 수 있다. 상기 접합 유전층은 제2 기판 구조물(S2)의 하면에도 배치되어, 이에 의해 유전체-유전체 본딩이 이루어질 수 있다. 상기 접합 유전층은 제1 접합 패드(280)의 확산 방지층으로도 기능할 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다.
제2 기판 구조물(S2)에서, 주변 회로 영역(PERI)은, 베이스 기판(101), 베이스 기판(101) 상에 배치된 회로 소자들(120), 패시베이션층(150), 회로 콘택 플러그들(160), 회로 배선 라인들(170), 및 제2 접합 패드들(180)을 포함할 수 있다.
베이스 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(101)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(105)이 배치될 수 있다. 베이스 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, 베이스 기판(101)은 단결정의 벌크 웨이퍼로 제공될 수 있다.
회로 소자들(120)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(120)은 회로 게이트 유전층(122), 스페이서층(124) 및 회로 게이트 전극(125)을 포함할 수 있다. 회로 게이트 전극(125)의 양 측에서 베이스 기판(101) 내에는 소스/드레인 영역들(105)이 배치될 수 있다.
패시베이션층(150)은 베이스 기판(101)에서 회로 소자들(120)이 배치되지 않는 면, 도 5에서의 상면 상에 배치될 수 있다. 패시베이션층(150)은 반도체 장치(100)를 외부의 습기 및 불순물 등으로부터 보호하는 역할을 할 수 있다. 패시베이션층(150)에는 외부와의 전기적 연결을 위한 패드 영역(IO)이 형성될 수 있으며, 패드 영역(IO)은 베이스 기판(101)을 관통하여 배선 구조물을 노출시킬 수 있다. 다만, 패드 영역(IO)의 구조는 이에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다. 패시베이션층(150)은 절연성 물질로 이루어질 수 있다.
주변 영역 절연층(190)이 베이스 기판(101) 상에서 회로 소자(120) 상에 배치될 수 있다. 회로 콘택 플러그들(160)은 주변 영역 절연층(190)을 관통하여 소스/드레인 영역들(105)에 연결될 수 있으며, 베이스 기판(101)으로부터 순차적으로 위치하는 제1 내지 제3 회로 콘택 플러그들(162, 164, 166)을 포함할 수 있다. 회로 콘택 플러그들(160)에 의해 회로 소자(120)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(125)에도 회로 콘택 플러그들(160)이 연결될 수 있다. 회로 배선 라인들(170)은 회로 콘택 플러그들(160)과 연결될 수 있으며, 복수의 층을 이루는 제1 내지 제3 회로 배선 라인들(172, 174, 176)을 포함할 수 있다.
제2 접합 패드들(180)은 제3 회로 콘택 플러그들(166)과 연결되도록 배치되어, 일면인, 도 4에서의 하면이 주변 영역 절연층(190)을 통해 제2 기판 구조물(S2)의 하면으로 노출될 수 있다. 제2 접합 패드들(180)은 제1 접합 패드들(280)과 함께, 제1 기판 구조물(S1)과 제2 기판 구조물(S2)의 접합을 위한 접합층으로 기능할 수 있다. 제2 접합 패드들(180)은 제1 기판 구조물(S1)과의 접합 및 이에 따른 전기적 연결 경로를 제공하기 위하여, 다른 상기 배선 구조물들에 비하여 큰 평면적을 가질 수 있다. 제2 접합 패드들(180)은 제1 접합 패드들(280)과 대응되는 위치에 배치될 수 있으며, 제1 접합 패드들(280)과 동일하거나 유사한 크기를 가질 수 있다. 제2 접합 패드들(180)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제1 및 제2 기판 구조물들(S1, S2)은 제1 및 제2 접합 패드들(280, 180)의 접합, 예를 들어 구리(Cu)-구리(Cu) 본딩에 의해 접합될 수 있다. 제1 및 제2 접합 패드들(280, 180)은 배선 구조물의 다른 구성들보다 상대적으로 넓은 면적을 가지므로, 제1 및 제2 기판 구조물들(S1, S2) 사이의 전기적 연결의 신뢰성이 향상될 수 있다. 예시적인 실시예들에서, 제1 및 제2 기판 구조물들(S1, S2)은, 제1 및 제2 접합 패드들(280, 180)의 접합, 및 제1 및 제2 접합 패드들(280, 180)의 둘레에 배치된 셀 영역 절연층(290) 및 주변 영역 절연층(190)의 유전체-유전체 본딩에 의한 하이브리드 본딩에 의해 접합될 수도 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 일부 구성에 대한 레이아웃도들이다. 도 5a 및 도 5b에서는 도 3의 셀 어레이 영역(CAR)에서의 주요 구성의 레이아웃을 도시한다.
도 5a를 참조하면, 셀 어레이 영역(CAR1)에서, 순서대로 적층되는 비트 라인들(270), 제2 도전성 플러그들(264), 및 제1 접합 패드들(280)의 평면에서의 배치가 도시된다. 셀 어레이 영역(CAR1)은 y 방향을 따른 일부 영역만이 도시되었다.
비트 라인들(270)은 y 방향으로 연장되는 라인 형태를 가지며, 예를 들어, 하나의 채널(CH)(도 3 및 도 4 참조)의 상부에 두 개가 지나도록 배치될 수 있다. 비트 라인들(270)의 상부에는 제1 접합 패드들(280)이 배치될 수 있으며, 하나의 비트 라인(270)마다 적어도 하나의 제1 접합 패드(280)가 연결될 수 있다. 제1 접합 패드(280)는 연결되는 비트 라인(270)의 상부에 나란하게 배치될 수 있으며, 제2 도전성 플러그(264)를 통해 비트 라인(270)과 연결될 수 있다. 따라서, 제1 접합 패드들(280)은 비트 라인들(270)이 배열된 영역 상에 배치될 수 있다. 제2 도전성 플러그(264)는 사각형으로 도시하였으나, 이에 한정되지는 않으며, 세장형, 타원형, 또는 원형 등 다양한 형상을 가질 수 있다. 또한, 예시적인 실시예들에서, 제2 도전성 플러그(264)는 제1 비트 라인(270)을 따라 y 방향으로 연장되어 제1 접합 패드(280)보다 길게 배치되는 것도 가능할 것이다.
제1 접합 패드들(280)은 사선 형태의 패턴을 이루도록 배열될 수 있다. 제1 접합 패드들(280)은 x 방향으로는, 예를 들어, 복수개의 비트 라인들(270)마다 하나씩 나란하게 배치될 수 있다. 제1 접합 패드들(280)은 y 방향으로는 x 방향을 따라 쉬프트되어 인접하는 비트 라인(270) 상에 배치될 수 있다. 제1 접합 패드들(280)은 제1 길이(L1)를 가질 수 있으며, 이는 채널(CH)(도 3 및 도 4 참조)의 길이보다 클 수 있다. 이하에서, 다른 설명이 없는 경우, "길이"는 최대 길이 또는 최대 폭을 의미한다.
제1 접합 패드들(280)은 x 방향으로 제1 피치(D1)를 갖고, y 방향으로 제2 피치(D2)를 가질 수 있다. 여기에서, "피치(pitch)"는 평면 상에서 인접하게 배치되는 구성 요소들의 중심 사이의 길이를 의미하며, 상기 구성 요소들이 이격되어 배치되는 경우, 구성 요소의 최대 길이와 구성 요소들 사이의 최소 간격을 합한 길이를 의미한다. 예를 들어, 전체 비트 라인들(270)이 배치되는 영역이 x 방향에서보다 y 방향에서 큰 길이를 갖는 경우, 제2 피치(D2)는 제1 피치(D1)보다 클 수 있다. 다만, 제1 및 제2 피치(D1, D2)의 상대적인 크기는 이에 한정되지는 않는다. 실시예들에서, 제1 및 제2 피치(D1, D2)는 셀 어레이 영역(CAR1)의 크기, 비트 라인들(270)의 개수 및 크기, 제1 접합 패드들(280)의 크기 등을 고려해서 결정할 수 있다. 제1 및 제2 피치(D1, D2)는 수 백 나노미터 내지 수 마이크로 미터의 범위일 수 있으며, 예를 들어, 500 nm 내지 3 ㎛의 범위를 가질 수 있다.
도 5b를 참조하면, 셀 어레이 영역(CAR2)에서, 제1 접합 패드들(280)은 도 5a의 실시예에서와 달리, 지그재그 형태 또는 육각형 형태로 배치될 수 있다. 제1 접합 패드들(280)은 제2 길이(L2)를 가질 수 있으며, 이는, 예를 들어, 도 5a의 실시예의 제1 길이(L1)와 동일하거나 그보다 클 수 있다. 제1 접합 패드들(280)은 x 방향으로 제3 피치(D3)를 갖고, y 방향으로 제4 피치(D4)를 가질 수 있다. 제3 및 제4 피치(D3, D4)는 서로 동일할 수 있으나, 이에 한정되지는 않는다.
제1 접합 패드들(280)은 하나의 비트 라인(270)마다 적어도 하나의 제1 접합 패드(280)가 연결될 수 있다. 다만, 본 실시예의 경우, 제1 접합 패드들(280)은 적어도 일부가 연결되는 비트 라인(270)의 상부에 배치되지 않을 수 있으며, 중심이 x 방향으로 쉬프트된 영역에 배치될 수 있다. 이 경우에도, 제1 접합 패드들(280)은 연결되는 비트 라인(270)과 중첩되어 배치될 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 제1 접합 패드들(280)은 채널들(CH)(도 3 및 도 4 참조)이 배치되지 않은 영역 상에 배치되거나, 비트 라인들(270)이 배치되지 않은 영역 상에 배치될 수도 있다. 이 경우, 추가적인 배선 라인에 의하여 비트 라인들(270)과 연결될 수 있다. 이러한 제1 접합 패드들(280)의 확장 배치는, 본 실시예와 같이 제1 접합 패드들(280)이 지그재그 형태로 배치되는 경우에 한정되는 것은 아니며, 열과 행을 이루며 규칙적으로 배치되는 실시예들 및 불규칙적으로 배치되는 실시예들 모두에 적용될 수 있다.
도 6a 내지 도 6d는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다. 도 6a는 도 4의 A 영역을 확대하여 도시하며, 도 6b 내지 도 6d는 각각 도 4의 A 영역에 대응되는 영역을 확대하여 도시한다.
도 6a를 참조하면, 채널(CH)의 상부에서의 배선 구조물의 배치가 확대되어 도시된다. 도 4를 참조하여 상술한 것과 같이, 채널(CH)의 상부에는 제1 도전성 플러그(262), 제1 비트 라인(270), 제2 도전성 플러그(264), 및 제1 접합 패드(280)가 순차적으로 배치된다.
도 6b를 참조하면, 배선 구조물은, 채널(CH)의 상부에 순차적으로 적층된, 제1 도전성 플러그(262), 제3 도전성 플러그(263), 비트 라인(270), 제2 도전성 플러그(264), 및 제1 접합 패드(280)를 포함할 수 있다. 즉, 본 실시예에서는 제1 도전성 플러그(262)와 비트 라인(270)의 사이에 제3 도전성 플러그(263)가 더 배치될 수 있다. 제3 도전성 플러그(263)는 하부의 제1 도전성 플러그(262)보다 작은 직경을 가질 수 있으나, 이에 한정되지는 않는다.
도 6c를 참조하면, 배선 구조물은, 채널(CH)의 상부에 순차적으로 적층된, 제4 도전성 플러그(265), 제1 셀 배선 라인(275), 제1 도전성 플러그(262), 비트 라인(270), 제2 도전성 플러그(264), 및 제1 접합 패드(280)를 포함할 수 있다. 즉, 본 실시예에서는 채널(CH)과 제1 도전성 플러그(262)의 사이에 제4 도전성 플러그(265) 및 제1 셀 배선 라인(275)이 더 배치될 수 있다. 제1 셀 배선 라인(275)은 제1 도전성 플러그(262)와 제4 도전성 플러그(265)의 사이에 배치되는 라인일 수 있다. 따라서, 실시예들에 따라, 하부의 채널(CH1)과 상부의 제1 접합 패드(180)가 수직 방향에서 나란하게 배치되지 않은 경우에도 제1 셀 배선 라인(275)을 이용하여 연결할 수 있다. 또는, 제1 셀 배선 라인(275)은 채널(CH1)과 비트 라인(270) 사이의 재배선을 위해 이용될 수도 있다.
도 6d를 참조하면, 상기 배선 구조물은, 채널(CH)의 상부에 순차적으로 적층된, 제1 도전성 플러그(262), 비트 라인(270), 제2 도전성 플러그(264), 제2 셀 배선 라인(277), 제5 도전성 플러그(266), 및 제1 접합 패드(280)를 포함할 수 있다. 즉, 본 실시예에서는 제2 도전성 플러그(264)와 제1 접합 패드(280)의 사이에 제2 셀 배선 라인(277) 및 제5 도전성 플러그(266)가 더 배치될 수 있다. 실시예들에서, 하부의 채널(CH1)과 상부의 제1 접합 패드(180)가 수직 방향에서 나란하게 배치되지 않은 경우에도 제2 셀 배선 라인(277)을 이용하여 연결할 수 있다.
이와 같이, 채널들(CH)의 상부에 배치되는 배선 구조물의 구조 및 형태는 실시예들에서 다양하게 변경될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 일부 구성에 대한 레이아웃도이다. 도 7에서는 도 3의 셀 연결 영역(CTR)에서의 주요 구성의 레이아웃을 도시한다.
도 7을 참조하면, 셀 연결 영역(CTR1)에서, 게이트 전극들(230), 셀 콘택 플러그들(260), 및 제1 접속 패드들(280)의 평면에서의 배치가 도시된다.
게이트 전극들(230)은, 도 3을 참조하여 상술한 것과 같이, 게이트 분리 영역들(SR) 및 상부 분리 영역들(SS)에 의해 일정 영역에서 y 방향을 따라 분리된 형태를 가질 수 있다. 도 7에서는 도 3 및 도 4의 실시예들에서보다 적층된 게이트 전극들(230)의 개수가 많은 경우를 도시한다. 게이트 전극들(230)은 x 방향에서 서로 다른 높이로 연장되어 단차를 이루고, y 방향에서도 서로 단차를 이룰 수 있다. 도시된 영역은 하나의 메모리 블록에 해당할 수 있으나, 이에 한정되지는 않는다. 콘택 영역들(CP)은 인접하는 영역과 단차를 이루는 각 영역들에 해당하며, 동일하거나 서로 다른 크기를 가질 수 있다. 콘택 영역(CP)의 최소 폭은, x 방향을 따라 제1 폭(W1) 및 y 방향을 따라 제2 폭(W2)일 수 있으며, 제1 및 제2 폭(W1, W2)은 동일하거나 다를 수 있다.
셀 콘택 플러그들(260)은 각각의 콘택 영역들(CP)마다 적어도 하나씩 배치될 수 있다. 하나의 게이트 전극(230)에는 적어도 하나의 셀 콘택 플러그(260)가 연결될 수 있다. 따라서, 게이트 전극(230) 당 하나를 초과하는 셀 콘택 플러그들(260) 중 적어도 일부는 더미 셀 콘택 플러그에 해당하거나 배치가 생략되는 것도 가능할 것이다.
제1 접속 패드들(280)은 평면 상에서 원형으로 도시되었으나, 이에 한정되지는 않으며, 실시예들에 따라 사각형, 타원형 등의 다양한 형상을 가질 수 있다. 제1 접속 패드들(280)의 최대 길이(L3)는 콘택 영역(CP)의 제1 및 제2 폭(W1, W2)보다 작을 수 있다. 따라서, 제1 접속 패드들(280)의 피치는 콘택 영역들(CP)의 피치와 동일하거나 작을 수 있다. 이 경우, 도시된 것과 같이, 제1 접속 패드들(280)은 각 콘택 영역(CP)에서 셀 콘택 플러그(260) 상에 각각 배치될 수 있다. 따라서, 제1 접속 패드들(280)은 연결되는 셀 콘택 플러그(260)의 상부에 셀 콘택 플러그(260)와 나란하게 배치될 수 있다. 예시적인 실시예들에서, 제1 접속 패드들(280)의 피치가 콘택 영역들(CP)의 피치보다 작을 경우에도, 제1 접속 패드들(280)은 셀 연결 영역(CTR1)에서 게이트 전극들(230)이 배치된 영역 상에 모두 배열될 수 있다.
도 8a 내지 도 8c는 예시적인 실시예들에 따른 반도체 장치의 일부 구성에 대한 레이아웃도들이다. 도 8a 내지 도 8c에서는 도 3의 셀 연결 영역(CTR)에서의 주요 구성의 레이아웃을 도시한다.
도 8a 내지 도 8c를 참조하면, 셀 연결 영역(CTR)에서, 게이트 전극들(230), 셀 콘택 플러그들(260), 및 제1 접속 패드들(280)의 평면에서의 배치가 도시된다. 도 8a 내지 도 8c에서는, 도 7에서와 달리, 셀 연결 영역들(CTR2, CTR3, CTR4)에서는 콘택 영역(CP)의 x 방향 및 y 방향을 피치인 제5 및 제6 피치(D5, D6)보다 제1 접속 패드들(280)의 제7 및 제8 피치(D7, D8)가 적어도 어느 한 방향에 대해서 큰 경우의 레이아웃을 도시한다.
또한, 도 8a 내지 도 8c에서는 인접하는 두 개의 메모리 블록을 도시한다. 다만, 하나의 메모리 블록을 결정하는 게이트 전극들(230)의 형태 및 콘택 영역들(CP)의 개수는 실시예들에서 다양하게 변경될 수 있다. 인접하는 두 개의 메모리 블록에서, 상부의 메모리 블록에는 셀 콘택 플러그들(260)이 배치되고, 하부의 메모리 블록에는 셀 콘택 플러그들(260)이 배치되지 않을 수 있다. 이 경우, 하부의 메모리 블록은 x 방향을 따른 타단에서 셀 콘택 플러그들(260)과 연결될 수 있다. 따라서, 상부의 메모리 블록에 배치되는 셀 콘택 플러그들(260)과 연결되는 제1 접속 패드들(280)은 하부의 메모리 블록 상으로 확장되어 배치될 수 있다.
도 8a의 셀 연결 영역(CTR2)에서, 제1 접속 패드들(280)은 행과 열을 이루며 일정한 패턴으로 배열될 수 있다. 본 실시예에서, 제1 접속 패드들(280)의 길이(L4)는 도 7의 실시예에서의 길이(L3)보다 클 수 있으나, 이에 한정되지는 않는다.
도 8b의 셀 연결 영역(CTR3)에서, 제1 접속 패드들(280)은 지그재그 형태 또는 육각형 형태를 이루도록 배열될 수 있다. 본 실시예에서, 제1 접속 패드들(280)의 길이(L5)는 도 8a의 실시예에서의 길이(L4)보다 클 수 있으나, 이에 한정되지는 않는다.
도 8a 및 도 8b의 실시예들의 경우, 연결되어야 하는 셀 콘택 플러그들(260)의 개수가 상대적으로 많은 경우에는, 제1 접속 패드들(280)이 셀 연결 영역들(CTR2, CTR3)의 외측으로 확장되어 배치되어야 할 수도 있다. 예를 들어, 제1 접속 패드들(280)은 적어도 일부가, x 방향을 따른 셀 연결 영역들(CTR2, CTR3)의 외측 영역에 배열될 수 있다.
도 8c의 셀 연결 영역(CTR4)에서, 제1 접속 패드들(280)은 도 8b의 실시예에서와 유사하게 지그재그 형태 또는 육각형 형태를 이루도록 배열될 수 있다. 다만, 본 실시예의 셀 연결 영역(CTR4)에서는, 게이트 전극들(230)이 이루는 콘택 영역들(CP)의 형태가 도 8b의 실시예에서와 다를 수 있다.
게이트 전극들(230)은 적층 순서에 따라, 상부로부터 제1 내지 제3 패드 영역들(P1, P2, P3)을 이룰 수 있다. 제2 패드 영역(P2)은 메모리 셀을 이루는 게이트 전극들(230)로만 구성되며, 게이트 전극들(230)의 개수에 따라 제2 패드 영역(P2)이 제1 및 제3 패드 영역들(P1, P3)의 사이에 복수회 반복되어 배치될 수 있다. 제1 및 제3 패드 영역들(P1, P3)의 경우, 실시예들에 따라 더미 게이트 전극들을 포함할 수 있으며, 상대적으로 연결하여야 하는 셀 콘택 플러그들(260)의 개수가 적거나, 및/또는 밀도가 낮을 수 있다. 이에 비하여, 제2 패드 영역(P2)의 경우, 각각의 콘택 영역들(CP)에 셀 콘택 플러그들(260)이 연결되어야 하므로, 상대적으로 셀 콘택 플러그들(260)의 밀도가 높은 영역일 수 있다.
제2 패드 영역(P2)은 y 방향을 따라 연장되는 3 열의 제1 영역들(P2a) 및 1열의 제2 영역(P2b)을 포함할 수 있다. 제1 및 제2 영역들(P2a, P2b)은 각각 y 방향을 따라 하나의 메모리 블록을 이루는 일 열의 콘택 영역들(CP)을 의미할 수 있으며, 적어도 하나의 콘택 영역(CP)을 포함할 수 있다. 제2 영역(P2b)의 x 방향에서의 폭(W5)은 제1 영역(P2a)의 폭(W1)보다 클 수 있다. 예를 들어, 제2 영역(P2b)의 폭(W3)은 제1 영역(P2a)의 폭(W1)보다 2 배 내지 5배 클 수 있다. 제2 영역(P2b)의 x 방향에서의 폭(W5)은 제1 접속 패드(280)의 길이(L5)보다 클 수 있으며, 제1 영역(P2a)의 폭(W1)은 제1 접속 패드(280)의 길이(L5)보다 작을 수 있다. 제2 영역(P2b)은, x 방향으로의 폭이 제1 영역(P2a)의 폭(W1)보다 넓으면서, 셀 콘택 플러그들(260)이 배치되지 않는 연장 영역(ER)을 포함할 수 있다. 이와 같이 제1 영역들(P2a) 사이에 제2 영역(P2b)이 주기적으로 배치됨으로써, 제1 접속 패드들(280)이 배치되는 영역이 확보될 수 있다.
예시적인 실시예들에서, 제1 접속 패드들(280)의 피치가 상대적으로 큰 경우, 제1 영역들(P2a) 중 적어도 일부는 제1 접속 패드들(280)과 중첩되지 않을 수 있다. 다만, 이 경우에도 제2 영역들(P2b)은 적어도 일 영역에서 제1 접속 패드들(280)과 중첩되어 배치된다. 실시예들에서, 제1 및 제2 영역들(P2a, P2b)의 상대적인 개수, 즉 제2 영역(P2b)이 배치되는 주기는 다양하게 변경될 수 있으며, 셀 콘택 플러그들(260)의 개수, 제1 접속 패드들(280)의 크기, 콘택 영역들(CP)의 크기 등을 고려하여 결정될 수 있다. 또한, 예시적인 실시예들에서, 제2 패드 영역(P2)뿐 아니라, 제1 및 제3 패드 영역들(P1, P3)에도 연장 영역(ER)을 포함하는 일 열의 콘택 영역들(CP)이 배치될 수 있다.
제1 접속 패드들(280)은 제2 패드 영역(P2) 상에서, 일부는 제1 영역들(P2a) 상에 배치되고, 일부는 양 측 또는 일 측의 제2 영역(P2b) 상에 배치될 수 있다. 제1 영역(P2a)에서의 하나의 콘택 영역(CP)의 상부에 배치되는 제1 접속 패드(280)의 개수는, 제2 영역(P2b)에서의 하나의 콘택 영역(CP)의 상부에 배치되는 제1 접속 패드(280)의 개수보다 작을 수 있다. 여기에서, "제1 접속 패드(280)의 개수"는 콘택 영역(CP) 당 배치되는 제1 접속 패드(280)의 평균 개수를 의미할 수 있다. 즉, 제1 접속 패드(280)의 콘택 영역(CP) 당 밀도는 제1 영역(P2a)에서보다 제2 영역(P2b)에서 더 클 수 있다. 이는 상술한 것과 같이, 제2 영역(P2b)이 상대적으로 큰 폭을 갖기 때문일 수 있다. 실시예들에 따라, 제1 및 제2 영역들(P2a, P2b)에서 제1 접속 패드들(280)은 단위 면적 당 서로 다른 밀도로 배치될 수도 있으며, 제2 영역(P2b) 상에서의 밀도가 더 클 수도 있다.
본 실시예에서, 제1 접속 패드들(280)은 연결되는 셀 콘택 플러그들(260)의 상부에 위치하지 않으므로, 별도의 배선 라인을 통해 셀 콘택 플러그들(260)과 연결될 수 있다. 이에 대해서는 하기에 도 9를 참조하여 더욱 상세히 설명한다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 일부 구성에 대한 레이아웃도이다. 도 9에서는 도 8c의 셀 연결 영역(CTR4)의 일부 영역에서의 주요 구성의 레이아웃을 도시한다.
도 9를 참조하면, 도 8c의 셀 연결 영역(CTR4)의 제2 패드 영역(P2)이 확대되어 도시된다.
제1 접속 패드들(280)은 연결되는 제1 및 제2 영역들(P2a, P2b) 중 일부와는 상부에서 중첩되도록 배치되고, 다른 일부와는 상부에서 중첩되지 않도록 배치될 수 있다. 제1 접속 패드들(280)은 연결되는 셀 콘택 플러그들(260)과 비트 라인들(270a)을 통해 연결될 수 있다.
구체적으로, 셀 콘택 플러그들(260)은 도 4와 같이 상부의 제1 도전성 플러그들(262)과 각각 연결되고, 도 9에 도시된 것과 같이 비트 라인들(270a)에 의해 x 방향 및/또는 y 방향으로 이격되어 배치되는 제2 도전성 플러그들(264)과 연결될 수 있다. 이에 의해, 제1 도전성 플러그들(262)은 제2 도전성 플러그들(264)의 상부에 배치되는 제1 접속 패드들(280)과 연결될 수 있다. 실시예들에서, 제1 접속 패드들(280)과 셀 콘택 플러그들(260) 사이의 배선 구조물은 다양하게 변경될 수 있다. 상기 배선 구조물의 수직 구조에 대해서는 하기에 도 10a 내지 도 10c를 참조하여 더욱 상세히 설명한다. 수평 구조에 있어서는, 예를 들어, 비트 라인들(270a)은 하나의 제1 영역(P2a)에 최대 3 열 또는 3 행으로 배치될 수 있다. 따라서, 비트 라인들(270a)은 이러한 범위 내에서 다양한 형태로 평면 상에서 배치될 수 있다.
도 5a 및 도 5b를 참조하여 상술한 셀 어레의 영역들(CAR)에서의 제1 접속 패드들(280)의 배열 및 도 8a 내지 도 8c를 참조하여 상술한 셀 연결 영역들(CTR)에서의 제1 접속 패드들(280)의 배열은 각각 하나씩 선택되어 서로 다른 패턴을 이루도록 배열될 수 있다. 다만, 실시예들에 따라, 제1 접속 패드들(280)은 두 영역들에서 상기 실시예들의 배열들을 각각 하나씩 선택하면서도 전체로서 하나의 패턴을 이루도록 배열될 수도 있다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다. 도 10a는 도 4의 B 영역을 확대하여 도시하며, 도 10b 및 도 10c는 각각 도 4의 B 영역에 대응되는 영역을 확대하여 도시한다.
도 10a를 참조하면, 셀 콘택 플러그(260)의 상부에서의 배선 구조물들의 배치가 확대되어 도시된다. 도 4를 참조하여 상술한 것과 같이, 셀 콘택 플러그(260)의 상부에는 제1 도전성 플러그(262), 비트 라인(270a), 제2 도전성 플러그(264), 및 제1 접합 패드(280)가 순차적으로 배치된다. 셀 콘택 플러그(260)의 상부에 배치되는 비트 라인(270a)은 반도체 장치 내에서 도 2와 같이 비트 라인(BL0-BL2)으로 기능하는 층은 아니며, 상하를 연결하기 위한 배선 라인으로 기능하는 층일 수 있다.
도 10b를 참조하면, 배선 구조물은, 셀 콘택 플러그(260)의 상부에 순차적으로 적층된, 제1 도전성 플러그(262), 제3 도전성 플러그(263), 비트 라인(270a), 제2 도전성 플러그(264), 및 제1 접합 패드(280)를 포함할 수 있다. 즉, 본 실시예에서는 제1 도전성 플러그(262)와 비트 라인(270a)의 사이에 제3 도전성 플러그(263)가 더 배치될 수 있다.
도 10c를 참조하면, 배선 구조물은, 셀 콘택 플러그(260)의 상부에 순차적으로 적층된, 제1 도전성 플러그(262), 제3 도전성 플러그(263), 제2 도전성 플러그(264), 및 제1 접합 패드(280)를 포함할 수 있다. 즉, 본 실시예에서는 제1 도전성 플러그(262)와 비트 라인(270a)의 사이에 제3 도전성 플러그(263)가 더 배치되고, 비트 라인(270a)은 배치되지 않을 수 있다.
이와 같이, 셀 콘택 플러그(260)의 상부에 배치되는 배선 구조물의 구조 및 형태는 실시예들에서 다양하게 변경될 수 있다. 도 6a 내지 도 6d를 참조하여 상술한 채널(CH) 상부의 배선 구조물의 구조들도 셀 콘택 플러그(260) 상에 적용될 수 있으며, 비트 라인(270a)을 포함하는 도 10a 및 도 10b를 참조하여 상술한 실시예들도 채널(CH) 상부에 적용될 수 있다. 또한, 하나의 반도체 장치 내에서, 채널(CH)의 상부와 셀 콘택 플러그(260)의 상부에 배치되는 배선 구조물의 구조가 동일하여야 하는 것은 아니며, 서로 다른 배선 구조물이 배치되는 것도 가능할 것이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11을 참조하면, 반도체 장치(100a)에서는, 제1 및 제2 기판 구조물들(S1, S2)의 제1 및 제2 접합 패드들(280, 180)이 채널(CH)의 상부와 셀 콘택 플러그(260)의 상부에서 서로 다른 크기를 가질 수 있다. 즉, 제1 및 제2 접합 패드들(280, 180)은 도 3의 셀 어레이 영역(CAR)과 셀 연결 영역(CTR)에 해당하는 영역들에서 서로 다른 크기를 가질 수 있다.
제1 및 제2 접합 패드들(280, 180)은 채널(CH)의 상부에서 제6 길이(L6)를 갖고, 셀 콘택 플러그(260)의 상부에서 제6 길이(L6)보다 큰 제7 길이(L7)를 가질 수 있다. 이는 셀 어레이 영역(CAR) 및 셀 연결 영역(CTR)에서의 제1 및 제2 접합 패드들(280, 180)의 단위 면적당 개수의 차이를 고려한 것일 수 있다. 예를 들어, 셀 연결 영역(CTR)에서의 제1 및 제2 접합 패드들(280, 180)의 단위 면적당 개수가 상대적으로 적은 경우, 셀 연결 영역(CTR)에서 제1 및 제2 접합 패드들(280, 180)을 상대적으로 크게 형성함으로써, 단위 면적당 제1 및 제2 접합 패드들(280, 180)의 면적을 유사하게 조절할 수 있다. 따라서, 실시예들에 따라, 채널(CH)의 상부에서 상대적으로 크게 형성되는 것도 가능할 것이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 12를 참조하면, 반도체 장치(200)는 상하로 적층된 제1 기판 구조물(S1) 및 제2 기판 구조물(S2)을 포함한다. 제1 기판 구조물(S1)은 도 4의 실시예에서와 달리, 제1 메모리 셀 영역(CELL1) 및 주변 회로 영역(PERI)을 모두 포함할 수 있다. 제2 기판 구조물(S2)은 추가적인 제2 메모리 셀 영역(CELL2)을 포함할 수 있다. 이하에서, 도 4와 동일한 도면 번호의 구성에 대한 설명은 동일하게 적용되므로, 중복되는 설명은 생략한다.
제1 기판 구조물(S1)은 주변 회로 영역(PERI) 상에 제1 메모리 셀 영역(CELL1)이 배치되어 서로 전기적으로 연결된 구조를 가질 수 있다. 이러한 연결을 위하여, 제1 기판 구조물(S1)은 관통 배선 절연층(295)을 더 포함할 수 있다. 관통 배선 절연층(295)은 게이트 전극들(230)의 상부로부터 게이트 전극들(230) 및 층간 절연층들(220)을 관통하도록 배치될 수 있다. 관통 배선 절연층(295) 내에는 셀 콘택 플러그(261)가 배치될 수 있다. 관통 배선 절연층(295)을 관통하는 셀 콘택 플러그(261)는 기판(201)을 관통하여 주변 회로 영역(PERI)의 회로 배선 라인들(170)과 직접 연결될 수 있다. 관통 배선 절연층(295)을 관통하는 셀 콘택 플러그(261)는 측면 절연층(292)에 의해 기판(201)과 절연될 수 있다.
제2 메모리 셀 영역(CELL2)은 제1 메모리 셀 영역(CELL1)과 동일하거나 유사한 구조를 가질 수 있다. 예를 들어, 제2 메모리 셀 영역(CELL2)은 셀 콘택 플러그들(260)을 포함하는 배선 구조물의 배치가 제1 메모리 셀 영역(CELL1)과 상이할 수 있다. 제2 메모리 셀 영역(CELL2)은 제2 접합 패드들(380)을 포함한다. 제2 접합 패드들(380)은 제1 기판 구조물(S1)의 제1 접합 패드들(280)과 접합되어, 제1 기판 구조물(S1)과 제2 기판 구조물(S2)을 연결할 수 있다. 제1 및 제2 접합 패드들(280, 380)은 도 5a 내지 도 10c를 참조하여 상술한 구조 및 배치를 가질 수 있다.
반도체 장치(200)에서, 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)의 비트 라인들(270)은 제1 및 제2 접합 패드들(280, 380)을 포함하는 배선 구조물에 의해 각각 서로 전기적으로 연결되는 구조를 갖는다. 또한, 제1 및 제2 메모리 셀 영역들(CELL1, CELL2)의 게이트 전극들(230) 중 적어도 일부도 제1 및 제2 접합 패드들(280, 380)을 포함하는 배선 구조물에 의해 서로 전기적으로 연결될 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 13을 참조하면, 반도체 장치(300)는 순차적으로 수직하게 적층된 제1 기판 구조물(S1), 제3 기판 구조물(S3), 및 제2 기판 구조물(S2)을 포함한다. 제1 기판 구조물(S1)은 제1 메모리 셀 영역(CELL1)을 포함하고, 제3 기판 구조물(S3)은 주변 회로 영역(PERI)을 포함하고, 제2 기판 구조물(S2)은 제2 메모리 셀 영역(CELL2)을 포함할 수 있다. 이하에서, 도 4 및 도 12와 중복되는 설명은 생략한다.
주변 회로 영역(PERI)은 베이스 기판(101)을 관통하는 회로 관통 콘택 플러그들(161) 및 제1 및 제2 주변 영역 절연층들(190, 195)을 통해 상하면으로 노출되는 제3 및 제4 접합 패드들(180A, 180B)을 더 포함할 수 있다.
회로 관통 콘택 플러그들(161)은 베이스 기판(101)의 양면 상에 각각 배치된 제3 및 제4 접합 패드들(180A, 180B)을 서로 연결할 수 있다. 회로 관통 콘택 플러그들(161)은 베이스 기판(101) 및 제1 주변 영역 절연층들(190)의 일부를 관통할 수 있다. 회로 관통 콘택 플러그들(161)은 측면의 일부 상에 배치된 기판 절연층(140)에 의해 베이스 기판(101)과 절연될 수 있다.
제3 및 제4 접합 패드들(180A, 180B)은 제3 기판 구조물(S3)의 양면 상에 각각 배치되어, 회로 관통 콘택 플러그들(161), 제2 회로 배선 라인들(174), 및 제3 회로 콘택 플러그들(166)을 통해 서로 연결될 수 있다. 제4 접합 패드들(180B)은 베이스 기판(101)의 상면에 접촉되도록 배치될 수 있다. 제3 접합 패드들(180A)은 제1 기판 구조물(S1)의 제1 접합 패드들(280)과 접합되고, 제4 접합 패드들(180B)은 제2 기판 구조물(S2)의 제2 접합 패드들(380)과 접합될 수 있다. 이에 의해, 제3 접합 패드들(180A)은 제1 비트 라인들(270) 및 제1 셀 콘택 플러그들(260)과 전기적으로 연결되고, 제4 접합 패드들(180B)은 제2 비트 라인들(370) 및 제2 셀 콘택 플러그들(360)과 전기적으로 연결될 수 있다. 따라서, 제3 및 제4 접합 패드들(180A, 180B)을 통해 제1 내지 제3 기판 구조물들(S1, S2, S3)이 서로 전기적으로 연결될 수 있다. 제1 내지 제4 접합 패드들(280, 380, 180A, 180B)은 도 5a 내지 도 10c를 참조하여 상술한 구조 및 배치를 가질 수 있다.
도 14a 내지 도 14h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 14a 내지 도 14h는 도 4에 대응되는 영역을 도시한다.
도 14a를 참조하면, 제1 기판 구조물(S1)의 메모리 셀 영역(CELL)의 형성을 위하여, 기판(201) 상에 희생층들(225) 및 층간 절연층들(220)을 교대로 적층하고, 희생층들(225)이 서로 다른 길이로 연장되도록 희생층들(2250) 및 층간 절연층들(220)의 일부를 제거할 수 있다.
기판(201)은 예를 들어, 단결정 실리콘 웨이퍼일 수 있다. 희생층들(225)은 후속 공정을 통해 게이트 전극들(230)로 교체되는 층일 수 있다. 희생층들(225)은 층간 절연층들(220)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(220)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(225)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택된 층간 절연층(220)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(220)의 두께는 모두 동일하지 않을 수 있다.
다음으로, 상부의 희생층들(225)이 하부의 희생층들(225)보다 짧게 연장되도록, 희생층들(225) 및 층간 절연층들(220)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(225)은 계단 형상을 이룰 수 있다. 예시적인 실시예들에서, 희생층들(225)은 단부에서 상대적으로 두꺼운 두께를 갖도록 형성될 수 있으며, 이를 위한 공정이 더 수행될 수도 있다. 다음으로, 희생층들(225)과 층간 절연층들(220)의 적층 구조물 상부를 덮는 셀 영역 절연층(290)을 형성할 수 있다.
도 14b를 참조하면, 희생층들(225) 및 층간 절연층들(220)의 적층 구조물을 관통하는 채널들(CH)을 형성할 수 있다.
채널들(CH)의 형성을 위해, 먼저, 상기 적층 구조물을 이방성 식각하여 채널홀들을 형성할 수 있다. 상기 적층 구조물의 높이로 인하여, 상기 채널홀들의 측벽은 기판(201)의 상면에 수직하지 않을 수 있다. 예시적인 실시예들에서, 상기 채널홀들은 기판(201)의 일부를 리세스하도록 형성될 수 있다.
다음으로, 상기 채널홀들 내에 에피택셜층(207), 채널 영역(240), 게이트 유전층(245), 채널 절연층(250), 및 채널 패드들(255)을 형성하여 채널들(CH)을 형성할 수 있다. 에피택셜층(207)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(207)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(207)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 게이트 유전층(245)은 ALD 또는 CVD를 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서는 게이트 유전층(245) 중에서도 채널 영역(240)을 따라 수직하게 연장되는 적어도 일부가 형성될 수 있다. 채널 영역(240)은 채널들(CH) 내에서 게이트 유전층(245) 상에 형성될 수 있다. 채널 절연층(250)은 채널들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(250)이 아닌 도전성 물질로 채널 영역(240) 사이의 공간을 매립할 수도 있다. 채널 패드들(255)은 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 14c를 참조하면, 희생층들(225) 및 층간 절연층들(220)의 적층 구조물을 관통하는 개구부들을 형성하고, 상기 개구부를 통해 희생층들(225)을 제거할 수 있다.
상기 개구부들은, 도 3의 게이트 분리 영역들(SR)을 따라, 도시되지 않은 영역에서 x 방향으로 연장되는 트렌치 형태로 형성될 수 있다. 희생층들(225)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(220)에 대하여 선택적으로 제거될 수 있다. 이에 따라 층간 절연층들(220) 사이에서 채널들(CH)의 측벽들이 일부 노출될 수 있다.
도 14d를 참조하면, 희생층들(225)이 제거된 영역에 게이트 전극들(230)을 형성할 수 있다.
게이트 전극들(230)은 희생층들(225)이 제거된 영역에 도전성 물질을 매립하여 형성할 수 있다. 게이트 전극들(230)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(230)의 형성 전에, 게이트 유전층(245) 중 게이트 전극들(230)을 따라 기판(201) 상에 수평하게 연장되는 영역이 있는 경우 상기 영역이 먼저 형성될 수 있다.
다음으로, 도시되지 않은 영역에서, 상기 개구부들 내에 도 2의 공통 소스 라인(CSL)으로 기능하는 소스 도전층을 형성할 수 있다. 다만, 소스 도전층은 반드시 상기 개구부들 내에 형성되어야 하는 것은 아니며, 기판(201) 내에 형성될 수도 있다.
도 14e를 참조하면, 게이트 전극들(230) 상에 배선구조물인, 셀 콘택 플러그들(260), 관통 콘택 플러그(261), 제1 도전성 플러그들(262), 비트 라인들(270, 270a), 제2 도전성 플러그들(264), 및 제1 접합 패드들(280)을 형성할 수 있다.
셀 콘택 플러그들(260) 및 관통 콘택 플러그(261)는, 각각 콘택 영역들(CP) 및 기판(201) 상에서, 셀 영역 절연층(290)을 식각하여 콘택 홀을 형성하고, 도전성 물질을 매립함으로써 형성할 수 있다. 제1 도전성 플러그들(262)은 채널 패드들(155), 셀 콘택 플러그들(260), 및 관통 콘택 플러그(261) 상에서 셀 영역 절연층(290)을 식각하고 도전성 물질을 증착하여 형성할 수 있다.
비트 라인들(270, 270a)은 도전성 물질의 증착 및 패터닝 공정을 통해 형성하거나, 셀 영역 절연층(290)을 이루는 절연층을 한 층 형성한 후, 이를 패터닝하고 도전성 물질을 증착함으로써 형성할 수 있다. 제2 도전성 플러그들(264)은 비트 라인들(270, 270a) 상에서 셀 영역 절연층(290)을 식각하고 도전성 물질을 증착하여 형성할 수 있다.
제1 접합 패드들(280)은 제2 도전성 플러그들(264) 상에 예를 들어, 도전성 물질의 증착 및 패터닝 공정을 통해 형성할 수 있다. 제1 접합 패드들(280)은 셀 영역 절연층(290)을 통해 상면이 노출될 수 있으며, 제1 기판 구조물(S1)의 상면의 일부를 이룰 수 있다. 실시예들에 따라, 제1 접합 패드들(280)의 상면은 셀 영역 절연층(290)의 상면보다 상부로 돌출된 형태로 형성될 수도 있다. 본 단계에 의해 메모리 셀 영역(CELL)이 완성되어, 최종적으로 제1 기판 구조물(S1)이 준비될 수 있다.
도 14f를 참조하면, 제2 기판 구조물(S2)을 형성하기 위하여, 베이스 기판(101) 상에 회로 소자들(120) 및 회로 배선 구조물들을 형성함으로써, 주변 회로 영역(PERI)을 형성할 수 있다.
먼저, 회로 게이트 유전층(122)과 회로 게이트 전극(125)이 베이스 기판(101) 상에 순차적으로 형성될 수 있다. 회로 게이트 유전층(122)과 회로 게이트 전극(125)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(122)은 실리콘 산화물로 형성되고, 회로 게이트 전극(125)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(122)과 회로 게이트 전극(125)의 양 측벽에 스페이서층(124) 및 소스/드레인 영역들(105)을 형성할 수 있다. 실시예들에 따라, 스페이서층(124)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(105)을 형성할 수 있다.
상기 회로 배선 구조물들 중 회로 콘택 플러그들(160)은 주변 영역 절연층(190)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(170)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(190)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(190)은 상기 회로 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 제3 회로 배선 라인(176)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(120) 및 상기 회로 배선 구조물들을 덮도록 형성될 수 있다.
도 14g를 참조하면, 제1 기판 구조물(S1) 상에 제2 기판 구조물(S2)을 접합할 수 있다.
제1 기판 구조물(S1)과 제2 기판 구조물(S2)은 제1 접합 패드들(280)과 제2 접합 패드들(180)을 가압에 의해 본딩함으로써 연결할 수 있다. 제1 기판 구조물(S1) 상에 제2 기판 구조물(S2)은 뒤집어서, 제2 접합 패드들(180)이 하부를 향하도록 본딩될 수 있다. 제1 기판 구조물(S1)과 제2 기판 구조물(S2)은 별도의 접착층과 같은 접착제의 개재없이 직접 접합(direct bonding)될 수 있다. 예를 들어, 제1 접합 패드들(280)과 제2 접합 패드들(180)은 상기 가압 공정에 의하여 원자 레벨에서의 결합을 형성할 수 있다. 실시예들에 따라, 본딩 전에, 접합력을 강화하기 위하여, 제1 기판 구조물(S1)의 상면 및 제2 기판 구조물(S2)의 하면에 대하여 수소 플라즈마 처리와 같은 표면 처리 공정이 더 수행될 수 있다.
예시적인 실시예들에서, 셀 영역 절연층(290)이 상부에 상술한 접합 유전층을 포함하고, 제2 기판 구조물(S2)도 동일한 층을 갖는 경우, 제1 및 제2 접합 패드들(280, 180) 사이의 본딩 뿐 아니라, 상기 접합 유전층들 사이의 유전체 본딩에 의해 접합력이 더욱 확보될 수 있다.
도 14h를 참조하면, 제2 기판 구조물(S2)의 베이스 기판(101) 상에 패시베이션층(150)을 형성할 수 있다.
패시베이션층(150)은 상기 접합 공정에 의해 상부로 노출된 베이스 기판(101) 상에 증착 공정을 통해 형성할 수 있다.
다음으로, 도 5와 같이, 일부 영역들에서 패시베이션층(150) 및 베이스 기판(101)을 제거하여, 하부의 배선 구조물을 노출시킴으로써, 패드 영역(IO)을 형성할 수 있다. 이에 의해, 최종적으로 도 5와 같은 반도체 장치(100)가 제조될 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 15를 참조하면, 일 실시 형태에 따른 전자 기기(1000)는 통신부(1010), 입력부(1020), 출력부(1030), 메모리(1040) 및 프로세서(1050)를 포함할 수 있다.
통신부(1010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(1010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다. 입력부(1020)는 사용자가 전자 기기(1000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다. 출력부(1030)는 전자 기기(1000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(1040)는 프로세서(1050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(1040)는 도 2 내지 도 13을 참조하여 상술한 것과 같은 다양한 실시예들에 따른 반도체 장치를 하나 이상 포함할 수 있으며, 전자 기기(1000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(1050)와 통신할 수 있다. 프로세서(1050)는 전자 기기(1000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(1050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(1050)는 입력부(1020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(1030)를 통해 출력할 수 있으며, 전자 기기(1000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(1040)에 저장하거나 메모리(1040)로부터 인출할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 베이스 기판 105: 소스/드레인 영역들
120: 회로 소자 122: 회로 게이트 절연층
124: 스페이서층 125: 회로 게이트 전극
140: 기판 절연층 160: 회로 콘택 플러그
161: 회로 관통 콘택 플러그 170: 회로 배선 라인
180: 접합 패드 190, 195: 주변 영역 절연층
201: 기판 207: 에피택셜층
220: 층간 절연층 230: 게이트 전극
240: 채널 영역 245: 게이트 유전층
250: 채널 절연층 255: 채널 패드
260: 셀 콘택 플러그 261: 관통 콘택 플러그
262, 264: 도전성 플러그 270, 270a: 비트 라인
280: 접합 패드 290: 셀 영역 절연층
292: 측면 절연층 295: 관통 배선 절연층

Claims (20)

  1. 제1 기판, 상기 제1 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제1 기판의 상면에 평행한 제2 방향을 따라 서로 다른 길이로 연장되어 콘택 영역들을 제공하는 게이트 전극들, 상기 제1 방향을 따라 연장되며 상기 콘택 영역들에서 상기 게이트 전극들과 연결되는 셀 콘택 플러그들, 및 상기 셀 콘택 플러그들 상에 상기 셀 콘택 플러그들과 각각 전기적으로 연결되도록 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판 상에 배치되며, 상기 게이트 전극들과 전기적으로 연결되는 회로 소자들, 및 상기 회로 소자들 상에 상기 제1 접합 패드들과 대응되도록 배치되며 상기 제1 접합 패드들과 접합되는 제2 접합 패드를 포함하는 제2 기판 구조물을 포함하고,
    상기 제1 기판 구조물에서 상기 콘택 영역들은, 상기 제2 방향을 제1 폭을 갖는 제1 영역들 및 적어도 일부가 상기 제1 접합 패드들과 중첩되며 상기 제1 폭보다 큰 제2 폭을 갖는 제2 영역들을 포함하고, 상기 제2 폭은 상기 제1 접합 패드의 폭보다 큰 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 접합 패드들은 하나의 상기 제1 영역의 상부에 배치되는 개수가 하나의 상기 제2 영역의 상부에 배치되는 개수보다 적은 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 및 제2 영역들은, 각각 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 일 열로 배치되는 복수의 상기 콘택 영역들을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 폭은 상기 제1 접합 패드의 폭보다 작은 반도체 장치.
  5. 제1 항에 있어서,
    상기 콘택 영역들에서, 상기 제2 영역들은 상기 제1 영역들 사이에 주기적으로 배치되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제2 영역에서, 인접하는 상기 제1 영역들에 배치되는 상기 셀 콘택 플러그들과 연결되는 배선 라인들이 연장되어 상기 제1 접합 패드들과 연결되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 기판 구조물은, 상기 셀 콘택 플러그들과 상기 제1 접합 패드들 각각의 사이에 배치되는, 적어도 하나의 콘택 플러그 및 적어도 하나의 배선 라인을 더 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 기판 구조물은, 상기 게이트 전극들을 관통하며 상기 제1 기판 상에 수직하게 연장되는 채널들 및 상기 채널들과 전기적으로 연결되는 비트 라인들을 더 포함하고,
    상기 적어도 하나의 배선 라인은 상기 비트 라인과 동일한 높이에 배치되는 배선층을 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 기판 구조물은, 상기 셀 콘택 플러그들 각각과 상기 제1 접합 패드들 각각의 사이에 적층되어 배치되는, 복수의 콘택 플러그들을 더 포함하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 기판 구조물은, 상기 게이트 전극들을 관통하며 상기 제1 기판 상에 수직하게 연장되는 채널들, 상기 채널들과 전기적으로 연결되는 비트 라인들, 및 상기 비트 라인들과 전기적으로 연결되도록 배치되는 제3 접합 패드들을 더 포함하고,
    상기 제2 기판 구조물은 상기 제3 접합 패드들과 접합되는 제4 접합 패드들을 더 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제3 접합 패드들은 각각 전기적으로 연결되는 상기 비트 라인 상에서 상기 제1 방향을 따라 상기 비트 라인과 나란하게 배치되는 반도체 장치.
  12. 제10 항에 있어서,
    상기 제3 접합 패드들 중 적어도 일부는 상기 비트 라인들의 외측 영역에 배치되는 반도체 장치.
  13. 제10 항에 있어서,
    상기 제3 접합 패드들 중 적어도 일부는 상기 게이트 전극들의 외측 영역에 배치되는 반도체 장치.
  14. 제1 항에 있어서,
    상기 제2 기판 구조물은, 상기 회로 소자들 상에 배치되는 베이스 기판 및 상기 베이스 기판 상에서 상기 베이스 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 상부 게이트 전극들을 더 포함하는 반도체 장치.
  15. 제1 항에 있어서,
    상기 제2 기판 구조물 상에 배치되어 상기 제2 기판 구조물과 연결되며, 제3 기판 및 상기 제3 기판 상에서 상기 제3 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되는 상부 게이트 전극들을 포함하는 제3 기판 구조물을 더 포함하는 반도체 장치.
  16. 셀 어레이 영역 및 연결 영역을 갖는 제2 영역을 갖는 제1 기판, 상기 셀 어레이 영역에서 상기 제1 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 연결 영역에서 상기 제1 기판의 상면에 평행한 제2 방향을 따라 서로 다른 길이로 연장되어 콘택 영역들을 제공하는 게이트 전극들, 상기 셀 어레이 영역에서 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되는 제1 채널들, 상기 제1 채널들과 전기적으로 연결되는 제1 비트 라인들, 상기 제1 방향을 따라 연장되며 상기 콘택 영역들에서 상기 게이트 전극들과 전기적으로 연결되는 셀 콘택 플러그들, 및 상기 비트 라인들 및 상기 셀 콘택 플러그들과 각각 연결되도록 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판 상에 배치되며, 상기 게이트 전극들과 전기적으로 연결되는 회로 소자들, 및 상기 회로 소자들 상에 상기 제1 접합 패드들과 대응되도록 배치되며 상기 제1 접합 패드들과 접합되는 제2 접합 패드를 포함하는 제2 기판 구조물을 포함하고,
    상기 셀 어레이 영역에서, 상기 제1 접합 패드들은 상기 비트 라인들의 연장 방향을 따라 열과 행을 이루도록 배열되며, 상기 제1 접합 패드들 중 적어도 일부는 전기적으로 연결되는 상기 비트 라인들과 상기 제1 방향을 따라 나란하게 배열되는 반도체 장치.
  17. 제16 항에 있어서,
    상기 연결 영역에서, 상기 제1 접합 패드들은 전기적으로 연결되는 상기 셀 콘택 플러그들과 상기 제1 방향을 따라 나란하게 배열되는 반도체 장치.
  18. 제16 항에 있어서,
    상기 제1 기판 구조물에서, 상기 콘택 영역들은 상기 제2 방향을 따라 제1 폭을 갖는 제1 영역들 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 영역들을 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제2 폭은 상기 제1 접합 패드의 폭보다 크고, 상기 제1 폭은 상기 제1 접합 패드의 폭보다 작은 반도체 장치.
  20. 셀 어레이 영역 및 연결 영역을 갖는 제1 기판, 상기 셀 어레이 영역에서 상기 제1 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 연결 영역에서 상기 제1 기판의 상면에 평행한 제2 방향을 따라 서로 다른 길이로 연장되어 콘택 영역들을 제공하는 게이트 전극들, 상기 셀 어레이 영역에서 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되는 제1 채널들, 상기 제1 채널들과 전기적으로 연결되는 제1 비트 라인들, 상기 제1 방향을 따라 연장되며 상기 콘택 영역들에서 상기 게이트 전극들과 연결되는 셀 콘택 플러그들, 및 상기 비트 라인들 및 상기 셀 콘택 플러그들과 각각 연결되도록 배치되는 제1 접합 패드들을 포함하는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에서 상기 제1 기판 구조물과 연결되며, 제2 기판, 상기 제2 기판 상에 배치되며, 상기 게이트 전극들과 전기적으로 연결되는 회로 소자들, 및 상기 회로 소자들 상에 상기 제1 접합 패드들과 대응되도록 배치되며 상기 제1 접합 패드들과 접합되는 제2 접합 패드를 포함하는 제2 기판 구조물을 포함하고,
    상기 제1 접합 패드들은 상기 셀 어레이 영역과 상기 연결 영역에서 서로 다른 패턴으로 배열되는 반도체 장치.
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