WO2023189713A1 - 半導体メモリデバイス - Google Patents

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WO2023189713A1
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semiconductor memory
die
lines
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基之 佐藤
清隆 今井
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東京エレクトロン株式会社
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass

Definitions

  • Example embodiments of the present disclosure relate to semiconductor memory devices.
  • Patent Document 1 discloses a technique for joining a first semiconductor structure and a second semiconductor structure by bonding.
  • a technique for suppressing bonding defects can be provided.
  • FIG. 1 is a diagram schematically showing the configuration of a semiconductor memory device 1 according to an exemplary embodiment.
  • 1 is a diagram schematically showing a circuit configuration of a semiconductor memory device 1.
  • FIG. 1 is a diagram for explaining a method of manufacturing a semiconductor memory device 1.
  • FIG. 1 is a diagram for explaining a method of manufacturing a semiconductor memory device 1.
  • FIG. 1 is a diagram for explaining a method of manufacturing a semiconductor memory device 1.
  • FIG. 1 is a diagram for explaining a method of manufacturing a semiconductor memory device 1.
  • FIG. FIG. 1 is a perspective view schematically showing an example of the structure of a first die 100 according to an exemplary embodiment.
  • FIG. 3 is a plan view schematically showing an arrangement example of bonding pads BP1 according to an exemplary embodiment.
  • a semiconductor memory device comprising a first die and a second die disposed on the first die, the first die including a substrate and a first die perpendicular to a major surface of the substrate.
  • a memory cell array having a plurality of memory cells arranged along a direction; and a plurality of first conductive lines electrically connected to the memory cell array and extending in a first direction, the first conductive lines being bit lines or
  • a bonding layer having a plurality of first conductive lines, which are word lines, and a plurality of bonding pads each electrically connected to the plurality of first conductive lines, wherein at least one of the plurality of bonding pads has at least a bonding layer provided at a position shifted from the first direction with respect to the first conductive line to which one bonding pad is connected, and the second die includes a semiconductor memory device provided on the bonding layer.
  • At least one of the plurality of bonding pads is provided at a position overlapping the memory cell array stack when viewed from the first direction.
  • At least another one of the plurality of bonding pads is provided at a position that overlaps the first conductive line to which at least one other bonding pad is connected when viewed from the first direction.
  • the pitch between the closest bonding pads as viewed in the first direction is greater than the pitch between the first conductive lines as viewed in the first direction.
  • the device further includes a plurality of contact lines electrically connecting each of the plurality of first conductive lines and each of the corresponding plurality of bonding pads.
  • At least one of the plurality of contact lines has a portion extending in a direction parallel to the main surface of the substrate and a portion extending in the first direction.
  • At least one of the plurality of contact lines extends only in the first direction.
  • the pitch between bonding pads is 500 nm or greater.
  • the pitch between the first conductive lines is less than 500 nm.
  • the memory cell array has a plurality of memory cells extending in a second direction parallel to a major surface of the substrate, each memory cell extending in a second direction parallel to a major surface of the substrate. They are provided spaced apart from each other along the orthogonal third direction.
  • each of the first conductive lines is spaced apart from each other along the third direction.
  • the second conductive lines further include a plurality of second conductive lines electrically connected to the memory cell array and extending in a third direction, the second conductive lines being word lines when the first conductive lines are bit lines. and when the first conductive line is a word line, it is a bit line.
  • each second conductive line is spaced apart from each other along the first direction.
  • the plurality of second conductive lines are arranged in a stepped manner at one end in the third direction.
  • the bonding layer is formed with a plurality of bonding pads that are electrically connected to the plurality of second conductive lines, each bonding pad being connected to an end of a corresponding second conductive line. It is connected to the part via a contact line.
  • At least one of the contact lines has a portion extending in a direction parallel to the main surface of the first substrate and a portion extending in the first direction.
  • At least one of the contact lines extends only in the first direction.
  • the memory cell array includes first memory cells provided on one side in the second direction of the plurality of first conductive lines, and second memory cells provided on the other side in the second direction of the plurality of first conductive lines. It has a memory cell.
  • the memory cell includes a MOS transistor and a capacitor.
  • the second die has a bonding layer disposed on the bonding layer of the first die and having a plurality of second bonding pads bonded to the bonding pads of the first die, and a plurality of second bonding pads. It includes a circuit electrically connected to the pad and a substrate provided on the circuit.
  • FIG. 1 is a diagram schematically showing the configuration of a semiconductor memory device 1 according to an exemplary embodiment.
  • the semiconductor memory device 1 includes a first die 100 and a second die 200 provided on the first die 100.
  • the second die 200 is provided in the first direction D1 perpendicular to the main surface of the first die 100.
  • the main surface of the first die 100 is a surface that exists in the second direction D2 and the third direction D3 orthogonal to the second direction D2.
  • FIG. 2 is a diagram schematically showing the circuit configuration of the semiconductor memory device 1.
  • the first die 100 may include a memory cell array MCA.
  • Memory cell array MCA has a plurality of memory cells MC.
  • Each memory cell MC may be a DRAM memory cell having a MOS transistor TR and a capacitor CP.
  • a bit line BL is connected to the source of the MOS transistor TR of each memory cell MC.
  • a word line WL is connected to the gate of the MOS transistor TR of each memory cell MC.
  • the bit line BL and the word line WL are electrically connected to a bonding pad BP1 provided on the first die 100 via a contact line CL1 and a contact line CL2, respectively.
  • the bonding pad BP1 is a pad that electrically connects a circuit included in the first die 100 to the outside of the first die 100.
  • the first die 100 may have multiple memory cell arrays MCA. Further, the MOS transistor TR included in each memory cell MC may be a MOS transistor having a so-called three-dimensional structure.
  • the second die 200 has at least a part of the circuit included in the semiconductor memory device 1.
  • the second die 200 may include a peripheral circuit PCR that writes and reads data to and from the memory cell array MCA of the first die 100.
  • the peripheral circuit PCR may include a sense amplifier circuit PCR1 and a word line driver circuit PCR2.
  • Sense amplifier circuit PCR1 is electrically connected to bonding pad BP2 via contact line CL3.
  • the bonding pad BP2 of the second die 200 is electrically connected to the bonding pad BP1 of the first die 100. That is, the sense amplifier circuit PCR1 is electrically connected to the bit line BL of the first die 100.
  • the word line driver circuit PCR2 is electrically connected to the bonding pad BP2 provided on the second die 200 via the contact line CL4.
  • the bonding pad BP2 of the second die 200 is electrically connected to the bonding pad BP1 of the first die 100. That is, the word line driver circuit PCR2 is electrically connected to the word line WL of the first die 100.
  • the peripheral circuit PCR included in the second die 200 includes an address decoder circuit, a buffer circuit that temporarily stores data, a circuit that performs parallel/serial conversion, and/or an interface circuit that communicates with an external controller. etc. may be included.
  • the peripheral circuit PCR may be configured by a CMOS circuit.
  • 3A to 3D are diagrams for explaining a method of manufacturing the semiconductor memory device 1.
  • a first die 100 and a second die 200 are prepared.
  • the first die 100 may be formed by stacking a circuit layer 102 including a memory cell array MCA and a bonding layer 103 including a plurality of bonding pads BP1 in this order on a substrate 101. .
  • the second die 200 may be formed by stacking a circuit layer 202 including a peripheral circuit PCR and a bonding layer 203 including a plurality of bonding pads BP2 in this order on a substrate 201. .
  • the second die 200 is placed above the first die 100 in the first direction D1.
  • the first die 100 and the second die 200 are arranged so that the bonding pad BP2 of the second die 200 faces the bonding pad BP1 of the first die 100.
  • the first die 100 and the second die 200 are aligned so that the bonding pad BP1 of the first die 100 and the corresponding bonding pad BP2 of the second die 200 are in contact with each other. be done.
  • the bonding layer 103 and the bonding layer 203 are bonded by thermocompression bonding or the like.
  • the first die 100 and the second die 200 are joined, and the semiconductor memory device 1 is formed.
  • the interface between the bonding layer 103 and the bonding layer 203 may be activated by plasma treatment. Bonding may also be performed using an adhesive.
  • FIG. 4 is a perspective view schematically showing an example of the structure of the first die 100 according to the exemplary embodiment.
  • the first die 100 may have a three-dimensional memory cell array MCA.
  • the first die 100 may have a dielectric film and other structures in addition to the structures shown in FIGS. 4 to 8. 4 to 8, for convenience of explanation, this embodiment will be described with reference to a part of the configuration of the first die 100.
  • the first die 100 includes a substrate 101, a plurality of bit lines BL, a plurality of word lines WL, a memory cell array MCA, a conductive film PL, a plurality of bonding pads BP1, and a plurality of contacts. line CL1.
  • the plurality of bit lines BL, the plurality of word lines WL, the memory cell array MCA, and the conductive film PL may be included in the circuit layer 102 of FIG. 2D.
  • a plurality of bonding pads BP1 may be included in the bonding layer 103 of FIG. 2D.
  • Contact line CL1 may be provided across circuit layer 102 and bonding layer 103 in FIG. 2D.
  • the configuration shown in FIG. 4 may be used as one unit, and a plurality of units may be arranged in the second direction D2. In this case, the conductive film PL may be shared between adjacent units.
  • the substrate 101 may be configured, for example, by stacking a plurality of films on a silicon wafer.
  • the substrate 101 may include an organic film, an insulating film, a metal film, a semiconductor film, or the like.
  • the film forming the main surface S of the substrate 101 may be an insulating film. Note that the main surface S is a surface configured by a second direction D2 and a third direction D3 orthogonal to the second direction D2.
  • the main surface S constitutes the main surface of the first die 100.
  • a plurality of bit lines BL are provided on the main surface S of the substrate 101.
  • the plurality of bit lines BL are provided along the first direction D1 perpendicular to the main surface S of the substrate 101.
  • the plurality of bit lines BL may be line-shaped or rod-shaped conductive films.
  • the plurality of bit lines BL may be provided at equal intervals from each other along the third direction D3.
  • the multiple word lines WL include multiple word lines WL1 and multiple word lines WL2.
  • the plurality of word lines WL1 and the plurality of word lines WL2 are provided facing each other across the plurality of bit lines BL in the second direction D2.
  • the plurality of word lines WL1 are arranged on one side of the bit line BL (on the right side when viewed from the plane of FIG. 2) in the second direction D2. Further, the plurality of word lines WL2 are arranged on the other side of the bit line BL (on the left side when viewed from the plane of FIG. 2) in the second direction D2.
  • the plurality of word lines WL1 may be spaced apart from each other at equal intervals along the first direction.
  • the plurality of word lines WL2 may be spaced apart from each other at equal intervals along the first direction D1.
  • the memory cell array MCA is provided on the main surface S of the substrate 101.
  • the memory cell array MCA includes a plurality of memory cells MC arranged in a first direction D1 and a third direction D3. Each memory cell MC is connected to a corresponding word line WL and bit line BL. Each memory cell MC is provided at an intersection of a word line WL and a bit line BL in a plane constituted by the first direction D1 and the third direction D3.
  • Memory cell MC has a columnar shape extending along second direction D2.
  • Memory cell MC may include a MOS transistor TR and a capacitor CP.
  • the memory cell array MCA may be the memory cell array MCA shown in FIG.
  • the memory cell array MCA may include memory cells MC1 arranged on one side of the bit line BL in the second direction D2 and memory cells MC2 arranged on the other side.
  • MOS transistor TR of memory cell MC1 is connected to bit line BL and word line WL1.
  • MOS transistor TR of memory cell MC2 is connected to bit line BL and word line WL2. That is, memory cell MC1 and memory cell MC2 are connected to a common bit line BL.
  • Capacitor CP of memory cell MC1 has one electrode connected to MOS transistor TR, and the other electrode connected to conductive film PL1 provided on substrate 101.
  • Capacitor CP of memory cell MC2 has one electrode connected to MOS transistor TR, and the other electrode connected to conductive film PL2 provided on substrate 101.
  • the conductive film PL and the conductive film PL2 may be erected in a plate shape on the main surface S of the substrate 101.
  • the memory cell array MCA does not need to include the memory cell MC2.
  • the first die 100 does not need to include the word line WL2 and the conductive film PL2.
  • the plurality of bonding pads BP1 are electrically connected to respective corresponding bit lines BL via contact lines CL1.
  • the bonding pad BP1 may be made of a conductive film, for example, tungsten, cobalt, copper, aluminum, silicide, or a compound thereof. Bonding pad BP1 may have various shapes such as circular or elliptical in plan view.
  • the contact line CL1 may be made of the same or different type of conductive film as the bonding pad BP1.
  • the plurality of bonding pads BP1 may include a bonding pad BP10 and a bonding pad BP12.
  • the bonding pad BP10 is provided at a position that overlaps the bit line BL to which the bonding pad BP10 is connected when viewed from the first direction D1 (that is, in plan view). In other words, the bonding pad BP10 is provided at a position directly above the bit line BL to which the bonding pad BP10 is connected (a position where the bit line BL is extended in the first direction D1).
  • the contact line CL1 connecting the bonding pad BP10 and the bit line BL may have only a portion CL10 extending in the first direction D1.
  • the bonding pad BP12 is provided at a position shifted (in a non-overlapping position) from the bit line BL to which the bonding pad BP12 is connected when viewed from the first direction D1 (that is, in plan view). In other words, bonding pad BP12 is not provided at a position directly above bit line BL to which bonding pad BP12 is connected.
  • the contact line CL1 connecting the bonding pad BP12 and the bit line BL may have a portion CL10 extending in the first direction D1 and a portion CL12 extending in the second direction D2. Portions CL12 (two are shown in FIG. 4) of contact line CL1 may be provided on the same plane. In this case, the portion CL12 of the contact line CL1 can be formed at one time.
  • FIG. 5 is a plan view schematically showing an example of the arrangement of bonding pads BP1 according to the exemplary embodiment.
  • bonding pads BP10 and bonding pads BP12 are alternately provided along the third direction D3, which is the arrangement direction of the bit lines BL. That is, the bonding pad BP10 connected to one of the two adjacent bit lines BL is located directly above the one bit line BL in plan view. The bonding pad BP12 connected to the other bit line BL is positioned shifted from the other bit line BL in plan view.
  • bonding pad BP12 may be located directly above memory cell array MCA in plan view.
  • the bonding pad BP12 may be located above the capacitor (CP) of the memory cell MC in plan view.
  • the bonding pad BP12 may be located above the MOS transistor TR of the memory cell MC or above the word line WL (WL1, WL2) in plan view.
  • the bonding pad BP12 may be provided at a position shifted in the third direction D3 in addition to the second direction D2 in plan view with respect to the bit line BL to be connected.
  • the pitch P1 between bonding pads BP1 is larger than the pitch P2 between bit lines BL.
  • pitch P1 is the distance between the closest bonding pads BP1 in plan view.
  • pitch P2 is the distance between the closest (that is, adjacent) bit lines BL in plan view.
  • the pitch P1 may be 500 nm or more, 800 nm or more, or 1000 nm or more.
  • pitch P2 may be less than 500 nm, less than 400 nm, less than 300 nm, or less than 200 nm.
  • the pitch P1 can be adjusted as appropriate by changing the arrangement of the plurality of bonding pads BP1 in plan view.
  • the pitch between bonding pads BP1 can be set separately from the pitch P2 between bit lines BL. Therefore, even if the pitch P2 between the bit lines BL becomes small, the pitch necessary for bonding can be ensured. This can prevent bonding defects between the first die 100 and the second die 200 from occurring or from making the bonding itself difficult.
  • the arrangement of the bonding pad BP1 in plan view may be changed as appropriate.
  • FIG. 6 is a plan view schematically showing another example of the arrangement of bonding pads BP1.
  • the number of bonding pads BP12 may be greater than the number of bonding pads BP10.
  • a set of one bonding pad BP10 and four bonding pads BP12 having mutually different positions in the second direction is provided periodically along the third direction D3.
  • the pitch P1 between bonding pads BP1 is larger than the pitch P2 between bit lines BL.
  • the same configuration as above may be applied to the bonding pad BP1 (see FIG. 2) that is electrically connected to the word line WL.
  • FIG. 8 is a perspective view schematically showing another example of the structure of the first die 100.
  • the word lines WL may be arranged in a stepped manner at one end in the third direction D3.
  • a bonding pad BP1 is electrically connected to the word line WL via a contact line CL2.
  • Bonding pad BP1 may be included in bonding layer 103 in FIG. 2D.
  • Contact line CL2 may be included in circuit layer 102 and bonding layer 103 in FIG. 2D.
  • the bonding pad BP1 connected to each word line WL may be a bonding pad BP14 or a bonding pad BP16.
  • the bonding pad BP14 is provided at a position that overlaps the word line WL to which the bonding pad BP14 is connected when viewed from the first direction D1 (that is, in plan view). In other words, the bonding pad BP14 is provided at a position directly above the word line WL to which the bonding pad BP14 is connected.
  • the contact line CL2 connecting the bonding pad BP14 and the word line WL may have only a portion CL20 extending in the first direction D1.
  • the bonding pad BP16 is provided at a position shifted (in a non-overlapping position) from the word line WL to which the bonding pad BP16 is connected when viewed from the first direction D1 (that is, in plan view). In other words, bonding pad BP16 is not provided at a position directly above word line WL to which bonding pad BP16 is connected.
  • the contact line CL2 connecting the bonding pad BP16 and the word line WL may have portions CL20 and CL24 extending in the first direction D1 and a portion CL22 extending in the second direction D2. Portion CL22 of contact line CL2 may be provided on the same plane as portion CL12 of contact line CL1. In this case, the portion CL12 of the contact line CL1 and the portion CL22 of the contact line CL2 can be formed at the same time.
  • the pitch between the bonding pads BP14 and BP16 can be made larger than the pitch between the portions CL20 and CL24 of the contact line CL2 connected thereto.
  • the extending directions of the bit line BL and the word line WL may be made different.
  • the word line WL may extend in the first direction D1
  • the bit line BL may extend in the third direction D3.
  • the same configuration as the bonding pads BP10 and BP12 of the bit line BL described in FIGS. 4 to 7 may be applied to the word line WL.
  • the same configuration as the bonding pads BP14 and BP16 of the word line WL described in FIG. 8 may be applied to the bit line BL.

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Abstract

第１ダイと、第１ダイ上に設けられる第２ダイとを備える半導体メモリデバイスが提供される。第１ダイは、基板と、基板の主面に垂直な第１方向に沿って配置される複数のメモリセルを有するメモリセルアレイと、メモリセルアレイに電気的に接続され、第１方向に延びる複数の第１導電ラインであって、第１導電ラインは、ビットライン又はワードラインである、複数の第１導電ラインと、複数の第１導電ラインにそれぞれ電気的に接続される複数のボンディングパッドを有するボンディング層とを備える。複数のボンディングパッドの少なくとも一つは、少なくとも一つのボンディングパッドが接続される第１導電ラインに対して、第１方向からみてずれた位置に設けられる。第２ダイは、ボンディング層上に設けられる。

Description

半導体メモリデバイス
　本開示の例示的実施形態は、半導体メモリデバイスに関する。
　特許文献１には、第１の半導体構造と第２の半導体構造とをボンディングにより接合する技術が開示されている。
米国特許出願公開第２０２１／０３９１３１５号明細書
　本開示は、ボンディング不良を抑制する技術を提供する。
　本開示の一つの例示的実施形態において、第１ダイと、前記第１ダイ上に設けられる第２ダイとを備える半導体メモリデバイスであって、前記第１ダイは、基板と、基板の主面に垂直な第１方向に沿って配置される複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイに電気的に接続され、前記第１方向に延びる複数の第１導電ラインであって、前記第１導電ラインは、ビットライン又はワードラインである、複数の第１導電ラインと、前記複数の第１導電ラインにそれぞれ電気的に接続される複数のボンディングパッドを有するボンディング層であって、前記複数のボンディングパッドの少なくとも一つは、当該少なくとも一つのボンディングパッドが接続される前記第１導電ラインに対して、前記第１方向からみてずれた位置に設けられる、ボンディング層と、を備え、前記第２ダイは、前記ボンディング層上に設けられる、半導体メモリデバイスが提供される。
　本開示の一つの例示的実施形態によれば、ボンディング不良を抑制する技術を提供することができる。
例示的な実施形態にかかる半導体メモリデバイス１の構成を模式的に示す図である。 半導体メモリデバイス１の回路構成を模式的に示す図である。 半導体メモリデバイス１の製造方法を説明するための図である。 半導体メモリデバイス１の製造方法を説明するための図である。 半導体メモリデバイス１の製造方法を説明するための図である。 半導体メモリデバイス１の製造方法を説明するための図である。 例示的な実施形態にかかる第１ダイ１００の構造の一例を模式的に示す斜視図である。 例示的な実施形態にかかるボンディングパッドＢＰ１の配置例を模式的に示す平面図である。 ボンディングパッドＢＰ１の他の配置例を模式的に示す平面図である。 ボンディングパッドＢＰ１の他の配置例を模式的に示す平面図である。 第１ダイ１００の構造の他の例を模式的に示す斜視図である。
　以下、本開示の各実施形態について説明する。
　一つの例示的実施形態において、第１ダイと、第１ダイ上に設けられる第２ダイとを備える半導体メモリデバイスであって、第１ダイは、基板と、基板の主面に垂直な第１方向に沿って配置される複数のメモリセルを有するメモリセルアレイと、メモリセルアレイに電気的に接続され、第１方向に延びる複数の第１導電ラインであって、第１導電ラインは、ビットライン又はワードラインである、複数の第１導電ラインと、複数の第１導電ラインにそれぞれ電気的に接続される複数のボンディングパッドを有するボンディング層であって、複数のボンディングパッドの少なくとも一つは、少なくとも一つのボンディングパッドが接続される第１導電ラインに対して、第１方向からみてずれた位置に設けられる、ボンディング層と、を備え、第２ダイは、ボンディング層上に設けられる半導体メモリデバイスが提供される。
　一つの例示的実施形態において、複数のボンディングパッドの少なくとも他の一つは、第１方向からみてメモリセルアレイ積層体と重なる位置に設けられる。
　一つの例示的実施形態において、複数のボンディングパッドの少なくとも他の一つは、少なくとも他の一つのボンディングパッドが接続される第１導電ラインと、第１方向からみて重なる位置に設けられる。
　一つの例示的実施形態において、第１方向からみて最も近接するボンディングパッド間のピッチは、第１方向からみて最も近接する第１導電ライン間のピッチよりも大きい。
　一つの例示的実施形態において、複数の第１導電ラインの各々と、対応する複数のボンディングパッドの各々とをそれぞれ電気的に接続する複数のコンタクトラインをさらに備える。
　一つの例示的実施形態において、複数のコンタクトラインの少なくとも一つは、基板の主面に平行な方向に延びる部分と、第１方向に延びる部分とを有する。
　一つの例示的実施形態において、複数のコンタクトラインの少なくとも一つは、第１方向にのみ延びる。
　一つの例示的実施形態において、ボンディングパッド間のピッチは、５００ｎｍ以上である。
　一つの例示的実施形態において、第１導電ライン間のピッチは、５００ｎｍ未満である。
　一つの例示的実施形態において、メモリセルアレイは、基板の主面に平行な第２方向に延びるメモリセルを複数有し、各々のメモリセルは、基板の主面に平行であって第２方向に直交する第３方向に沿って互いに離間して設けられている。
　一つの例示的実施形態において、各々の第１導電ラインは、第３方向に沿って互いに離間して設けられている。
　一つの例示的実施形態において、メモリセルアレイに電気的に接続され、第３方向に延びる複数の第２導電ラインをさらに備え、第２導電ラインは、第１導電ラインがビットラインの場合はワードラインであり、第１導電ラインがワードラインの場合はビットラインである。
　一つの例示的実施形態において、各々の第２導電ラインは、第１方向に沿って互いに離間して配置されている。
　一つの例示的実施形態において、複数の第２導電ラインは、第３方向の一端において、階段状に配置されている。
　一つの例示的実施形態において、ボンディング層には、複数の第２導電ラインに電気的に接続される複数のボンディングパッドが形成されており、各々のボンディングパッドは、対応する第２導電ラインの端部にコンタクトラインを介して接続されている。
　一つの例示的実施形態において、コンタクトラインの少なくとも一つは、第１基板の主面に平行な方向に延びる部分と、第１方向に延びる部分とを有する。
　一つの例示的実施形態において、コンタクトラインの少なくとも一つは、第１方向にのみ延びる。
　一つの例示的実施形態において、メモリセルアレイは、複数の第１導電ラインの第２方向一側に設けられる第１メモリセルと、複数の第１導電ラインの第２方向他側に設けられる第２メモリセルとを有する。
　一つの例示的実施形態において、メモリセルは、ＭＯＳトランジスタとキャパシタとを有する。
　一つの例示的実施形態において、第２ダイは、第１ダイのボンディング層上に設けられ、第１ダイのボンディングパッドに接合される第２ボンディングパッドを複数有するボンディング層と、複数の第２ボンディングパッドに電気的に接続される回路と、回路上に設けられる基板と、を備える。
　以下、図面を参照して、本開示の各実施形態について詳細に説明する。なお、各図面において同一または同様の要素には同一の符号を付し、重複する説明を省略する。特に断らない限り、図面に示す位置関係に基づいて上下左右等の位置関係を説明する。図面の寸法比率は実際の比率を示すものではなく、また、実際の比率は図示の比率に限られるものではない。
　図１は、例示的な実施形態にかかる半導体メモリデバイス１の構成を模式的に示す図である。半導体メモリデバイス１は、第１ダイ１００と、第１ダイ１００上に設けられた第２ダイ２００とを有する。第２ダイ２００が設けられるのは、第１ダイ１００の主面に垂直な第１方向Ｄ１である。第１ダイ１００の主面は、第２方向Ｄ２及び第２方向Ｄ２に直交する第３方向Ｄ３に存する面である。
　図２は、半導体メモリデバイス１の回路構成を模式的に示す図である。図２に示すように、第１ダイ１００は、メモリセルアレイＭＣＡを含んでよい。メモリセルアレイＭＣＡは、複数のメモリセルＭＣを有する。各メモリセルＭＣは、ＭＯＳトランジスタＴＲとキャパシタＣＰとを有するＤＲＡＭメモリセルでよい。各メモリセルＭＣのＭＯＳトランジスタＴＲのソースには、ビットラインＢＬが接続される。各メモリセルＭＣのＭＯＳトランジスタＴＲのゲートには、ワードラインＷＬが接続される。ビットラインＢＬ及びワードラインＷＬは、それぞれ、コンタクトラインＣＬ１及びコンタクトラインＣＬ２を介して第１ダイ１００に設けられるボンディングパッドＢＰ１に電気的に接続される。ボンディングパッドＢＰ１は、第１ダイ１００に含まれる回路を、第１ダイ１００の外部と電気的に接続するパッドである。
　第１ダイ１００は、複数のメモリセルアレイＭＣＡを有してもよい。また、各メモリセルＭＣに含まれるＭＯＳトランジスタＴＲは、いわゆる３次元構造を有するＭＯＳトランジスタであってよい。
　第２ダイ２００は、半導体メモリデバイス１に含まれる回路の一部を少なくとも有する。一例として、第２ダイ２００は、第１ダイ１００のメモリセルアレイＭＣＡに対してデータの書き込み及び読み出しを行う周辺回路ＰＣＲを含んでよい。周辺回路ＰＣＲは、センスアンプ回路ＰＣＲ１と、ワードラインドライバ回路ＰＣＲ２とを含んでよい。
　センスアンプ回路ＰＣＲ１は、コンタクトラインＣＬ３を介して、ボンディングパッドＢＰ２に電気的に接続される。第２ダイ２００のボンディングパッドＢＰ２は、第１ダイ１００のボンディングパッドＢＰ１に電気的に接続される。すなわち、センスアンプ回路ＰＣＲ１は、第１ダイ１００のビットラインＢＬに電気的に接続される。
　ワードラインドライバ回路ＰＣＲ２は、コンタクトラインＣＬ４を介して、第２ダイ２００に設けられるボンディングパッドＢＰ２に電気的に接続される。第２ダイ２００のボンディングパッドＢＰ２は、第１ダイ１００のボンディングパッドＢＰ１に電気的に接続される。すなわち、ワードラインドライバ回路ＰＣＲ２は、第１ダイ１００のワードラインＷＬに電気的に接続される。
　第２ダイ２００に含まれる周辺回路ＰＣＲは、このほか、アドレスデコーダ回路、データを一時的に保存するバッファ回路、パラレル／シリアル変換を行う回路、及び／又は、外部のコントローラと通信を行うインターフェース回路等を含んでよい。一例では、周辺回路ＰＣＲは、ＣＭＯＳ回路によって構成されてよい。
　図３Ａ乃至図３Ｄは、半導体メモリデバイス１の製造方法を説明するための図である。まず、図２Ａ及び図２Ｂに示すように、第１ダイ１００と、第２ダイ２００とがそれぞれ準備される。
　図３Ａに示すように、第１ダイ１００は、基板１０１上に、メモリセルアレイＭＣＡを含む回路層１０２と、複数のボンディングパッドＢＰ１を含むボンディング層１０３とがこの順で積層されて形成されてよい。
　図３Ｂに示すように、第２ダイ２００は、基板２０１上に、周辺回路ＰＣＲを含む回路層２０２と、複数のボンディングパッドＢＰ２を含むボンディング層２０３とがこの順で積層されて形成されてよい。
　次に、図３Ｃに示すように、第１ダイ１００の第１方向Ｄ１上方に第２ダイ２００が配置される。このとき、第２ダイ２００のボンディングパッドＢＰ２が、第１ダイ１００のボンディングパッドＢＰ１に対向するように、第１ダイ１００及び第２ダイ２００が配置される。
　次に、図３Ｄに示すように、第１ダイ１００のボンディングパッドＢＰ１と、対応する第２ダイ２００のボンディングパッドＢＰ２どうしが当接するように、第１ダイ１００と第２ダイ２００とが位置合わせされる。そして、ボンディング層１０３とボンディング層２０３とを熱圧着等によりボンディングする。これにより、第１ダイ１００と第２ダイ２００とが接合され、半導体メモリデバイス１が形成される。なお、ボンディングに際し、ボンディング層１０３とボンディング層２０３との界面をプラズマ処理して活性化してよい。また接着剤を用いてボンディングをしてもよい。
　図４は、例示的な実施形態にかかる第１ダイ１００の構造の一例を模式的に示す斜視図である。第１ダイ１００は、３次元構造のメモリセルアレイＭＣＡを有してよい。なお、第１ダイ１００は、図４から図８に示す各構成の他に、誘電体膜その他の構成を有し得る。図４から図８では、説明の便宜上、第１ダイ１００が有する構成の一部を参照して、本実施形態について説明する。
　図４に示すとおり、第１ダイ１００は、基板１０１と、複数のビットラインＢＬと、複数のワードラインＷＬと、メモリセルアレイＭＣＡと、導電膜ＰＬと、複数のボンディングパッドＢＰ１と、複数のコンタクトラインＣＬ１とを備える。複数のビットラインＢＬ、複数のワードラインＷＬ、メモリセルアレイＭＣＡ及び導電膜ＰＬは、図２Ｄの回路層１０２に含まれてよい。複数のボンディングパッドＢＰ１は、図２Ｄのボンディング層１０３に含まれてよい。コンタクトラインＣＬ１は、図２Ｄの回路層１０２及びボンディング層１０３にわたって設けられてよい。なお、第１ダイ１００において、図４に示す構成を一つの単位として、当該一つの単位が第２方向Ｄ２に複数配列されてよい。この場合、導電膜ＰＬは隣接する単位間で共有されてよい。
　基板１０１は、例えば、シリコンウェハ上に複数の膜が積層されて構成されてよい。基板１０１は、有機膜、絶縁性膜、金属膜、半導体膜等を含んでよい。基板１０１の主面Ｓを構成する膜は、絶縁膜でよい。なお、主面Ｓは、第２方向Ｄ２と、第２方向Ｄ２に直交する第３方向Ｄ３とで構成される面である。主面Ｓは、第１ダイ１００の主面を構成する。
　複数のビットラインＢＬは、基板１０１の主面Ｓ上に設けられている。複数のビットラインＢＬは、基板１０１の主面Ｓに垂直な第１方向Ｄ１に沿って設けられる。複数のビットラインＢＬは、ライン状又は棒状の導電性膜でよい。複数のビットラインＢＬは、第３方向Ｄ３に沿って互いに等間隔で離間して設けられてよい。
　複数のワードラインＷＬは、基板１０１の主面Ｓ上に設けられている。ワードラインＷＬは、第３方向Ｄ３に沿って設けられる。ワードラインＷＬは、例えば、ライン状又は棒状の導電性膜でよい。
　複数のワードラインＷＬは、複数のワードラインＷＬ１と、複数のワードラインＷＬ２とを有する。複数のワードラインＷＬ１及び複数のワードラインＷＬ２は、第２方向Ｄ２において、複数のビットラインＢＬを挟んで互いに対向して設けられる。複数のワードラインＷＬ１は、第２方向Ｄ２において、ビットラインＢＬの一側（図２の紙面に向かって右側）に配列される。また、複数のワードラインＷＬ２は、第２方向Ｄ２において、ビットラインＢＬの他側（図２の紙面に向かって左側）に配列される。複数のワードラインＷＬ１は、第１方向に沿って互いに等間隔で離間して配置されてよい。複数のワードラインＷＬ２は、第１方向Ｄ１に沿って互いに等間隔で離間して配置されてよい。
　メモリセルアレイＭＣＡは、基板１０１の主面Ｓ上に設けられている。メモリセルアレイＭＣＡは、複数のメモリセルＭＣが第１方向Ｄ１及び第３方向Ｄ３に複数配列されて構成される。各メモリセルＭＣは、対応するワードラインＷＬ及びビットラインＢＬに接続される。各メモリセルＭＣは、第１方向Ｄ１及び第３方向Ｄ３から構成される面において、ワードラインＷＬ及びビットラインＢＬの交点に設けられる。メモリセルＭＣは、第２方向Ｄ２に沿って延びる柱形状を有する。メモリセルＭＣは、ＭＯＳトランジスタＴＲとキャパシタＣＰとから構成されてよい。メモリセルアレイＭＣＡは、図２に示すメモリセルアレイＭＣＡでよい。
　メモリセルアレイＭＣＡは、ビットラインＢＬの第２方向Ｄ２一側に配列されるメモリセルＭＣ１と、他側に配列されるメモリセルＭＣ２とを有してよい。メモリセルＭＣ１のＭＯＳトランジスタＴＲは、ビットラインＢＬ及びワードラインＷＬ１に接続される。メモリセルＭＣ２のＭＯＳトランジスタＴＲは、ビットラインＢＬとワードラインＷＬ２とに接続される。すなわち、メモリセルＭＣ１とメモリセルＭＣ２とは、共通のビットラインＢＬに接続される。メモリセルＭＣ１のキャパシタＣＰは、一方の電極がＭＯＳトランジスタＴＲに接続され、他方の電極が基板１０１上に設けられた導電膜ＰＬ１に接続される。メモリセルＭＣ２のキャパシタＣＰは、一方の電極がＭＯＳトランジスタＴＲに接続され、他方の電極が基板１０１上に設けられた導電膜ＰＬ２に接続される。導電膜ＰＬ及び導電膜ＰＬ２は、基板１０１の主面Ｓ上にプレート状に立設されてよい。
　なお、メモリセルアレイＭＣＡは、メモリセルＭＣ２を有しなくてもよい。この場合、第１ダイ１００は、ワードラインＷＬ２及び導電膜ＰＬ２を有しなくてよい。
　複数のボンディングパッドＢＰ１は、それぞれ対応するビットラインＢＬにコンタクトラインＣＬ１を介して電気的に接続される。ボンディングパッドＢＰ１は、導電性膜、例えば、タングステン、コバルト、銅、アルミニウム、ケイ化物（シリサイド）またはこれらの化合物で構成されてよい。ボンディングパッドＢＰ１は、平面視で円形、楕円形等種々の形状であってよい。コンタクトラインＣＬ１は、ボンディングパッドＢＰ１と同一または異なる種類の導電性膜で構成されてよい。
　複数のボンディングパッドＢＰ１は、ボンディングパッドＢＰ１０とボンディングパッドＢＰ１２とを有してよい。
　ボンディングパッドＢＰ１０は、当該ボンディングパッドＢＰ１０が接続されるビットラインＢＬに対し、第１方向Ｄ１からみて（すなわち平面視で）重なる位置に設けられる。言い換えると、ボンディングパッドＢＰ１０は、当該ボンディングパッドＢＰ１０が接続されるビットラインＢＬ真上の位置（ビットラインＢＬを第１方向Ｄ１に延ばした位置）に設けられる。ボンディングパッドＢＰ１０とビットラインＢＬとを接続するコンタクトラインＣＬ１は、第１方向Ｄ１に延びる部分ＣＬ１０のみを有してよい。
　ボンディングパッドＢＰ１２は、当該ボンディングパッドＢＰ１２が接続されるビットラインＢＬに対し、第１方向Ｄ１からみて（すなわち平面視で）ずれた位置（重ならない位置）に設けられる。言い換えると、ボンディングパッドＢＰ１２は、ボンディングパッドＢＰ１２が接続されるビットラインＢＬの真上の位置には設けられない。ボンディングパッドＢＰ１２とビットラインＢＬとを接続するコンタクトラインＣＬ１は、第１方向Ｄ１に延びる部分ＣＬ１０と、第２方向Ｄ２に延びる部分ＣＬ１２とを有してよい。コンタクトラインＣＬ１の部分ＣＬ１２（図４には２つ図示されている）は、同一平面上に設けられてよい。この場合、コンタクトラインＣＬ１の部分ＣＬ１２を一度に成膜し得る。
　図５は、例示的な実施形態にかかるボンディングパッドＢＰ１の配置例を模式的に示す平面図である。図５に示す例では、ビットラインＢＬの配列方向である第３方向Ｄ３に沿って、ボンディングパッドＢＰ１０とボンディングパッドＢＰ１２とが交互に設けられている。すなわち、隣接する２つのビットラインＢＬのうち一方に接続されるボンディングパッドＢＰ１０が平面視で当該一方のビットラインＢＬの真上に位置する。そして他方のビットラインＢＬに接続されるボンディングパッドＢＰ１２が平面視で当該他方のビットラインＢＬに対してずれて位置する。
　図５に示すように、ボンディングパッドＢＰ１２は、平面視でメモリセルアレイＭＣＡの真上に位置してよい。一例では、ボンディングパッドＢＰ１２は、平面視でメモリセルＭＣのキャパシタ（ＣＰ）の上方に位置してよい。なお、ボンディングパッドＢＰ１２は、平面視でメモリセルＭＣのＭＯＳトランジスタＴＲの上方やワードラインＷＬ（ＷＬ１、ＷＬ２）の上方に位置してもよい。またボンディングパッドＢＰ１２は、接続されるビットラインＢＬに対し、平面視で第２方向Ｄ２に加えて第３方向Ｄ３にずれた位置に設けられてよい。
　ボンディングパッドＢＰ１間のピッチＰ１は、ビットラインＢＬ間のピッチＰ２よりも大きい。ここで、「ピッチＰ１」は、平面視における、最も近接するボンディングパッドＢＰ１間の距離である。「ピッチＰ２」は、平面視における、最も近接する（すなわち隣接する）ビットラインＢＬ間の距離である。一例では、ピッチＰ１は、５００ｎｍ以上、８００ｎｍ以上、１０００ｎｍ以上でよい。一例では、ピッチＰ２は、５００ｎｍ未満、４００ｎｍ未満、３００ｎｍ未満又は２００ｎｍ未満でよい。ピッチＰ１は、複数のボンディングパッドＢＰ１の平面視における配置を変更することで適宜調整し得る。
　ここで、ボンディングパッドＢＰ１間のピッチＰ１が小さくなると、第１ダイ１００と第２ダイ２００との位置合わせに要求される精度が高くなり、ボンディング不良が発生したり、ボンディング自体が困難になり得る。そのため、ボンディングパッドＢＰ１間のピッチＰ１を十分確保することが必要である。
　この点、上記構成によれば、ビットラインＢＬ間のピッチＰ２とは別に、ボンディングパッドＢＰ１間のピッチを設定することができる。そのため、ビットラインＢＬ間のピッチＰ２が小さくなっても、ボンディングに必要なピッチを確保し得る。これにより、第１ダイ１００と第２ダイ２００とのボンディング不良が生じたり、当該ボンディング自体が困難になることを抑制しうる。
　本開示の実施形態は、本開示の範囲及び趣旨から逸脱することなく種々の変形をなし得る。
　例えば、ボンディングパッドＢＰ１の平面視における配置は適宜変更してよい。
　図６は、ボンディングパッドＢＰ１の他の配置例を模式的に示す平面図である。図６に示すように、ボンディングパッドＢＰ１２は、ボンディングパッドＢＰ１０よりも多く設けられてよい。図６に示す例では、第３方向Ｄ３に沿って、１つのボンディングパッドＢＰ１０と、互いに第２方向の位置が異なる４つのボンディングパッドＢＰ１２とのセットが周期的に設けられている。この例においても、ボンディングパッドＢＰ１間のピッチＰ１は、ビットラインＢＬ間のピッチＰ２よりも大きい。
　図７は、ボンディングパッドＢＰ１の他の配置例を模式的に示す平面図である。図７に示すように、ボンディングパッドＢＰ１は、ボンディングパッドＢＰ１２のみで構成されてよい。すなわち、ボンディングパッドＢＰ１０は設けなくてもよい。この例においても、ボンディングパッドＢＰ１間のピッチＰ１は、ビットラインＢＬ間のピッチＰ２よりも大きい。
　また例えば、ワードラインＷＬと電気的に接続するボンディングパッドＢＰ１（図２参照）について上記と同様の構成を適用してよい。
　図８は、第１ダイ１００の構造の他の例を模式的に示す斜視図である。図８に示すように、ワードラインＷＬは、第３方向Ｄ３の一端において階段状に配置されてよい。ワードラインＷＬには、コンタクトラインＣＬ２を介してボンディングパッドＢＰ１が電気的に接続される。ボンディングパッドＢＰ１は、図２Ｄのボンディング層１０３に含まれてよい。コンタクトラインＣＬ２は、図２Ｄの回路層１０２及びボンディング層１０３に含まれてよい。
　図８に示すように、各ワードラインＷＬにそれぞれ接続されるボンディングパッドＢＰ１は、ボンディングパッドＢＰ１４又はボンディングパッドＢＰ１６であってよい。
　ボンディングパッドＢＰ１４は、当該ボンディングパッドＢＰ１４が接続されるワードラインＷＬに対し、第１方向Ｄ１からみて（すなわち平面視で）重なる位置に設けられる。言い換えると、ボンディングパッドＢＰ１４は、当該ボンディングパッドＢＰ１４が接続されるワードラインＷＬの真上の位置に設けられる。ボンディングパッドＢＰ１４とワードラインＷＬとを接続するコンタクトラインＣＬ２は、第１方向Ｄ１に延びる部分ＣＬ２０のみを有してよい。
　ボンディングパッドＢＰ１６は、当該ボンディングパッドＢＰ１６が接続されるワードラインＷＬに対し、第１方向Ｄ１からみて（すなわち平面視で）ずれた位置（重ならない位置）に設けられる。言い換えると、ボンディングパッドＢＰ１６は、ボンディングパッドＢＰ１６が接続されるワードラインＷＬの真上の位置には設けられない。ボンディングパッドＢＰ１６とワードラインＷＬとを接続するコンタクトラインＣＬ２は、第１方向Ｄ１に延びる部分ＣＬ２０、２４と、第２方向Ｄ２に延びる部分ＣＬ２２とを有してよい。コンタクトラインＣＬ２の部分ＣＬ２２は、コンタクトラインＣＬ１の部分ＣＬ１２と同一平面上に設けられてよい。この場合、コンタクトラインＣＬ１の部分ＣＬ１２と、コンタクトラインＣＬ２の部分ＣＬ２２とを一度に成膜し得る。
　上記構成によれば、ボンディングパッドＢＰ１４、ＢＰ１６間のピッチを、これらに接続するコンタクトラインＣＬ２の部分ＣＬ２０、ＣＬ２４間のピッチよりも大きくすることができる。これにより、例えば、ワードラインＷＬの一端の階段状の構造が第３方向Ｄ３に小さくなり、部分ＣＬ２０、ＣＬ２４間のピッチが小さくなっても、ボンディングに必要なピッチを確保し得る。これにより、第１ダイ１００と第２ダイ２００とのボンディング不良が生じたり、当該ボンディング自体が困難になることを抑制しうる。
　また例えば、第１ダイ１００において、ビットラインＢＬ及びワードラインＷＬの延びる方向を異ならせてもよい。例えば、ワードラインＷＬが第１方向Ｄ１に延び、ビットラインＢＬが第３方向Ｄ３に延びるようにしてよい。この場合、ワードラインＷＬに、図４乃至図７で説明したビットラインＢＬのボンディングパッドＢＰ１０やＢＰ１２と同様の構成が適用されてよい。またビットラインＢＬに、図８で説明したワードラインＷＬのボンディングパッドＢＰ１４及びＢＰ１６と同様の構成が適用されてよい。
１……半導体メモリデバイス、１００……第１ダイ、１０１……基板、１０３……ボンディング層、２００……第２ダイ、ＢＬ……ビットライン、ＢＰ１……ボンディングパッド、ＭＣＡ……メモリセルアレイ、Ｓ……主面、ＷＬ……ワードライン
 

Claims (20)

  1. 　第１ダイと、前記第１ダイ上に設けられる第２ダイとを備える半導体メモリデバイスであって、
    　前記第１ダイは、
    　　基板と、
    　　基板の主面に垂直な第１方向に沿って配置される複数のメモリセルを有するメモリセルアレイと、
    　　前記メモリセルアレイに電気的に接続され、前記第１方向に延びる複数の第１導電ラインであって、前記第１導電ラインは、ビットライン又はワードラインである、複数の第１導電ラインと、
    　　前記複数の第１導電ラインにそれぞれ電気的に接続される複数のボンディングパッドを有するボンディング層であって、前記複数のボンディングパッドの少なくとも一つは、当該少なくとも一つのボンディングパッドが接続される前記第１導電ラインに対して、前記第１方向からみてずれた位置に設けられる、ボンディング層と、を備え、
    　前記第２ダイは、前記ボンディング層上に設けられる、
    　半導体メモリデバイス。
  2. 　前記複数のボンディングパッドの少なくとも他の一つは、前記第１方向からみて前記メモリセルアレイと重なる位置に設けられる、請求項１に記載の半導体メモリデバイス。
  3. 　前記複数のボンディングパッドの少なくとも他の一つは、当該少なくとも他の一つのボンディングパッドが接続される前記第１導電ラインと、前記第１方向からみて重なる位置に設けられる、請求項１に記載の半導体メモリデバイス。
  4. 　前記第１方向からみて最も近接する前記ボンディングパッド間のピッチは、前記第１方向から見て最も近接する前記第１導電ライン間のピッチよりも大きい、請求項１に記載の半導体メモリデバイス。
  5. 　前記複数の第１導電ラインの各々と、対応する前記複数のボンディングパッドの各々とを、それぞれ電気的に接続する複数のコンタクトラインをさらに備える、請求項１に記載の半導体メモリデバイス。
  6. 　前記複数のコンタクトラインの少なくとも一つは、前記基板の主面に平行な方向に延びる部分と、前記第１方向に延びる部分とを有する、請求項５に記載の半導体メモリデバイス。
  7. 　前記複数のコンタクトラインの少なくとも一つは、前記第１方向にのみ延びる、請求項６に記載の半導体メモリデバイス。
  8. 　前記ボンディングパッド間のピッチは、５００ｎｍ以上である、請求項４に記載の半導体メモリデバイス。
  9. 　前記第１導電ライン間のピッチは、５００ｎｍ未満である、請求項４に記載の半導体メモリデバイス。
  10. 　前記メモリセルアレイは、前記基板の主面に平行な第２方向に延びるメモリセルを複数有し、各々の前記メモリセルは、前記基板の主面に平行であって前記第２方向に直交する第３方向に沿って互いに離間して設けられている、請求項１に記載の半導体メモリデバイス。
  11. 　各々の前記第１導電ラインは、前記第３方向に沿って互いに離間して設けられている、請求項１０に記載の半導体メモリデバイス。
  12. 　前記メモリセルアレイに電気的に接続され、前記第３方向に延びる複数の第２導電ラインをさらに備え、前記第２導電ラインは、前記第１導電ラインがビットラインの場合はワードラインであり、前記第１導電ラインがワードラインの場合はビットラインである、請求項１０に記載の半導体メモリデバイス。
  13. 　各々の前記第２導電ラインは、前記第１方向に沿って互いに離間して配置されている、請求項１２に記載の半導体メモリデバイス。
  14. 　前記複数の第２導電ラインは、前記第３方向の一端において、階段状にされている、請求項１３に記載の半導体メモリデバイス。
  15. 　前記ボンディング層には、前記複数の第２導電ラインに電気的に接続される複数のボンディングパッドが形成されており、各々のボンディングパッドは、対応する前記第２導電ラインの端部にコンタクトラインを介して接続されている、請求項１４に記載の半導体メモリデバイス。
  16. 　前記コンタクトラインの少なくとも一つは、前記第１基板の主面に平行な方向に延びる部分と、前記第１方向に延びる部分とを有する、請求項１５に記載の半導体メモリデバイス。
  17. 　前記コンタクトラインの少なくとも一つは、前記第１方向にのみ延びる、請求項１６に記載の半導体メモリデバイス。
  18. 　前記メモリセルアレイは、前記複数の第１導電ラインの前記第２方向一側に設けられる第１メモリセルと、前記複数の第１導電ラインの前記第２方向他側に設けられる第２メモリセルとを有する、請求項１０に記載の半導体メモリデバイス。
  19. 　前記メモリセルは、ＭＯＳトランジスタとキャパシタとを有する、請求項１０に記載の半導体メモリデバイス。
  20. 　前記第２ダイは、
    　　前記第１ダイのボンディング層上に設けられ、前記第１ダイの前記ボンディングパッドに接合される第２ボンディングパッドを複数有するボンディング層と、
    　　複数の前記第２ボンディングパッドに電気的に接続される回路と、
    　　前記回路上に設けられる基板と、を備える、
    　請求項１に記載の半導体メモリデバイス。
     
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US20200105735A1 (en) * 2018-10-01 2020-04-02 Samsung Electronics Co., Ltd. Semiconductor devices
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