CN111293117A - 包括冗余布线线路的集成式组合件，和具有延伸穿过其中的开口的集成电路层面 - Google Patents

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CN111293117A
CN111293117A CN201911251618.4A CN201911251618A CN111293117A CN 111293117 A CN111293117 A CN 111293117A CN 201911251618 A CN201911251618 A CN 201911251618A CN 111293117 A CN111293117 A CN 111293117A
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Abstract

本申请涉及包括冗余布线线路的集成式组合件，和具有延伸穿过其中的开口的集成电路层面。一些实施例包含一种集成式组合件，其具有由层面支撑且沿着纵向方向延伸的导电线。所述导电线被配置成携载电信号。连接区沿着所述导电线。所述导电线在其穿过所述连接区时分成多个分量。所述分量沿着与所述纵向方向正交的侧向方向彼此隔开地散布。开口竖直地延伸穿过所述层面且穿过所述连接区。所述开口破坏所述导电线的所述分量中的一个，而使所述分量中的另一个仍能跨越所述连接区携载所述电信号。

Description

包括冗余布线线路的集成式组合件，和具有延伸穿过其中的 开口的集成电路层面
技术领域
包括冗余布线线路的集成式组合件，和具有延伸穿过其中的开口的集成电路层面。
背景技术
现代计算架构中利用存储器来存储数据。一种类型的存储器为动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可提供结构简单、低成本且速度快的优点。
DRAM可利用存储器单元，所述存储器单元具有一个电容器与一个晶体管的组合(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区耦合。图1中示出实例1T-1C存储器单元2，其中晶体管标记为T且电容器标记为C。电容器具有与晶体管的源极/漏极区耦合的一个节点，且具有与共同板CP耦合的另一节点。共同板可与例如处于从大于或等于接地到小于或等于VCC的范围内的电压的任何合适电压耦合(即，接地≤CP≤VCC)。在一些应用中，共同板处于约二分之一VCC(即，约VCC/2)的电压下。晶体管具有耦合到字线WL(即，接入线)的栅极，且具有耦合到位线BL(即，数字线或感测线)的源极/漏极区。在操作中，由沿着字线的电压生成的电场可在读取/写入操作期间以选通方式将位线耦合到电容器。
图2中示出另一现有技术1T-1C存储器单元配置。图2的配置示出两个存储器单元2a和2b；其中存储器单元2a包括晶体管T1和电容器C1，且其中存储器单元2b包括晶体管T2和电容器C2。字线WL0和WL1分别与晶体管T1和T2的栅极电耦合。存储器单元2a和2b共享到位线BL的连接。
上文描述的存储器单元可并入到存储器阵列中，且在一些应用中存储器阵列可具有开放式位线布置。图3中示出具有开放式位线架构的实例集成式组合件9。组合件9包含两个侧向邻近的存储器阵列(“阵列1”和“阵列2”)，其中所述阵列中的每一个包含图2中描述的类型的存储器单元(图3中未标记以便简化图式)。字线WL0到WL7跨越阵列延伸，且与字线驱动器耦合。数字线D0到D8与第一阵列(阵列1)相关联，且数字线D0*到D8*与第二阵列(阵列2)相关联。感测放大器SA0到SA8设置于第一与第二阵列之间。处于相同高度的数字线彼此配对且通过感测放大器进行比较(例如，数字线D0和D0*彼此配对且与感测放大器SA0进行比较)。在读取操作中，配对的数字线中的一个可充当确定配对的数字线中的另一个的电性质(例如，电压)的参考。
集成电路制造的持续目标为增强集成。为实现高度集成，存在对集成电路的堆叠层面(层)的兴趣。然而，证明尤其由于通常至少存在层面未对准的一些风险，故难以将来自上部层面的电路与下部层面的电路耦合。期望的是开发使来自上部层面的电路能够与下部层面的电路耦合，且使得有能力校正可能的未对准的三维布置。
发明内容
在一个方面中，本申请涉及一种集成式组合件，其包括：信号载体结构，其由层面支撑且沿着纵向方向延伸；所述信号载体结构被配置成携载信号；连接区，其沿着所述信号载体结构；所述信号载体结构在其穿过所述连接区时分成多个分量，其中所述分量沿着与所述纵向方向正交的侧向方向彼此隔开地散布；以及开口，其竖直地穿过所述层面且穿过所述连接区；所述开口破坏所述信号载体结构的所述分量中的一个，而使所述分量中的另一个仍能跨越所述连接区携载所述信号。
在另一方面中，本申请涉及一种集成式组合件，其包括：布线的线，其由层面支撑且沿着第一方向延伸；连接区，其沿着所述线；所述线中的每一个在所述连接区的一侧上具有第一端且在所述连接区的另一侧上具有第二端；所述线中的每一个在其穿过所述连接区时分叉成配对分量，其中所述线中的每一个的所述配对分量沿着与所述第一方向正交的第二方向彼此隔开地散布；以及开口，其竖直地穿过所述层面且穿过所述连接区；所述开口破坏所述线中的一个的所述配对分量中的一个，而使所述线中的所述一个的所述配对分量中的另一个仍能跨越所述连接区携载信号。
在另一方面中，本申请涉及一种集成式组合件，其包括：第一层面，其包括第一电路；第二层面，其在所述第一层面上方；布线的线，其沿着所述第二层面；连接区，其沿着所述线；所述线中的每一个在所述连接区的一侧上具有第一端且在所述连接区的另一侧上具有第二端；所述线中的每一个在其穿过所述连接区时分叉成配对分量，其中所述线中的每一个的所述配对分量彼此隔开地散布；开口，其竖直地穿过所述第二层面且穿过所述连接区；所述开口破坏所述线中的至少一个的所述配对分量中的一个，而使所述线中的所述至少一个的所述配对分量中的另一个仍能跨越所述连接区携载信号；以及竖直互连件，其与所述第一层面的所述第一电路电耦合、延伸穿过所述开口且与穿过所述连接区的所述分量中的个别分量电耦合。
在另一方面中，本申请涉及一种集成式组合件，其包括：第一层面，其包括字线驱动器电路；第二层面，其在所述第一层面上方且包括从第二存储器阵列纵向偏移的第一存储器阵列；第三层面，其在所述第二层面上方且包括从第四存储器阵列纵向偏移的第三存储器阵列；第一字线，其从所述第一存储器阵列延伸到所述第二存储器阵列；第一连接区，其沿着所述第一字线；所述第一字线中的每一个在其穿过所述第一连接区时分叉成配对第一分量，其中所述第一字线中的每一个的所述配对第一分量彼此侧向地偏移；第二字线，其从所述第三存储器阵列延伸到所述第四存储器阵列；第二连接区，其沿着所述第二字线；所述第二字线中的每一个在其穿过所述第二连接区时分叉成配对第二分量，其中所述第二字线中的每一个的所述配对第二分量彼此侧向地偏移；第一开口，其竖直地穿过所述第二层面且穿过所述第一连接区；所述第一开口破坏所述第一字线中的一个的所述配对第一分量中的一个，而使所述第一字线中的所述一个的所述配对第一分量中的另一个仍能跨越所述第一连接区携载第一信号；第二开口，其竖直地穿过所述第三层面且穿过所述第二连接区；所述第二开口破坏所述第二字线中的一个的所述配对第二分量中的一个，而使所述第二字线中的所述一个的所述配对第二分量中的另一个仍能跨越所述第二连接区携载第二信号；第一竖直互连件，其与所述字线驱动器电路电耦合、延伸穿过所述第一开口且与穿过所述第一连接区的所述第一分量中的个别分量电耦合；以及第二竖直互连件，其与所述字线驱动器电路电耦合、延伸穿过所述第一开口、延伸穿过所述第二开口且与穿过所述第二连接区的所述第二分量中的个别分量电耦合。
附图说明
图1为具有1个晶体管和1个电容器的现有技术存储器单元的示意图。
图2为各自具有1个晶体管和1个电容器且共享位线连接的一对现有技术存储器单元的示意图。
图3为具有开放式位线架构的现有技术集成式组合件的示意图。
图4为具有相对于彼此竖直地移位的多个层面的实例集成式组合件的示意图。
图5为具有相对于彼此竖直地移位的多个层面的另一实例集成式组合件的示意图。
图6为实例布线布局的示意图。
图7为实例布线布局的平面图。
图8示出沿着图7的线A-A、B-B、C-C、D-D、E-E、F-F和G-G的示意性横截面侧视图。
图9为实例布线布局的平面图。
图10为沿着图9的线10-10的示意性横截面侧视图。
图11到15为实例布线布局的平面图。
图16为具有相对于彼此竖直地移位的多个层面的另一实例集成式组合件的示意图。
图17为实例集成式组合件的区的示意性横截面侧视图。
具体实施方式
一些实施例包含具有延伸穿过连接区的导电线的集成式组合件。导电线在连接区内分成多个分量。开口延伸穿过连接区且破坏分量中的一或多个。剩余分量跨越连接区携载信号。参考图4到17描述实例实施例。
参考图4，集成式组合件10包含基底12、在基底上方的第一层面14和在第一层面上方的第二层面16。基底12、层面14和层面16可被视为彼此堆叠的层级的实例。层级可位于不同半导体裸片内，或至少层级中的两个可位于相同半导体裸片内。
基底12可包括半导体材料；且可能例如包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底12可被称作半导体衬底。术语“半导体衬底”意指任何包括半导体材料的构造，包含但不限于块体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，以及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”是指任何支撑结构，包含但不限于上文描述的半导体衬底。在一些应用中，基底12可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。层面14和16也可包括半导体材料。
结构12被称为“基底”，这是因为其在层面14和16下方。结构12可替代地被称为层面。结构12可以是组合件(如所示)的最底层面，或额外层面可存在于所说明结构12之下。并且，额外层面可存在于结构16上方。
基底12支撑电路18，其中此电路由多个导电线(例如，布线)20表示。电路18可被称为第一电路。
层面14支撑电路22，其中此电路由多个导电线(例如，布线)24表示。电路22可被称为第二电路。
层面16支撑电路26，其中此电路由多个导电线(例如，布线)28表示。电路26可被称为第三电路。
本文中描述的实施例涉及使得与上部层面(例如，层面14和/或层面16)相关联的布线能够耦合到下部层面(例如，基底12)的布线的架构。图4示出指示为将第二电路22的线24与第一电路18的线20耦合的实例互连件30，且示出指示为将第三电路26的线28与第一电路18的线20耦合的实例互连件32。不幸的是，互连件30需要穿过层面14，且互连件32需要穿过层面14和16两者。如果与层面相关联的电路高度集成(即，紧密封装)，则可能难以找出适于形成互连件30和32穿过层面所需的开口的层面区。图5示出呈如下配置的组合件10，所述配置示出根据本文中描述的本发明的一些实施例的问题解决方案。具体来说，分别形成沿着层面14和16的连接区(或穿过区)34和36；且形成穿过区34和36的开口38和40。
连接区34和36沿着电路22和26提供冗余，从而使得可在不牺牲电路的个别接线(即，电路22的接线24和电路26的接线28)的信号携载能力的情况下形成开口34和36。信号可为电信号；例如电流、电压等。
图4和5示出将层面14的电路22与层面16的电路26耦合的额外互连件29。在使互连件29穿过层面16时遇到与使互连件30和32穿过层面14和16时类似的问题；且可利用与相对于互连件30和32所描述类似的解决方案。
尽管图4和5中示出三个层面12、14和16，但应理解，本文中描述的实施例可应用于仅具有两个层面(例如，层面12和14)或具有超过三个层面的三维架构构造。
图6示意性地说明实例连接区48。具体来说，图6示出具有含有接线46的电路44的集成式组合件42，其中接线穿过连接区48。每一接线具有接近连接区的第一侧47的第一端，且具有接近连接区的第二侧49的第二端。个别接线46标记为1、2、3、4、5和6，从而使得可在连接区48的每一侧上容易地标识接线。
在连接区48内，接线各自分成多个冗余路径。在示出的实施例中，每一接线分叉成两个路径，其中一个路径为“a路径”(或第一路径)且另一路径为“b路径”(或第二路径)。例如，接线1分成遵循标记为1a的“a路径”和标记为1b的“b路径”。
开口50形成为穿过连接区48。只要开口仅破坏任一导电线46的两个路径中的一个，则所有导电线将能够跨越连接区携载电信号。例如，如果路径1a被破坏，则接线1将仍能够经由路径1b跨越连接区48携载电信号。
在一些实施例中，连接区48可被视为沿着电路的各种接线提供冗余，以使得接线能够在可穿过连接区形成的一或多个开口周围携载电信号。
尽管结构46被描述为配置成携载电信号的接线，但应理解，在一些实施例中，结构46可被一般地视为配置成携载与集成电路相关联的任何合适信号(例如，电磁辐射)的任何配置的信号载体结构(例如，波导)。
图7和8示出包括连接区48的另一组合件52，且说明跨越连接区的实例冗余配置。图7为连接区的俯视图(或平面图)，且图8示出沿着图7的线A-A、B-B、C-C、D-D、E-E、F-F和G-G的横截面。
导电线46(或其它合适的载体结构)穿过连接区48。导电线被标记为1、2、3、4、5、6、7和8，从而使得可在连接区48的每一侧上容易地标识所述线。在一些实施例中，导电线中的每一个可被称为布线。在示出的实施例中，导电线在连接区48的任一侧上彼此平行且具有间距P1。线46可由例如图5的层面14和16中的一个的层面支撑。因此，连接区48可表示先前参考图5所描述的连接区34和36中的一个。
导电线46可包括任何合适的导电组成；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂的半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多种。
线46中的每一个具有接近连接区48的第一侧47的第一端，且具有接近连接区的第二侧49的第二端。线的第一和第二端分别沿着横截面B-B和F-F；其中图7的最上线(即，线8)的第一端标记为51，且此最上线的第二端标记为53。
线46中的每一个在穿过连接区48时分叉成一对分量。具体来说，线1分成分量1t和1b；线2分成分量2t和2b；线3分成分量3t和3b；线4分成分量4t和4b；线5分成分量5t和5b；线6分成分量6t和6b；线7分成分量7t和7b；且线8分成分量8t和8b。
在一些实施例中，线46可被视为沿着第一方向(或纵向方向)延伸；其中此第一方向沿着图7中示出的轴线11。每一线的配对分量(例如，线1的配对分量1b和1t)沿着与第一方向正交的第二方向(或侧向方向)彼此隔开地散布；其中此第二方向沿着图7中示出的轴线13。在示出的实施例中，隔开散布的分量(例如，1t、1b、2t、2b等)具有与线46相同的间距P1。在其它实施例中，隔开散布的分量可相对于线46的间距具有不同间距。
图8示出每一线46的配对分量相对于彼此竖直地偏移。例如，线1的分量1t和1b竖直地偏移，其中分量1t为顶部分量且分量1b为底部分量。顶部和底部分量可包括任何合适的导电组成；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂的半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多种。在一些实施例中，个别线的顶部和底部分量(例如，线1的顶部分量1t和底部分量1b)可包括彼此相同的组成(例如，两者都可包括金属，例如氮化钛和钨中的一或两个)，且在其它实施例中，其可包括相对于彼此不同的组成(例如，可包括相对于彼此不同的金属；例如一个可包括钛而另一个包括钨)。
参考图8，沿着图1的A-A和G-G的横截面示出导电线46中的每一个为单体结构。沿着B-B和F-F的横截面(即，连接区48的边缘处的横截面)示出线46现在分成竖直地隔开的分量(例如，线1分成顶部分量1t和底部分量1b)。沿着C-C和D-D的横截面示出竖直地隔开的分量相对于彼此侧向地散布(例如，顶部分量1t散布成不再在底部分量1b正上方)。沿着D-D的横截面示出竖直地隔开的分量在连接区48内处于其全侧向散布。在说明的实施例中，来自一条线(即，第一线)的顶部分量沿着横截面D-D在另一线(即，第二线)的底部分量正上方(例如，线1的顶部分量1t在线5的底部分量5b正上方)。
在一些实施例中，导电线46可为字线，且分量1b、1t等可被称为字线分量。例如，图16(下文论述)示出沿着字线形成类似于连接区48的连接区的实例实施例。
图9和10示出与其它线隔离的线1，以进一步说明顶部分量1t与底部分量1b之间的关系。图9示出线1的俯视图，且以虚线视图示出底部分量1b以指示其在顶部分量1t下方。图10示出沿着图9的截面10-10的视图，或换句话说，示出沿着顶部分量1t的视图。图10中以虚线视图示出底部分量1b，以说明其相对于图10的横截面在平面之外。图10的分量1b和1t示出为相对于彼此竖直地偏移，且在接近连接区48的末端47和49处彼此接合。
图10示出线1包括在连接区48外部的材料54，示出顶部分量1t包括材料56，且示出底部分量1b包括材料58。在一些实施例中，材料54、56和58的组成可都彼此相同(即，都可包括相同的金属；且在一些实施例中，都可包括钨和氮化钛中的一或两个)。在一些实施例中，材料54、56和58中的至少一个可包括不同于材料54、56和58中的至少一个其它材料的组成的组成。
再次参考图7和8，线46在连接区48内分成隔开散布的分量(例如，线1分成隔开散布的分量1t和1b)能提供冗余，所述冗余使得可以在不完全破坏线46中的任一个的情况下形成穿过连接区48的开口。实际上，开口可以制造成仅破坏线的一个分量，而使其它分量可用以跨越连接区携载信号(例如，电信号，例如电压、电流等)。例如，图11示出具有穿过其中的两个开口60和62的组合件52。在一些实施例中，组合件52可沿着层面(例如，图5的层面14和16中的一个)，且开口60和62可竖直地延伸穿过组合件52。
开口60切削分量6t和7t；且开口62切削分量1t、5b和4b。然而，分量1b、2b、3b、6b、7b、8b、2t、3t、4t、5t和8t仍能跨越连接区48携载信号。因此，线1、2、3、4、5、6、7和8中的每一个具有仍能跨越连接区48携载信号的至少一个分量。可以调适穿过连接区48形成的开口数目、开口的大小和开口之间的间隔，从而使得进入连接区48的每条线将具有仍能跨越连接区携载信号的至少一个分量。
图11的所说明实施例示出八条线46穿过连接区48。应理解，此为连接区概念的一般表示，且在其它实施例中，不同数目个线可穿过类似连接区。例如，在一些实施例中，可存在少于八条线穿过连接区，或大于八条线穿过连接区。例如，在一些实施例中，可存在16条线、32条线、64条线等穿过连接区。
图12示出与图11的剩余线隔离的线7，以说明由分量7b和7t提供的有利冗余。开口60破坏分量7t，而使分量7b能跨越连接区48传导信号。互连件64示意性地说明为与分量7t耦合。提供导电路径66和68，以示出可沿着线7以任一方向携载来自互连件64的信号。具体来说，路径66沿着第一方向67携载信号，且路径68沿着第二方向69携载信号。应注意，路径66和68可倒转以沿着线并朝向互连件64携载信号。
再次参考图11，图式中提供替代编号以匹配与图5的层面14相关联的编号。因此，图11的连接区48可替代地视为上文参考图5所描述的区34，图11的线46可替代地视为图5的线24，且图11的开口62可替代地视为图5的开口38。在一些实施例中，图5可被视为示出包括第一电路18的第一层面12，和在第一层面上方的第二层面14。第二层面包括布线的线24。连接区34沿着所述线。线中的每一个在连接区的一侧47(图11)上具有第一端51(图11)，且在连接区的第二侧49(图11)上具有第二端53(图11)。线中的每一个在其穿过连接区时分叉成配对分量(其中图11中示出实例配对分量1b、1t等)。配对分量彼此隔开地散布。开口38穿过第二层面14(图5)并穿过连接区34，且破坏线中的至少一个(例如，线7)的配对分量中的一个(例如，7t)，而使配对分量中的另一个(例如，7b)能跨越连接区携载信号。竖直互连件(例如，图5的30)与第一层面12(图5中示出)的第一电路18电耦合、延伸穿过开口34，且与穿过连接区的个别分量电耦合(其中图5中示意性地说明此连接，其中图12中示出实例互连件64，且其中下文参考图17更详细地描述实例连接)。
图5的第一电路18可为任何合适的电路，且在一些实施例中可为字线驱动器电路。图5的第二电路22可为任何合适的电路，且在一些实施例中可为与一或多个存储器阵列相关联的字线。
图5的实施例示出穿过连接区34且将第一电路18与第三层面16的第三电路26耦合的第二竖直互连件32。第二竖直互连件穿过第三层面16中的开口40。开口40延伸穿过可类似于图11的连接区48的连接区36。在一些实施例中，与第二层面14相关联的导电线24可被称为第一线，且与第三层面16相关联的导电线28可被称为第二线。开口40可被视为延伸穿过第二连接区36的第二开口，且竖直互连件32可被视为延伸穿过第二开口以与第二线28中的一个耦合的第二竖直互连件。
在一些实施例中，图5的电路18可为字线驱动器电路，且第一线24和第二线28可为与沿着第二层面14和第三层面16的存储器阵列相关联的字线。
线46分成所说明的分量(例如，线1分成分量1b和1t)可包括线与分量之间的任何合适角度。图13示出分成分量1t和1b的线1的一部分。线1沿着第一轴线31延伸，且分量1b和1t分别沿着第二轴线33和第三轴线35延伸。第一角度37介于第一轴线31与第二轴线33之间：且第二角度39介于第一轴线31与第三轴线35之间。在一些实施例中，第一角度37和第二角度39可大体上彼此相同(其中术语“大体上相同”意指在合理的制造和测量公差内相同)，且在其它实施例中，第一角度37和第二角度39可相对于彼此不同。角度37和39可为在连接区48(图11)内实现所要冗余，同时维持与高度集成相关联的所要紧密封装的任何合适角度。在一些实施例中，角度37和39可处于从大于约0°到小于或等于约80°的范围内；处于从约10°到约60°的范围内等。
图13示出角度37和39彼此大约相同的实施例。图14和15示出角度37和39彼此不同的替代实施例。
图14示出线1分成分量1b和1t的实施例；且示出上文参考图13所描述的第一轴线31、第二轴线33和第三轴线35，连同角度37和39。与图13的实施例对比，图14的角度37和39相对于彼此不同。
图15示出角度37和39(图15中未标记角度39)相对于彼此不同的另一实施例，且示出角度39(图15中未标记)约为0°(或替代地视为约180°)的实施例。
上文所描述的连接区可用于任何合适应用。图16示出说明实例应用的集成式组合件70，其中连接区用于将与第一层面(或基底)12相关联的字线驱动器电路72与竖直堆叠的层面14和16的字线连接。层面14和16在图16中标记为层面-1和层面-2。
第二层面14在第一层面12上方，且包括从第二存储器阵列76a(阵列-2)纵向偏移的第一存储器阵列74a(阵列-1)。存储器阵列可类似于上文参考图1到3所描述的阵列。
字线从第一存储器阵列74a延伸到第二存储器阵列76a；其中实例字线被示出为WL1a，且其类似于图3的字线WL1。字线WL1a可被称为类似于图11的导电线46的字线46a。沿着层面14的字线可被称为第一字线。
第三层面16在第二层面14上方，且包括从第四存储器阵列76b(阵列-2)纵向偏移的第三存储器阵列74b(阵列-1)。
字线从第三存储器阵列74b延伸到第四存储器阵列76b；其中实例字线被示出为WL1b，且其类似于图3的字线WL1。字线WL1b可被称为类似于图11的导电线46的字线46b。沿着层面16的字线可被称为第二字线。
第一连接区48a沿着第一字线46a，且第二连接区48b沿着第二字线46b。连接区48a和48b可与上文参考图7、8和11所描述的连接区48相同；且因此，字线在其穿过连接区时可分叉成配对分量(例如，可分叉成类似于上文参考图7、8和11所描述的分量1t、1b等的分量)。第一字线46a的分量可被称为第一分量，且第二字线46b的分量可被称为第二分量。
第一开口62a(类似于图11的开口62)竖直地穿过第二层面14且穿过第一连接区48a。第一开口破坏第一字线中的一个的配对第一分量中的一个(例如，破坏类似于图11的线1的字线1的分量1t)，而使第一字线中的所述一个的配对第一分量中的另一个(例如，使字线1的分量1b)仍能跨越第一连接区48a携载第一信号。
第二开口62b(类似于图11的开口62)竖直地穿过第三层面16且穿过第二连接区48b。第二开口破坏第二字线中的一个的配对第二分量中的一个(例如，破坏类似于图11的线1的字线1的分量1t)，而使第二字线中的所述一个的配对第二分量中的另一个(例如，使字线1的分量1b)仍能跨越第一连接区48b携载第二信号。
第一竖直互连件78耦合到字线驱动器电路72、延伸穿过第一开口62a且与穿过第一连接区48a的第一分量中的一个电耦合(此连接可类似于上文参考图7所描述的连接64，且可用类似于下文参考图17所描述的配置来实现)。
第二竖直互连件80耦合到字线驱动器电路72、延伸穿过第一开口62a、延伸穿过第二开口62b且与穿过第二连接区48b的第二分量中的一个电耦合(此连接可类似于上文参考图7所描述的连接64，且可用类似于下文参考图17所描述的配置来实现)。
竖直互连件(例如，图16的78和80)可与利用任何合适配置的字线分量耦合。在一些实施例中，可能需要将竖直互连件与顶部字线分量耦合，这是因为此类字线分量相比底部字线分量可能更易于接入，尤其在一些底部字线分量竖直地堆叠在顶部字线分量下面时更是如此。图17示出可用于将互连件耦合到字线分量的实例配置。
图17示出包括在基底12上方的层面14的组合件70的区。基底12包含由衬底90(例如，半导体衬底)支撑的字线驱动器电路72。互连件78和80示出为与字线驱动器电路72电耦合。互连件竖直地延伸穿过开口62a。互连件80朝向第三层面16(图16中示出)继续朝上，而互连件78跨越几个字线的顶部分量2t和3t水平地延伸(其中图7、8、11和16中示出实例字线46、46a)且电连接到顶部分量3t。
上文所论述的组合件和结构可在集成电路内利用(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用应用模块中，且可包含多层、多片模块。电子系统可为以下广泛范围的系统中的任一个：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
除非另外指定，否则本文中所描述的各种材料、物质、组合物等可用现在已知或待开发的任何合适方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”和“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本发明中被视为同义的。在一些情况下术语“电介质”和在其它情况下术语“绝缘”(或“电绝缘”)可用于在本发明内提供语言变化以简化以下权利要求书内的前提基础，而非用于指示任何显著化学或电差异。
图式中的各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所示定向旋转。本文中所提供的描述和以下权利要求书涉及在各种特征之间具有所描述关系的任何结构，无关于结构是处于图式的特定定向还是相对于此类定向旋转。
除非另外规定，否则随附说明的横截面视图仅示出横截面平面内的特征而不示出横截面平面后方的材料，以便简化图式。
当结构被称作在另一结构“上”、与另一结构“邻近”或“抵靠”另一结构时，所述结构可直接在另一结构上或还可能存在中介结构。相比之下，当结构被称作“直接”在另一结构“上”、“直接邻近”或“直接抵靠”另一结构时，不存在中介结构。术语“正下方”、“正上方”等不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对准。
结构(例如，层、材料等)可被称为“竖直延伸”，以指示结构通常从下伏基底(例如，衬底)朝上延伸。竖直延伸的结构可或可不相对于基底的上表面大体正交延伸。
一些实施例包含一种集成式组合件，其具有由层面支撑且沿着纵向方向延伸的导电线。导电线被配置成携载电信号。连接区沿着导电线。导电线在其穿过连接区时分成多个分量。分量沿着与纵向方向正交的侧向方向彼此隔开地散布。开口竖直地延伸穿过层面且穿过连接区。开口破坏导电线的分量中的一个，而使分量中的另一个仍能跨越连接区携载电信号。
一些实施例包含一种集成式组合件，其包括由层面支撑且沿着纵向方向延伸的信号载体结构。信号载体结构被配置成携载信号。连接区沿着信号载体结构。信号载体结构在其穿过连接区时分成多个分量，其中所述分量沿着与纵向方向正交的侧向方向彼此隔开地散布。开口竖直地延伸穿过层面且穿过连接区。开口破坏信号载体结构的分量中的一个，而使分量中的另一个仍能跨越连接区携载信号。
一些实施例包含一种集成式组合件，其包括由层面支撑且沿着第一方向延伸的布线的线。连接区沿着所述线。线中的每一个在连接区的一侧上具有第一端且在连接区的另一侧上具有第二端。线中的每一个在其穿过连接区时分叉成配对分量，其中线中的每一个的所述配对分量沿着与第一方向正交的第二方向彼此隔开地散布。开口竖直地延伸穿过层面且穿过连接区。开口破坏线中的一个的配对分量中的一个，而使线中的所述一个的配对分量中的另一个仍能跨越连接区携载信号。
一些实施例包含一种集成式组合件，其包含包括第一电路的第一层面、在第一层面上方的第二层面，和沿着第二层面布线的线。连接区沿着所述线。线中的每一个在连接区的一侧上具有第一端且在连接区的另一侧上具有第二端。线中的每一个在其穿过连接区时分叉成配对分量，其中线中的每一个的所述配对分量彼此隔开地散布。开口竖直地延伸穿过第二层面且穿过连接区。开口破坏线中的至少一个的配对分量中的一个，而使线中的所述至少一个的配对分量中的另一个仍能跨越连接区携载信号。竖直互连件与第一层面的第一电路电耦合、延伸穿过开口且与穿过连接区的个别分量电耦合。
一些实施例包含一种集成式组合件，其具有包括字线驱动器电路的第一层面。第二层面在第一层面上方，且包括从第二存储器阵列纵向偏移的第一存储器阵列。第三层面在第二层面上方，且包括从第四存储器阵列纵向偏移的第三存储器阵列。第一字线从第一存储器阵列延伸到第二存储器阵列。第一连接区沿着第一字线。第一字线中的每一个在其穿过第一连接区时分叉成配对第一分量，其中第一字线中的每一个的所述配对第一分量彼此侧向地偏移。第二字线从第三存储器阵列延伸到第四存储器阵列。第二连接区沿着第二字线。第二字线中的每一个在其穿过第二连接区时分叉成配对第二分量，其中第二字线中的每一个的所述配对第二分量彼此侧向地偏移。第一开口竖直地延伸穿过第二层面且穿过第一连接区。第一开口破坏第一字线中的一个的配对第一分量中的一个，而使第一字线中的所述一个的配对第一分量中的另一个仍能跨越第一连接区携载第一信号。第二开口竖直地延伸穿过第三层面且穿过第二连接区。第二开口破坏第二字线中的一个的配对第二分量中的一个，而使第二字线中的所述一个的配对第二分量中的另一个仍能跨越第二连接区携载第二信号。第一竖直互连件与第一层面的字线驱动器电路电耦合、延伸穿过第一开口且与穿过第一连接区的个别第一分量电耦合。第二竖直互连件与第一层面的字线驱动器电路电耦合、延伸穿过第一开口、延伸穿过第二开口且与穿过第二连接区的个别第二分量电耦合。
根据规定，已就结构和方法特征来说以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所示出和描述的特定特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (35)

1.一种集成式组合件，其包括：
信号载体结构，其由层面支撑且沿着纵向方向延伸；所述信号载体结构被配置成携载信号；
连接区，其沿着所述信号载体结构；所述信号载体结构在其穿过所述连接区时分成多个分量，其中所述分量沿着与所述纵向方向正交的侧向方向彼此隔开地散布；以及
开口，其竖直地穿过所述层面且穿过所述连接区；所述开口破坏所述信号载体结构的所述分量中的一个，而使所述分量中的另一个仍能跨越所述连接区携载所述信号。
2.根据权利要求1所述的集成式组合件，其中所述信号载体结构为导电线，且其中所述信号为电信号。
3.根据权利要求2所述的集成式组合件，其中所述导电线在其穿过所述连接区时分叉成一对所述分量。
4.根据权利要求3所述的集成式组合件，其中所述对分量中的所述分量相对于彼此竖直地偏移。
5.根据权利要求3所述的集成式组合件，其中所述对分量中的所述分量中的每一个包括金属。
6.根据权利要求3所述的集成式组合件，其中所述对分量中的所述分量包括彼此相同的组成。
7.根据权利要求3所述的集成式组合件，其中所述对分量中的所述分量包括相对于彼此不同的组成。
8.一种集成式组合件，其包括：
布线的线，其由层面支撑且沿着第一方向延伸；
连接区，其沿着所述线；所述线中的每一个在所述连接区的一侧上具有第一端且在所述连接区的另一侧上具有第二端；所述线中的每一个在其穿过所述连接区时分叉成配对分量，其中所述线中的每一个的所述配对分量沿着与所述第一方向正交的第二方向彼此隔开地散布；以及
开口，其竖直地穿过所述层面且穿过所述连接区；所述开口破坏所述线中的一个的所述配对分量中的一个，而使所述线中的所述一个的所述配对分量中的另一个仍能跨越所述连接区携载信号。
9.根据权利要求8所述的集成式组合件，其中所述线中的每一个的所述配对分量相对于彼此竖直地偏移，其中所述线中的每一个的所述配对分量中的第一个为顶部分量，且其中所述线中的每一个的所述配对分量中的第二个为底部分量。
10.根据权利要求9所述的集成式组合件，其中所述线包含第一线和第二线；且其中所述第一线的顶部分量在所述第二线的所述底部分量正上方。
11.根据权利要求9所述的集成式组合件，其中所述顶部分量和所述底部分量包括彼此相同的组成。
12.根据权利要求9所述的集成式组合件，其中所述顶部分量和所述底部分量包括相对于彼此不同的组成。
13.根据权利要求8所述的集成式组合件，其中所述线和所述配对分量包括金属。
14.根据权利要求8所述的集成式组合件，其中所述线在所述线的所述第一端和所述第二端处彼此平行。
15.一种集成式组合件，其包括：
第一层面，其包括第一电路；
第二层面，其在所述第一层面上方；
布线的线，其沿着所述第二层面；
连接区，其沿着所述线；所述线中的每一个在所述连接区的一侧上具有第一端且在所述连接区的另一侧上具有第二端；所述线中的每一个在其穿过所述连接区时分叉成配对分量，其中所述线中的每一个的所述配对分量彼此隔开地散布；
开口，其竖直地穿过所述第二层面且穿过所述连接区；所述开口破坏所述线中的至少一个的所述配对分量中的一个，而使所述线中的所述至少一个的所述配对分量中的另一个仍能跨越所述连接区携载信号；以及
竖直互连件，其与所述第一层面的所述第一电路电耦合、延伸穿过所述开口且与穿过所述连接区的所述分量中的个别分量电耦合。
16.根据权利要求15所述的集成式组合件，其中所述线具有间距，且其中所述配对分量具有所述间距。
17.根据权利要求15所述的集成式组合件，其中所述第一电路为字线驱动器电路，且其中所述线为字线。
18.根据权利要求15所述的集成式组合件，其中所述线中的每一个的所述配对分量相对于彼此竖直地偏移，且为顶部分量和底部分量。
19.根据权利要求18所述的集成式组合件，其中所述线中的一个的所述顶部分量在所述线中的另一个的所述底部分量正上方。
20.根据权利要求18所述的集成式组合件，其中与所述竖直互连件电耦合的所述分量中的所述个别分量为顶部分量。
21.根据权利要求15所述的集成式组合件，其包括在所述第二层面上方的第三层面；其中所述竖直互连件为第一竖直互连件；且所述集成式组合件进一步包括与所述第一电路电耦合且延伸穿过所述开口并延伸到所述第三层面的第二竖直互连件。
22.根据权利要求21所述的集成式组合件，其中所述线为第一线，所述连接区为第一连接区，所述开口为第一开口；且所述集成式组合件进一步包括：
布线的第二线，其沿着所述第三层面；
第二连接区，其沿着所述第二线；
第二开口，其延伸穿过所述第二连接区；以及
所述第二竖直互连件，其延伸穿过所述第二开口并与所述第二线中的一个耦合。
23.根据权利要求22所述的集成式组合件，其中所述第一电路为字线驱动器电路，且其中所述第一线和所述第二线为字线。
24.一种集成式组合件，其包括：
第一层面，其包括字线驱动器电路；
第二层面，其在所述第一层面上方且包括从第二存储器阵列纵向偏移的第一存储器阵列；
第三层面，其在所述第二层面上方且包括从第四存储器阵列纵向偏移的第三存储器阵列；
第一字线，其从所述第一存储器阵列延伸到所述第二存储器阵列；
第一连接区，其沿着所述第一字线；所述第一字线中的每一个在其穿过所述第一连接区时分叉成配对第一分量，其中所述第一字线中的每一个的所述配对第一分量彼此侧向地偏移；
第二字线，其从所述第三存储器阵列延伸到所述第四存储器阵列；
第二连接区，其沿着所述第二字线；所述第二字线中的每一个在其穿过所述第二连接区时分叉成配对第二分量，其中所述第二字线中的每一个的所述配对第二分量彼此侧向地偏移；
第一开口，其竖直地穿过所述第二层面且穿过所述第一连接区；所述第一开口破坏所述第一字线中的一个的所述配对第一分量中的一个，而使所述第一字线中的所述一个的所述配对第一分量中的另一个仍能跨越所述第一连接区携载第一信号；
第二开口，其竖直地穿过所述第三层面且穿过所述第二连接区；所述第二开口破坏所述第二字线中的一个的所述配对第二分量中的一个，而使所述第二字线中的所述一个的所述配对第二分量中的另一个仍能跨越所述第二连接区携载第二信号；
第一竖直互连件，其与所述字线驱动器电路电耦合、延伸穿过所述第一开口且与穿过所述第一连接区的所述第一分量中的个别分量电耦合；以及
第二竖直互连件，其与所述字线驱动器电路电耦合、延伸穿过所述第一开口、延伸穿过所述第二开口且与穿过所述第二连接区的所述第二分量中的个别分量电耦合。
25.根据权利要求24所述的集成式组合件，其中所述第一字线中的每一个的所述配对第一分量相对于彼此竖直地偏移，且为顶部分量和底部分量。
26.根据权利要求25所述的集成式组合件，其中所述第一字线中的一个的所述顶部分量在所述第一字线中的另一个的所述底部分量正上方。
27.根据权利要求25所述的集成式组合件，其中所述第一分量中的所述个别分量为顶部分量。
28.根据权利要求25所述的集成式组合件，其中所述顶部分量和所述底部分量包括彼此相同的组成。
29.根据权利要求25所述的集成式组合件，其中所述顶部分量和所述底部分量包括相对于彼此不同的组成。
30.根据权利要求24所述的集成式组合件，其中所述第二字线中的每一个的所述配对第二分量相对于彼此竖直地偏移，且为顶部分量和底部分量。
31.根据权利要求30所述的集成式组合件，其中所述第二字线中的一个的所述顶部分量在所述第二字线中的另一个的所述底部分量正上方。
32.根据权利要求30所述的集成式组合件，其中所述第二分量中的所述个别分量为顶部分量。
33.根据权利要求30所述的集成式组合件，其中所述顶部分量和所述底部分量包括彼此相同的组成。
34.根据权利要求30所述的集成式组合件，其中所述顶部分量和所述底部分量包括相对于彼此不同的组成。
35.根据权利要求24所述的集成式组合件，其中：
所述第一字线中的每一个的所述配对第一分量相对于彼此竖直地偏移；且
所述第二字线中的每一个的所述配对第二分量相对于彼此竖直地偏移。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021108331A (ja) 2019-12-27 2021-07-29 キオクシア株式会社 半導体記憶装置
US11152056B1 (en) * 2020-09-14 2021-10-19 Micron Technology, Inc. Integrated assemblies
US11961579B2 (en) * 2022-05-18 2024-04-16 Micron Technology, Inc. Bit line noise suppression and related apparatuses, methods, and computing systems

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499639A (zh) * 2002-11-08 2004-05-26 ��ʽ���������Ƽ� 有效设计内部布线的半导体存储装置
CN101202267A (zh) * 2006-12-13 2008-06-18 国际商业机器公司 用于为集成电路芯片提供电互连的方法和结构
TW201042732A (en) * 2009-04-06 2010-12-01 Hewlett Packard Development Co Three dimensional multilayer circuit
US20140104938A1 (en) * 2012-10-12 2014-04-17 Micron Technology, Inc. Memory device architecture
US20140104968A1 (en) * 2012-10-12 2014-04-17 Micron Technology, Inc. Metallization scheme for integrated circuit
CN108701676A (zh) * 2016-05-16 2018-10-23 美光科技公司 具有与下部布线层的屏蔽线电耦合的上部布线层的屏蔽线的组合件

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499639A (zh) * 2002-11-08 2004-05-26 ��ʽ���������Ƽ� 有效设计内部布线的半导体存储装置
CN101202267A (zh) * 2006-12-13 2008-06-18 国际商业机器公司 用于为集成电路芯片提供电互连的方法和结构
TW201042732A (en) * 2009-04-06 2010-12-01 Hewlett Packard Development Co Three dimensional multilayer circuit
US20140104938A1 (en) * 2012-10-12 2014-04-17 Micron Technology, Inc. Memory device architecture
US20140104968A1 (en) * 2012-10-12 2014-04-17 Micron Technology, Inc. Metallization scheme for integrated circuit
CN108701676A (zh) * 2016-05-16 2018-10-23 美光科技公司 具有与下部布线层的屏蔽线电耦合的上部布线层的屏蔽线的组合件

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