KR100291009B1 - 반도체메모리장치용주변회로 - Google Patents

반도체메모리장치용주변회로 Download PDF

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KR100291009B1
KR100291009B1 KR1019970707742A KR19970707742A KR100291009B1 KR 100291009 B1 KR100291009 B1 KR 100291009B1 KR 1019970707742 A KR1019970707742 A KR 1019970707742A KR 19970707742 A KR19970707742 A KR 19970707742A KR 100291009 B1 KR100291009 B1 KR 100291009B1
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제이. 웨인 톰슨
트로이 에이. 매닝
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로데릭 더블류 루이스
마이크론 테크놀로지, 인크.
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Abstract

본 발명의 일 실시예에 따른 집적회로는 a)외부로 연장하는 일련의 도전성 런너(33)―인접한 런너들은 피치 방향에서 0.6미크론 이하의 디바이스 피치를 가짐―를 포함하는 제1 전자 디바이스 어레이(32)와, b)제1 어레이 주변의 제2 전자 디바이스 어레이(43)―이 제2 어레이 내로는 제1 어레이의 0.6미크론 도전성 런너들이 연장하며, 제2 어레이에서 일련의 도전성 런너들 중의 적어도 몇 개는 그들 자신 내에 각각의 분리된 갭(82)을 가지며, 이들 갭은 제2 어레이에서 상호정렬됨―와, c)제2 어레이에서 피치 방향과 실질적으로 평행한 방향으로, 상호정렬된 갭들 위에서 연장하는 크로스 런닝 도체(90-97)와, d)제2 어레이에서 분리된 갭에 관해 제공되는 절연 유전체층과, e)제2 어레이에서 절연 유전체층내에 제공되고 피치 방향과 실질적으로 수직한 방향으로 연장하는 일련의 전기적 도전성 플러그(105-112) ― 이들 도전성 플러그는 각각 제2 어레이에서 각각의 분리된 도전성 런너들 사이에서 각각의 갭들을 가로질러 연장하여 각각의 분리된 도전성 런너들을 상호접속하며, 크로스 런닝 도체는 도전성 플러그 위에서 연장함 ― 를 포함한다. 본 발명의 다른 실시예에 따른 메모리 집적회로는 피치 셀들에서 서로 다른 트랜지스터들의 분리된 활성 영역 영역들(431,421,411,401,391)을 전기적으로 상호접속하는 전기적 플러그들(47,50,52)을 포함한다.

Description

반도체 메모리 장치용 주변 회로{PERIPHERAL CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}
집적회로는 실리콘 웨이퍼와 같은 기판내의 영역을 패턴화하고 기판상의 층들을 패턴화함으로써 화학적 및 물리적으로 기판에 집적된다. 이들 영역 및 층들은 도체 및 저항체 제조를 위해 도전성 영역 및 층일 수 있다. 이들은 또한 서로 다른 도전성을 가질 수 있는데, 이것은 트랜지스터 및 다이오드 제조에 있어서 기본적이다.
집적회로 밀도가 지속적으로 증가하고 있으므로, 디바이스간 간격(device-to-device spacing)을 더욱 작게 해야 한다. 반도체 회로들의 레이아웃은 공통의 기능을 제공하는 동일한 셀 들의 어레이들로 통상 이루어진다. 예를 들어, 메모리 집적회로의 경우, 중앙의 어레이 영역에는 정렬된 배열의 개개 메모리 셀 들이 제공된다. 메모리 영역 자체의 주변에는 통상 각각의 셀 들에 관한 판독 및 기록 회로와 그 각각의 셀 들에 관한 액세스 회로가 제공된다. 한가지 유형의 주변회로로서는 “피치 셀(pitch cells)”이 있는데, 이들 피치 셀은 다수의 여러 가지 유형의 셀들 예를 들어 a)센스 앰프(sense amp), b)행 디코더(row decoder), c)데이터패스 디바이스(data pass device) 및 d)열 디코더(column decoder)로 구성된다. 이들 피치 셀의 각각은 다수의 트랜지스터 디바이스로 구성된다. 이들 디바이스는 기판 내에 형성된 공통의 활성 영역 확산 영역(common active area diffusion regions)들을 통상 갖는데, 이는 피치 셀 회로 상호접속을 위해서는 소정의 특정 활성 영역들을 다른 트랜지스터들의 다른 활성 영역들과 상호접속시켜야 할 필요가 있기 때문이다.
도 1은 다이나믹 랜덤 액세스 메모리(DRAM) 어레이와 연관된 주변 피치 셀 들의 종래기술에 따른 레이아웃의 일부분을 도시한 것이다. 구체적으로 살펴보면, 웨이퍼 편(fragment)(10)은 메모리 셀(12)과 주변 피치 셀(14)을 포함한다. 예를 들어 도시된 피치 셀 들은 일련의 외측 p-센스(sense) 앰프를 포함하고 있는데, 그러한 하나의 센스 앰프를 이점 쇄선(16)으로 표시한다. p-센스 앰프(16)는 일련의 여섯 개의 트랜지스터(20, 21, 22, 23, 24, 25)를 포함하고 있다. 이점 쇄선(16)내의 점선은 벌크(bulk) 기판내의 활성 영역 확산 영역을 나타낸다. 명백히 알 수 있듯이, 좌측에 도시한 트랜지스터(21, 22, 23)의 활성 영역들은 공통의 상호접속된 확산 영역을 이룬다. 이와 마찬가지로, 좌측에 도시한 트랜지스터(24, 25)의 확산 영역들도 상호 접속된다.
종래기술의 구성 및 피치 셀 어레이 관련 구성을 개선하여 인접한 도전성 런너(runner) 또는 라인 피치(line pitch)가 0.6 미크론 미만이 되도록 하는 것이 바람직할 것이다.
본 발명은 메모리 집적회로 및 다른 집적회로에 관한 것이다.
본 발명의 바람직한 실시예는 첨부 도면을 참조하여 상세히 후술하겠다.
도 1은 배경기술에서 설명한 것으로서 종래기술에 따른 주변 피치 셀의 레이아웃을 도시한 종래기술에 따른 반도체 웨이퍼 편의 평면도.
도 2는 본 발명에 따른 주변 피치 셀의 레이아웃을 도시한 반도체 웨이퍼 편의 평면도.
도 3은 도 2의 평면도에서, 본 발명에 특히 연관된 다른 회로의 명료성을 위해 일부 회로 구성요소를 도시하지 않은 도면.
도 4는 도 2의 선4-4를 따라 잘라 본 확대 단면도.
도 5는 도 2의 선5-5를 따라 잘라 본 확대 단면도.
도 6은 본 발명에 따른 주변 피치 셀의 다른 레이아웃을 도시한 다른 실시예의 반도체 웨이퍼 편의 평면도.
도 7은 도 6의 선7-7을 따라 잘라 본 단면도.
본 발명의 일 실시예에 따른 메모리 집적회로는:
외부로 연장하는 일련의 도전성 상호접속 런너(runner)―인접한 상호접속 런너들은 0.6미크론 이하의 피치(pitch)를 가짐―를 포함하는 메모리 셀 어레이(array of memory cells)와,
상기 메모리 셀 어레이 주변의 피치 셀 어레이(array of pitch cells) - 이 피치 셀 어레이의 피치 셀 들은 상기 메모리 셀 어레이의 일련의 도전성 상호접속 런너들을 포함하고 상기 메모리 셀 어레이와 동일한 피치 관계로대응하며(correspondingly being on pitch), 상기 피치 셀 어레이는 각각 다수의 전계 효과 트랜지스터를 포함하고 이들 전계 효과 트랜지스터는 관련된 소스/드레인 확산 영역을 가짐 - 와,
각각의 피치 셀 내에 있으며, 분리된 소스/드레인 확산 영역을 갖는 개별 전계 효과 트랜지스터와,
상기 각각의 피치 셀 위에 놓인 절연 유전체층과,
상기 피치 셀 어레이에서 상기 절연 유전체층내에 제공되며, 서로 다른 트랜지스터의 한쌍의 분리된 소스/드레인 영역사이에서 연장하여 그들을 상호접속하는 전기적 도전성 플러그
를 포함한다.
본 발명에 다른 실시예에 따른 집적회로는:
외부로 연장하는 일련의 도전성 상호접속 런너 - 인접한 상호접속 런너들은 피치 방향에서 0.6미크론 이하의 디바이스 피치를 가짐 - 를 포함하는 제1 전자 디바이스 어레이와,
상기 제1 전자 디바이스 어레이 주변의 제2 전자 디바이스 어레이 - 이 제2 전자 디바이스 어레이 내로는 상기 제1 전자 디바이스 어레이의 0.6미크론의 상호접속 도전성 런너들이 연장되며, 상기 제2 전자 디바이스에서 상기 일련의 상호접속 도전성 런너들 중의 적어도 몇 개는 그들 자신 내에 각각의 분리된 갭(respective disjointed gaps)을 가지며, 이들 갭은 상기 제2 전자 디바이스 어레이에서 상호정렬됨 - 와,
상기 제2 전자 디바이스 어레이에서 상기 피치 방향과 실질적으로 평행한 방향으로, 상기 상호정렬된 갭위에서 연장하는 크로스 런닝 도체(cross running conductor)와,
상기 제2 전자 디바이스 어레이에서 상기 상호접속 도전성 런너 위에 놓인 절연 유전체층과,
상기 제2 전자 디바이스 어레이에서 상기 절연 유전체층내에 제공되고 상기 피치 방향과 실질적으로 수직한 방향으로 연장하는 일련의 전기적 도전성 플러그 - 이들 도전성 플러그는 각각 상기 제2 전자 디바이스 어레이에서 각각의 분리된 도전성 런너들 사이에서 각각의 갭들을 가로질러 연장하여 상기 각각의 분리된 도전성 런너들을 상호접속하며, 상기 크로스 런닝 도체는 상기 도전성 플러그 위에서 연장함 -
를 포함한다.
본 발명에 또다른 실시예에 따른 집적회로는:
피치 방향에서 0.6미크론 이하의 피치를 가진 도전성 런너들 - 이들 도전성 런너의 적어도 하나는 자신 내에 분리된 갭을 포함함 - 포함하는 전자 디바이스 어레이와,
상기 도전성 런너 위에 놓인 절연 유전체층과,
상기 절연 유전체층내에 제공되고 상기 피치 방향과 실질적으로 수직한 방향으로 연장하는 전기적 도전성 플러그 - 이들 도전성 플러그는 분리된 도전성 런너들 사이에서 상기 갭을 가로질러 연장하여 상기 분리된 도전성 런너들을 상호접속함 -
를 포함한다.
도 2 내지 5에는 반도체 웨이퍼 편 및 레이아웃(30)이 도시되는데, 이것은 메모리 셀 어레이(array of memory cells)(32)를 포함한다. 이러한 메모리 셀 들은 SRAM 또는 DRAM 메모리 셀 들로 구성될 수도 있다. 일련의 도전성 상호접속 런너(runner)(33)들은 메모리 어레이(32)의 외부로 연장하며, 인접한 런너(33)들은 피치(pitch) 방향(36)으로 0.6미크론 이하의 피치를 가진다. 일 예의 피치는 0.24미크론이다.
메모리 어레이의 주변에는 피치 셀 어레이(array of pitch cells)(34)가 제공된다. 피치 셀 어레이(34)는 메모리 어레이의 상호접속 런너(33)를 포함하며, 메모리 어레이(32)와 대응하는 피치 관계를 가진다(is correspondingly “on pitch”). 구체적으로 말해서, 피치 셀 어레이(34)는 다수의 전계 효과 트랜지스터를 각각 가진 피치 셀 들을 포함하며, 이들 전계 효과 트랜지스터는 관련된 소스/드레인 확산 영역을 갖는다. p-센스 앰프(sense amp) 형태를 가진 그러한 하나의 피치 셀은 이점쇄선(37)내에 도시된다. 도 3은 도 2의 레이아웃에서 명료성을 위해 회로의 일부만을 도시한 것이다.
피치 셀(37)은 다수의 트랜지스터(38,39,40,41,42,43)를 포함한다. 각각의 트랜지스터는 점선으로 도시된 각각의 활성 영역 영역(active area region)(381, 391,401,411,421,431)을 가진다. 이러한 활성 영역 영역들은 도시된 바와 같이 벌크(bulk) 실리콘 기판 내에서 상호 분리된 소스/드레인 확산 영역들을 구성한다.트랜지스터(38,39,40, 41,42,43)들은 관련된 게이트들을 갖는데, 이들 게이트에는 도면의 명료성을 위해 모두는 아니고 일부에만 도면부호를 병기했다. 구체적으로 말해서, 도 2 및 4에서 트랜지스터(43)의 게이트에 도면부호(432)를 병기했다. 도시된 게이트들(도 4)은 절연 질화물(nitride)로 밀봉된다.
피치 셀(37)의 트랜지스터들 위에는 절연 유전체층(45)(바람직하게는 BPSG)이 놓인다. 절연 유전체층(45)내에는 일련의 전기적 도전성 플러그(plug)(46,47, 48,49,50,51,52,53)가 제공된다. 이러한 플러그들은 바람직하게는 도전적으로 도핑된 폴리실리콘(polysilicon)을 포함한다. 도전성 플러그들의 어떤 것들은 서로 다른 트랜지스터의 한쌍의 분리된 소스/드레인 확산 영역 사이에서 연장하여 그들을 상호접속한다. 구체적으로 말해서, 도전성 플러그(47)는 트랜지스터(43,42) 활성 영역(431,421)의 우측부들 사이에서 연장하여 그들을 상호접속하고, 도전성 플러그(50)는 트랜지스터(41,40,39) 활성 영역(411,401,391)의 우측부들 사이에서 연장하여 그들을 상호접속하며, 도전성 플러그(52)는 트랜지스터(39,38) 활성 영역(391,381)의 좌측부들 사이에서 연장하여 그들을 상호접속한다. 또한, 선택사양적으로, 다른 도전성 상호접속 수단이 도시된 바와 같이 전기적으로 연결된 활성 영역들 사이에 제공될 수 있다. 예를 들어, 패턴화된 금속선(175)(도 2)과 그의 관련 접점이 플러그(52) 위에 도시된다.
개별 트랜지스터들의 분리된 활성 영역 확산 영역들은 필드 옥사이드(field oxide)(29)(도 5)에 의해 분리되며, 그 필드 옥사이드 위에는 도전성 상호접속 플러그(47,50,52)가 놓인다. 플러그(46,47,48,49,50,51,52,53)와 절연층(45) 위에는절연층(155) 및 절연층(165)(도 4 및 5)이 놓인다. 이들은 도핑된 또는 도핑되지 않은 실리콘 이산화물(dioxide)을 통상 포함한다.
층(165) 위에는 패턴화된 상호접속 런너(33)가 제공되며, 네 개의 상호접속 라인(33)이 단일의 피치 셀에 대해 이용된다. 따라서, 어레이(34)의 피치 셀들은 메모리 어레이(32)의 피치와 동일한 피치 관계에 있으며, 도시된 주변 셀들의 피치는 라인(33)의 피치의 4배이다.
본 발명의 다른 실시예가 도 6 및 7에 도시된다. 여기에 도시된 집적회로(60)는 제1 전자 디바이스 어레이(62) 및 이 어레이 주변의 제2 전자 디바이스 어레이(64)를 포함한다. 예를 들어, 제1 어레이(62)는 메모리 어레이를 구성하고 제2 어레이(64)는 피치 셀들을 구성하며, 일련의 내측 p-센스 앰프 피치 셀이 도시된다. 제1 어레이(62)는 일련의 도전성 런너(63, 64, 65, 66, 67, 68, 69, 70, 71, 72, 73, 74, 75, 76, 77, 78)를 포함하며, 이들 런너는 메모리 어레이(62)의 외부로 연장한다. 제1 어레이로부터 연장하는 이들 일련의 런너의 인접한 런너들은 피치 방향(79)에서 0.6미크론 이하의 디바이스 피치를 가진다. 제1 어레이(62)의 런너(63-78)는 제2 어레이(64)의 외부 및 내부로 연장하며, 따라서 그의 일부를 이룬다.
제2 어레이(64)에서 도전성 런너(63-78)의 적어도 어떤 것들은 자신 내에 분리된 갭(gap)을 가진다. 구체적으로 말해서, 제2 어레이(64)에서 도시된 제1 서브-시리즈의 도전성 런너(63, 65, 67, 69, 71, 73, 75, 77)는 상호정렬된 각각의 분리된 갭(80)들을 갖는다. 제2 서브-시리즈의 도전성 런너(66, 70, 74, 78) 및제3 서브-시리즈의 도전성 런너(64, 68, 72, 76)는 상호정렬된 공통적인 각각의 분리된 갭(82)들을 가지며, 이들 갭은 갭(80)과 중복되고 정렬된다.
도 7을 참조하면, 필드 옥사이드(88)는 베이스 벌크 기판(89)에 대해 제공된다. 일련의 패턴화된 도전성 라인(90, 91, 92, 93, 94, 95, 96, 97)은 제2 어레이(64)내에 제공되며 피치 방향(79)과 실질적으로 수직한 방향으로 연장한다. 일련의 패턴화된 도전성 라인은 Si3N4의 절연층(100)에 의해 에워싸인다. 절연 유전체층(101)(통상적으로 보로포스포실리케이트 글라스(borophosphosilicate glass))은 분리된 갭(82) 및 대응적으로 갭(80)에 관한 기판 위에 제공된다. 도전성 라인(91, 93, 95, 97)은 그들 각각의 갭(82)을 가로질러 제1 서브-시리즈의 분리된 런너(60,70,74,78)를 전기적으로 상호접속한다. 패턴화된 도전성 라인(90, 92, 94, 96)은 그들 각각의 갭(82)을 가로질러 제2 서브-시리즈의 분리된 런너(64, 68, 72, 76)를 전기적으로 상호접속한다.
일련의 전기적 도전성 플러그(105, 106, 107, 108, 109, 110, 111, 112)는 절연 유전체층(101)내에 제공되며 피치 방향(79)과 실질적으로 수직한 방향으로 연장하고, 도전성 라인(90-97)과 실질적으로 평행하다. 플러그(105-112)는 제2 어레이(64)에서 갭(80)을 가로질러 연장하여 따라서 분리된 도전성 런너 시리즈(63, 65, 69, 71, 73, 77) 사이에서 연장하여 그들을 전기적으로 상호접속한다. 플러그(105-112) 및 패턴화된 라인(90-97)은 바람직하게는 동일한 물질로 구성되는데, 도전성의 도핑된 폴리실리콘이 바람직한 물질이다. 바람직한 실시예에 또한도시된 바와 같이, 패턴화된 라인(90-97)은 제2 어레이(64)에서 일련의 도전성 플러그(105-112)내에서 교번적으로 배열된다. 도전성 플러그(105-112)는 각각의 최외측 표면(115)을 가지며, 패턴화된 도전성 라인(90-97)은 그러한 최외측 표면 보다 낮게 제공된다.
제1의 전기적 절연층(120) 및 제2의 전기적 절연층(122)(바람직하게는 도핑된 또는 도핑되지 않은 실리콘 이산화물)은 플러그(105-122)의 외측에 제공된다. 크로스 런닝 도체(cross running conductor)(도 6)는 제2 어레이(64)에서 피치 방향(79)과 실질적으로 평행한 방향으로 정렬된 갭(80)들 위에서 연장하는 식으로 절연층(122)의 외측에 제공된다. 따라서, 크로스 런닝 도체(125)는 도전성 플러그(105-112)위에서 연장한다.
법령에 따라 본 발명을 구조적 및 방법적 특징에 관해 다소 특정적인 용어로 설명하였으나, 본 발명은 그렇게 도시하고 설명한 특정적인 특징에 제한되지 않는데 이는 명세서에 개시한 수단이 본 발명을 실시하기 위한 여러 바람직한 형태들을 포함하기 때문이다. 따라서, 본 발명은 균등론에 따라 적절히 표명한 특허청구범위의 적정 범주 내에 속하는 본 발명의 어떠한 형태 또는 변형으로 청구된다.

Claims (16)

  1. 집적회로에 있어서,
    자신의 외부로 연장하는 일련의 도전성 상호접속 런너(runner)(33) - 인접한 상호접속 런너들은 0.6미크론 이하의 피치(pitch)를 가짐 - 를 포함하는 제1 전자 디바이스 어레이(a first of electronic devices)(32)와;
    상기 제1 어레이 주변의 제2 전자 디바이스 어레이(34) - 이 제2 전자 디바이스 어레이는 상기 상호접속 런너들을 포함하고 상기 제1 전자 디바이스 어레이와 동일한 피치 관계로 대응함(correspondingly being on pitch) - 와;
    상기 제2 전자 디바이스 어레이 내에 제공되며, 적어도 두 개의 분리된(disjointed) 집적회로 활성 영역들(active areas)을 결합하는 길다란 전기적 도전성 플러그(elongated electrically conductive plug)(47)
    를 포함하는 집적회로.
  2. 제1항에 있어서, 상기 집적회로는 메모리 집적회로이며;
    상기 제1 어레이는 메모리 셀 어레이(array of memory cells)(32)이고, 상기 메모리 셀들은 자신의 외부로 연장하는 일련의 도전성 상호접속 런너(33)를 포함하고, 인접한 상호접속 런너들은 0.6미크론 이하의 피치(pitch)를 가지며;
    상기 제2 어레이는 상기 메모리 어레이 주변의 피치 셀 어레이(array of pitch cells)(34)이고, 상기 피치 셀들은 상기 메모리 어레이의 일련의 도전성 상호접속 런너들을 포함하고 상기 메모리 셀 어레이와 동일한 피치 관계로 대응하며, 상기 피치 셀 어레이는 각각 다수의 트랜지스터(42, 43)를 포함하고 이들 트랜지스터는 관련된 소스/드레인 확산 영역(421, 431)을 가지며;
    각각의 피치 셀 내에서, 개별 트랜지스터들은 분리된 소스/드레인 확산 영역을 가지며;
    상기 각각의 피치 셀 위에는 절연 유전체층(45)이 제공되며,
    상기 피치 셀 어레이에서 상기 절연 유전체층내에 상기 도전성 플러그(47)가 제공되고, 상기 도전성 플러그는 서로 다른 트랜지스터들의 한쌍의 분리된 소스/드레인 확산 영역 사이에서 연장하여 그들을 전기적으로 상호접속하는 집적회로.
  3. 제2항에 있어서, 상기 서로 다른 트랜지스터들의 분리된 확산 영역들은 필드 옥사이드(field oxide)(29)에 의해 분리되고, 상기 도전성 상호접속 플러그는 상기 필드 옥사이드 위에 제공되는 집적회로.
  4. 제2항에 있어서, 상기 서로 다른 트랜지스터들의 분리된 확산 영역들은 필드 옥사이드(field oxide)(29)에 의해 분리되고, 상기 도전성 상호접속 플러그는 상기 필드 옥사이드 위에 제공되며, 상기 도전성 플러그는 도전성의 도핑된 폴리실리콘(conductively doped polysilicon)을 포함하는 집적회로.
  5. 제1항에 있어서, 상기 일련의 도전성 상호접속 런너들 중 적어도 몇 개는 상기 제2 어레이 내에서 각각의 분리된 갭들(disjointed gaps)(80)을 내부에 가지고 있고, 이들 갭은 상기 제2 어레이 내에서 상호정렬되며, 상기 집적회로는
    상기 제2 어레이 내의 상기 상호 정렬된 갭들 위에서 피치 방향과 실질적으로 평행한 방향으로 연장하는 크로스 런닝 도체(cross running conductor)(125)와;
    상기 제2 어레이 내의 상기 분리된 갭들 내에 배치된 절연 유전체층(101)과;
    상기 절연 유전체층 내에 제공되고 상기 제2 어레이 내에서 상기 피치 방향과 실질적으로 수직한 방향으로 연장하는 일련의 제2 전기적 도전성 플러그(105) - 이들 도전성 플러그 각각은 상기 제2 어레이 내의 상기 각각의 분리된 도전성 런너들 사이에서 상기 각각의 갭들을 가로질러 연장하여 상기 각각의 분리된 도전성 런너들을 전기적으로 상호접속하며, 상기 크로스 런닝 도체는 상기 도전성 플러그 위로 연장함 -
    를 더 포함하는 집적회로.
  6. 제5항에 있어서, 상기 일련의 제2 전기적 도전성 플러그와 실질적으로 평행하게 연장하는 상기 제2 어레이 내의 일련의 패턴화된 도전성 라인(90)을 더 포함하며, 상기 패턴화된 도전성 라인들은 상기 제2 어레이 내의 상기 일련의 제2 전기적 도전성 플러그 내에서 하나 걸러 배치되는(alternating) 집적회로.
  7. 제5항에 있어서, 상기 일련의 제2 전기적 도전성 플러그와 실질적으로 평행하게 연장하는 상기 제2 어레이 내의 일련의 패턴화된 도전성 라인(90)을 더 포함하고, 상기 패턴화된 도전성 라인들은 상기 제2 어레이 내의 상기 일련의 제2 전기적 도전성 플러그 내에서 하나 걸러 배치되며;
    상기 제2 전기적 도전성 플러그들은 상기 제2 어레이 내에서 제각기 최외측 표면을 포함하며, 상기 패턴화된 도전성 라인들은 상기 제2 전기적 도전성 플러그들의 상기 최외측 표면보다 낮게 제공되는 집적회로.
  8. 제5항에 있어서, 상기 일련의 제2 전기적 도전성 플러그와 실질적으로 평행하게 연장하는 상기 제2 어레이 내의 일련의 패턴화된 도전성 라인(90)을 더 포함하고, 상기 패턴화된 도전성 라인들은 상기 제2 어레이 내의 상기 일련의 제2 전기적 도전성 플러그 내에서 하나 걸러 배치되며;
    상기 패턴화된 도전성 라인들은 상기 도전성 플러그들과 동일한 도전성 물질로 구성되는 집적회로.
  9. 제5항에 있어서, 상기 일련의 제2 전기적 도전성 플러그와 실질적으로 평행하게 연장하는 상기 제2 어레이 내의 일련의 패턴화된 도전성 라인(90)을 더 포함하고, 상기 패턴화된 도전성 라인들은 상기 제2 어레이 내의 상기 일련의 제2 전기적 도전성 플러그 내에서 하나 걸러 배치되며;
    상기 제2 전기적 도전성 플러그들은 상기 제2 어레이 내에서 제각기 최외측 표면을 가지며, 상기 패턴화된 도전성 라인들은 상기 도전성 플러그들의 상기 최외측 표면보다 낮게 제공되고, 상기 패턴화된 도전성 라인들은 상기 도전성 플러그들과 동일한 도전성 물질로 구성되는 집적회로.
  10. 제5항에 있어서, 상기 일련의 제2 전기적 도전성 플러그와 실질적으로 평행하게 연장하는 상기 제2 어레이 내의 일련의 패턴화된 도전성 라인(90)을 더 포함하고, 상기 패턴화된 도전성 라인들은 상기 제2 어레이 내의 상기 일련의 제2 전기적 도전성 플러그 내에서 하나 걸러 배치되며;
    상기 도전성 런너들은 금속을 포함하며, 상기 제2 전기적 도전성 플러그들 및 상기 패턴화된 도전성 라인들은 도전성 도핑된 폴리실리콘을 포함하는 집적회로.
  11. 제5항에 있어서, 상기 일련의 도전성 런너들은
    서브-시리즈의 도전성 런너(sub-series of conductive runners)(66) - 상기 서브-시리즈의 도전성 런너는 자신들 내에 각각의 분리된 갭들을 포함하며, 이들 갭들은 상호정렬되고 상기 일련의 런너들의 다른 정해진 갭들과 정렬됨 - 와;
    상기 일련의 제2 전기적 도전성 플러그와 실질적으로 평행하게 연장하는 상기 제2 어레이 내의 일련의 패턴화된 도전성 라인(90) - 이들 패턴화된 도전성 라인들은 상기 제2 어레이 내의 상기 일련의 제2 전기적 도전성 플러그 내에서 하나 걸러 배치되고, 이들 패턴화된 도전성 라인의 적어도 몇 개는 상기 서브-시리즈의 제각기 분리된 런너들을 그들 각각의 갭들을 가로질러 상호접속하며, 상기 크로스 런닝 도체는 상기 패턴화된 도전성 라인들 위로 연장함 - 을 포함하는 집적회로.
  12. 제5항에 있어서, 상기 일련의 도전성 런너들은
    서브-시리즈의 도전성 런너(66) - 상기 서브-시리즈의 도전성 런너는 자신들 내에 각각의 분리된 갭들을 포함하며, 이들 갭들은 상호정렬되고 상기 일련의 런너들의 다른 정해진 갭(stated gaps)들과 정렬됨 - 와;
    상기 일련의 제2 전기적 도전성 플러그와 실질적으로 평행하게 연장하는 상기 제2 어레이 내의 일련의 패턴화된 도전성 라인(90) - 이들 패턴화된 도전성 라인들은 상기 제2 어레이 내의 상기 일련의 제2 전기적 도전성 플러그 내에서 하나 걸러 배치되고, 이들 패턴화된 도전성 라인의 적어도 몇 개는 상기 서브-시리즈의 제각기 분리된 런너들을 그들 각각의 갭들을 가로질러 상호접속하며, 상기 크로스 런닝 도체는 상기 패턴화된 도전성 라인들 위로 연장함 - 을 포함하며,
    상기 도전성 플러그들은 상기 제2 어레이 내에서 각각의 최외측 표면들을 가지며, 상기 패턴화된 도전성 라인들은 상기 제2 전기적 도전성 플러그들의 상기 최외측 표면들보다 낮게 제공되는 집적회로.
  13. 제5항에 있어서, 상기 일련의 도전성 런너들은
    서브-시리즈의 도전성 런너(66) - 상기 서브-시리즈의 도전성 런너는 자신들 내에 각각의 분리된 갭들을 포함하며, 이들 갭들은 상호정렬되고 상기 일련의 런너들의 다른 정해진 갭들과 정렬됨 - 와;
    상기 일련의 제2 전기적 도전성 플러그와 실질적으로 평행하게 연장하는 상기 제2 어레이 내의 일련의 패턴화된 도전성 라인(90) - 이들 패턴화된 도전성 라인들은 상기 제2 어레이 내의 상기 일련의 제2 전기적 도전성 플러그 내에서 하나 걸러 배치되고, 이들 패턴화된 도전성 라인의 적어도 몇 개는 상기 서브-시리즈의 제각기 분리된 런너들을 그들 각각의 갭들을 가로질러 상호접속하며, 상기 크로스 런닝 도체는 상기 패턴화된 도전성 라인들 위로 연장함 - 을 포함하며,
    상기 패턴화된 도전성 라인들은 상기 제2 전기적 도전성 플러그들과 동일한 도전성 물질로 구성되는 집적회로.
  14. 제5항에 있어서, 상기 일련의 도전성 런너들은
    서브-시리즈의 도전성 런너(66) - 상기 서브-시리즈의 도전성 런너는 자신들 내에 각각의 분리된 갭들을 포함하며, 이들 갭은 상호정렬되고 상기 일련의 런너들의 다른 정해진 갭들과 정렬됨 - 와;
    상기 일련의 제2 전기적 도전성 플러그와 실질적으로 평행하게 연장하는 상기 제2 어레이 내의 일련의 패턴화된 도전성 라인(90) - 이들 패턴화된 도전성 라인들은 상기 제2 어레이 내의 상기 일련의 제2 전기적 도전성 플러그 내에서 하나 걸러 배치되고, 이들 패턴화된 도전성 라인의 적어도 몇 개는 상기 서브-시리즈의 제각기 분리된 런너들을 그들 각각의 갭들을 가로질러 상호접속하며, 상기 크로스 런닝 도체는 상기 패턴화된 도전성 라인들 위로 연장함 - 을 포함하며,
    상기 제2 전기적 도전성 플러그들은 각각의 최외측 표면들을 가지며, 상기 패턴화된 도전성 라인들은 상기 제2 전기적 도전성 플러그들의 상기 최외측 표면들보다 낮게 제공되고, 상기 패턴화된 도전성 라인들은 상기 도전성 플러그들과 동일한 도전성 물질로 구성되는 집적회로.
  15. 제1항에 있어서, 2 개의 인접한 상호접속 런너(63, 64)들은 분리된 갭을 내부에 가지며,
    상기 집적회로는
    상기 제2 어레이 내의 상기 정렬된 갭들 위에서 피치 방향과 실질적으로 평행한 방향으로 연장하는 크로스 런닝 도체(125)와;
    상기 크로스 런닝 도체 아래에 제공되는 절연 유전체층(101)과;
    상기 절연 유전체층 내에 제공되고 상기 제2 어레이 내에서 상기 피치 방향과 실질적으로 수직한 방향으로 연장하는 일련의 제2 전기적 도전성 플러그(105) - 이들 제2 전기적 도전성 플러그는 상기 제2 어레이 내의 상기 2 개의 인접한 도전성 런너들 간의 분리된 갭(80)을 가로질러 연장하여 상기 2 개의 인접한 도전성 런너들 중 제1 런너(63)와 전기적인 상호접속을 이루며, 상기 크로스 런닝 도체는 상기 도전성 플러그 위로 연장함 - 와;
    상기 절연 유전체층 내에 제공되고 상기 제2 어레이 내에서 상기 피치 방향과 실질적으로 수직한 방향으로 연장하는 도전성 라인(90) - 이 도전성 라인은 상기 제2 어레이 내의 상기 2 개의 인접한 도전성 런너들 간의 분리된 갭(82)을 가로질러 연장하여 상기 2개의 인접한 도전성 런너들 중 제2 런너(64)와 전기적인 상호접속을 이루며, 상기 크로스 런닝 도체는 상기 도전성 플러그 위로 연장함 -
    을 더 포함하는 집적회로.
  16. 제15항에 있어서, 상기 도전성 런너는 금속을 포함하고, 상기 제2 전기적 도전성 플러그는 도전성 도핑된 폴리실리콘을 포함하는 집적회로.
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