KR100261391B1 - 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 SRAM 등의 반도체 기억 장치에 사용되는 메모리 셀의 쌍안정성을 양호하게 하여 저전압 동작, 유지 특성, 소프트 에러를 개선하고, 셀의 종횡비를 종래의 종 길이에서 횡 길이로 함으로써 비트선을 짧게 하여 고속 동작을 가능하게 한다.
본 발명은, 한쌍의 드라이브용 트랜지스터(Q1, Q2)와 한쌍의 번지 선택용 트랜지스터(Q3, Q4)의 게이트(31, 32, 33, 34)가 비트선(BL, /BL)과 직교하여 배치되고, 플립플롭을 구성하는 드라이버용 트랜지스터(Q1, Q2)의 각 드레인 영역은 소자 분리 영역을 사이에 두고 점대칭(点對稱)으로 배치된다. 드라이버용 트랜지스터(Q1, Q2)의 소스 영역은 점대칭으로 배치된다. 번지 선택용 트랜지스터(Q3, Q4)는 같은 점대칭으로 배치되고, 이들 트랜지스터의 2개의 게이트와 접속된 상층의 배선층은 비트선(BL, /BL)에 직교하여 배치된다. VSS선은 비트선(BL, /BL)과 동일층에 형성되고, 비트선과 평행하게 배치된다. 상기 비트선(BL, /BL)의 양측에 2개의 VSS선이 배치되어 드라이버용 트랜지스터(Q1, Q2)의 소스 영역에 접속된다.

Description

반도체 기억 장치
본 발명은 반도체 기억 장치에 관한 것으로, 특히 반도체 기판에 형성된 스태틱 RAM(SRAM)의 메모리 셀에 관한 것이다.
종래의 4트랜지스터·2레지스터형 SRAM의 메모리 셀의 회로도를 도 23에 도시한다. 제1 및 제2 MOS 트랜지스터(Q1, Q2)는, 한쌍의 드라이버용 트랜지스터를 구성하고 있다. 이 드라이버용 트랜지스터(Q1, Q2)는 한쪽의 드레인 영역을 다른쪽 게이트에 접속하고 있고, 각 트랜지스터의 부하 소자로서, 예를 들어 폴리실리콘막으로 이루어지는 저항(R1, R2)을 접속하여 플립플롭 회로를 구성하고 있다. 상기 저항(R1, R2)은, 1단이 공통 접속되고, 여기에 VCC 단자가 접속되어 있다. 또한, 상기 드라이버용 트랜지스터(Q1, Q2)의 소스 영역은 각각 VSS 단자에 접속되어 있다. 또한, 상기 플립플롭 회로의 제1 및 제2 노드는, 번지 선택용 트랜지스터를 통해 제1 및 제2 비트선(BL, /BL ; 「/」는 BL의 반전 신호를 나타냄.)에 접속되어 있다. 이 번지 선택용 트랜지스터는, 제3 및 제4 MOS 트랜지스터(Q3, Q4)로 구성되어 있다. 이들 번지 선택용 트랜지스터(Q3, Q4)는, 메모리 셀이 선택되어, 기입, 판독이 행하여질 때에는, 온 상태로 되어 비트선(BL, /BL)과 플립플롭 회로 사이의 정보의 전달을 행한다. 번지 선택용 트랜지스터(Q3, Q4)의 게이트는 워드선(WL)에 공통으로 접속되어 있다. 트랜지스터는 N형이나 P형이어도 된다.
이와 같은 회로 구성의 반도체 기억 장치는, 종래 반도체 기판에는 도 24에 도시하는 바와 같은 구조로 형성 배치되어 있다. 본 도면은, SRAM 셀이 형성되어 있는 반도체 기판의 평면도이다. 도면에 있어서, 소자 영역(1, 2)은, 소자 분리 영역을 통해 상하에 상호 점대칭으로 배치 형성되어 있다. 드라이버용 트랜지스터(Q1, Q2)는, 소자 분리 영역을 사이에 두고 상호 점대칭으로 배치되고, 이들 트랜지스터(Q1, Q2)의 게이트(31, 32)는, 따라서 비트선(BL, /BL)에 평행하게 배치 형성되어 있다. 번지 선택용 트랜지스터(Q3, Q4)는, 상기 드라이버용 트랜지스터(Q1, Q2)를 사이에 두고 상하에 상호 점대칭으로 배치되어, 상기 제1, 제2 비트선(BL, /BL)에 접속되어 있다. 트랜지스터(Q3, Q4)의 게이트(33, 34)는, 비트선(BL, /BL)에 직교하고 있다. 또한, 상기 번지 선택용 트랜지스터(Q3, Q4)의 게이트는 둘다 공통 워드선(WL)에 접속되어 있다. 저항(R1, R2)의 1단에 공급되는 VCC 배선과 드라이버용 트랜지스터(Q1, Q2)의 소스 영역에 접속되는 VSS 배선은, 워드선과 평행하게 배치되어 있다.
그러나, 종래의 반도체 기억 장치는, 미세화 및 저전압 동작 보증, 고속화 요구 등에 대해 종횡 방향으로 다음과 같은 결점을 갖고 있다.
1. 횡방향 : 드라이버용 트랜지스터(Q1, Q2) 혹은 소자 분리 영역이 미세 가공에 의해 축소되는 비율과, 예를 들어 알루미늄 배선층 등의 상층의 축소되는 비율과는 상층인 쪽이 막 두께, 단차 등에 의해 축소 비율이 작게 된다. 드라이버용 트랜지스터(Q1, Q2)의 채널 길이를 축소했을 때 알루미늄 배선층으로 형성되는 비트선의 폭, 공간도 축소하지 않으면 않되고, 그 결과 비트선의 저항 증가, 인접 비트선의 영향에 의한 기생 용량의 증가, 커플링의 영향 등에 의한 특성 악화가 생긴다. 또한, 비트선의 개방, 단락이 생겨버려 수율 저하를 일으키게 된다.
2. 종방향 : 1층 알루미늄 구조일 경우, 비트선은 알루미늄 배선층으로 형성되고, VSS선은 폴리실리콘 등으로 형성된다. VSS선 저항은, 그것을 형성하는 재료의 시이트 저항과, 폭, 길이에 의해 정해진다. 예를 들어, 미세 가공에 의해 폭이 축소되는 비율이 길이가 축소되는 비율보다 크면 VSS선의 저항은 상승한다. 이는, 메모리 셀의 안정성을 악화시키는 문제가 있다. 또한, 상기를 개선하기 위해 복수 셀씩 비트선과 평행하게 가는 알루미늄 배선층으로 형성된 VSS선의 수를 증가시키는 수단이 있지만, 이는 칩 크기의 증대를 초래하는 문제가 있다. 또한, 번지 선택용 트랜지스터의 게이트를 공통으로 접속할 경우는, 워드선 상하에 2개 필요하고, 상기 게이트와 동일층에서 배선할 경우 상기 드라이버용 트랜지스터(Q1, Q2)의 형성 영역을 피해 배선 영역의 형성이 필요로 되어 셀 크기의 축소를 막게 된다. 상기 게이트와는 다른 층, 예를 들어 VSS선을 형성하는 층과 동일층에서 형성하면 원하는 배선폭을 확보할 수 없어 상기 VSS선 저항의 상승, 워드선 저항의 상승으로 된다. 또한, 알루미늄 배선층으로 형성된 비트선과 상기 번지 선택용 트랜지스터(Q3, Q4)를 접속하는 콘택트는, 미세 가공을 진행할 때 콘택트의 애스펙트비를 저감하기 때문에, 하층의 폴리실리콘에 접속하면서 번지 선택용 트랜지스터(Q3, Q4)의 확산층 영역에 콘택트하는 방법이 있다. 이는 상술한 VSS선 배선 영역을 막게 된다.
또한, 셀의 긴변 크기의 축소에 지장을 주어, 비트선을 짧게 하지 않아 고속화를 막게 된다.
본 발명은 이와 같은 사정을 감안하여 이루어진 것으로 SRAM 등의 반도체 기억 장치에 사용되는 메모리 셀의 쌍안정성을 양호하게 함으로써 저전압 동작과, 유지 특성, 소프트 에러를 개선하고, 또 셀의 종횡비를 종래의 종 길이에서 횡 길이로 함으로써 비트선을 짧게 해 고속 동작을 가능하게 하는 SRAM 등의 반도체 기억 장치를 제공한다.
본 발명의 반도체 기억 장치는, 반도체 기판과, 상기 반도체 기판에 형성된 메모리 셀을 구비하고, 상기 메모리 셀은 상기 반도체 기판에 형성되고, 각각의 게이트가 상대의 드레인에 접속되며, 각각의 소스가 제1 전위에 접속된 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터의 한쌍의 드라이버용 트랜지스터와, 1단이 제1 노드에 접속되고, 다른단이 제2 전위에 접속된 제1 부하 소자, 1단이 제2 노드에 접속되고, 다른단이 상기 제2 전위에 접속된 제2 부하 소자로 이루어지는 플립플롭, 상기 반도체 기판에 형성되고 소스/드레인의 한쪽이 제1 비트선에 접속되며, 다른쪽이 상기 제1 MOS 트랜지스터의 드레인에 접속된 상기 제1 노드에 접속되어 있는 제4 MOS 트랜지스터 및 소스/드레인의 한쪽이 제2 비트선에 접속되고, 다른쪽이 상기 제2 MOS 트랜지스터의 드레인에 접속된 상기 제2 노드에 접속되어 있는 제3 MOS 트랜지스터로 이루어지는 한쌍의 번지 선택용 트랜지스터를 구비하며, 상기 한쌍의 드라이버용 트랜지스터 및 상기 한쌍의 번지 선택용 트랜지스터는 상기 비트선과 직교하여 배치되고, 상기 플립플롭을 구성하는 드라이버용 트랜지스터와 그 각각의 드레인 영역은 소자 분리 영역을 사이에 두고 점대칭으로 배치되어 있는 것을 특징으로 한다.
상기 메모리 셀은, 반도체 기판상에 복수개 매트릭스 형태로 배치 형성되어 있도록 해도 된다. 상기 한쌍의 드라이버용 트랜지스터의 소스 영역은, 상호 점대칭으로 배치되어 있는용으로 해도 된다. 상기 한쌍의 번지 선택용 트랜지스터는, 상호 점대칭으로 배치되어 있는용으로 해도 된다. 상기 반도체 기판상에는 상기 한쌍의 번지 선택용 트랜지스터의 게이트를 피복하도록 절연막이 형성되어 있고, 이들 게이트 사이를 접속하는 배선은, 이 절연막상에 형성되어 있도록 해도 된다. 상기 비트선과 상기 제1 전위인 접지선과는 상기 반도체 기판상에 배치된 같은 도전층으로 형성되고, 상기 비트선은 상기 메모리 셀의 중앙 부분에 배치되며, 상기 제1 전위인 접지선은, 상기 비트선의 양측의 상기 메모리 셀 단부에 배치되어 있도록 해도 된다. 상기 비트선과 상기 제1 전위인 접지선과는 알루미늄 배선으로 구성되어 있도록 해도 된다. 상기 부하 소자로서 폴리실리콘 저항 또는 TFT 부하형 트랜지스터가 접속되어 있도록 해도 된다.
도 1은 본 발명의 SRAM이 형성된 반도체 기판의 평면도.
도 2는 본 발명의 SRAM이 형성된 반도체 기판의 평면도.
도 3은 본 발명의 SRAM을 형성하는 제조 공정을 설명하는 반도체 기판의 평면도.
도 4는 본 발명의 SRAM을 형성하는 제조 공정을 설명하는 반도체 기판의 평면도.
도 5는 본 발명의 SRAM을 형성하는 제조 공정을 설명하는 반도체 기판의 평면도.
도 6은 본 발명의 SRAM을 형성하는 제조 공정을 설명하는 반도체 기판의 평면도.
도 7은 본 발명의 SRAM을 형성하는 제조 공정을 설명하는 반도체 기판의 평면도.
도 8은 본 발명의 SRAM을 형성하는 제조 공정을 설명하는 반도체 기판의 평면도.
도 9는 본 발명의 SRAM을 형성하는 제조 공정을 설명하는 반도체 기판의 평면도.
도 10은 본 발명의 SRAM을 형성하는 제조 공정을 설명하는 반도체 기판의 평면도.
도 11은 본 발명의 SRAM을 형성하는 제조 공정을 설명하는 반도체 기판의 평면도.
도 12는 본 발명의 SRAM이 형성된 반도체 기판의 단면도.
도 13은 본 발명의 SRAM이 형성된 반도체 기판의 평면도.
도 14는 본 발명의 SRAM이 형성된 반도체 기판의 평면도.
도 15는 TFT 부하형 SRAM의 회로도.
도 16은 본 발명의 SRAM이 형성된 반도체 기판의 평면도.
도 17은 본 발명의 SRAM이 형성된 반도체 기판의 평면도.
도 18은 본 발명의 SRAM이 형성된 반도체 기판의 평면도.
도 19는 본 발명의 SRAM이 형성된 반도체 기판의 평면도.
도 20은 본 발명의 SRAM이 형성된 반도체 기판의 평면도.
도 21은 본 발명의 반도체 기판 및 반도체 기판에 형성하는 SRAM의 평면도.
도 22는 본 발명의 SRAM의 회로 구성도.
도 23은 고저항 부하형 SRAM의 회로도.
도 24는 도 23의 SRAM이 형성된 반도체 기판의 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 2 : 소자 영역
3, 4, 5, 6, 7, 8, 9, 10, 16, 17, 20, 21, 22, 23 : 콘택트홀
11, 12, 13, 14, 15, 18, 19 : 폴리실리콘 배선
24, 25 : 비트선
26, 27 : 접지선
30 : 소자 분리 영역
31, 32, 33, 34 : 게이트
35, 36, 37, 38 : 소스 영역
39, 40 : 드레인 영역
41, 42, 43, 44 : 콘택트 영역
45 : 절연막(게이트 산화막)
46 : 제1층의 폴리실리콘막
47 : 제1층의 층간 절연막
48 : 제2층의 폴리실리콘막
49 : 제2층의 층간 절연막
50 : 제3층의 폴리실리콘막
51 : 제3층의 층간 절연막
52 : 제1층의 알루미늄 배선
53 : 보호 절연막
54 : SRAM 셀(단위 셀)
55 : 메모리 셀 어레이
100 : 반도체 기판
이하, 도면을.참조하여 발명의 실시 형태를 설명한다.
먼저, 도 1 및 도 2를 참조하여 제1 실시예를 설명한다.
도 1에 있어서, 한쌍의 드라이버용 트랜지스터(Q1, Q2)와 한쌍의 번지 선택용 트랜지스터(Q3, Q4)의 게이트(31, 32, 33, 34)가 비트선(BL, /BL)과 직교해 배치되고, 플립플롭을 구성하는 드라이버용 트랜지스터(Q1, Q2)의 각 드레인 영역은 소자 분리 영역을 사이에 두고 점대칭으로 배치된다. 또한, 드라이버용 트랜지스터(Q1, Q2)의 소스 영역은 점대칭으로 배치된다. 번지 선택용 트랜지스터(Q3, Q4)는 같은 점대칭으로 배치되고, 이들 트랜지스터의 2개의 게이트와 접속된 상층의 배선층은 비트선(BL, /BL)에 직교해 배치된다. VSS선은 비트선(BL, /BL)과 동일층에 형성되고, 또 비트선과 평행하게 배치된다. 상기 비트선(BL, /BL)의 양측에 2개의 VSS선이 배치되어, 상기 드라이버용 트랜지스터(Q1, Q2)의 소스 영역에 접속된다. 저항 소자(R1, R2)는 비트선(BL, /BL)과 거의 45도 기울기로 교차 배치되고, 이 1단에 접속되는 전원선(VCC)은 비트선(BL, /BL)과 평행하게 배치된다.
다음에, 도 3 내지 도 11을 참조하여 제1 실시예의 각층의 래이아웃을 설명하면서, 본 실시예의 반도체 기억 장치의 제조 공정을 설명한다. 도면은 모두 반도체 기판의 표면 영역의 평면도를 나타내고 있다.
먼저, 반도체 기판(100)의 표면 영역에 필드 산화막 등으로 이루어지는 소자 분리 영역(30)을 형성한다. 소자 분리 영역(30) 이외의 영역(1, 2)은 소자 형성 영역으로서, 드라이버용 트랜지스터(Q1, Q2) 및 번지 선택용 트랜지스터(Q3, Q4)가 형성된다. 소자 형성 영역(1)과 소자 형성 영역(2)과는 대칭성을 갖고 래이아웃되어 있다. 두 영역의 형상은, 소자 분리 영역에 배치한 0점을 중심으로 하여 상호 점대칭의 위치 관계에 있다(도 3).
다음에, 소자 형성 영역(1, 2)의 일부가 노출하도록, 반도체 기판 표면에 피복된 절연막을 에칭하여 개홀부(開孔部 ; 3, 4)를 형성한다. 개홀부(3)는 소자 형성 영역(1)의 일부를 노출시키고, 개홀부(4)는 소자 형성 영역(2)의 일부를 노출시킨다(도 4). 이 도면 이후는 반도체 기판의 표시는 하지 않는다.
다음에, 절연막상에 제1층 폴리실리콘막을 형성하고, 이것을 패터닝하는, 드라이버용 트랜지스터로서, 게이트(31, 32)를 각각 갖는 제1 및 제2 MOS 트랜지스터(Q1, Q2)와, 번지 선택용 트랜지스터로서, 게이트(33, 34)를 각각 갖는 제3 및 제4 MOS 트랜지스터(Q3, Q4)를 형성한다. 소자 형성 영역(1)과 드라이버용 트랜지스터(Q1)의 게이트(31)와는 개홀부(3)를 통해 전기적으로 접속되고, 소자 형성 영역(2)과 드라이버용 트랜지스터(Q2)의 게이트(32)와는 개홀부(4)를 통해 전기적으로 접속되어 있다(도 5). 트랜지스터는 N이나 P형이어도 된다.
다음에, 트랜지스터의 게이트를 피복하도록 CVDSiO2등의 제1 층간 절연막을 반도체 기판상에 형성한다. 그리고, 번지 선택용 트랜지스터(Q3)의 게이트(33)상의 제1 층간 절연막에 개홀부(5)를 형성하고, 번지 선택용 트랜지스터(Q4)의 게이트(34)상의 제1 층간 절연막에도 개홀부(6)를 형성한다. 또한, 번지 선택용 트랜지스터(Q3)의 소스 영역(35)상의 제1 층간 절연막에 개홀부(7)를 형성하고, 번지 선택용 트랜지스터(Q4)의 소스 영역(36)상의 제1 층간 절연막에 개홀부(8)를 개홀한다. 또한, 드라이버용 트랜지스터(Q1)의 소스 영역(37)상의 제1 층간 절연막에 개홀부(9)를 형성하고, 드라이버용 트랜지스터(Q2)의 소스 영역(38)상의 제1 층간 절연막에 개홀부(10)를 개홀한다.
드라이버용 트랜지스터(Q1)의 게이트(31)는, 도 4에서 설명한 절연막의 개홀부(3)를 통해 소자 형성 영역(1)에 형성된 드라이버용 트랜지스터(Q2) 및 번지 선택용 트랜지스터(Q3)의 드레인 영역으로 되는 영역(39)과 접속되어 있다. 드라이버용 트랜지스터(Q2)의 게이트(32)는, 도 4에서 설명한 절연막의 개홀부(4)를 통해 소자 형성 영역(2)에 형성된 드라이버용 트랜지스터(Q1) 및 번지 선택용 트랜지스터(Q4)의 드레인 영역으로 되는 영역(40)과 접속되어 있다(도 6). 다음에, 제1 층간 절연막상에 제2 폴리실리콘막을 퇴적시키고, 이것을 패터닝하여 폴리실리콘 배선(11∼15)을 형성한다. 배선(11)은, 개홀부(5, 6)를 통해 번지 선택용 트랜지스터(Q3, Q4)의 게이트(33, 34) 사이를 접속한다. 이 배선(11)은, 워드선(WL)으로서 이용된다. 배선(12, 13)은 개홀부(7, 8)를 통해 각각 번지 선택용 트랜지스터(Q3, Q4)의 소스 영역(35, 36)과 전기적으로 접속된다. 또한, 배선(14, 15)은, 개홀부(9, 10)를 통해 각각 드라이버용 트랜지스터(Q1, Q2)의 소스 영역(37, 38)과 전기적으로 접속된다(도 7). 다음에, 반도체 기판에 제2 층간 절연막을 형성하고, 도 7에서 형성한 배선(11∼15)을 피복한다. 그리고, 이들 중 제1층의 폴리실리콘막을 패터닝하여 형성한 게이트(31, 32)상의 제2 층간 절연막에 개홀부(16, 17)를 개홀한다(도 8).
다음에, 제2 층간 절연막상에 제3층의 폴리실리콘막을 퇴적시키고, 이것을 패터닝하여 배선(18, 19)을 형성한다. 배선(18)에는, 저항 소자(R2)와 전원선(VCC)이 포함되어 있고, 저항 소자(R2)는 개홀부(16)를 통해 드라이버용 트랜지스터(Q1)의 게이트(31)와 전기적으로 접속되어 있다. 배선(19)에는, 저항 소자(R1)와 전원선(VCC)이 포함되어 있고, 저항 소자(R1)는 개홀부(17)를 통해 드라이버용 트랜지스터(Q2)의 게이트(32)와 전기적으로 접속되어 있다. 저항 소자(R1, R2)는 각각 게이트에 대해 45도 기울어져 있다(도 9). 배선(18, 19)에 있어서, 저항 소자(R1, R2)와 전원선(VCC)의 영역은, 원하는 영역에 이온 주입함으로써 형성된다(도면은 생략).
저항 소자(R1, R2)를 각각의 게이트에 대해 45도 기울임으로써 저항 소자의 길이를 가장 길게 할 수 있다.
다음에, 배선(18, 19)을 피복하도록 반도체 기판상에 제3 층간 절연막을 형성한다. 그리고, 이 층간 절연막을 에칭하여 제2층의 폴리실리콘막으로 형성된 배선(12∼15)상에 각각 개홀부(20∼23)를 형성한다(도 10). 다음에, 제3 층간 절연막상에 제1층의 알루미늄막을 형성하고, 이것을 패터닝하여 배선(24∼27)을 형성한다.
배선 24는 비트선 BL이고, 배선 25는 비트선 /BL이며, 배선 26, 27은 접지선 VSS이다. 비트선(BL ; 24)은 개홀부(20)와, 배선(12) 및 개홀부(7)를 통해 번지 선택용 트랜지스터(Q3)의 소스 영역(35)과 접속된다. 비트선(/BL ; 25)은, 개홀부 영역(21)과, 배선(13) 및 개홀부(8)를 통해 번지 선택용 트랜지스터(Q4)의 소스 영역(36)과 접속된다. 접지선(VSS ; 26)은, 개홀부(22), 배선(14) 및 개홀부(9)를 통해 드라이버용 트랜지스터(Q1)의 소스 영역(37)과 접속된다. 접지선(VSS ; 27)은 개홀부(23), 배선(15) 및 개홀부(10)를 통해 드라이버용 트랜지스터(Q2)의 소스 영역(38)과 접속되어 접지선(VSS)으로 된다(도 11).
다음에, 도 12를 참조하여 반도체 기판상의 배선 구조를 설명한다. 도면은, 반도체 기판의 번지 선택용 트랜지스터(Q3, Q4)가 형성되어 있는 부분의 단면도이다. 실리콘 반도체 기판(100)상에는 필드 산화막(SiO2)으로 이루어지는 소자 분리 영역(30)이 형성되고, 소자 영역(1, 2)에는 게이트 산화막으로 되는 절연막(SiO2; 45)이 형성되어 있다. 소자 영역(1)에는 트랜지스터(Q3)가 형성되고, 소자 영역(2)에는 트랜지스터(Q4)가 형성되어 있다. 소자 영역(1, 2)상에는, 제1층의 폴리실리콘막(46)을 패터닝하여 얻어진 번지 선택용 트랜지스터의 게이트(33, 34)가 형성되어 있다. 트랜지스터의 게이트를 피복하도록 CVDSiO2등의 제1 층간 절연막(47)을 반도체 기판(100)상에 형성하고, 트랜지스터(Q3)의 게이트(33)상의 제1 층간 절연막(47)에 개홀부(5)를 형성하며, 트랜지스터(Q4)의 게이트(34)상의 제1 층간 절연막(47)에도 개홀부(6)를 형성한다. 제1 층간 절연막(47)상에 제2층의 폴리실리콘막(48)을 퇴적시킨다. 이것을 패터닝하여 개홀부(56)를 통해 트랜지스터(Q3, Q4)의 게이트(33, 34) 사이를 접속하는 배선(11)을 형성한다. 이 배선(11)은 워드선(WL)으로서 이용된다. 반도체 기판에는 제2층간 절연막(49)을 형성하여 제2층의 폴리실리콘막(40)을 피복한다.
제2 층간 절연막(49)상에 제3층의 폴리실리콘막(50)을 퇴적시킨다. 이것을 패터닝하여 복수의 배선을 형성한다. 이들 배선에는 저항 소자(R2, R1)가 포함되어 있다. 이들 배선을 피복하도록 반도체 기판(100)상에 제3층의 층간 절연막(51)을 형성한다. 제3 층간 절연막(15)상에 제1층의 알루미늄막(52)을 형성하고, 이것을 패터닝하여 비트선(BL, /BL) 및 접지선(VSS)을 형성한다. 제1층의 알루미늄막(52)을 피복하도록 BPSG 등의 보호 절연막(53)을 형성한다.
다음에, 도 13을 참조하여 저항 소자의 변형예를 설명한다.
이 저항 소자는 반도체 기판상의 배치가 도 1의 것과 상위한 것 뿐이이기 때문에 도 9에 상당하는 부분을 도 13에서 설명한다. 저항인 제2 층간 절연막상에 제3층의 폴리실리콘막을 퇴적시키고, 이것을 패터닝하여 배선(18, 19)을 형성한다. 배선(18)에는, 저항 소자(R2)와 전원선(VCC)이 포함되어 있고, 저항 소자(R2)는 개홀부(16)를 통해 드라이버용 트랜지스터(Q1)의 게이트(31)와 전기적으로 접속되어 있다. 배선(19)에는 저항 소자(R1)와 전원선(VCC)이 포함되어 있고, 저항 소자(R1)는 개홀부(17)를 통해 드라이버용 트랜지스터(Q2)의 게이트(32)와 전기적으로 접속되어 있다. 저항 소자(R1, R2)는 각각 게이트와 평행하게 배치 형성되어 있다.
도 1에서는 게이트를 형성하는 층을 제1층의 폴리실리콘막, 워드선(WL)을 구성하는 층을 제2층의 폴리실리콘막, 저항 소자(R1, R2)를 형성하는 층을 제3층의 폴리실리콘막, 비트선(BL, /BL)과 접지선(VSS)을 제1층의 알루미늄막으로 한 구조로 되어 있다.
즉, 이 도면에 나타내는 실시예에서는, 제1층∼제3층의 폴리실리콘막 및 제1층의 알루미늄막을 소자나 배선에 이용하고 있다. 도 1에서는, 알루미늄막으로 형성된 비트선(BL, /BL)과 번지 선택용 트랜지스터(Q3, Q4)를 콘택트하는 콘택트 및 제1층의 알루미늄막으로 형성된 접지선(VSS)과 드라이버용 트랜지스터(Q1, Q2)를 접속하는 콘택트는, 콘택트의 애스펙트비를 저감하기 위한 하층의 폴리실리콘막에 접속하기 때문에(요컨대, 제2층의 폴리실리콘막에는 워드선(WL ; 11)과 함께 배선(12∼15)이 형성되고, 이들 배선이 트랜지스터의 소스/드레인 영역인 확산 영역과 반도체 기판의 표면에 형성된 비트선(BL, /BL)이나 접지선(VSS)을 전기적으로 접속해 중계로 된다) 드라이버용 트랜지스터(Q1, Q2) 또는 번지 선택용 트랜지스터(Q3, Q4)의 확산 영역에 접속하고 있다.
이에 대해서 도 2의 배선 구조에서는, 제2 폴리실리콘막을 중계하여 이용하지 않고, 직접 확산 영역으로 접지선 혹은 비트선이 접속되어 있다. 그 때문에, 반도체 기판에 형성된 소자 영역(1, 2)에는, 콘택트 영역(41∼44)이 부가되어 있다. 트랜지스터(Q1)의 소스 영역(37 ; 도 6 참조)과 접지선(VSS)을 접속하기 위해 절연막의 콘택트홀을 형성하기 위한 콘택트 영역(41)을 상기 소스 영역(37)에 형성한다. 트랜지스터(Q2)의 소스 영역(38 ; 도 6 참조)과 접지선(VSS)을 접속하기 위해, 절연막의 콘택트홀을 형성하기 위한 콘택트 영역(42)을 상기 소스 영역(35)에 형성한다. 트랜지스터(Q3)의 소스 영역(35 ; 도 6 참조)과 비트선(BL)을 접속하기 위한 절연막의 콘택트홀을 형성하기 위해 콘택트 영역(43)을 상기 소스 영역(35)에 형성한다. 트랜지스터(Q4)의 소스 영역(36 ; 도 6 참조)과 비트선(/BL)을 접속하기 위한 절연막의 콘택트홀을 형성하기 위해 콘택트 영역(44)을 상기 소스 영역(36)에 형성한다. 다층인 절연막에 콘택트홀을 형성하는 것으로 되기 때문에, 콘택트홀은 깊게 된다.
또한, 도 1과 마찬가지로, 도 2에 도시하는 배치 구성의 SRAM의 번지 선택용 트랜지스터(Q3, Q4) 및 드라이버용 트랜지스터(Q1, Q2)의 게이트는, 모두 같은 방향으로 배치되고, 게다가 비트선(BL, /BL)과는 직교해 배치되어 있는 것에 특징이 있다. 또한, 한쌍의 드라이버용 트랜지스터(Q1, Q2)는 번걸아 점대칭으로 배치 형성되고, 한쌍의 번지 선택용 트랜지스터(Q3, Q4)도 상호 점대칭으로 배치 형성되어 있는 것에 특징이 있다. 또한, 드라이버용 트랜지스터의 드레인 영역은 반도체 기판의 소자 분리 영역을 사이에 두고 상호 점대칭으로 배치되고, 소스 영역은 반도체 기판의 소자 분리 영역을 사이에 두고 상호 점대칭으로 배치된다.
다음에 도 14를 참조하여 트랜지스터의 방향에 대해서 설명한다. 도면은 소자 분리 영역과 게이트가 형성되어 있는 하나의 SRAM 셀을 나타내는 반도체 기판의 평면도이다. 단일의 SRAM 셀 내에는 4개의 트랜지스터(Q1∼Q4)를 갖고, 각각의 게이트(31∼34)는 모두 동일 방향으로 배치되어 있다. 반도체 기판에는 소자 분리 영역으로 둘러쌓인 소자 영역(1, 2)이 형성되어 있다. 게이트(31∼34)는 이 소자 영역을 횡단하도록 도면의 수평 방향으로 배치되어 있다. 게이트를 사이에 두고 그 양측의 소자 영역이 소스/드레인 영역이다.
트랜지스터 내에 있어서 전류가 흐르는 방향을 트랜지스터의 방향이라고 정의하면, 트랜지스터(Q1∼Q4)는 모든 도면의 수직 방향으로 향하고 있다. 따라서, 트랜지스터의 방향은, 채널 길이의 방향과는 같고, 채널 폭의 방향과는 직교하고 있다. 상술한 바와 같이 본 발명에 있어서는, 게이트의 방향이 비트선에 대해 직교하고 있기 때문에 트랜지스터의 방향은 비트선에 대해 평행하고 있다.
다음에 도 15 및 도 20을 참조하여 제2 실시예를 설명한다.
본 실시예에서는 도 15의 회로도에 나타내는 TFT 부하형 SRAM의 메모리 셀을 이용한다. 제1 및 제2 MOS 트랜지스터(Q1, Q2)는, 한쌍의 드라이버용 트랜지스터를 구성하고 있다. 이 드라이버용 트랜지스터(Q1, Q2)는 한쪽 드레인 영역을 다른쪽 게이트에 접속하고 있고, 각 트랜지스터의 부하 소자로서, 예를 들어 TFT 트랜지스터(T1, T2)를 접속하여 플립플롭 회로를 구성하고 있다. 상기 TFT 트랜지스터(T1, T2)는 1단이 공통 접속되고, 이것에 VCC 단자가 접속되어 있다. 또한, 상기 드라이버용 트랜지스터(Q1, Q2)의 소스 영역은 각각 VSS 단자에 접속되어 있다. TFT 트랜지스터(T1, T2)의 게이트는 각각 트랜지스터(Q2, Q1)의 드레인 영역에 접속되어 있다. 한편, 상기 플립플롭 회로의 제1 및 제2 노드는 번지 선택용 트랜지스터를 통해 제1 및 제2 비트선(BL, /BL)에 접속되어 있다. 이 번지 선택용 트랜지스터는 제3 및 제4 MOS 트랜지스터(Q3, Q4)로 구성되어 있다. 이들 번지 선택용 트랜지스터(Q3, Q4)는 메모리 셀이 선택되고, 기입, 판독이 행하여질 때 온 상태로 되어 비트선(BL, /BL)과 플립플롭 회로 사이의 정보 전달을 행한다. 번지 선택용 트랜지스터(Q3, Q4)의 게이트는 워드선(WL)에 공통으로 접속되어 있다.
또한, 도 16 내지 도 20은 SRAM 셀의 반도체 기판에서의 배치를 나타내는 기판 평면도이다. 번지 선택용 트랜지스터(Q3, Q4) 및 드라이버용 트랜지스터(Q1, Q2)의 게이트는 모두 같은 방향으로 배치되고, 게다가 비트선(BL, /BL)과는 직교하여 배치되어 있는 것에 특징이 있다. 또한, 한쌍의 드라이버용 트랜지스터(Q1, Q2)는 상호 점대칭으로 배치 형성되고, 한쌍의 번지 선택용 트랜지스터(Q3, Q4)도 상호 점대칭으로 배치 형성되어 있다. 또한, 드라이버용 트랜지스터의 드레인 영역은 반도체 기판의 소자 분리 영역을 사이에 두고 상호 점대칭으로 배치되고, 소스 영역은 반도체 기판의 소자 분리 영역을 사이에 두고 상호 점대칭으로 배치된다. 2개의 TFT 부하 트랜지스터도 상호 점대칭으로 배치 형성되어 있다. 도 17에 도시하는 바와 같이, 트랜지스터(Q1)의 게이트(31)와 TFT 게이트(GA1 ; 도 18 참조)를 접속하기 위해 개구부(B1)를 절연막에 형성한다. 트랜지스터(Q2)의 게이트(32)와 TFT 게이트(GA2 ; 도 18 참조)를 접속하기 위해 개구부(B2)를 절연막에 형성한다. 도 18에 도시하는 바와 같이, 이들 개구부를 갖는 절연막상에 TFT 게이트(GA1)와 TFT 게이트(GA2)를 형성한다. 도 19에 도시하는 바와 같이 TFT 게이트(GA1, GA2)와 TFT 폴리(P1, P2 ; 도 20 참조)를 각각 접속하기 위해 개구부(H1, H2)를 절연막상에 형성한다. 도 20에 도시하는 바와 같이, 개구부(H1, H2)를 갖는 절연막에 TFT 폴리(P1, P2)를 형성한다. 통상의 MOS 트랜지스터가 게이트가 폴리실리콘 등으로 형성되고, 게이트 산화막을 통해 채널이 있으며, 그 양단에 소스/드레인(확산층)이 있는데 대해 TFT 부하 소자는 TFT 게이트(하(下)게이트라 함)를 먼저 형성하고, 그 위에 TFT 폴리라고 불리는 Vcc 배선과 전류가 흐르는 영역을 형성한다.
다음에, 도 21 및 도 22를 참조하여 SRAM 셀의 반도체 기판상의 배치 구성을 설명한다. 도 21은 SRAM 셀과 반도체 기판의 평면도이고, 도 22는 SRAM의 회로도이다. 도 21의 a, b에 도시하는 바와 같이, 도 1이나 도 2 등의 SRAM의 메모리 셀(SRAM 셀 ; 54)은 가로 길이이고, 그 위의 중앙 부분에 비트선(BL, /BL)이 배치 형성되며, 이 비트선의 양측의 SRAM 셀 단부에 접지선(VSS)이 설치되어 있다. 이 SRAM 셀(54)을 단위 셀로서 복수의 단위 셀이 반복해 반도체 기판(100)에 형성되어 셀 어레이(55)를 구성하고 있다. 이 셀 어레이(5)는, 도 22에 도시하는 SRAM 회로의 일부를 구성하고 있다.
본 발명에 의하면, SRAM 셀에 있어서, 한쌍의 드라이버용 트랜지스터의 게이트 방향과 한쌍의 번지 선택용 트랜지스터의 게이트 방향이 비트선과 직교해 배치되어 있기 때문에, 셀 크기의 종횡비가 종래와 역전해 종방향으로 짧고 가로로 긴 셀 구조로 되어 있는 것에 특징이 있다. 이와 같이 셀의 종방향이 축소되면 비트선 길이를 짧게 할 수 있기 때문에 고속화에 효과가 있다. 또한, 셀의 횡방향 크기가 종래에 비해 길기 때문에 셀의 횡방향 크기에 의해 결정되는 열선택 회로 및 센스 앰프의 배선 영역 및 소자 영역의 자유도가 넓어 칩 크기 축소가 가능하게 된다.
또한, 각 능동 소자는 모두 점대칭으로 배치되기 때문에 플립플롭의 쌍안정성이 좋은 것에 특징이 있다. 또한, 번지 선택용 트랜지스터는 점대칭으로 배치되기 때문에 gm이 같고, 한쌍의 번지 선택용 트랜지스터의 2개의 게이트를 접속하는 배선은, 이 게이트보다 상층의 배선층을 이용하기 때문에 한개로 되어 위상차의 문제가 없다. 예를 들어, 셀의 “0”, “1”이 각 워드선에서 모두 동일하고, 워드선에서 볼 수 있는 용량에 차가 없다. 또한, 상기 한쌍의 번지 선택용 트랜지스터의 2개의 게이트를 접속하는 배선이 1개로 되기 때문에 셀 크기를 축소하는 것이 가능하게 된다. 접지선(VSS)은, 비트선과 동일층에서 형성된다. 비트선(BL, /BL)의 양측에 2개의 접지선(VSS)이 배치되어 드라이버용 트랜지스터의 소스 영역에 접속되기 때문에, 접지선(VSS)의 저항이 종래와 비교하여 충분히 작게 된다. 그 때문에 플립플롭의 안정성이 현저하게 향상하고, 저전압 동작이나 데이타 유지 특성은 대폭으로 개선된다. 또한, 비트선은 접지선(VSS)에 의해 인접 셀과 차폐되고 있기 때문에 종래와 같은 인접 비트선과의 커플링으로 영향이 없게 되어 안정한 비트선 동작을 할 수 있다.
번지 선택용 트랜지스터의 소스 영역과 드라이버용 트랜지스터의 드레인 영역과의 거리가 짧게 되고, 저항이 작게 되기 때문에 안정성이 늘어난다.
번지 선택용 트랜지스터와 드라이버용 트랜지스터의 게이트가 평행하게 형성되어 있기 때문에, 제조 공정에 맞춤 오차에 강하게 되는 특성이 안정하다.
셀 노드, 및 소스/드레인 영역이 작게 되기 때문에 α선에 의해 발생하는 캐리어의 흡수가 작다. 따라서, 소프트 에러가 작게 되는 특성이 안정화한다.
본 발명은 SRAM 셀에 있어서 한쌍의 드라이버용 트랜지스터의 게이트 방향과 한쌍의 번지 선택용 트랜지스터의 게이트 방향이 비트선과 직교해 배치되어 있기 때문에 셀 크기의 종횡비가 종래와 역전해 종방향으로 짧고 가로로 긴 셀 구조로 되고, 그 결과 비트선 길이가 짧게 되어 고속화가 진행함과 동시에 칩 크기가 축소한다. 또한, 각각 쌍으로 되어 있는 능동 소자는, 모두 상호 점대칭으로 배치되기 때문에 플립플롭의 쌍안정성이 좋은 것에 특징이 있다. 또한, 접지선 저항이 종래와 비교하여 충분히 작게 되기 때문에 플립플롭의 안정성이 현격하게 향상하여, 저전압 동작이나 데이타 유지 특성을 대폭으로 개선한다. 한편, 비트선은 접지선(VSS)에 의해 인접 셀과 차폐되어 있기 때문에 종래와 같은 인접 비트선과의 커플링으로 영향이 없게 되어 안정한 비트선 동작이 가능하게 된다.

Claims (9)

  1. 반도체 기판; 및
    상기 반도체 기판에 형성된 메모리 셀
    을 구비하고,
    상기 메모리 셀은 상기 반도체 기판에 형성되고, 각각의 게이트가 상대의 드레인에 접속되며, 각각의 소스가 제1 전위에 접속된 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터의 한쌍의 드라이버용 트랜지스터와, 1단이 제1 노드에 접속되고, 다른단이 제2 전위에 접속된 제1 부하 소자, 및 1단이 제2 노드에 접속되고, 다른단이 상기 제2 전위에 접속된 제2 부하 소자로 이루어지는 플립플롭; 및
    상기 반도체 기판에 형성되고, 소스/드레인의 한쪽이 제1 비트선에 접속되며, 다른쪽이 상기 제1 MOS 트랜지스터의 드레인에 접속된 상기 제1 노드에 접속되어 있는 제4 MOS 트랜지스터 및 소스/드레인의 한쪽이 제2 비트선에 접속되고, 다른쪽이 상기 제2 MOS 트랜지스터의 드레인에 접속된 상기 제2 노드에 접속되어 있는 제3 MOS 트랜지스터로 이루어지는 한쌍의 번지 선택용 트랜지스터
    를 구비하며,
    상기 한쌍의 드라이버용 트랜지스터 및 상기 한쌍의 번지 선택용 트랜지스터의 게이트는 모두 상기 비트선과 직교해 배치되고, 상기 플립플롭을 구성하는 드라이버용 트랜지스터는 소자 분리 영역을 사이에 두고 점대칭으로 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 메모리 셀은 반도체 기판상에 복수개 매트릭스 형태로 배치 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 한쌍의 드라이버용 트랜지스터의 소스 영역은 상호 점대칭으로 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 한쌍의 번지 선택용 트랜지스터는 상호 점대칭으로 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 반도체 기판상에는 상기 한쌍의 번지 선택용 트랜지스터의 게이트를 피복하도록 절연막이 형성되어 있고, 상기 게이트 사이를 접속하는 배선은 상기 절연막상에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 비트선과 상기 제1 전위인 접지선과는 상기 반도체 기판상에 배치된 같은 도전층으로 형성되고, 상기 비트선은 상기 메모리 셀의 중앙 부분에 배치되며, 상기 제1 전위인 접지선은 상기 비트선의 양측의 상기 메모리 셀 단부에 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 비트선과 상기 제1 전위인 접지선과는 알루미늄 배선으로 이루어지는 도전층으로 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서, 상기 부하 소자로서 폴리실리콘 저항이 접속되고, 상기 부하 소자는 점대칭으로 배치되며, 또 상기 부하 소자의 1단에 접속되는 상기 제2 전위가 공급되는 도전층이 상기 비트선과 평행한 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항에 있어서, 상기 부하 소자로서 TFT 부하형 트랜지스터가 접속되고, 상기 부하 소자는 점대칭으로 배치되며, 또 상기 부하 소자의 1단에 접속되는 상기 제2 전위가 공급되는 도전층이 상기 비트선과 평행한 것을 특징으로 하는 반도체 기억 장치.
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* Cited by examiner, † Cited by third party
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JP2001068564A (ja) * 1999-08-30 2001-03-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001203347A (ja) 2000-01-18 2001-07-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6703641B2 (en) * 2001-11-16 2004-03-09 International Business Machines Corporation Structure for detecting charging effects in device processing
JP4120483B2 (ja) 2003-06-11 2008-07-16 セイコーエプソン株式会社 半導体記憶装置
JP3985735B2 (ja) 2003-06-11 2007-10-03 セイコーエプソン株式会社 半導体記憶装置
JP2007265609A (ja) * 2007-05-28 2007-10-11 Seiko Epson Corp 半導体記憶装置
US9165623B2 (en) * 2013-10-13 2015-10-20 Taiwan Semiconductor Manufacturing Company Limited Memory arrangement
CN116665733A (zh) * 2015-09-25 2023-08-29 太浩研究有限公司 用于传送信号以操作静态随机存取存储器的架构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08130254A (ja) * 1994-10-31 1996-05-21 Mitsubishi Electric Corp 半導体記憶装置

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