JP2022103599A

JP2022103599A - 半導体メモリ装置

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Publication number: JP2022103599A
Application number: JP2020218333A
Authority: JP
Inventors: 英充小嶋; Hidemitsu Kojima; 康博藤井; Yasuhiro Fujii
Original assignee: Nexchip Semiconductor Corp
Current assignee: Nexchip Semiconductor Corp
Priority date: 2020-12-28
Filing date: 2020-12-28
Publication date: 2022-07-08
Anticipated expiration: 2040-12-28
Also published as: JP7254060B2

Abstract

【課題】不必要な電流を低減させた半導体メモリ装置を提供する。【解決手段】メモリセル内において、第１のゲートトランジスタＰＧ１のゲート領域と第２のゲートトランジスタＰＧ２のゲート領域がメモリセル２０の行方向に沿って配置されており、同一の行に配置されたメモリセル２０に対して複数のワード線ＷＬが設けられており、同一の行に配置されたメモリセル２０のうち少なくとも１つのメモリセル２０の第１のゲートトランジスタＰＧ１のゲート及び第２のゲートトランジスタのゲートＰＧ２は複数のワード線ＷＬの１つに接続され、他の少なくとも１つのメモリセル２０の第１のゲートトランジスタＰＧ１のゲート及び第２のゲートトランジスタＰＧ２のゲートは複数のワード線ＷＬの他の１つに接続されている構成を有する半導体メモリ装置２００とする。【選択図】図１

Description

本発明は、半導体メモリ装置に関する。

ワード線ＷＬＡ、ＷＬＢ、ＳＲＡＭセルＭＣ１、ＭＣ２及び仲介セルＤＣを備える半導体メモリ装置が開示されている。ＳＲＡＭセルＭＣ１は、ワード線ＷＬＡ、ＷＬＢを有しており、ワード線ＷＬＡが接続されている。ＳＲＡＭセルＭＣ２は、ワード線ＷＬＡ、ＷＬＢを有しており、ワード線ＷＬＢが接続されている。仲介セルＤＣは、ＳＲＡＭセルＭＣ１とＳＲＡＭセルＭＣ２とに隣接して配置されており、ワード線ＷＬＡ、ＷＬＢが接続されている。そして、複数のＳＲＡＭセルＭＣ１及び仲介セルＤＣの隣接するセル同士がワード線ＷＬＡ用のコンタクトを共有しており、複数のＳＲＡＭセルＭＣ２及び仲介セルＤＣの隣接するセル同士がワード線ＷＬＢ用のコンタクトを共有している構成が開示されている。（特許文献１）

また、ビット線ＢＬ，ＢＬｂ及び接地線Ｖｓｓ，電力線Ｖｄｄが垂直方向に配線され、ワード線ＷＬが水平方向に配線された構成を有するＳＲＡＭデュアルビットセルの配線方法が開示されている。当該配線方法は、ビット線ＢＬ、ＢＬｂ自体の抵抗を低減するだけでなく、ビット線ＢＬ、ＢＬｂとその周辺線との間の結合容量を低減することにより、ＳＲＡＭの性能特性を向上させることが示されている。（特許文献２）

また、ＳＲＡＭセルである。第１のアクティブ領域に隣接し、第１のアクティブ領域に実質的に平行に配置されているドライブトランジスタアクティブ領域を含む第２のアクティブ領域、ドライブトランジスタアクティブ領域の中央領域から第１のアクティブ領域と反対の方向に沿って延びるグランドソース領域、ドライブトランジスタアクティブ領域の反対側の端部から第１のアクティブ領域と反対の方向に沿って第１及び第２の転送アクティブ領域を有するＳＲＡＭセルが開示されている。ここで、接地領域を露出させ、セルと隣接セルによって共有される接地線に対するコンタクトホールを有し、第１及び第２の転送アクティブ領域を横切る接地線は、接地線のコンタクトホールを覆うように延在し、隣接するセルの接地線を利用してコンタクトホールを介して接地される構成が開示されている。（特許文献３）

また、複数のメモリセル、複数のワードライン及び複数の列選択ラインを含む半導体メモリ装置が開示されている。複数のメモリセルは、マトリックスに配列される。複数のワードラインは、マトリックスの行方向及び列方向のうちの１つに沿った第１の方向に延び、複数の列選択ラインも第１の方向に延びるように構成される。複数の第１のメモリセルは、複数のワードラインのうち同じワードラインに接続されている。また、複数の第２のメモリセルは、複数の列選択ラインのうち同じ列選択ラインに接続されている。複数のメモリセルのうちの１つは、複数のワードラインのうちの１つおよび複数の列選択ラインのうちの１つによって選択される。（特許文献４）

特開２０１１－２１６６６４号公報中国特許公開第３０５９９４６０号公報中国特許公開第３０３８３３４９号公報特開２００６－１３４４８４号公報

従来技術における半導体メモリ装置では、アレイ状に配置されたメモリセルの各行に対して１つのワード線が設けられた構成、又は、複数のワード線が設けられていても隣り合うメモリセルにおいてワード線が共有された構成とされている。このような半導体メモリ装置の構成では、選択されたメモリセル以外のメモリセルにも電流が流れる。

例えば、図１４に示すようにメモリセル１０がアレイ状に配置された半導体メモリ装置１００において、ワード線ＷＬ［ｒ］及びビット線Ｂ［ｎ］，＿Ｂ［ｎ］によってメモリセル１０ａが選択されている状態では、選択されているメモリセル１０ａに対して電流Ｉａが流れるが、ワード線ＷＬ［ｒ］に共通に接続されていて選択されていないメモリセル１０ｂにも不必要な電流Ｉｂが流れる。

これによって、半導体メモリ装置における消費電力が増大する。したがって、このような不要な電流による消費電力を抑制する技術が望まれている。

本発明の１つの態様は、半導体メモリ装置であって、半導体基板上に配置された第１のプルアップトランジスタ、第２のプルアップトランジスタ、第１のプルダウントランジスタ、第２のプルダウントランジスタ、第１のゲートトランジスタ及び第２のゲートトランジスタを含むメモリセルが行列配置され、前記メモリセル内において、前記第１のゲートトランジスタのゲート領域と前記第２のゲートトランジスタのゲート領域が前記行列配置の行方向に沿って配置されており、同一の行に配置された前記メモリセルに対して複数のワード線が設けられており、同一の行に配置された前記メモリセルのうち少なくとも１つの前記メモリセルの前記第１のゲートトランジスタのゲート及び前記第２のゲートトランジスタのゲートは複数の前記ワード線の１つに接続され、他の少なくとも１つの前記メモリセルの前記第１のゲートトランジスタのゲート及び前記第２のゲートトランジスタのゲートは複数の前記ワード線の他の１つに接続されていることを特徴とする半導体メモリ装置である。

ここで、前記第１のゲートトランジスタのゲート及び前記第２のゲートトランジスタのゲートは、前記第１のゲートトランジスタのゲート領域と前記第２のゲートトランジスタのゲート領域との間の領域に配置された導電性のプラグを介して前記ワード線に接続されていることが好適である。

また、前記第１のプルアップトランジスタと前記第２のプルアップトランジスタ、前記第１のプルダウントランジスタと前記第２のプルダウントランジスタ、前記第１のゲートトランジスタと前記第２のゲートトランジスタが前記メモリセル内の対称点に対してそれぞれ点対称に配置されていることが好適である。

また、前記第１のゲートトランジスタのゲート及び前記第２のゲートトランジスタのゲートは、前記対称点又はその近傍に配置された前記プラグを介して前記ワード線に接続されていることが好適である。

また、同一の行内の２つの隣接する前記メモリセルは、デュアルビットメモリ構造を構成し、一方の前記メモリセルの前記第２のゲートトランジスタは、他方の前記メモリセルの前記第１のゲートトランジスタに隣接して配置され、前記第２のゲートトランジスタのゲートは、２つの隣接するメモリセル間の境界で、他のメモリセルの第１のゲートトランジスタのゲートと接続されておらず、互いに絶縁されていることが好適である。

また、前記第１のゲートトランジスタのソースに接続されたビット線及び前記第２のゲートトランジスタのソースに接続されたビット線が設けられ、前記ビット線は、前記ワード線とは異なる導電層において前記ワード線と交差するように設けられていることが好適である。

また、同一の行に沿って配置された前記メモリセルにおいて隣り合う前記メモリセルはそれぞれ異なる前記ワード線に接続されていることが好適である。

また、同一の行に沿って配置された前記メモリセルに対してＭ本（ただし、Ｍは２以上の整数）の前記ワード線が設けられており、Ｍ列置きに前記メモリセルが同一の前記ワード線に接続されていることが好適である。

また、同一の行に沿って配置された前記メモリセルに対して２^ｎ本（ただし、ｎは１以上の整数）の前記ワード線が設けられており、２^ｎ列置きに前記メモリセルが同一の前記ワード線に接続されていることが好適である。

また、同一の行に沿って配置された前記メモリセルに対して２本の前記ワード線が設けられており、同一の行に沿って配置された前記メモリセルのうち奇数列に配置された前記メモリセルが前記ワード線の一方に接続され、偶数列に配置された前記メモリセルが前記ワード線の他方に接続されていることが好適である。

本発明によれば、半導体メモリ装置において消費電力を低減することができる。

本発明の実施の形態における半導体メモリ装置の等価回路を示す図である。本発明の実施の形態における半導体メモリ装置に含まれるメモリセルの等価回路を示す図である。本発明の実施の形態における半導体メモリ装置の構造を説明する平面図である。本発明の実施の形態における半導体メモリ装置の構造を説明する平面図である。本発明の実施の形態における半導体メモリ装置の構造を説明する平面図である。本発明の実施の形態における半導体メモリ装置の構造を説明する断面図である。本発明の実施の形態における半導体メモリ装置の構造を説明する断面図である。本発明の実施の形態における半導体メモリ装置の作用を示す図である。本発明の実施の形態における半導体メモリ装置の作用を示す図である。変形例１における半導体メモリ装置の構成を示す図である。変形例１における半導体メモリ装置の構成を示す図である。変形例２における半導体メモリ装置の構成を示す図である。変形例３における半導体メモリ装置の構成を示す図である。従来の半導体メモリ装置の構成を示す図である。

本実施の形態における半導体メモリ装置２００について説明する。以下において、説明を明確にするために、各図は単純化されており、各部の寸法の比率は実際と異なる場合がある。また、図面に示されている構造は、実際の構造の一部であることもある。

本発明の実施の形態における半導体メモリ装置２００は、図１の等価回路図に示すように、メモリセル２０をアレイ状に配置した構成を有する。

メモリセル２０は、静的ランダムアクセスメモリ（ＳＲＡＭ）セルとすることができる。ＳＲＡＭセルは、効率が高く、コストが低いために広く利用されている。一般に、ＳＲＡＭセルは、６トランジスタ構造又は８トランジスタ構造とされる。６トランジスタ構造のＳＲＡＭセルは、２つのプルダウントランジスタ（ドライブトランジスタとも呼ばれる）、２つのプルアップトランジスタ（ロードトランジスタとも呼ばれる）、及び２つのゲートトランジスタ（パストランジスタとも呼ばれる）を含んで構成される。

図２は、６トランジスタ構造のメモリセル２０の構成を示す。メモリセル２０では、２つのプルアップトランジスタＰＵ１、ＰＵ２がＰＭＯＳトランジスタであり、２つのプルダウントランジスタＰＤ１，ＰＤ２がＮＭＯＳトランジスタである。プルアップトランジスタＰＵ１、ＰＵ２及びプルダウントランジスタＰＤ１，ＰＤ２は、２つのクロスラッチＣＭＯＳインバータフリップフロップ回路を形成している。したがって、メモリセル２０には、「０」と「１」を表す２つの安定状態が存在する。２つのゲートトランジスタＰＧ１，ＰＧ２は、ＮＭＯＳトランジスタである。ゲートトランジスタＰＧ１，ＰＧ２は、情報の読み取り操作及び書き込み操作中にメモリセル２０へのアクセスを制御するために使用される。プルアップトランジスタＰＵ１、ＰＵ２は、電力線Ｖｃｃ又は接地線Ｖｓｓに接続される。メモリセル２０では、２つのプルアップトランジスタＰＵ１、ＰＵ２は電力線Ｖｃｃに接続される。

２つのプルアップトランジスタＰＵ１、ＰＵ２のソースは電力線Ｖｃｃに電気的に接続される。第１のプルアップトランジスタＰＵ１のドレインは、第１のゲートトランジスタＰＧ１のドレイン、第１のプルダウントランジスタＰＤ１のドレイン及び第２のプルアップトランジスタＰＵ２のゲートに電気的に接続される。第２のプルアップトランジスタＰＵ２のドレインは、第２のゲートトランジスタＰＧ２のドレイン、第２のプルダウントランジスタＰＤ２のドレイン及び第１のプルアップトランジスタＰＵ１のゲートに電気的に接続される。プルダウントランジスタＰＤ１、ＰＤ２のソースは、接地線Ｖｓｓに電気的に接続される。また、第１のプルアップトランジスタＰＵ１のゲートと第１のプルダウントランジスタＰＤ１のゲートが電気的に接続され、第２のプルアップトランジスタＰＵ２のゲート、第２のプルダウントランジスタＰＤ２のゲートが電気的に接続される。

さらに、ゲートトランジスタＰＧ１、ＰＧ２のソースは、それぞれビット線ＢＬ及び相補的なビット線（＿ＢＬ）に電気的に接続される。ここで、図１に示すように、ビット線ＢＬ、＿ＢＬは、アレイ状にメモリセル２０が配置された半導体メモリ装置２００において同じ列に配置されたメモリセル２０に対して共通に接続される。具体的には、第ｎ列に配置されたメモリセル２０に対してビット線ＢＬ［ｎ］、＿ＢＬ［ｎ］が接続される。他の列についても同様である。ビット線ＢＬ［ｎ］は、第ｎ列のメモリセル２０の第１のゲートトランジスタ（ＰＧ１）のソースに接続され、ビット線＿ＢＬ［ｎ］は、第ｎ列のメモリセル２０の第２のゲートトランジスタ（ＰＧ２）のソースに接続される。

ゲートトランジスタＰＧ１、ＰＧ２のゲートは、ワード線ＷＬに電気的に接続される。また、図１に示すように、ワード線ＷＬは、アレイ状にメモリセル２０が配置された半導体メモリ装置２００において同じ行に配置されたメモリセル２０において共用することができる。本実施の形態における半導体メモリ装置２００では、同じ行に配置されたメモリセル２０に対して２本のワード線ＷＬｅ、ＷＬｏを設け、ワード線ＷＬｅは偶数列のメモリセル２０に接続され、ワード線ＷＬｏは奇数列のメモリセル２０に接続された構成としている。具体的には、第ｒ行に配置されたメモリセル２０のうち、第ｎ－１列、第ｎ＋１列・・・に配置されたメモリセル２０にはワード線ＷＬｏ［ｒ］が接続され、第ｎ列、第ｎ＋２列・・・に配置されたメモリセル２０にはワード線ＷＬｅ［ｒ］が接続される。

以下、図３～図７を参照して、本実施の形態における半導体メモリ装置２００の構造について詳細に説明する。図３～図５は、半導体メモリ装置２００の多層構造における各層の構造を示す平面図である。図６は、図５のＡ－Ａラインに沿った断面図である。図７は、図５のＢ－Ｂラインに沿った断面図である。図３～図７において、半導体メモリ装置２００におけるメモリセル２０の行方向をＸ方向とし、列方向をＹ方向とし、厚さ方向をＺ方向として説明する。

図３～図７には、同一行において並べて配置される偶数列のメモリセル２０－０と奇数列のメモリセル２０－１を示している。メモリセル２０は、図１に示すように、行方向及び列方向に沿ってさらに配置してもよい。

メモリセル２０は、基板２０２の表面に形成される。基板２０２は、半導体材料、絶縁材料、導電性材料又はそれらの任意の組み合わせとすることができる。また、基板２０２は、単層構造又は多層構造とすることができる。例えば、基板２０２は、シリコン（Ｓｉ）とすることができる。また、基板２０２は、シリコンゲルマニウム（ＳｉＧｅ）、シリコンゲルマニウムカーボン（ＳｉＧｅＣ）、炭化シリコン（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、インジウム砒素（ＩｎＡｓ）、インジウム燐（ＩｎＰ）等のＩＩＩ／Ｖ又はＩＩ／ＶＩ複合半導体材料とすることもできる。また、基板２０２は、例えば、シリコン（Ｓｉ）／シリコンゲルマニウム（ＳｉＧｅ）、シリコン（Ｓｉ）／炭化シリコン（ＳｉＣ）、シリコンオンインシュレータ（ＳＯＩ）又はシリコンゲルマニウムオンインシュレータ等の多層基板としてもよい。

本実施の形態におけるメモリセル２０は、３つの導電層を含んで構成される。第１の導電層は、メモリセル２０内の各トランジスタを相互接続するために使用される。第１の導電層上に第２の導電層が形成される。第２の導電層には、メモリセル２０の行方向（Ｘ方向）に沿ってワード線（ＷＬｅ，ＷＬｏ）が形成される。第２の導電層上に第３の導電層が形成される。第３の導電層には、ビット線（ＢＬ，＿ＢＬ）、接地線Ｖｓｓ及び電力線Ｖｃｃが形成される。配線構造については、以下に詳しく説明する。

基板２０２には、第１の活性領域３０、第２の活性領域３１、第３の活性領域３２及び第４の活性領域３３が形成される。第１の活性領域３０には、第１のプルダウントランジスタＰＤ１及び第１のゲートトランジスタＰＧ１が形成される。第１のプルダウントランジスタＰＤ１及び第１のゲートトランジスタＰＧ１がＮＭＯＳである場合、第１の活性領域３０はＰ型のドーパントが添加されたＰ型ウェルとされる。第２の活性領域３１には、第１のプルアップトランジスタＰＵ１が形成される。第１のプルアップトランジスタＰＵ１がＰＭＯＳである場合、第２の活性領域３１はＮ型のドーパントが添加されたＮ型ウェルとされる。第３の活性領域３２には、第２のプルアップトランジスタＰＵ２が形成される。第２のプルアップトランジスタＰＵ２がＰＭＯＳである場合、第３の活性領域３２はＮ型のドーパントが添加されたＮ型ウェルとされる。第４の活性領域３３には、第２のプルダウントランジスタＰＤ２及び第２のゲートトランジスタＰＧ２が形成される。第２のプルダウントランジスタＰＤ２及び第２のゲートトランジスタＰＧ２がＮＭＯＳである場合、第４の活性領域３３はＰ型のドーパントが添加されたＰ型ウェルとされる。

第１の活性領域３０、第２の活性領域３１、第３の活性領域３２及び第４の活性領域３３は、フォトリソグラフィ等の技術を適用してパターニングされたマスクを用いて、それぞれの領域にドーパントをイオン注入して加熱することによって基板２０２内にドーパントを拡散させることによって形成することができる。ただし、これに限定されるものでなく、適切な領域に適切な濃度のドーパントを添加できる方法であればよい。

図３に示すように、第１の活性領域３０及び第４の活性領域３３は、メモリセル２０が形成される領域の行方向（Ｘ方向）の両側に列方向（Ｙ方向）に沿って互いに平行に配置される。第２の活性領域３１及び第３の活性領域３２は、互いに平行に配置された第１の活性領域３０と第４の活性領域３３との間に列方向（Ｙ方向）に沿って配置される。第２の活性領域３１と第３の活性領域３２は、それぞれ長方形とし、列方向（Ｙ方向）に沿って同一の中心線上に間隔をおいて配置することが好適である。

また、第１の活性領域３０内には、第１のプルダウントランジスタＰＤ１のソース及びドレイン、並びに、第１のゲートトランジスタＰＧ１のソース及びドレインが形成される。第１のプルダウントランジスタＰＤ１及び第１のゲートトランジスタＰＧ１がＮＭＯＳである場合、第１のプルダウントランジスタＰＤ１のソース及びドレイン、並びに、第１のゲートトランジスタＰＧ１のソース及びドレインはＮ型のドーパントをＰ型ウェルよりも高濃度に添加した領域とされる。本実施の形態の半導体メモリ装置２００では、第１の活性領域３０内において、列方向（Ｙ方向）に沿って、互いに間隔をおいて第１のプルダウントランジスタＰＤ１のソース、ドレイン、第１のゲートトランジスタＰＧ１のドレイン、ソースの順に配置される。なお、第１のプルダウントランジスタＰＤ１のドレインと第１のゲートトランジスタＰＧ１のドレインは共通としている。第２の活性領域３１内には、第１のプルアップトランジスタＰＵ１のソース及びドレインが形成される。第１のプルアップトランジスタＰＵ１がＰＭＯＳである場合、第１のプルアップトランジスタＰＵ１のソース及びドレインはＰ型のドーパントをＮ型ウェルよりも高濃度に添加した領域とされる。本実施の形態の半導体メモリ装置２００では、第２の活性領域３１内において、列方向（Ｙ方向）に沿って、第１のプルアップトランジスタＰＵ１のソース及びドレインの順に間隔をおいて配置される。第３の活性領域３２内には、第２のプルアップトランジスタＰＵ２のソース及びドレインが形成される。第２のプルアップトランジスタＰＵ２がＰＭＯＳである場合、第２のプルアップトランジスタＰＵ２のソース及びドレインはＰ型のドーパントをＮ型ウェルよりも高濃度に添加した領域とされる。本実施の形態の半導体メモリ装置２００では、第３の活性領域３２内において、列方向（Ｙ方向）に沿って、第２のプルアップトランジスタＰＵ２のドレイン及びソースの順に間隔をおいて配置される。第４の活性領域３３内には、第２のプルダウントランジスタＰＤ２のソース及びドレイン、並びに、第２のゲートトランジスタＰＧ２のソース及びドレインが形成される。第２のプルダウントランジスタＰＤ２及び第２のゲートトランジスタＰＧ２がＮＭＯＳである場合、第２のゲートトランジスタＰＧ２のソース及びドレイン、並びに、第２のゲートトランジスタＰＧ２のソース及びドレインはＮ型のドーパントをＰ型ウェルよりも高濃度に添加した領域とされる。本実施の形態の半導体メモリ装置２００では、第４の活性領域３３内において、列方向（Ｙ方向）に沿って、互いに間隔をおいて第２のゲートトランジスタＰＧ２のソース、ドレイン、第２のプルダウントランジスタＰＤ２のドレイン、ソースの順に配置される。なお、第２のプルダウントランジスタＰＤ２のドレインと第２のゲートトランジスタＰＧ２のドレインは共通としている。

ソース及びドレインの各々は、フォトリソグラフィ等の技術を適用してパターニングされたマスクを用いて、それぞれの領域にドーパントをイオン注入して加熱することによって基板２０２内にドーパントを拡散させることによって形成することができる。ただし、これに限定されるものでなく、適切な領域に適切な濃度のドーパントを添加できる方法であればよい。

なお、図３に示すように、本実施の形態の半導体メモリ装置２００では、第１のプルアップトランジスタＰＵ１、第１のプルダウントランジスタＰＤ１、第１のゲートトランジスタＰＧ１と、第２のプルアップトランジスタＰＵ２、第２のプルダウントランジスタＰＤ２、第２のゲートトランジスタＰＧ２とは、メモリセル２０内の一点を対称点として点対称的に配置される。対称点は、例えば、メモリセル２０の中心付近とすることが好適である。

ここで、図３に示すように、第１の活性領域３０内に形成された第１のゲートトランジスタＰＧ１のソース領域及びドレイン領域に挟まれたゲート領域と、第４の活性領域３３内に形成された第２のゲートトランジスタＰＧ２のソース領域及びドレイン領域に挟まれたゲート領域は、メモリセル２０の行方向（Ｘ方向）に沿って配置されていることが好適である。特に、第１のゲートトランジスタＰＧ１のゲート領域と第２のゲートトランジスタＰＧ２のゲート領域は、メモリセル２０の行方向（Ｘ方向）と略平行に配置されていることが好適である。

また、図３に示すように、第１のプルアップトランジスタＰＵ１のソースと第１のプルダウントランジスタＰＤ１のソースは、行方向（Ｘ方向）に沿って同じライン上に配置することが好適である。また、第１のプルアップトランジスタＰＵ１のドレインと第１のプルダウントランジスタＰＤ１のドレインは、行方向（Ｘ方向）に沿って同じライン上に配置することが好適である。同様に、第２のプルアップトランジスタＰＵ２のソースと第２のプルダウントランジスタＰＤ２のソースは、行方向（Ｘ方向）に沿って同じライン上に配置することが好適である。また、第２のプルアップトランジスタＰＵ２のドレインと第２のプルダウントランジスタＰＤ２のドレインは、行方向（Ｘ方向）に沿って同じライン上に配置することが好適である。

基板２０２上には、さらにゲート構造が形成される。すなわち、第１のゲート構造４０、第２のゲート構造４１及び第３のゲート構造４２が形成される。第１のゲート構造４０、第２のゲート構造４１及び第３のゲート構造４２は、それぞれゲート絶縁層及びゲート電極層の積層構造とされる。ゲート絶縁層は、例えば、数ｎｍ～数十ｎｍ程度の膜厚を有する半導体酸化膜層とされる。また、ゲート電極層は、例えば、導電性を有する多結晶半導体層とされる。ただし、これらに限定されるものではなく、ＭＯＳＦＥＴのゲートとして機能するものであればよい。なお、ゲート電極層は、第１の導電層の一部を構成する。

第１のゲート構造４０、第２のゲート構造４１及び第３のゲート構造４２は、基板２０２上において列方向（Ｙ方向）に間隔をおいて配置される。第１のゲート構造４０は、第１のゲートトランジスタＰＧ１及び第２のゲートトランジスタＰＧ２のゲートとして機能する。第１のゲート構造４０は、第１の活性領域３０における第１のゲートトランジスタＰＧ１のソース及びドレインの間の領域と第４の活性領域３３における第２のゲートトランジスタＰＧ２のソース及びドレインの間の領域に跨がるように行方向（Ｘ方向）に沿って形成される。

ここで、第１のゲートトランジスタＰＧ１のゲート領域と第２のゲートトランジスタＰＧ２のゲート領域がメモリセル２０の行方向（Ｘ方向）に略平行な位置に配置されていることによって、１本のライン状の第１のゲート構造４０によって第１のゲートトランジスタＰＧ１のゲートと第２のゲートトランジスタＰＧ２のゲートに対するゲート構造を実現することができる。また、同列内の隣接するメモリセル２０－０及びメモリセル２０－１の第１のゲート構造４０は間隔を置いて配置されている。同じ列に配置された２つの隣接するメモリセルは、デュアルビットメモリ構造を構成し、デュアルビットメモリ構造では、２つの隣接するメモリセルの第１のゲート構造４０が間隔を置いて互いに絶縁されている。すなわち、２つの隣接するメモリセルにおいて、一方のメモリセルの第２のゲートトランジスタのゲートは、他方のメモリセルの第１のゲートトランジスタのゲートから間隔を置いて配置され、絶縁されている。

第２のゲート構造４１は、第２のプルアップトランジスタＰＵ２及び第２のプルダウントランジスタＰＤ２のゲートとして機能する。第２のゲート構造４１は、第３の活性領域３２における第２のプルアップトランジスタＰＵ２のソース及びドレインの間の領域と第４の活性領域３３における第２のプルダウントランジスタＰＤ２のソース及びドレインの間に領域に跨がるように行方向（Ｘ方向）に沿って形成される。第３のゲート構造４２は、第１のプルアップトランジスタＰＵ１及び第１のプルダウントランジスタＰＤ１のゲートとして機能する。第３のゲート構造４２は、第２の活性領域３１における第１のプルアップトランジスタＰＵ１のソース及びドレインの間の領域と第１の活性領域３０における第１のプルダウントランジスタＰＤ１のソース及びドレインの間の領域に跨がるように行方向（Ｘ方向）に沿って形成される。

基板２０２、第１のゲート構造４０、第２のゲート構造４１及び第３のゲート構造４２の上には絶縁層２０４が形成される。絶縁層２０４は、第１の導電層と第２の導電層との間を電気的に絶縁するために使用される。絶縁層２０４は、例えば、化学気相成長法（ＣＶＤ法）によってシリコン酸化膜（ＳｉＯ_２）を堆積させることによって形成することができる。ただし、これらの方法に限定されるものではなく、第１の導電層と第２の導電層とを電気的に絶縁できる絶縁層２０４を形成できる方法であればよい。

絶縁層２０４には、コンタクトホールが形成され、コンタクトホールを導電性材料で埋め込むことによってプラグ５０が形成される。具体的には、第１のプルアップトランジスタＰＵ１、第１のプルダウントランジスタＰＤ１、第１のゲートトランジスタＰＧ１、第２のプルアップトランジスタＰＵ２、第２のプルダウントランジスタＰＤ２及び第２のゲートトランジスタＰＧ２のソース及びドレインの各々に接続された導電性のプラグ５０が形成される。また、第１のゲート構造４０、第２のゲート構造４１及び第３のゲート構造４２の各々に接続された導電性のプラグ５０が形成される。

ここで、本実施の形態の半導体メモリ装置２００では、第１のゲート構造４０に設けられた導電性のプラグ５０は、第１の活性領域３０と第４の活性領域３３との間の領域に配置することが好適である。すなわち、第１のゲート構造４０に設けられた導電性のプラグ５０は、第１のゲートトランジスタＰＧ１のゲート領域と第２のゲートトランジスタＰＧ２のゲート領域との間の領域に配置することが好適である。例えば、第１のゲート構造４０に設けられた導電性のプラグ５０は、メモリセル２０内において点対称に配置された各トランジスタの対称点又はその近傍に配置することが好適である。

絶縁層２０４にコンタクトホールを形成する方法としては、例えば、絶縁層２０４上にレジストを塗布し、フォトリソグラフィを適用してレジストをパターニングし、レジストの開口部にあたる絶縁層２０４をエッチングする方法が挙げられる。また、コンタクトホールに導電性材料を埋め込む方法としては、例えば、コンタクトホールが設けられた絶縁層２０４に対して化学気相成長法（ＣＶＤ法）を用いてタングステン等の導電性材料膜を堆積させ、その後、化学機械研磨法（ＣＭＰ）により余分な導電性材料膜を研磨して除去する方法が挙げられる。ただし、これらの方法に限定されるものではなく、導電性のプラグ５０を適切に形成できる方法であればよい。

絶縁層２０４上には、第２の導電層が形成される。すなわち、第２の導電層として、第１の配線層６０、第２の配線層６１、第３の配線層６２、第４の配線層６３、第５の配線層６４、第６の配線層６５、第７の配線層６６、第８の配線層６７、第９の配線層６８、第１０の配線層６９、ワード線ＷＬｅ及びワード線ＷＬｏが形成される。

第２の導電層は、金属層とすることができる。第２の導電層は、例えば、銅、アルミニウム又はモリブデンのうちの少なくとも１つを含み得る。例えば、絶縁層２０４上に金属層を堆積させ、フォトリソグラフィ等のパターニング技術を適用して不要な金属層をエッチングして除去することによって第２の導電層を形成することができる。

第１の配線層６０は、プラグ５０を介して第１のプルダウントランジスタＰＤ１のソースに接続される。第２の配線層６１は、プラグ５０を介して第１のプルアップトランジスタＰＵ１のソースに接続される。第３の配線層６２は、プラグ５０を介して第１のプルダウントランジスタＰＤ１のドレイン及び第１のプルアップトランジスタＰＵ１のドレインに接続される。ここで、第１のプルアップトランジスタＰＵ１のドレインと第１のプルダウントランジスタＰＤ１のドレインを行方向（Ｘ方向）に沿って同じライン上に配置しておくことによって、行方向（Ｘ方向）に沿ったライン形状の第３の配線層６２によって第１のプルダウントランジスタＰＤ１のドレインと第１のプルアップトランジスタＰＵ１のドレインとを接続することができる。第４の配線層６３は、プラグ５０を介して第１のプルアップトランジスタＰＵ１のゲート及び第１のプルダウントランジスタＰＤ１のゲート、すなわち第３のゲート構造４２に接続される。第５の配線層６４は、プラグ５０を介して第２のゲートトランジスタＰＧ２のソースに接続される。

第６の配線層６５は、プラグ５０を介して第２のプルダウントランジスタＰＤ２のソースに接続される。第７の配線層６６は、プラグ５０を介して第２のプルアップトランジスタＰＵ２のソースに接続される。第８の配線層６７は、プラグ５０を介して第２のプルダウントランジスタＰＤ２のドレイン及び第２のプルアップトランジスタＰＵ２のドレインに接続される。ここで、第２のプルアップトランジスタＰＵ２のドレインと第２のプルダウントランジスタＰＤ２のドレインを行方向（Ｘ方向）に沿って同じライン上に配置しておくことによって、行方向（Ｘ方向）に沿ったライン形状の第８の配線層６７によって第２のプルダウントランジスタＰＤ２のドレインと第２のプルアップトランジスタＰＵ２のドレインとを接続することができる。第９の配線層６８は、プラグ５０を介して第２のプルアップトランジスタＰＵ２のゲート及び第２のプルダウントランジスタＰＤ２のゲート、すなわち第２のゲート構造４１に接続される。第１０の配線層６９は、プラグ５０を介して第１のゲートトランジスタＰＧ１のソースに接続される。

ワード線ＷＬｅ及びワード線ＷＬｏは、行方向（Ｘ方向）に沿って延設される。ワード線ＷＬｅは、偶数列のメモリセル２０－０における第１のゲート構造４０に接続される。図４では、ワード線ＷＬｅは、１つのメモリセル２０－０のみに接続されたように示されているが、同じ行にさらにメモリセル２０が配置されている場合にはワード線ＷＬｅは他の偶数列のメモリセル２０にも共通に接続される。ワード線ＷＬｏは、奇数列のメモリセル２０－１における第１のゲート構造４０に接続される。図４では、ワード線ＷＬｏは、１つのメモリセル２０－１のみに接続されたように示されているが、同じ行にさらにメモリセル２０が配置されている場合にはワード線ＷＬｏは他の奇数列のメモリセル２０にも共通に接続される。

本実施の形態の半導体メモリ装置２００では、第１のゲートトランジスタＰＧ１のゲート及び第２のゲートトランジスタＰＧ２のゲートを繋ぐ第１のゲート構造４０に１つのプラグ５０を設けておき、行方向（Ｘ方向）に延設されたワード線ＷＬｅから列方向（Ｙ方向下向き）に突出させた接続部又は行方向（Ｘ方向）に延設されたワード線ＷＬｏから列方向（Ｙ方向上向き）に突出させた接続部のいずれかをプラグ５０に接続する構造としている。

ここで、第２の活性領域３１及び第３の活性領域３２は、間隔を空けて列方向（Ｙ方向）に沿って延設されているので、第２の活性領域３１に形成された第１のプルアップトランジスタＰＵ１のソース及びドレインと第３の活性領域３２に形成された第２のプルアップトランジスタＰＵ２のソース及びドレインは列方向（Ｙ方向）に沿って対称に配置されている。そのため、第１のプルアップトランジスタＰＵ１のソースに接続される第２の配線層６１、第１のプルアップトランジスタＰＵ１のドレインに接続される第３の配線層６２と、第２のプルアップトランジスタＰＵ２のドレインに接続される第８の配線層６７、第２のプルアップトランジスタＰＵ２のソースに接続される第７の配線層６６は列方向（Ｙ方向）において互いに間隔を空けて配置される。したがって、ワード線ＷＬｅ及びワード線ＷＬｏは、行方向（Ｘ方向）に沿って第３の配線層６２と第８の配線層６７との間に配置することができる。

また、第１の配線層６０、第２の配線層６１、第３の配線層６２、第４の配線層６３、第５の配線層６４、第６の配線層６５、第７の配線層６６、第８の配線層６７、第９の配線層６８及び第１０の配線層６９と、ワード線ＷＬｅ及びワード線ＷＬｏとを同じ第２の導電層として形成することによって、エッチング等の製造工程を簡素化することができる。

絶縁層２０４並びに第１の配線層６０、第２の配線層６１、第３の配線層６２、第４の配線層６３、第５の配線層６４、第６の配線層６５、第７の配線層６６、第８の配線層６７、第９の配線層６８、第１０の配線層６９、ワード線ＷＬｅ及びワード線ＷＬｏの上には絶縁層２０６が形成される。絶縁層２０６は、第２の導電層と第３の導電層との間を電気的に絶縁するために使用される。絶縁層２０６は、例えば、化学気相成長法（ＣＶＤ法）によってシリコン酸化膜（ＳｉＯ_２）を堆積させることによって形成することができる。ただし、これらの方法に限定されるものではなく、第２の導電層と第３の導電層とを電気的に絶縁できる絶縁層２０６を形成できる方法であればよい。

絶縁層２０６には、コンタクトホールが形成され、コンタクトホールを導電性材料で埋め込むことによってプラグ７０が形成される。具体的には、第１の配線層６０、第２の配線層６１、第３の配線層６２、第４の配線層６３、第５の配線層６４、第６の配線層６５、第７の配線層６６、第８の配線層６７、第９の配線層６８及び第１０の配線層６９の各々に接続された導電性のプラグ７０が形成される。

ここで、第３の配線層６２に設けられたプラグ７０と第９の配線層６８に設けられたプラグ７０とは、列方向（Ｙ方向）に沿って同じライン上に配置することが好適である。また、第２の配線層６１に設けられたプラグ７０と第７の配線層６６に設けられたプラグ７０とは、列方向（Ｙ方向）に沿って同じライン上に配置することが好適である。また、第４の配線層６３に設けられたプラグ７０と第８の配線層６７に設けられたプラグ７０とは、列方向（Ｙ方向）に沿って同じライン上に配置することが好適である。これらの組み合わせ以外のプラグ７０については、列方向（Ｙ方向）に沿って同じライン上に配置しないようにすることが好適である。

絶縁層２０６にコンタクトホールを形成する方法としては、例えば、絶縁層２０６上にレジストを塗布し、フォトリソグラフィを適用してレジストをパターニングし、レジストの開口部における絶縁層２０６をエッチングする方法が挙げられる。また、コンタクトホールに導電性材料を埋め込む方法としては、例えば、コンタクトホールが設けられた絶縁層２０６に対して化学気相成長法（ＣＶＤ法）を用いてタングステン等の導電性材料膜を堆積し、その後、化学機械研磨法（ＣＭＰ）により余分な導電性材料膜を研磨して除去する方法が挙げられる。ただし、これらの方法に限定されるものではなく、導電性のプラグ７０を適切に形成できる方法であればよい。

絶縁層２０６上には、第３の導電層が形成される。すなわち、第３の導電層として、接地線Ｖｓｓ、電力線Ｖｃｃ、ビット線ＢＬ，＿ＢＬ及び第１１の配線層８０、第１２の配線層８１が形成される。接地線Ｖｓｓ、電力線Ｖｃｃ、ビット線ＢＬ，＿ＢＬ及び第１１の配線層８０、第１２の配線層８１は、それぞれ間隔を空けて列方向（Ｙ方向）に沿って延設される。

第３の導電層は、金属層とすることができる。第３の導電層は、例えば、銅、アルミニウム又はモリブデンのうちの少なくとも１つを含み得る。例えば、絶縁層２０６上に金属層を堆積させ、フォトリソグラフィ等のパターニング技術を適用して不要な金属層をエッチングして除去することによって第３の導電層を形成することができる。

接地線Ｖｓｓは、メモリセル２０の両端に列方向（Ｙ方向）に沿って延設される。接地線Ｖｓｓは、それぞれプラグ７０を介して第１の配線層６０及び第６の配線層６５に接続される。すなわち、一方の接地線Ｖｓｓは、第１の配線層６０を介して第１のプルダウントランジスタＰＤ１のソースに接続される。他方の接地線Ｖｓｓは、第６の配線層６５を介して第２のプルダウントランジスタＰＤ２のソースに接続される。

電力線Ｖｃｃは、メモリセル２０の中央に列方向（Ｙ方向）に沿って延設される。電力線Ｖｃｃは、プラグ７０を介して第２の配線層６１及び第７の配線層６６に共通に接続される。すなわち、電力線Ｖｃｃは、第２の配線層６１を介して第１のプルアップトランジスタＰＵ１のソースと第７の配線層６６を介して第２のプルアップトランジスタＰＵ２のソースを接続する。なお、第２の配線層６１に設けられたプラグ７０と第７の配線層６６に設けられたプラグ７０とを列方向（Ｙ方向）に沿って同じライン上に配置することによって、一本のライン状の電力線Ｖｃｃによって第２の配線層６１と第７の配線層６６とを繋ぐことができる。

ビット線ＢＬ及びビット線＿ＢＬは、接地線Ｖｓｓの内側に列方向（Ｙ方向）に沿って延設される。ビット線ＢＬは、プラグ７０を介して第１０の配線層６９に接続される。すなわち、ビット線ＢＬは、第１０の配線層６９を介して第１のゲートトランジスタＰＧ１のソースに接続される。ビット線＿ＢＬは、プラグ７０を介して第５の配線層６４に接続される。すなわち、ビット線＿ＢＬは、第５の配線層６４を介して第２のゲートトランジスタＰＧ２のソースに接続される。

第１１の配線層８０は、電力線Ｖｃｃとビット線ＢＬとの間に列方向（Ｙ方向）に沿って延設される。第１１の配線層８０は、プラグ７０を介して第３の配線層６２及び第９の配線層６８に接続される。すなわち、第１１の配線層８０は、第３の配線層６２を介して第１のプルアップトランジスタＰＵ１のドレインと第１のプルダウントランジスタＰＤ１のドレイン（第１のゲートトランジスタＰＧ１のドレイン）と第９の配線層６８を介して第２のプルアップトランジスタＰＵ２及び第２のプルダウントランジスタＰＤ２のゲートを接続する。なお、第３の配線層６２に設けられたプラグ７０と第９の配線層６８に設けられたプラグ７０とを列方向（Ｙ方向）に沿って同じライン上に配置することによって、一本のライン状の第１１の配線層８０によって第３の配線層６２と第９の配線層６８とを繋ぐことができる。

第１２の配線層８１は、電力線Ｖｃｃとビット線_ＢＬとの間に列方向（Ｙ方向）に沿って延設される。第１２の配線層８１は、プラグ７０を介して第４の配線層６３及び第８の配線層６７に接続される。すなわち、第１２の配線層８１は、第８の配線層６７を介して第２のプルアップトランジスタＰＵ２のドレインと第２のプルダウントランジスタＰＤ２のドレイン（第２のゲートトランジスタＰＧ２のドレイン）と第４の配線層６３を介して第１のプルアップトランジスタＰＵ１及び第１のプルダウントランジスタＰＤ１のゲートを接続する。なお、第４の配線層６３に設けられたプラグ７０と第８の配線層６７に設けられたプラグ７０とを列方向（Ｙ方向）に沿って同じライン上に配置することによって、一本のライン状の第１２の配線層８１によって第４の配線層６３と第８の配線層６７とを繋ぐことができる。

接地線Ｖｓｓ、電力線Ｖｃｃ、ビット線ＢＬ及びビット線＿ＢＬは、図１に示すように同一の列に配置されている複数のメモリセル２０を共通に接続する。

なお、本実施の形態の半導体メモリ装置２００では、ワード線ＷＬ（ＷＬｅ，ＷＬｏ）が含まれる第２の導電層とビット線ＢＬ（ＢＬ，＿ＢＬ）が含まれる第３の導電層とに分けた構成としたが、これに限定されるものではなく、さらに多くの導電層に分けた構成としてもよい。例えば、ワード線ＷＬｅとワード線ＷＬｏをさらに別の導電層として積層した構成としてもよい。

本実施の形態の半導体メモリ装置２００では、同一の行に配置されている複数のメモリセル２０において、奇数列のメモリセル２０はワード線ＷＬｏによって接続され、偶数列のメモリセル２０はワード線ＷＬｅによって接続されている。このような構成において、奇数列のメモリセル２０を選択する場合にはワード線ＷＬｏのみを選択し、偶数列のメモリセル２０を選択する場合にはワード線ＷＬｅのみを選択するように制御を行う。これによって、ワード線ＷＬｏ及びワード線ＷＬｅのうち選択されてない方に接続されているメモリセル２０には不必要な電流Ｉｂが流れることを防ぐことができる。

例えば、図８に示すように、ワード線ＷＬｏ［ｒ］及びビット線Ｂ［ｎ－１］，＿Ｂ［ｎ－１］によってメモリセル２０ａが選択されている状態において、選択されているメモリセル２０ａに対して電流Ｉａが流れる。このとき、奇数列のメモリセル２０ａと共通のワード線ＷＬｏ［ｒ］に接続されている奇数列のメモリセル２０ｂにも不必要な電流Ｉｂが流れる。これに対して、ワード線ＷＬｏ［Ｌ］とは異なるワード線ＷＬｅ［Ｌ］に接続されている偶数列のメモリセル２０ｃには不必要な電流Ｉｂは流れない。

同様に、図９に示すように、ワード線ＷＬｅ［ｒ］及びビット線Ｂ［ｎ］，＿Ｂ［ｎ］によってメモリセル２０ａが選択されている状態において、選択されているメモリセル２０ａに対して電流Ｉａが流れる。このとき、偶数列のメモリセル２０ａと共通のワード線ＷＬｅ［ｒ］に接続されている偶数列のメモリセル２０ｂにも不必要な電流Ｉｂが流れる。これに対して、ワード線ＷＬｅ［Ｌ］とは異なるワード線ＷＬｏ［Ｌ］に接続されている奇数列のメモリセル２０ｃには不必要な電流Ｉｂは流れない。

したがって、本実施の形態の半導体メモリ装置２００によれば、同一の行に配置されたメモリセル２０に対して１本のワード線ＷＬのみを設けた従来の構成に対して、不必要に流れる電流Ｉｂを略半分に低減することができる。

[変形例１]
半導体メモリ装置２００の上記構造では、メモリセル２０の各々に含まれる第１のゲートトランジスタＰＧ１及び第２のゲートトランジスタＰＧ２に対して共通の第１のゲート構造４０を設けた構成とした。ただし、これに限定されるものではない。

図１０及び図１１は、変形例１における半導体メモリ装置２００の構造を示す。図１０及び図１１は、上記実施の形態における図３及び図４に対応しており、半導体メモリ装置２００の多層構造における各層の構造を示す平面図である。なお、本変形例において、第１のゲート構造４０及びそれに関する構成以外は半導体メモリ装置２００と同様であるので説明を省略する。

本変形例では、図１０に示すように、第１のゲートトランジスタＰＧ１及び第２のゲートトランジスタＰＧ２に対してそれぞれ個別の第１のゲート構造４０を設けた構成としている。第１のゲートトランジスタＰＧ１に対する第１のゲート構造４０は、第１のゲートトランジスタＰＧ１のゲートとして機能する。当該第１のゲート構造４０は、第１のゲートトランジスタＰＧ１のソース及びドレインの間に位置する第１の活性領域３０上を横切るように行方向（Ｘ方向）に沿って形成される。第２のゲートトランジスタＰＧ２に対する第１のゲート構造４０は、第２のゲートトランジスタＰＧ２のゲートとして機能する。当該第１のゲート構造４０は、第２のゲートトランジスタＰＧ２のソース及びドレインの間に位置する第１の活性領域３０上を横切るように行方向（Ｘ方向）に沿って形成される。

第１のゲート構造４０の各々には、絶縁層２０４を介してワード線ＷＬ（ＷＬｅ，ＷＬｏ）が接続される。そのため、第１のゲート構造４０の各々には絶縁層２０４に設けられたコンタクトホールを用いて導電性のプラグ５０が形成される。

なお、本変形例においても、第１のゲート構造４０に設けられた導電性のプラグ５０は、第１の活性領域３０と第４の活性領域３３との間の領域に配置することが好適である。すなわち、第１のゲート構造４０に設けられた導電性のプラグ５０は、第１のゲートトランジスタＰＧ１のゲート領域と第２のゲートトランジスタＰＧ２のゲート領域との間の領域に配置することが好適である。例えば、第１のゲート構造４０に設けられた導電性のプラグ５０は、メモリセル２０内において点対称に配置された各トランジスタの対称点又はその近傍にそれぞれ配置することが好適である。

ワード線ＷＬｅ及びワード線ＷＬｏは、行方向（Ｘ方向）に沿って延設される。ワード線ＷＬｅは、偶数列のメモリセル２０－０における第１のゲートトランジスタＰＧ１及び第２のゲートトランジスタＰＧ２に対する第１のゲート構造４０に接続される。ワード線ＷＬｏは、奇数列のメモリセル２０－１における第１のゲートトランジスタＰＧ１及び第２のゲートトランジスタＰＧ２に対する第１のゲート構造４０に接続される。本変形例では、第１のゲートトランジスタＰＧ１の第１のゲート構造４０及び第２のゲートトランジスタＰＧ２の第１のゲート構造４０の各々に１つずつのプラグ５０が設けられているので、行方向（Ｘ方向）に延設されたワード線ＷＬｅから列方向（Ｙ方向下向き）に突出させた接続部又は行方向（Ｘ方向）に延設されたワード線ＷＬｏから列方向（Ｙ方向上向き）に突出させた接続部のいずれかを各々のプラグ５０に接続する構造としている。

本変形例の構造によっても、同一の行に配置されたメモリセル２０に対して１本のワード線ＷＬのみを設けた従来の構成に対して、不必要に流れる電流Ｉｂを低減することができる。

なお、上記実施の形態及び変形例では、隣り合うメモリセル２０（２０－０，２０－１）では、各トランジスタを行方向に沿って平行に移動させた配置となるように構成した。しかしながら、これに限定されるものではなく、隣り合うメモリセル２０（２０－０，２０－１）の境界線に沿って各トランジスタの配置が線対称（鏡像関係）となる構成としてもよい。

［変形例２］
上記半導体メモリ装置２００では、同一の行に配置されているメモリセル２０について、奇数列に配置されたメモリセル２０にはワード線ＷＬｏを接続し、偶数列に配置されたメモリセル２０にはワード線ＷＬｅを接続した構成とした。すなわち、同一の行に配置されているメモリセル２０について１つ置きにワード線ＷＬｏとワード線ＷＬｅを交互に接続した構成とした。

ただし、不必要に流れる電流Ｉｂを低減する構成は、半導体メモリ装置２００に限定されるものではない。すなわち、同一の行に配置されている１つ以上のメモリセル２０をワード線ＷＬ１に接続し、他のメモリセル２０をワード線ＷＬ１とは異なるワード線ＷＬ２に接続した構成としてもよい。

例えば、図１２の等価回路図で示す半導体メモリ装置２１０のように、同一の行にある第１列、第２列、第３列のメモリセル２０はワード線ＷＬ１に接続し、第４列のメモリセル２０はワード線ＷＬ２に接続する。以降も同様に、４の倍数の列に配置されているメモリセル２０はワード線ＷＬ２に接続し、他のメモリセル２０はワード線ＷＬ１に接続する。

このような半導体メモリ装置２１０の構成では、ワード線ＷＬ１に接続されているメモリセル２０を選択した場合、選択されていないメモリセル２０のうちワード線ＷＬ１に接続されているメモリセル２０にのみ不必要な電流Ｉｂが流れ、ワード線ＷＬ２に接続されているメモリセル２０には不必要な電流Ｉｂは流れない。したがって、不必要な電流Ｉｂは従来の３／４程度に低減することができる。また、ワード線ＷＬ２に接続されているメモリセル２０を選択した場合、選択されていないメモリセル２０のうちワード線ＷＬ２に接続されているメモリセル２０にのみ不必要な電流Ｉｂが流れ、ワード線ＷＬ１に接続されているメモリセル２０には不必要な電流Ｉｂは流れない。したがって、不必要な電流Ｉｂは従来の１／４程度に低減することができる。

半導体メモリ装置２１０では、同一の行に配置されているメモリセル２０について、４の倍数の列に配置されているメモリセル２０をワード線ＷＬ２に接続し、他のメモリセル２０をワード線ＷＬ１に接続する構成としたがこれに限定されるものではない。他の倍数の列に配置されているメモリセル２０をワード線ＷＬ２に接続し、他のメモリセル２０をワード線ＷＬ１に接続する構成としてもよい。また、各メモリセル２０に対するワード線ＷＬの選択が適切に行えることを条件として、同一の行に配置されている任意のメモリセル２０を１つのワード線に接続し、他のメモリセル２０を他のワード線ＷＬに接続するようにしてもよい。

このように、同一の行に配置されている少なくとも１つ以上のメモリセル２０を１つのワード線ＷＬに接続し、他のメモリセル２０を他のワード線ＷＬに接続した構成とすることによって、同一の行に配置されているすべてのメモリセル２０を同一のワード線ＷＬに接続した構成に比べて不必要に流れる電流Ｉｂを低減することができる。

［変形例３］
上記半導体メモリ装置２００、２１０では、同一の行に配置されたメモリセル２０に対してそれぞれ２本のワード線ＷＬを設けた構成にしたが、これに限定されるものではなく、３本以上のワード線ＷＬを設けた構成としてもよい。

例えば、図１３の等価回路図で示す半導体メモリ装置２２０のように、メモリセル２０の各行に対して４本のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４を設けた構成とする。半導体メモリ装置２２０では、同一の行に配置されているメモリセル２０を４つ置きにそれぞれのワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に接続した構成としている。すなわち、同一の行に配置されているメモリセル２０のうち、第１列、第５列、第９列・・・に配置されているメモリセル２０をワード線ＷＬ１に接続する。また、同一の行に配置されているメモリセル２０のうち、第２列、第６列、第１０列・・・に配置されているメモリセル２０をワード線ＷＬ２に接続する。また、同一の行に配置されているメモリセル２０のうち、第３列、第７列、第１１列・・・に配置されているメモリセル２０をワード線ＷＬ３に接続する。また、同一の行に配置されているメモリセル２０のうち、第４列、第８列、第１２列・・・に配置されているメモリセル２０をワード線ＷＬ４に接続する。

このような構成において、ワード線ＷＬ１に接続されているメモリセル２０を選択した場合、選択されていないメモリセル２０のうちワード線ＷＬ１に接続されているメモリセル２０にのみ不必要な電流Ｉｂが流れ、ワード線ＷＬ２，ＷＬ３，ＷＬ４に接続されているメモリセル２０には不必要な電流Ｉｂは流れない。ワード線ＷＬ１以外のワード線ＷＬ２，ＷＬ３，ＷＬ４のいずれか１つを選択した場合も同様である。

なお、同一の行に配置されているメモリセル２０に対して設けるワード線ＷＬの本数は４本に限定されるものではない。例えば、同一の行に配置されているメモリセル２０に対して設けるワード線ＷＬをＭ本（ただし、Ｍは２以上の整数）とした場合、メモリセル２０をＭ列置きに同一のワード線ＷＬに接続するようにすることが好適である。なお、Ｍ＝２とした場合、上記半導体メモリ装置２００の構成となる。また、ワード線ＷＬを選択する選択回路におけるロジック回路を簡素にするためには、各行に配置されたメモリセル２０に対するワード線ＷＬは２^ｎ本（ただし、ｎは１以上の整数）とすることが好適である。

このように、同一の行に配置されているメモリセル２０に対して３本以上のワード線ＷＬを設けた構成とすることによって、同一の行に配置されているすべてのメモリセル２０を同一のワード線ＷＬに接続した構成に比べて不必要に流れる電流Ｉｂを低減することができる。このとき、同じ列に配置されたメモリセル２０のうち、少なくとも１つのメモリセルの第１のゲートトランジスタのゲートと第２のゲートトランジスタのゲートが１つのワード線に接続されている。残りの少なくとも１つのメモリセルの第１のゲートトランジスタのゲート及び第２のゲートトランジスタのゲートは、別のワードラインに接続されている。半導体メモリデバイスは、複数のビットラインをさらに含み、同じ列のメモリセル２０の第１のゲートトランジスタのソースは、ビットラインの１つに接続され、当該メモリセルの第２のゲートトランジスタのソースは、同じ列の別のビットラインに接続されている。各ビットラインは、ワードラインとは異なる導電層に配置され、ワードラインと交差している。

なお、本発明は、本明細書に記載された具体的な形態に限定されるものではない。上記実施の形態及び変形例における構成は、適宜組み合わせてもよい。すなわち、本明細書に記載された構成に対して本発明の分野の通常の技術者によって行われる変更又は修正を適用してもよい。

１０メモリセル、２０メモリセル、３０第１の活性領域、３１第２の活性領域、３２第３の活性領域、３３第４の活性領域、４０第１のゲート構造、４１第２のゲート構造、４２第３のゲート構造、５０プラグ、６０第１の配線層、６１第２の配線層、６２第３の配線層、６３第４の配線層、６４第５の配線層、６５第６の配線層、６６第７の配線層、６７第８の配線層、６８第９の配線層、６９第１０の配線層、７０プラグ、８０第１１の配線層、８１第１２の配線層、１００，２００，２１０，２２０半導体メモリ装置、２０２基板、２０４絶縁層、２０６絶縁層。

Claims

半導体メモリ装置であって、
半導体基板上に配置された第１のプルアップトランジスタ、第２のプルアップトランジスタ、第１のプルダウントランジスタ、第２のプルダウントランジスタ、第１のゲートトランジスタ及び第２のゲートトランジスタを含むメモリセルが行列配置され、
前記メモリセル内において、前記第１のゲートトランジスタのゲート領域と前記第２のゲートトランジスタのゲート領域が前記行列配置の行方向に沿って配置されており、
同一の行に配置された前記メモリセルに対して複数のワード線が設けられており、同一の行に配置された前記メモリセルのうち少なくとも１つの前記メモリセルの前記第１のゲートトランジスタのゲート及び前記第２のゲートトランジスタのゲートは複数の前記ワード線の１つに接続され、他の少なくとも１つの前記メモリセルの前記第１のゲートトランジスタのゲート及び前記第２のゲートトランジスタのゲートは複数の前記ワード線の他の１つに接続されていることを特徴とする半導体メモリ装置。
請求項１に記載の半導体メモリ装置であって、
前記第１のゲートトランジスタのゲート及び前記第２のゲートトランジスタのゲートは、前記第１のゲートトランジスタのゲート領域と前記第２のゲートトランジスタのゲート領域との間の領域に配置された導電性のプラグを介して前記ワード線に接続されていることを特徴とする半導体メモリ装置。
請求項２に記載の半導体メモリ装置であって、
前記第１のプルアップトランジスタと前記第２のプルアップトランジスタ、前記第１のプルダウントランジスタと前記第２のプルダウントランジスタ、前記第１のゲートトランジスタと前記第２のゲートトランジスタが前記メモリセル内の対称点に対してそれぞれ点対称に配置されていることを特徴とする半導体メモリ装置。
請求項３に記載の半導体メモリ装置であって、
前記第１のゲートトランジスタのゲート及び前記第２のゲートトランジスタのゲートは、前記対称点又はその近傍に配置された前記プラグを介して前記ワード線に接続されていることを特徴とする半導体メモリ装置。
請求項１～４のいずれか１項に記載の半導体メモリ装置であって、
同一の行内の２つの隣接する前記メモリセルは、デュアルビットメモリ構造を構成し、
一方の前記メモリセルの前記第２のゲートトランジスタは、他方の前記メモリセルの前記第１のゲートトランジスタに隣接して配置され、前記第２のゲートトランジスタのゲートは、２つの隣接する前記メモリセル間の境界で他の前記メモリセルの前記第１のゲートトランジスタのゲートと接続されておらず、互いに絶縁されていることを特徴とする半導体メモリ装置。
請求項１～５のいずれか１項に記載の半導体メモリ装置であって、
前記第１のゲートトランジスタのソースに接続されたビット線及び前記第２のゲートトランジスタのソースに接続されたビット線が設けられ、
前記ビット線は、前記ワード線とは異なる導電層において前記ワード線と交差するように設けられていることを特徴とする半導体メモリ装置。
請求項１～６のいずれか１項に記載の半導体メモリ装置であって、
同一の行に沿って配置された前記メモリセルにおいて隣り合う前記メモリセルはそれぞれ異なる前記ワード線に接続されていることを特徴とする半導体メモリ装置。
請求項１～７のいずれか１項に記載の半導体メモリ装置であって、
同一の行に沿って配置された前記メモリセルに対してＭ本（ただし、Ｍは２以上の整数）の前記ワード線が設けられており、Ｍ列置きに前記メモリセルが同一の前記ワード線に接続されていることを特徴とする半導体メモリ装置。
請求項１～８のいずれか１項に記載の半導体メモリ装置であって、
同一の行に沿って配置された前記メモリセルに対して２^ｎ本（ただし、ｎは１以上の整数）の前記ワード線が設けられており、２^ｎ列置きに前記メモリセルが同一の前記ワード線に接続されていることを特徴とする半導体メモリ装置。
請求項１～９のいずれか１項に記載の半導体メモリ装置であって、
同一の行に沿って配置された前記メモリセルに対して２本の前記ワード線が設けられており、同一の行に沿って配置された前記メモリセルのうち奇数列に配置された前記メモリセルが前記ワード線の一方に接続され、偶数列に配置された前記メモリセルが前記ワード線の他方に接続されていることを特徴とする半導体メモリ装置。