CN112289356B - 半导体存储器件 - Google Patents

Abstract

本发明提供了一种半导体存储器件，具有如下结构：存储单元内的第一栅极晶体管的栅极和第二栅极晶体管的栅极沿存储单元的行方向设置，对于同一行内设置的存储单元，设置多条字线作为一组字线，在同一行内设置的存储单元当中，至少一个存储单元的第一栅极晶体管的栅极和第二栅极晶体管的栅极与一组字线中的一条连接，其他至少一个存储单元的第一栅极晶体管的栅极和第二栅极晶体管的栅极与一组字线中的其他一条连接。本发明的半导体存储器件，可减少器件不必要的工作电流，进而减小半导体存储器件的耗电量，降低了器件功耗。

Description

半导体存储器件

技术领域

本发明涉及半导体器件的制作技术领域，特别涉及一种半导体存储器件。

背景技术

静态随机存储器(SRAM)是一种只要供电就保持数据的半导体存储器，其具有低功耗、数据存取速度快且与CMOS逻辑工艺兼容等优点，被广泛应用于各种电子器件中。

在现有技术的SRAM等半导体存储器件中，存在如下结构：针对排布成阵列的存储单元的各行，设置一条字线；或者，即使设置多条字线，但相邻存储单元共用字线。在此类半导体存储器件的结构中，除了被选择的存储单元，其他存储单元中也有电流流过。

例如，如图14所示，在存储单元10排布成阵列的半导体存储器件100中，在存储单元10a由字线WL[r]和位线BL[n]、

选择的状态下，虽然被选存储单元10a有电流Ia流过，但与此同时，在共同连接至字线WL[r]的未被选择的存储单元10b（包括共同连接至位线BL[n-1]、

的一列存储单元、共同连接至位线BL[n+1]、

的一列存储单元以及共同连接至位线BL[n+2]、

的一列存储单元）中也有多余的电流Ib流过。同样地，对于字线WL[r-1]和字线WL[r+1]分别连接的两行存储单元也存在上述问题。

如此，使得半导体存储器件的耗电量增大。因此，需要一种削减此类多余电流所产生的耗电量的技术。

发明内容

本发明的一目的在于提供一种半导体存储器件，能够减少器件不必要的工作电流，降低了器件功耗。

为实现上述目的，本发明提供一种半导体存储器件，按照行列设置的若干存储单元，每个所述存储单元包括设置于半导体衬底上的第一上拉晶体管、第二上拉晶体管、第一下拉晶体管、第二下拉晶体管，第一栅极晶体管以及第二栅极晶体管，且在各个所述存储单元内，所述第一栅极晶体管的栅极和所述第二栅极晶体管的栅极沿所述行列设置的方式的行方向设置；

多条字线，其中每至少两条所述字线作为一组字线连接一行内设置的所述存储单元，且在同一行内设置的所述存储单元当中，至少一个所述存储单元的所述第一栅极晶体管的栅极和所述第二栅极晶体管的栅极与所述一组字线当中的一条所述字线连接，其他至少一个所述存储单元的所述第一栅极晶体管的栅极和所述第二栅极晶体管的栅极与所述一组字线当中的另一条所述字线连接。

可选地，在每个所述存储单元内，所述第一栅极晶体管的栅极和所述第二栅极晶体管的栅极均通过相应的导电插塞与相应的所述字线连接；

且，连接同一行所述存储单元的所述一组字线中的任意两条所述字线不共享任一所述导电插塞。

可选地，在每个所述存储单元内，所述第一上拉晶体管与所述第二上拉晶体管、所述第一下拉晶体管与所述第二下拉晶体管、所述第一栅极晶体管与所述第二栅极晶体管分别相对于所述存储单元内的对称点以点对称方式设置。

可选地，在每个所述存储单元内，所述第一栅极晶体管的栅极和所述第二栅极晶体管的栅极之间区域内设有一所述导电插塞，所述第一栅极晶体管的栅极和所述第二栅极晶体管的栅极共享所述导电插塞，并通过所述导电插塞与相应的所述字线连接；或者，

在每个所述存储单元内，所述第一栅极晶体管的栅极和所述第二栅极晶体管的栅极所覆盖的区域内及两者之间区域内设置相互独立的两个所述导电插塞，所述第一栅极晶体管的栅极通过两个所述导电插塞中的一个与相应的所述字线连接，所述第二栅极晶体管的栅极通过两个所述导电插塞中的另一个与相应的所述字线连接。

可选地，所有的所述字线设于同一导电层内。

可选地，所述半导体存储器件还包括多条位线，其中每两条所述位线作为一组位线，所述一组位线中的一条所述位线与同一列所述存储单元的所述第一栅极晶体管的源极连接，所述一组位线中的另一条所述位线与所述同一列所述存储单元的所述第二栅极晶体管的源极连接；

各个所述位线与所述字线在不同的导电层内且与所述字线交叉设置。

可选地，在沿同一行设置的所述存储单元当中，相邻所述存储单元分别与不同的所述字线连接。

可选地，对于沿同一行设置的所述存储单元，设置M条所述字线作为所述一组字线，所述存储单元每隔M列与所述一组字线中的同一所述字线连接，其中，M为2以上的整数。

可选地，对于沿同一行设置的所述存储单元，设置2n条所述字线作为所述一组字线，所述存储单元每隔2n列与所述一组字线中的同一所述字线连接，其中，n为1以上的整数。

可选地，对于沿同一行设置的所述存储单元，设置两条所述字线作为所述一组字线，在沿同一行设置的所述存储单元当中，设于奇数列的所述存储单元与所述一组字线中的一条连接，设于偶数列的所述存储单元与所述一组字线中的另一条连接。

与现有技术相比，本发明的技术方案，由于同一行存储单元可以连接到不同的字线上，因此在同一行存储单元中的某个存储单元被选择后，可以通过其余字线对未被选择的存储单元进行控制，使得其余未被选择的存储单元中不再有多余电流流过，由此可以减少器件不必要的工作电流，进而减小半导体存储器件的耗电量，降低了器件功耗。

附图说明

图1为本发明实施方式半导体存储器件的等效电路图。

图2为本发明实施方式半导体存储器件所含存储单元的等效电路图。

图3为阐明本发明实施方式半导体存储器件结构的平面示意图。

图4为阐明本发明实施方式半导体存储器件结构的平面示意图。

图5为阐明本发明实施方式半导体存储器件结构的平面示意图。

图6为阐明本发明实施方式半导体存储器件结构的截面示意图。

图7为阐明本发明实施方式半导体存储器件结构的截面示意图。

图8所示为本发明实施方式半导体存储器件工作时的电流示意图。

图9所示为本发明实施方式半导体存储器件工作时的电流示意图。

图10所示为变形实施例1的半导体存储器件的结构示意图。

图11所示为变形实施例1的半导体存储器件的结构示意图。

图12所示为变形实施例2的半导体存储器件的结构示意图。

图13所示为变形实施例3的半导体存储器件的结构示意图。

图14所示为现有半导体存储器件的结构示意图。

其中，附图标记如下：

10-存储单元；20-存储单元；30-第一有源区；31-第二有源区；32-第三有源区；33-第四有源区；40-第一栅极结构；41-第二栅极结构；42-第三栅极结构；50-插塞；60-第一布线层；61-第二布线层；62-第三布线层；63-第四布线层；64-第五布线层；65-第六布线层；66-第七布线层；67-第八布线层；68-第九布线层；69-第十布线层；70-插塞；80-第十一布线层；81-第十二布线层；100，200，210，220-半导体存储器件；202-衬底；204-绝缘层；206-绝缘层。

具体实施方式

以下结合附图1至附图13和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

如图1的等效电路图所示，本发明一实施例提供的半导体存储器件200具有若干存储单元20排布成阵列的结构。

存储单元20可以为静态随机存取存储（SRAM）单元。SRAM单元因效率较高且成本较低而得到广泛使用。SRAM单元通常为六管结构或八管结构。六管结构SRAM单元构造为含有两个下拉晶体管（也称驱动晶体管）、两个上拉晶体管（也称负载晶体管）以及两个栅极晶体管（也称传输晶体管）。

图2所示为六管结构的存储单元20的结构。在存储单元20中，两个上拉晶体管PU1、PU2为PMOS晶体管，两个下拉晶体管PD1、PD2为NMOS晶体管。上拉晶体管PU1、PU2和下拉晶体管PD1、PD2形成两个交叉锁存CMOS反相触发器电路。因此，存储单元20中存在分别表示“0”和“1”的两个稳定状态。两个栅极晶体管PG1、PG2为NMOS晶体管。栅极晶体管PG1、PG2用于在信息的读取操作和写入操作过程中分别控制存储单元20的访问。上拉晶体管PU1、PU2与电源线Vcc或地线Vss连接。作为一种示例，在存储单元20中，两个上拉晶体管PU1、PU2的源极与电源线Vcc电连接。第一上拉晶体管PU1的漏极与第一栅极晶体管PG1的漏极、第一下拉晶体管PD1的漏极以及第二上拉晶体管PU2的栅极电连接。第二上拉晶体管PU2的漏极与第二栅极晶体管PG2的漏极、第二下拉晶体管PD2的漏极以及第一上拉晶体管PU1的栅极电连接。下拉晶体管PD1、PD2的源极与地线Vss电连接。此外，第一上拉晶体管PU1的栅极和第一下拉晶体管PD1的栅极电连接，第二上拉晶体管PU2的栅极和第二下拉晶体管PD2的栅极电连接。

另外，栅极晶体管PG1、PG2的源极分别与位线BL和位线

（还可以称为互补位线）电连接。其中，如图1所示，在存储单元20排布成阵列的半导体存储器件200中，设于同一列的存储单元20共同连接一组位线BL、

。具体而言，位线BL[n]、

同时与第n列的存储单元20连接，位线BL[n]连接第n列存储单元20的第一栅极晶体管（即PG1）的源极，位线

连接第n列的存储单元20的第二栅极晶体管（即PG1）的源极；位线BL[n-1]、

同时与第n-1列的存储单元20连接，位线BL[n-1]连接第n-1列存储单元20的第一栅极晶体管（即PG1）的源极，位线

连接第n-1列的存储单元20的第二栅极晶体管（即PG1）的源极；位线BL[n+1]、

同时与第n+1列的存储单元20连接，位线BL[n+1]连接第n+1列存储单元20的第一栅极晶体管（即PG1）的源极，位线

连接第n+1列的存储单元20的第二栅极晶体管（即PG1）的源极；位线BL[n+2]、

同时与第n+2列的存储单元20连接，位线BL[n+2]连接第n+2列存储单元20的第一栅极晶体管（即PG1）的源极，位线

连接第n+2列的存储单元20的第二栅极晶体管（即PG1）的源极。其他列与此相同，在此不再赘述。

每个存储单元20中的栅极晶体管PG1、PG2的栅极与同一条字线WL电连接。此外，如图1所示，在若干存储单元20排布成阵列的半导体存储器件200中，同一行的多个存储单元20可以共用同一条字线WL。在本实施方式半导体存储器件200中，针对设于同一行的所有存储单元20，设置两条字线WLe、WLo，字线WLe与偶数列的存储单元20连接，字线WLo与奇数列的存储单元20连接。具体而言，在设于第r行的存储单元20当中，字线WLo[r]与设于第n-1列、第n+1列……的存储单元20连接，字线WLe[r]与设于第n列、第n+2列……的存储单元20连接；在设于第r-1行的存储单元20当中，字线WLo[r-1]与设于第n-1列、第n+1列……的存储单元20连接，字线WLe[r-1]与设于第n列、第n+2列……的存储单元20连接；在设于第r+1行的存储单元20当中，字线WLo[r+1]与设于第n-1列、第n+1列……的存储单元20连接，字线WLe[r+1]与设于第n列、第n+2列……的存储单元20连接。其他行依此类推，在此不再赘述。

以下，参考图3至图7，对本实施方式半导体存储器件200的结构进行详细说明。图3至图5为半导体存储器件200的多层结构中各层结构的平面图。图6为沿图5中A-A线的截面图。图7为沿图5中B-B线的截面图。在图3至图7中，以半导体存储器件200中存储单元20的行方向为X方向，列方向为Y方向，厚度方向为Z方向进行说明。

在图3至图7中，示出了在同一行中并排设置（即相邻设置）的偶数列存储单元20-0和奇数列存储单元20-1。如图1所示，还可沿行方向和列方向进一步设置其他存储单元20。

存储单元20形成于衬底202表面。衬底202可以为半导体材料、绝缘材料、导电材料或其任何组合。衬底202可以为单层结构或多层结构。衬底202可例如为硅（Si）衬底。此外，衬底202还可以为硅锗（SiGe）、硅锗碳（SiGeC）、碳化硅（SiC）、砷化镓（GaAs）、砷化铟（InAs）、磷化铟（InP）等III/V族或II/VI族复合半导体材料。另外，衬底202也可例如为硅（Si）/硅锗（SiGe）、硅（Si）/碳化硅（SiC）、绝缘体上硅（SOI）或绝缘体上硅锗等多层衬底。

本实施方式的存储单元20含有三个导电层。第一导电层用于存储单元20内各晶体管的相互连接。第二导电层形成于第一导电层上。第二导电层中沿存储单元20的行方向（X方向）形成字线（WLe、WLo）。第三导电层形成于第二导电层上。第三导电层中形成位线（BL、

）、地线Vss以及电源线Vcc。以下，对布线结构进行详细说明。

衬底202中形成第一有源区30、第二有源区31、第三有源区32以及第四有源区33。第一有源区30中形成第一下拉晶体管PD1和第一栅极晶体管PG1。当第一下拉晶体管PD1和第一栅极晶体管PG1为NMOS时，第一有源区30为P型掺杂物掺杂的P阱。第二有源区31中形成第一上拉晶体管PU1。当第一上拉晶体管PU1为PMOS时，第二有源区31为N型掺杂物掺杂的N阱。第三有源区32中形成第二上拉晶体管PU2。当第二上拉晶体管PU2为PMOS时，第三有源区32N型掺杂物掺杂的N阱。第四有源区33中形成第二下拉晶体管PD2和第二栅极晶体管PG2。当第二下拉晶体管PD2和第二栅极晶体管PG2为NMOS时，第四有源区33为P型掺杂物掺杂的P阱。

第一有源区30、第二有源区31、第三有源区32以及第四有源区33可通过如下方式形成：利用以光刻等技术图案化的掩模版，分别在各个区域注入P型或N型掺杂物离子；通过退火，使注入的掺杂物在衬底202中扩散。然而，本发明不限于此，只要是能够在合适的区域掺杂合适浓度的掺杂物的方法即可。

如图3所示，第一有源区30和第四有源区33在存储单元20形成区域的行方向（X方向）两侧，并以沿列方向（Y方向）相互平行的方式设置。第二有源区31和第三有源区32在相互平行设置的第一有源区30和第四有源区33之间，沿列方向（Y方向）设置。优选地，第二有源区31和第三有源区32分别为长方形，而且沿列方向（Y方向）在同一中心线上间隔设置。

此外，第一有源区30内形成第一下拉晶体管PD1的源极和漏极以及第一栅极晶体管PG1的源极和漏极。当第一下拉晶体管PD1和第一栅极晶体管PG1为NMOS时，第一下拉晶体管PD1的源极和漏极以及第一栅极晶体管PG1的源极和漏极为N型掺杂物浓度高于P阱掺杂物浓度的区域。在本实施方式的半导体存储器件200中，在第一有源区30内，第一下拉晶体管PD1的源极、第一下拉晶体管PD1的漏极、第一栅极晶体管PG1的漏极、第一栅极晶体管PG1的源极沿列方向（Y方向）依次排列并间隔设置。此外，第一下拉晶体管PD1的漏极和第一栅极晶体管PG1的漏极为共用漏极，即第一下拉晶体管PD1和第一栅极晶体管PG1共用同一个漏极。在第二有源区31内沿列方向（Y方向）依次形成第一上拉晶体管PU1的源极和漏极。当第一上拉晶体管PU1为PMOS时，第一上拉晶体管PU1的源极和漏极为P型掺杂物浓度高于N阱掺杂物浓度的区域。在本实施方式的半导体存储器件200中，在第二有源区31内，第一上拉晶体管PU1的源极和漏极沿列方向依次间隔设置。第三有源区32内形成第二上拉晶体管PU2的源极和漏极。当第二上拉晶体管PU2为PMOS时，第二上拉晶体管PU2的源极和漏极为P型掺杂物浓度高于N阱掺杂物浓度的区域。在本实施方式的半导体存储器件200中，在第三有源区32内，第二上拉晶体管PU2的漏极和源极沿列方向（Y方向）依次间隔设置。第四有源区33内形成第二下拉晶体管PD2的源极和漏极以及第二栅极晶体管PG2的源极和漏极。当第二下拉晶体管PD2和第二栅极晶体管PG2为NMOS时，第二栅极晶体管PG2的源极和漏极以及第二栅极晶体管PG2的源极和漏极为N型掺杂物浓度高于P阱掺杂物浓度的区域。在本实施方式的半导体存储器件200中，在第四有源区33内，第二栅极晶体管PG2的源极、第二栅极晶体管PG2的漏极、第二下拉晶体管PD2的漏极、第二下拉晶体管PD2的源极沿列方向（Y方向）依次排列并间隔设置。此外，第二下拉晶体管PD2的漏极和第二栅极晶体管PG2的漏极为共用漏极，即第二下拉晶体管PD2和第二栅极晶体管PG2共用同一个漏极。

各个源极和漏极可通过如下方式形成：利用以光刻等技术图案化的掩模版，分别在各个区域注入P型或N型掺杂物离子；通过退火，使注入的掺杂物在衬底202中扩散。然而，本发明不限于此，只要是能够在合适的区域掺杂合适浓度的掺杂物的方法即可。

此外，如图3所示，在本实施方式的半导体存储器件200的每个存储单元20中，第一上拉晶体管PU1、第一下拉晶体管PD1、第一栅极晶体管PG1与第二上拉晶体管PU2、第二下拉晶体管PD2、第二栅极晶体管PG2以存储单元20内的一点为对称点，以点对称的方式设置。对称点例如优选为存储单元20中心附近的点。

其中，如图3所示，第一栅极晶体管PG1的栅极形成于第一有源区30内的第一栅极晶体管PG1的源区和漏区之间，第二栅极晶体管PG2的栅极形成于第四有源区33内的第二栅极晶体管PG2的源区和漏区之间，且均优选沿存储单元20的行方向（X方向）设置。第一栅极晶体管PG1的栅极和第二栅极晶体管PG2的栅极尤其优选设置略平行于存储单元20行方向（X方向）。

此外，如图3所示，第一上拉晶体管PU1的源极和第一下拉晶体管PD1的源极优选沿行方向（X方向）设于同一线上。此外，第一上拉晶体管PU1的漏极和第一下拉晶体管PD1的漏极优选沿行方向（X方向）设于同一线上。同样地，第二上拉晶体管PU2的源极和第二下拉晶体管PD2的源极优选沿行方向（X方向）设于同一线上。此外，第二上拉晶体管PU2的漏极和第二下拉晶体管PD2的漏极优选沿行方向（X方向）设于同一线上。

衬底202上还形成栅极结构，也就是说，形成第一栅极结构40、第二栅极结构41以及第三栅极结构42。第一栅极结构40、第二栅极结构41以及第三栅极结构42各自均为栅极绝缘层与栅极电极层的叠层结构。栅极绝缘层例如为具有数纳米至数十纳米左右厚度的半导体氧化膜层。此外，栅极电极层例如为具有导电性的多晶半导体层。然而，本发明不限于此，只要是能够起到MOSFET栅极功能之物即可。此外，栅极电极层构成第一导电层的一部分。

第一栅极结构40、第二栅极结构41以及第三栅极结构42在衬底202上均沿行方向延伸且在列方向（Y方向）相互间隔设置。在每个所述存储单元内，第一栅极结构40用作第一栅极晶体管PG1和第二栅极晶体管PG2的栅极。第一栅极结构40以跨第一有源区30中第一栅极晶体管PG1的沟道区（即其源极与漏极间区域）和第四有源区33中第二栅极晶体管PG2的沟道区（即其源极与漏极间区域）的方式沿行方向（X方向）形成。

其中，通过将第一栅极晶体管PG1的栅极和第二栅极晶体管PG2的栅极设于与存储单元20行方向（X方向）略平行的位置，可以以一条直线形状的第一栅极结构40，实现第一栅极晶体管PG1的栅极与第二栅极晶体管PG2的栅极相连接的栅极结构。且同一行上相邻的存储单元20-0和20-1的第一栅极结构40相互间隔设置。且对于沿同一行设置的所述存储单元，两个相邻的存储单元构成双位存储结构，且在所述双位存储结构中，两个所述存储单元的第一栅极结构40在两个所述存储单元的交界处断开，以相互绝缘设置，由此使得同一行上相邻两个存储单元中，一个所述存储单元的第二栅极晶体管的栅极与其相邻的存储单元的第一栅极晶体管的栅极不共享同一导电插塞50。

第二栅极结构41用作第二上拉晶体管PU2和第二下拉晶体管PD2的栅极。第二栅极结构41以跨第三有源区32中第二上拉晶体管PU2的源极与漏极间区域（即沟道区）和第四有源区33中第二下拉晶体管PD2的源极与漏极间区域（即沟道区）的方式沿行方向（X方向）形成。第三栅极结构42用作第一上拉晶体管PU1和第一下拉晶体管PD1的栅极。第三栅极结构42以跨第二有源区31中第一上拉晶体管PU1的源极与漏极间区域（即沟道区）和第一有源区30中第一下拉晶体管PD1的源极与漏极间区域（即沟道区）的方式沿行方向（X方向）形成。

衬底202、第一栅极结构40、第二栅极结构41以及第三栅极结构42上形成绝缘层204。绝缘层204用于第一导电层与第二导电层之间的电绝缘。绝缘层204可例如以化学气相沉积法（CVD法）沉积氧化硅膜（SiO₂）的方式形成。然而，本发明不限于此类方法，只要是能够形成将第一导电层和第二导电层电绝缘的绝缘层204的方法即可。

绝缘层204中形成接触孔，接触孔中通过填充导电材料而形成插塞50。具体而言，针对第一上拉晶体管PU1、第一下拉晶体管PD1、第一栅极晶体管PG1、第二上拉晶体管PU2、第二下拉晶体管PD2以及第二栅极晶体管PG2的源极和漏极，均分别形成与之连接的导电插塞50。此外，针对第一栅极结构40、第二栅极结构41以及第三栅极结构42，也均分别形成与之连接的导电插塞50。

其中，在本实施方式的半导体存储器件200中，第一栅极结构40中设置的导电插塞50优选设于第一有源区30和第四有源区33之间的区域。也就是说，第一栅极结构40中设置的导电插塞50优选设于第一栅极晶体管PG1的栅极与第二栅极晶体管PG2的栅极所覆盖的区域及两者之间的区域内，且第一栅极晶体管PG1的栅极与第二栅极晶体管PG2的栅极共享同一导电插塞50。第一栅极结构40中设置的导电插塞50例如优选设置于在存储单元20内以点对称设置的各晶体管的对称点上或其附近。

对于在绝缘层204中形成接触孔的方法而言，可例如举出如下方法：在绝缘层204涂敷光刻胶；通过光刻，将光刻胶图案化；对与光刻胶的开口对应的绝缘层204进行刻蚀。此外，对于在接触孔中填充导电材料的方法而言，可例如举出如下方法：针对设置接触孔的绝缘层204，通过化学气相沉积法（CVD法）沉积钨等导电材料膜；然后，通过化学机械研磨法（CMP），研磨去除多余的导电材料膜。然而，本发明不限于这些方法，只要是能够形成合适导电插塞50的方法即可。

绝缘层204上形成第二导电层，也就是说，形成第一布线层60、第二布线层61、第三布线层62、第四布线层63、第五布线层64、第六布线层65，第七布线层66、第八布线层67、第九布线层68、第十布线层69、字线WLe以及字线WLo，以作为第二导电层。

第二导电层可以为金属层。第二导电层可例如含有铜、铝和钼当中的至少一种。第二导电层可例如通过在绝缘层204上沉积金属层后通过光刻等图案化技术将多余金属层刻蚀去除的方式形成。

第一布线层60经导电插塞50与第一下拉晶体管PD1的源极连接。第二布线层61经导电插塞50与第一上拉晶体管PU1的源极连接。第三布线层62经导电插塞50与第一下拉晶体管PD1的漏极和第一上拉晶体管PU1的漏极连接。其中，通过将第一上拉晶体管PU1的漏极和第一下拉晶体管PD1的漏极沿行方向（X方向）设于同一线上，可以以沿行方向（X方向）成直线形状的第三布线层62，实现第一下拉晶体管PD1的漏极和第一上拉晶体管PU1的漏极的连接。第四布线层63经相应的导电插塞50与第一上拉晶体管PU1的栅极和第一下拉晶体管PD1的栅极连接，也就是说，与第三栅极结构42连接。第五布线层64经相应的导电插塞50与第二栅极晶体管PG2的源极连接。

第六布线层65经相应的导电插塞50与第二下拉晶体管PD2的源极连接。第七布线层66经相应的导电插塞50与第二上拉晶体管PU2的源极连接。第八布线层67经相应的导电插塞50与第二下拉晶体管PD2的漏极和第二上拉晶体管PU2的漏极连接。其中，通过将第二上拉晶体管PU2的漏极和第二下拉晶体管PD2的漏极沿行方向（X方向）设于同一线上，可以以沿行方向（X方向）成直线形状的第八布线层67，实现第二下拉晶体管PD2的漏极和第二上拉晶体管PU2的漏极的连接。第九布线层68经相应的导电插塞50与第二上拉晶体管PU2的栅极和第二下拉晶体管PD2的栅极连接，也就是说，与第二栅极结构41连接。第十布线层69经相应的导电插塞50与第一栅极晶体管PG1的源极连接。

字线WLe和字线WLo设置为沿行方向（X方向）延伸。字线WLe与偶数列存储单元20-0中的第一栅极结构40连接。在图4中，字线WLe虽然示为仅与一个存储单元20-0连接，但是当同一行中进一步设置多列存储单元20时，字线WLe还与同一行中其他偶数列存储单元20共同连接。字线WLo与奇数列存储单元20-1中的第一栅极结构40连接。在图4中，字线WLo虽然示为仅与一个存储单元20-1连接，但是当同一行中进一步设置多列存储单元20时，字线WLo还与同一行中其他奇数列存储单元20共同连接。

在本实施方式的半导体存储器件200中，连接第一栅极晶体管PG1的栅极和第二栅极晶体管PG2的栅极的第一栅极结构40中设置一个相应的导电插塞50，而从沿行方向（X方向）延伸设置的字线WLe朝列方向（沿Y方向朝下）伸出的连接结构以及从沿行方向（X方向）延伸设置的字线WLo朝列方向（沿Y方向朝上）伸出的连接结构当中的任何一者与相应的导电插塞50连接。且此时同一行上相邻的两个存储单元20的第一栅极结构40之间是断开的，因此同一行存储单元20所连接的一组字线中的任意两条字线不共享同一导电插塞50。

其中，由于第二有源区31和第三有源区32设置为沿列方向（Y方向）间隔延伸，因此形成于第二有源区31中的第一上拉晶体管PU1的源极和漏极以及形成于第三有源区32中的第二上拉晶体管PU2的源极和漏极沿列方向（Y方向）对称设置。如此，与第一上拉晶体管PU1的源极连接的第二布线层61、与第一上拉晶体管PU1的漏极连接的第三布线层62、与第二上拉晶体管PU2的漏极连接的第八布线层67、与第二上拉晶体管PU2的源极连接的第七布线层66即沿列方向（Y方向）以彼此间隔的方式设置。通过这一方式，可将字线WLe和字线WLo沿行方向（X方向）设于第三布线层62和第八布线层67之间。

此外，通过将第一布线层60、第二布线层61、第三布线层62、第四布线层63、第五布线层64、第六布线层65、第七布线层66、第八布线层67、第九布线层68、第十布线层69以及字线WLe和字线WLo形成为同一第二导电层，可以简化刻蚀等制造工艺。

绝缘层204，第一布线层60、第二布线层61、第三布线层62、第四布线层63、第五布线层64、第六布线层65、第七布线层66、第八布线层67、第九布线层68、第十布线层69以及字线WLe和字线WLo上形成绝缘层206。绝缘层206用于第二导电层和第三导电层之间的电绝缘。绝缘层206可例如以化学气相沉积法（CVD法）沉积氧化硅膜（SiO₂）的方式形成。然而，本发明不限于此类方法，只要是能够形成将第二导电层和第三导电层电绝缘的绝缘层206的方法即可。

绝缘层206中形成接触孔，接触孔中通过填充导电材料而形成插塞70。具体而言，针对第一布线层60、第二布线层61、第三布线层62、第四布线层63、第五布线层64、第六布线层65、第七布线层66、第八布线层67、第九布线层68以及第十布线层69，均分别形成与之连接的导电插塞70。

其中，设于第三布线层62中的相应的导电插塞70与设于第九布线层68中的相应的导电插塞70优选沿列方向（Y方向）设于同一线上。此外，设于第二布线层61中的相应的导电插塞70与设于第七布线层66中的相应的导电插塞70优选沿列方向（Y方向）设于同一线上。此外，设于第四布线层63中的相应的导电插塞70与设于第八布线层67中的相应的导电插塞70优选沿列方向（Y方向）设于同一线上。对于此等组合之外的相应的导电插塞70，优选沿列方向（Y方向）不设于同一线上。

对于在绝缘层206中形成接触孔的方法而言，可例如举出如下方法：在绝缘层206涂敷光刻胶；通过光刻，将光刻胶图案化；对与光刻胶的开口对应的绝缘层206进行刻蚀。此外，对于在接触孔中填充导电材料的方法而言，可例如举出如下方法：针对设置接触孔的绝缘层206，通过化学气相沉积法（CVD法）沉积钨等导电材料膜；然后，通过化学机械研磨法（CMP），研磨去除多余的导电材料膜。然而，本发明不限于这些方法，只要是能够形成合适导电插塞70的方法即可。

绝缘层206上形成第三导电层，也就是说，形成地线Vss、电源线Vcc、位线BL和

、第十一布线层80、第十二布线层81，以作为第三导电层。地线Vss、电源线Vcc、位线BL和

、第十一布线层80、第十二布线层81设置为分别沿列方向（Y方向）间隔延伸。

第三导电层可以为金属层。第三导电层可例如含有铜、铝和钼当中的至少一种。第三导电层可例如通过在绝缘层206上沉积金属层后通过光刻等图案化技术将多余金属层刻蚀去除的方式形成。

地线Vss设置为在存储单元20两端沿列方向（Y方向）延伸。地线Vss分别经相应的导电插塞70与第一布线层60和第六布线层65连接。也就是说，其中的一条地线Vss经第一布线层60与第一下拉晶体管PD1的源极连接。另一条地线Vss经第六布线层65与第二下拉晶体管PD2的源极连接。

电源线Vcc设置为在存储单元20的中央沿列方向（Y方向）延伸。电源线Vcc经相应的导电插塞70与第二布线层61和第七布线层66共同连接。也就是说，经第二布线层61与第一上拉晶体管PU1的源极连接，并且经第七布线层66与第二上拉晶体管PU2的源极连接。此外，通过将设于第二布线层61中的插塞70和设于第七布线层66中的相应的导电插塞70沿列方向（Y方向）设于同一线上，可以以一条直线形状的电源线Vcc，实现第二布线层61和第七布线层66的连接。

位线BL和位线

设置为在地线Vss内侧，沿列方向（Y方向）延伸。位线BL经相应的导电插塞70与第十布线层69连接。也就是说，位线BL经第十布线层69与第一栅极晶体管PG1的源极连接。位线

经相应的导电插塞70与第五布线层64连接。也就是说，位线

经第五布线层64与第二栅极晶体管PG2的源极连接。

第十一布线层80设置为在电源线Vcc和位线BL之间沿列方向（Y方向）延伸。第十一布线层80经相应的导电插塞70与第三布线层62和第九布线层68连接。也就是说，第十一布线层80经第三布线层62与第一上拉晶体管PU1的漏极和第一下拉晶体管PD1的漏极（第一栅极晶体管PG1的漏极）连接，并且经第九布线层68与第二上拉晶体管PU2和第二下拉晶体管PD2的栅极连接。此外，通过将设于第三布线层62中的插塞70和设于第九布线层68中的相应的导电插塞70沿列方向（Y方向）设于同一线上，可以以一条直线形状的第十一布线层80，实现第三布线层62和第九布线层68的连接。

第十二布线层81设置为在电源线Vcc和位线

之间沿列方向（Y方向）延伸。第十二布线层81经相应的导电插塞70与第四布线层63和第八布线层67连接。也就是说，第十二布线层81经第八布线层67与第二上拉晶体管PU2的漏极和第二下拉晶体管PD2的漏极（第二栅极晶体管PG2的漏极）连接，并且经第四布线层63与第一上拉晶体管PU1和第一下拉晶体管PD1的栅极连接。此外，通过将设于第四布线层63中的相应的导电插塞70和设于第八布线层67中的相应的导电插塞70沿列方向（Y方向）设于同一线上，可以以一条直线形状的第十二布线层81，实现第四布线层63和第八布线层67的连接。

如图1所示，地线Vss、电源线Vcc、位线BL以及位线

将设于同一列的多个存储单元20共同连接。

此外，虽然本实施方式的半导体存储器件200采用将含有字线WL（WLe、WLo）的第二导电层与含有位线（BL、

）的第三导电层分开的结构，但是本发明不限于此，还可采用将更多导电层分开的结构。例如，可以采用将字线WLe和字线WLo与其他导电层层叠的结构。

在本实施方式的半导体存储器件200中，在同一行内设置的多个存储单元20当中，奇数列存储单元20与字线WLo连接，偶数列存储单元20与字线WLe连接。在此等结构中，对于字线WL的选择控制如下：在选择奇数列存储单元20时，仅需选择字线WLo即可；在选择偶数列存储单元20时，仅需选择字线WLe即可。如此，可以防止有多余电流Ib流过与字线WLo和字线WLe当中未被选择的一者连接的存储单元20。

例如，如图8所示，在奇数列存储单元20a由字线WLo[r]和位线BL[n-1]、

选中的状态下，流过被选存储单元20a的电流为Ia。此时，与奇数列存储单元20a共同连至字线WLo[r]的奇数列存储单元20b（包括共同连接至位线BL[n+1]、

的一列存储单元）中也有多余的电流Ib流过。与此相对，连至与字线WLo[r]不同的字线WLe[r]的偶数列存储单元20c（包括共同连接至位线BL[n]、

的一列存储单元以及共同连接至位线BL[n+2]、

的一列存储单元）中无多余电流Ib流过。此外，一组字线WLo[r-1]、WLe[r-1]对应连接的第r-1行存储单元以及一组字线WLo[r+1]、WLe[r+1]对应连接的第r+1行存储单元的情况，分别与第r行存储单元的情况类似，在此不再赘述。

同样地，如图9所示，在偶数列存储单元20a由字线WLe[r]和位线BL[n]、

选中的状态下，流过被选存储单元20a的电流为Ia。此时，与偶数列存储单元20a共同连至字线WLe[r]的偶数列存储单元20b（包括共同连接至位线BL[n+2]、

的一列存储单元）也有多余的电流Ib流过。与此相对，连至与字线WLe[r]不同的字线WLo[r]的奇数列存储单元20c（包括共同连接至位线BL[n-1]、

的一列存储单元以及共同连接至位线BL[n+1]、

的一列存储单元）中无多余电流Ib流过。此外，一组字线WLo[r-1]、WLe[r-1]对应连接的第r-1行存储单元以及一组字线WLo[r+1]、WLe[r+1]对应连接的第r+1行存储单元的情况，分别与第r行存储单元的情况类似，在此不再赘述。

由此可见，与仅设一条字线WL的现有结构相比，根据本实施方式的半导体存储器件200，对于同一行内设置的存储单元20，可以将多余电流Ib大约减小一半。

<变形实施例1>

在半导体存储器件200的上述结构中，针对各个存储单元20所含的第一栅极晶体管PG1和第二栅极晶体管PG2，共同设有第一栅极结构40。然而，本发明不限于此。

图10和图11所示为变形实施例1的半导体存储器件200的结构。图10和图11与上述实施方式的图3和图4对应，为半导体存储器件200多层结构中各层结构的平面图。此外，在本变形实施例中，除了第一栅极结构40及其相关结构之外，其他结构与半导体存储器件200相同，因此不再赘述。

在本变形实施例中，如图10所示，针对第一栅极晶体管PG1和第二栅极晶体管PG2，分别设置相应的第一栅极结构40。针对第一栅极晶体管PG1的第一栅极结构40用作第一栅极晶体管PG1的栅极，该第一栅极结构40以横跨位于第一栅极晶体管PG1的源极和漏极之间位置的第一有源区30上方的方式沿行方向（X方向）形成。针对第二栅极晶体管PG2的第一栅极结构40用作第二栅极晶体管PG2的栅极，该第一栅极结构40以横跨位于第二栅极晶体管PG2的源极和漏极之间位置的第一有源区30上方的方式沿行方向（X方向）形成。即此时，第二栅极晶体管PG2的第一栅极结构40和第一栅极晶体管PG1的第一栅极结构40相互间隔开。

各第一栅极结构40上经绝缘层204连有字线WL（即字线WLe、WLo）。相应地，各第一栅极结构40中，通过设于绝缘层204中的接触孔，形成导电插塞50。

此外，在本变形实施例中，对于每个存储单元20而言，设于第一栅极结构40内的导电插塞50同样优选设于第一有源区30和第四有源区33之间的区域。也就是说，所述第一栅极晶体管PG1的栅极和所述第二栅极晶体管PG2的栅极所覆盖的区域内及两者之间区域内设置相互独立的两个导电插塞50，所述第一栅极晶体管PG1的栅极通过两个所述导电插塞50中的一个与相应的所述字线连接，所述第二栅极晶体管PG2的栅极通过两个所述导电插塞50中的另一个与相应的所述字线连接，第一栅极晶体管PG1的栅极和所述第二栅极晶体管PG2的栅极不共享同一导电插塞50，由此，连接同一行上的存储单元的一组字线中的任意两条字线不共享任一导电插塞50。在各个存储单元20中，分别设于两个第一栅极结构40中的两个导电插塞50例如优选分别设于在存储单元20内点对称设置的各晶体管的对称点上或其附近。

字线WLe和字线WLo设为沿行方向（X方向）延伸。字线WLe与偶数列存储单元20-0中的第一栅极晶体管PG1的第一栅极结构40和第二栅极晶体管PG2的第一栅极结构40均连接。字线WLo与奇数列存储单元20-1中的第一栅极晶体管PG1的第一栅极结构40和第二栅极晶体管PG2的第一栅极结构40均连接。在本变形实施例中，由于第一栅极晶体管PG1的第一栅极结构40和第二栅极晶体管PG2的第一栅极结构40分别各设一个导电插塞50，因此从沿行方向（X方向）延伸设置的字线WLe朝列方向（沿Y方向朝下）伸出的连接结构以及从沿行方向（X方向）延伸设置的字线WLo朝列方向（沿Y方向朝上）伸出的连接结构当中的任何一者与各导电插塞50连接。

同样地，与仅设一条字线WL的现有结构相比，根据本变形实施例的结构，对于同一行内设置的存储单元20，可以将多余电流Ib大约减小一半。

此外，上述实施方式和变形实施例采用相邻存储单元20（即图10中的20-0、20-1）中的各晶体管沿行方向平移设置的结构。然而，本发明不限于此，也可采用各晶体管沿相邻存储单元20（即图10中的20-0、20-1）的边界线成线对称（镜像关系）设置的结构。

<变形实施例2>

在上述半导体存储器件200中，对于同一行内设置的存储单元20，奇数列中设置的存储单元20连接字线WLo，偶数列中设置的存储单元20连接字线WLe。也就是说，同一行内设置的存储单元20逐个交替与字线WLo和字线WLe连接。且连接同一行存储单元20的一组字线WLo、WLe之间不共享任一用于连接第一栅极晶体管的栅极和/或第二栅极晶体管的栅极的导电插塞50。

然而，可减小多余电流Ib的结构并不限于半导体存储器件200。也就是说，也可将同一行内设置的一个以上的存储单元20与该行设置的一组字线中的一条字线（定义为字线WL1，如图12所示）连接，而其他存储单元20与该行设置的一组字线中的异于字线WL1的字线（定义为字线WL2，如图12所示）连接。

例如，在如图12等效电路图所示的半导体存储器件210中，同一行内的第一列、第二列、第三列存储单元20与字线WL1（即图12中的…WL1[r-1]、WL1[r]、WL1[r+1]…）连接，第四列存储单元20与字线WL2（即图12中的…WL2[r-1]、WL2[r]、WL2[r+1]…）连接。其他依此类推，除了4的倍数列中设置的存储单元20与字线WL2连接之外，其他存储单元20与字线WL1连接。且第一列存储单元20与位线BL[1]、

连接，第二列存储单元20与位线BL[2]、

连接，第三列存储单元20与位线BL[3]、

连接，第四列存储单元20与位线BL[4]、

连接，第五列存储单元20与位线BL[5]、

连接，第六列存储单元20与位线BL[6]、

连接，第七列存储单元20与位线BL[7]、

连接，第八列存储单元20与位线BL[8]、

连接，其他列依此类推。

在该半导体存储器件210结构中，当选中与字线WL1连接的存储单元20时，在未被选中的存储单元20当中，仅与字线WL1连接的存储单元20中有多余电流Ib流过，而与字线WL2连接的存储单元20中无多余电流Ib流过。如此，可将多余电流Ib减小至现有技术多余电流的3/4左右。此外，当选中与字线WL2连接的存储单元20时，在未被选中的存储单元20当中，仅与字线WL1连接的存储单元20中有多余电流Ib流过，而与字线WL1连接的存储单元20中无多余电流Ib流过。如此，可将多余电流Ib减小至现有技术多余电流的1/4左右。

在半导体存储器件210中，对于同一行内设置的存储单元20，设于4的倍数列内的存储单元20与字线WL2连接，其他存储单元20与字线WL1连接，但是本发明不限于此，也可将设于其他倍数列内的存储单元20与字线WL2连接，并将剩余存储单元20与字线WL1连接。此外，只要满足能够针对各存储单元20合适地选择字线WL这一条件，也可将同一行内设置的任意数目个存储单元20与其中一条字线WL连接，并将其他存储单元20与另一字线WL连接。

如此，与将同一行内设置的所有存储单元20与同一字线WL连接的结构相比，通过将同一行内设置的至少一个以上存储单元20与其中一条字线WL连接且将其他存储单元20与另一字线WL连接，且两条字线WL不共享任意导电插塞50，可以减小多余电流Ib。

<变形实施例3>

在上述半导体存储器件200、210中，针对同一行内设置的存储单元20，共设两条字线WL，但是本发明不限于此，也可设置三条以上的字线WL。

例如，在如图13等效电路图所示的半导体存储器件220中，针对存储单元20的各行，共设四条字线WL1、WL2、WL3、WL4作为一组字线。在半导体存储器件220中，同一行内设置的存储单元20每隔四个分别与一组字线WL1、WL2、WL3、WL4中的相应字线连接。也就是说，在同一行内设置的存储单元20当中，第一列、第五列、第九列……中设置的存储单元20与字线WL1（即图13中的…WL1[r-1]、WL1[r]、WL1[r+1]…）连接。此外，在同一行内设置的存储单元20当中，第二列、第六列、第十列……中设置的存储单元20与字线WL2（即图13中的…WL2[r-1]、WL2[r]、WL2[r+1]…）连接。此外，在同一行内设置的存储单元20当中，第三列、第七列、第十一列……中设置的存储单元20与字线WL3（即图13中的…WL3[r-1]、WL3[r]、WL3[r+1]…）连接。此外，在同一行内设置的存储单元20当中，第四列、第八列、第十二列……中设置的存储单元20与字线WL4（即图13中的…WL4[r-1]、WL4[r]、WL4[r+1]…）连接。且一组字线WL1、WL2、WL3、WL4中任意两条字线之间不共享任一导电插塞50。此外，第一列存储单元20与位线BL[1]、

连接，第二列存储单元20与位线BL[2]、

连接，第三列存储单元20与位线BL[3]、

连接，第四列存储单元20与位线BL[4]、

连接，第五列存储单元20与位线BL[5]、

连接，第六列存储单元20与位线BL[6]、

连接，第七列存储单元20与位线BL[7]、

连接，第八列存储单元20与位线BL[8]、

连接，其他列依此类推。

在该结构中，当选中与字线WL1连接的存储单元20时，在未被选中的存储单元20当中，仅与字线WL1连接的存储单元20中有多余电流Ib流过，而与字线WL2、WL3、WL4连接的存储单元20中无多余电流Ib流过。如此，可将多余电流Ib减小至现有技术多余电流的1/4左右。字线WL1以外的其他任何一条字线WL2、WL3、WL4被选中时的情形与该情形相同。

此外，针对同一行内存储单元20设置的字线WL的数目不限于四条。例如，当针对同一行内存储单元20设置的字线WL的数目为M条（其中，M为2以上的整数）时，优选将存储单元20每隔M列与同一字线WL连接。此外，当M=2时，即为上述半导体存储器件200的情形。此外，为简化对字线WL进行选择的选择电路中的逻辑电路，针对各行中设置的存储单元20的字线WL优选为2n条（其中，n为1以上的整数）。

如此，与将同一行内的所有存储单元20与同一字线WL连接的情形相比，通过针对同一行内的存储单元20设置三条以上的字线WL作为一组字线，可以减小多余电流Ib。此时，在同一行内设置的所述存储单元20当中，至少一个存储单元的第一栅极晶体管的栅极和第二栅极晶体管的栅极与所述一组字线当中的一条字线连接，其他至少一个存储单元的第一栅极晶体管的栅极和第二栅极晶体管的栅极与所述一组字线当中的另一条字线连接。且所述半导体存储器件还包括多条位线BL，其中每两条所述位线BL、

作为一组位线，所述一组位线中的一条位线BL与同一列存储单元20的所述第一栅极晶体管的源极连接，所述一组位线中的另一条位线

与所述同一列存储单元20的所述第二栅极晶体管的源极连接，各个所述位线BL、

在与所述字线WL不同的导电层内且与该字线WL交叉设置。

此外，本发明不限于本说明书描述的具体实施方式。上述实施方式和变形实施例中的结构可适当组合。也就是说，对于本说明书描述的结构，还可适用本发明领域普通技术人员做出的变更或修饰。

Claims (9)

1.一种半导体存储器件，其特征在于，包括：

按照行列设置的若干存储单元，每个所述存储单元包括设置于半导体衬底中且相互间隔的第一有源区、第二有源区、第三有源区以及第四有源区，以及，形成在所述半导体衬底上的第一上拉晶体管、第二上拉晶体管、第一下拉晶体管、第二下拉晶体管、第一栅极晶体管以及第二栅极晶体管，且在各个所述存储单元内，所述第一有源区和所述第四有源区均为P型掺杂物掺杂的P阱，且分布在所述存储单元形成区域的行方向两侧，并以沿列方向相互平行设置，所述第二有源区和所述第三有源区均为N型掺杂物掺杂的N阱，分布在所述第一有源区和所述第四有源之间并沿列方向设置，所述第一下拉晶体管的源极、漏极和所述第一栅极晶体管的源极、漏极形成在所述第一有源区中，所述第一上拉晶体管的源极和漏极形成在所述第二有源区中，所述第二上拉晶体管的源极和漏极形成在所述第三有源区中，所述第二下拉晶体管的源极、漏极和所述第二栅极晶体管的源极、漏极形成在所述第四有源区中；

多条字线，其中每至少两条所述字线作为一组字线连接一行内设置的所述存储单元，且在同一行内设置的所述存储单元当中，至少一个所述存储单元的所述第一栅极晶体管的栅极和所述第二栅极晶体管的栅极与所述一组字线当中的一条所述字线连接，其他至少一个所述存储单元的所述第一栅极晶体管的栅极和所述第二栅极晶体管的栅极与所述一组字线当中的另一条所述字线连接；

其中，在每个所述存储单元内，所述第一上拉晶体管与所述第二上拉晶体管、所述第一下拉晶体管与所述第二下拉晶体管、所述第一栅极晶体管与所述第二栅极晶体管分别相对于所述存储单元内的对称点以点对称方式设置，所述第一栅极晶体管的栅极横跨在所述第一栅极晶体管的源极和漏极之间的第一有源区上方并沿所述行方向延伸，所述第二栅极晶体管的栅极横跨在所述第二栅极晶体管的源极和漏极之间的第四有源区的上方并沿所述行方向延伸，且所述第一栅极晶体管的栅极和所述第二栅极晶体管的栅极沿与所述行方向平行的一直线排布，并通过共享的导电插塞或者相互独立的两个导电插塞与相应的同一所述字线连接，所述共享的导电插塞或者所述相互独立的两个导电插塞均设置在所述对称点上或者所述对称点附近。

2.权利要求1所述的半导体存储器件，其特征在于：

连接同一行所述存储单元的所述一组字线中的任意两条所述字线不共享任一所述导电插塞。

3.权利要求1所述的半导体存储器件，其特征在于：

在每个所述存储单元内，所述第一栅极晶体管的栅极和所述第二栅极晶体管的栅极所覆盖的区域内及两者之间区域内设有一所述导电插塞，所述第一栅极晶体管的栅极和所述第二栅极晶体管的栅极共享所述导电插塞，并通过所述导电插塞与相应的所述字线连接；或者，

在每个所述存储单元内，所述第一栅极晶体管的栅极和所述第二栅极晶体管的栅极所覆盖的区域内及两者之间区域内设置相互独立的两个所述导电插塞，所述第一栅极晶体管的栅极通过两个所述导电插塞中的一个与相应的所述字线连接，所述第二栅极晶体管的栅极通过两个所述导电插塞中的另一个与相应的所述字线连接。

4.权利要求1所述的半导体存储器件，其特征在于：

对于沿同一行设置的所述存储单元，两个相邻的所述存储单元构成双位存储结构，且在所述双位存储结构中，一个所述存储单元的第二栅极晶体管与另一个所述存储单元的第一栅极晶体管相邻设置，且一个所述存储单元的第二栅极晶体管的栅极与另一个所述存储单元的第一栅极晶体管的栅极在两个所述存储单元的交界处断开，以相互绝缘设置。

5.权利要求1所述的半导体存储器件，其特征在于：

所述半导体存储器件还包括多条位线，其中每两条所述位线作为一组位线，所述一组位线中的一条位线与同一列所述存储单元的所述第一栅极晶体管的源极连接，所述一组位线中的另一条位线与所述同一列所述存储单元的所述第二栅极晶体管的源极连接；

各个所述位线与所述字线处于不同的导电层内且与所述字线交叉设置。

6.权利要求1至5当中任何一项所述的半导体存储器件，其特征在于：

在沿同一行设置的所述存储单元当中，相邻所述存储单元分别与不同的所述字线连接。

7.权利要求1至5当中任何一项所述的半导体存储器件，其特征在于：

对于沿同一行设置的所述存储单元，设置M条所述字线作为所述一组字线，所述存储单元每隔M列与所述一组字线中的同一所述字线连接，其中，M为2以上的整数。

8.权利要求1至5当中任何一项所述的半导体存储器件，其特征在于：

对于沿同一行设置的所述存储单元，设置2n条所述字线作为所述一组字线，所述存储单元每隔2n列与所述一组字线中的同一所述字线连接，其中，n为1以上的整数。

9.权利要求1至5当中任何一项所述的半导体存储器件，其特征在于：

对于沿同一行设置的所述存储单元，设置两条所述字线作为所述一组字线，在沿同一行设置的所述存储单元当中，设于奇数列的所述存储单元与所述一组字线中的一条连接，设于偶数列的所述存储单元与所述一组字线中的另一条连接。

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