KR101357921B1 - 메모리 셀 - Google Patents

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KR101357921B1
KR101357921B1 KR1020120034513A KR20120034513A KR101357921B1 KR 101357921 B1 KR101357921 B1 KR 101357921B1 KR 1020120034513 A KR1020120034513 A KR 1020120034513A KR 20120034513 A KR20120034513 A KR 20120034513A KR 101357921 B1 KR101357921 B1 KR 101357921B1
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Abstract

메모리 셀 및 어레이와, 메모리 셀 및 어레이를 형성하는 방법이 개시된다. 일 실시예는 제1 및 제2 풀업 트랜지스터, 제1 및 제2 풀다운 트랜지스터, 제1 및 제2 패스 게이트 트랜지스터, 및 제1 및 제2 격리 트랜지스터를 포함한 메모리 셀이다. 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터의 드레인은 제1 노드에서 함께 전기적으로 결합된다. 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터의 드레인은 제2 노드에서 함께 전기적으로 결합된다. 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터의 게이트는 제1 노드에 전기적으로 결합되고, 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터의 게이트는 제2 노드에 전기적으로 결합된다. 제1 및 제2 패스 게이트 트랜지스터는 각각 제1 및 제2 노드에 전기적으로 결합된다. 제1 및 제2 격리 트랜지스터는 각각 제1 및 제2 노드에 전기적으로 결합된다.

Description

메모리 셀{MEMORY CELL}
본 발명은 반도체 분야에 관한 것이다.
정적 랜덤 액세스 메모리(SRAM; static random access memory)는 일반적으로 집적회로에서 사용된다. SRAM 셀은 리프레싱할 필요 없이 데이터를 유지하는 유리한 특징을 갖는다. SRAM 셀은 다양한 수의 트랜지스터를 포함할 수 있고, 가끔은 트랜지스터의 수에 따라서 예를 들면 6-트랜지스터(6T) SRAM, 8-트랜지스터(8T) SRAM 등으로 불린다. 트랜지스터는 전형적으로 비트를 저장하기 위한 데이터 래치를 형성한다. 트랜지스터에 대한 액세스를 제어하기 위해 추가의 트랜지스터가 추가될 수 있다. SRAM 셀은 전형적으로 행과 열을 가진 어레이로 배열된다. SRAM 셀의 각 행은 현재의 SRAM 셀이 선택되었는지 아닌지를 결정하는 워드 라인에 접속된다. SRAM 셀의 각 열은 SRAM 셀에 비트를 기록하거나 SRAM 셀로부터 비트를 판독하기 위해 사용되는 비트 라인(또는 한 쌍의 상보 비트 라인)에 접속된다.
finFET 트랜지스터 기술의 최근의 진보는 finFET 트랜지스터를 이용한 진보형 SRAM 셀을 가능하게 한다. 반도체 기판 표면에 채널이 형성되는 종래의 평면 MOS 트랜지스터와 대조적으로, finFET는 3차원의 채널 영역을 갖는다. finFET에 있어서, 트랜지스터의 채널은 측면에 형성되고, 가끔은 반도체 물질의 "핀"(fin)의 상부에도 형성된다. 전형적으로 폴리실리콘 또는 금속 게이트인 게이트는 핀의 상부에서 연장하고 게이트 유전체가 게이트와 핀 사이에 배치된다. finFET 채널 영역의 3차원 형상은 소자의 전체 스케일이 반도체 처리 스케일링으로 감소될 때에도 실리콘 영역의 증가없이 게이트 폭의 증가를 가능하게 하고, 감소된 게이트 길이와 함께, 약간의 실리콘 영역 희생으로 적절한 채널 폭 특성을 제공할 수 있다.
메모리 셀 및 어레이와, 메모리 셀 및 어레이를 형성하는 방법이 개시된다.
일 실시예는 제1 및 제2 풀업 트랜지스터, 제1 및 제2 풀다운 트랜지스터, 제1 및 제2 패스 게이트 트랜지스터, 및 제1 및 제2 격리 트랜지스터를 포함한 메모리 셀이다. 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터의 드레인은 제1 노드에서 함께 전기적으로 결합된다. 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터의 드레인은 제2 노드에서 함께 전기적으로 결합된다. 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터의 게이트는 제1 노드에 전기적으로 결합되고, 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터의 게이트는 제2 노드에 전기적으로 결합된다. 제1 및 제2 패스 게이트 트랜지스터는 각각 제1 및 제2 노드에 전기적으로 결합된다. 제1 및 제2 격리 트랜지스터는 각각 제1 및 제2 노드에 전기적으로 결합된다.
본 발명에 따르면, 메모리 셀 및 어레이와, 메모리 셀 및 어레이를 형성하는 방법을 제공할 수 있다.
본 발명 및 그 장점을 더욱 완전하게 이해할 수 있도록, 이제 첨부 도면과 함께 이하의 설명을 참조하기로 한다.
도 1은 본 발명에 따른 단일 포트 정적 랜덤 액세스 메모리(SRAM) 비트 셀의 회로도이다.
도 2는 본 발명에 따른, 일 예로서 도 1에 도시된 비트 셀로 이루어진 비트 셀들의 어레이를 보인 도이다.
도 3은 본 발명에 따른, 도 1의 비트 셀을 포함하는 4 비트 셀 열의 예를 보인 도이다.
도 4A 및 4B는 본 발명에 따른, 도 1의 비트 셀에 대한 예시적인 비트 셀 레이아웃을 보인 도이다.
도 5는 본 발명에 따른, 각 비트 셀이 도 4A의 비트 셀 레이아웃을 이용하는 예시적인 2×2 비트 셀 어레이를 보인 도이다.
도 6A 및 6B는 본 발명에 따른, 도 4A의 비트 셀 레이아웃에 대한 금속화 패턴의 제1 예를 보인 도이다.
도 7A 및 7B는 본 발명에 따른, 도 4A의 비트 셀 레이아웃에 대한 금속화 패턴의 제2 예를 보인 도이다.
도 8A 및 8B는 본 발명에 따른, 도 4A의 비트 셀 레이아웃에 대한 금속화 패턴의 제3 예를 보인 도이다.
도 9A 및 9B는 본 발명에 따른, 도 4A의 비트 셀 레이아웃에 대한 금속화 패턴의 제4 예를 보인 도이다.
도 10은 본 발명에 따른 이중 포트 SRAM 비트 셀의 회로도이다.
도 11은 본 발명에 따른, 일 예로서 도 10에 도시된 비트 셀로 이루어진 비트 셀들의 어레이를 보인 도이다.
도 12는 본 발명에 따른, 도 10의 비트 셀을 포함하는 4 비트 셀 열의 예를 보인 도이다.
도 13은 본 발명에 따른, 도 10의 비트 셀에 대한 예시적인 비트 셀 레이아웃을 보인 도이다.
도 14는 본 발명에 따른, 각 비트 셀이 도 13의 비트 셀 레이아웃을 이용하는 예시적인 2×2 비트 셀 어레이를 보인 도이다.
도 15A 및 15B는 본 발명에 따른, 도 13의 비트 셀 레이아웃에 대한 금속화 패턴의 예를 보인 도이다.
도 16은 본 발명에 따른 2 포트 SRAM 비트 셀의 회로도이다.
도 17은 본 발명에 따른, 일 예로서 도 16에 도시된 비트 셀로 이루어진 비트 셀들의 어레이를 보인 도이다.
도 18은 본 발명에 따른, 도 16의 비트 셀을 포함하는 4 비트 셀 열의 예를 보인 도이다.
도 19는 본 발명에 따른, 도 16의 비트 셀에 대한 예시적인 비트 셀 레이아웃을 보인 도이다.
도 20은 본 발명에 따른, 각 비트 셀이 도 19의 비트 셀 레이아웃을 이용하는 예시적인 2×2 비트 셀 어레이를 보인 도이다.
도 21A 및 21B는 본 발명에 따른, 도 19의 비트 셀 레이아웃에 대한 금속화 패턴의 예를 보인 도이다.
도 22는 본 발명에 따른 메모리 레이아웃을 보인 도이다.
도 23 내지 도 31은 본 발명에 따른, 핀 전계효과 트랜지스터(finFET)를 포함한 메모리 어레이를 형성하는 방법을 보인 도이다.
본 발명의 실시예를 구성하고 이용하는 것에 대하여 이하에서 상세히 설명된다. 그러나, 본 발명은 매우 다양한 특수 상황에서 구체화될 수 있는 많은 적용가능한 발명 개념을 제공한다는 것을 이해하여야 한다. 여기에서 설명하는 특정 실시예들은 개시된 본 발명을 구성하고 사용하는 특정 방법을 설명하는 것에 불과하고, 다른 실시예의 범위를 제한하지 않는다.
실시예들은 특수한 상황, 즉 정적 랜덤 액세스 메모리(SRAM) 셀과 같은 메모리 셀과 관련하여 설명된다. 그러나, 레이아웃의 더 큰 균일성이 필요한 다른 회로 및 레이아웃에 다른 실시예를 적용하는 것도 가능하다. 각종 도면 및 예시적인 실시예 전반에 걸쳐서 동일한 참조 번호는 동일한 요소를 나타낸다.
도 1은 본 발명에 따른 단일 포트 SRAM 비트 셀의 회로도이다. 셀은 풀업 트랜지스터(PU1, PU2), 풀다운 트랜지스터(PD1, PD2), 패스 게이트 트랜지스터(PG1, PG2) 및 격리(isolation) 트랜지스터(IS1, IS2)를 포함한다. 회로도에서 알 수 있는 것처럼, 트랜지스터 PU1, PU2, IS1 및 IS2는 평면 p형 전계효과 트랜지스터(PFET) 또는 p형 핀 전계효과 트랜지스터(finFET)와 같은 p형 트랜지스터이고, 트랜지스터 PD1, PD2, PG1 및 PG2는 평면 n형 전계효과 트랜지스터(NFET) 또는 n형 finFET와 같은 n형 트랜지스터이다.
풀업 트랜지스터(PU1)와 풀다운 트랜지스터(PD1)의 드레인은 함께 결합되고 풀업 트랜지스터(PU2)와 풀다운 트랜지스터(PD2)의 드레인은 함께 결합된다. 트랜지스터(PU1, PD1)는 트랜지스터(PU2, PD2)와 교차 결합되어 데이터 래치를 구성한다. 트랜지스터(PU1, PD1)의 게이트는 함께 결합되어 트랜지스터(PU2, PD2)의 드레인에 결합되고 트랜지스터(PU2, PD2)의 게이트는 함께 결합되어 트랜지스터(PU1, PD1)의 드레인에 결합된다. 풀업 트랜지스터(PU1, PU2)의 소스는 전원 전압(Vdd)에 결합되고, 풀다운 트랜지스터(PD1, PD2)의 소스는 접지 전압(Vss)에 결합된다.
데이터 래치의 기억 노드(N1)는 패스 게이트 트랜지스터(PG1)를 통하여 비트 라인(BL)에 결합되고, 기억 노드(N2)는 패스 게이트 트랜지스터(PG2)를 통하여 상보 비트 라인(BLB)에 결합된다. 기억 노드 N1과 N2는 가끔 반대의 논리 레벨(논리 하이 또는 논리 로우)을 가진 상보 노드이다. 패스 게이트 트랜지스터(PG1, PG2)의 게이트는 워드 라인(WL)에 결합된다. 격리 트랜지스터(IS1)의 소스와 게이트는 함께 결합되어 기억 노드(N1)에 결합되고, 격리 트랜지스터(IS2)의 소스와 게이트는 함께 결합되어 기억 노드(N2)에 결합된다. 격리 트랜지스터(IS1, IS2)의 드레인은 부동(floating)으로 도시되어 있지만, 나중에 설명하는 것처럼 인접 셀의 각 격리 트랜지스터에 결합될 수 있다.
도 2는 비트 셀의 어레이를 보인 것이고, 비트 셀의 일 예는 도 1에 도시된 것이다. 어레이는 n개의 열(column)과 m개의 행(row)을 갖는다. 어레이는 각 열에 m개의 비트 셀이 있고 각 행에 n개의 비트 셀이 있는 m×n개의 비트 셀을 포함한다. 각 열은 비트 라인(BL-n)과 상보 비트 라인(BLB-n)을 갖고, 각 행은 워드 라인(WL-m)을 갖는다. 이 기술 분야에 통상의 지식을 가진 자라면 쉽게 이해하는 것처럼, 워드 라인 및 비트 라인의 선택은 선택된 워드 라인과 비트 라인의 교차점에서 비트 셀로부터 판독하거나 비트 셀에 기록할 것이다. 전원 라인(Vdd)과 접지 라인(Vss)은 각 열에 도시되어 있지만, 이 라인들은 나중에 설명하는 것처럼 각 행에 또는 행과 열의 조합에 있을 수 있다.
도 3은 본 발명에 따른 4 비트 셀 열의 예를 보인 것이다. 도시되어 있는 것처럼, 열은 4개의 비트 셀(C1, C2, C3, C4)을 포함하고, 각 비트 셀은 도 1에 도시된 비트 셀이며 각 비트 셀 간에 점선으로 표시된 경계를 갖는다. 비트 라인(BL)과 상보 비트 라인(BLB)은 도 2에 도시된 것처럼 각 비트 셀(C1, C2, C3, C4)을 통하여 연장한다. 각 셀의 격리 트랜지스터(IS1)의 드레인은 인접 셀의 다른 격리 트랜지스터(IS1)의 드레인에 결합된다. 예를 들면, 비트 셀(C1)의 트랜지스터(IS1)의 드레인은 비트 셀(C2)의 트랜지스터(IS1)의 드레인에 결합되고, 비트 셀(C3)의 트랜지스터(IS1)의 드레인은 비트 셀(C4)의 트랜지스터(IS1)의 드레인에 결합된다. 또한, 각 셀의 격리 트랜지스터(IS2)의 드레인은 인접 셀의 다른 격리 트랜지스터(IS2)의 드레인에 결합된다. 예를 들면, 비트 셀(C2)의 트랜지스터(IS2)의 드레인은 비트 셀(C3)의 트랜지스터(IS2)의 드레인에 결합된다. 비록 설명의 목적상 4개의 셀이 도시되어 있지만, 비트 셀(C1, C4)의 격리 트랜지스터(IS2)의 드레인은 다른 인접 셀의 격리 트랜지스터에 결합될 수 있다는 것을 이 기술 분야에 통상의 지식을 가진 자라면 쉽게 이해할 것이다. 열의 시작점 또는 종점에 있는 셀의 격리 트랜지스터(IS1 또는 IS2)는 더미 셀의 트랜지스터에 결합될 수도 있고 및/또는 부동 상태로 유지될 수도 있다.
도 4A 및 도 4B는 본 발명에 따른, 도 1의 비트셀에 대한 예시적인 비트 셀 레이아웃을 보인 도이다. 도 4A에 있어서, 각종 트랜지스터의 소스/드레인 영역 및 채널 영역을 구성하는 4개의 활성 영역이 비트 셀의 폭을 가로질러 세로로 평행하게 연장한다. 참고로, 활성 영역의 세로축은 비트 셀의 y 방향으로 연장한다. 각종 트랜지스터의 4개의 게이트 패턴은 비트 셀의 길이, 예를 들면 x 방향을 따라 세로로 평행하게 연장한다. 용어 폭과 길이 및 각종 방향은 참조의 용이성을 위해 사용된 것이고 셀이 임의의 특수한 치수 또는 방위를 필요로 하는 것을 의미하는 것이 아니라는 점에 주목하여야 한다. 참조를 더욱 용이하게 하기 위해, 비트 셀을 둘러싼 점선 사각형(점선 사각형을 교차하는 2개의 점선과 대조됨)은 비트 셀의 경계를 표시한다.
셀과 교차하는 점선은 각각의 활성 영역이 형성되는 기판의 p형 웰과 기판의 n형 웰 사이의 경계를 표시한다. 트랜지스터 PG1과 PD1의 활성 영역은, 이들 트랜지스터가 n형 트랜지스터이기 때문에, p형 웰 내에 형성된다. 트랜지스터 IS1, PU1, PU2 및 IS2의 2개의 활성 영역은, 이들 트랜지스터가 p형 트랜지스터이기 때문에, n형 웰 내에 형성된다. 트랜지스터 PD2와 PG2의 활성 영역은, 이들 트랜지스터가 n형 트랜지스터이기 때문에, p형 웰 내에 형성된다. 트랜지스터의 활성 영역의 소스/드레인 영역은 일반적으로 웰의 도펀트와 반대되는 도펀트형으로 도핑된다는 것을 이 기술 분야에 통상의 지식을 가진 자라면 쉽게 이해할 것이다. 예를 들면, 활성 영역이 형성되는 웰이 n형 웰인 경우 소스/드레인 영역은 일반적으로 p형으로 도핑된다.
트랜지스터 PD1, PU1 및 IS2의 게이트로서 단일 게이트 패턴이 사용되고, 트랜지스터 PD2, PU2 및 IS1의 게이트로서 다른 단일 게이트 패턴이 사용된다. 이 방식으로, 각각의 단일 게이트 패턴은 3개의 트랜지스터 각각의 게이트를 전기적으로 결합한다. 패스 게이트 트랜지스터(PG1)의 게이트 패턴은 게이트 패턴이 인접 비트 셀에 의해 공유될 수 있도록 셀 경계를 넘어서 연장하고, 패스 게이트 트랜지스터(PG2)의 게이트 패턴의 경우도 마찬가지이다.
각종 접점은 비트 셀 내의 컴포넌트들을 결합한다. 워드 라인 접점(WL)은 패스 게이트 트랜지스터(PG1)의 게이트에 결합되고, 다른 워드 라인 접점(WL)은 패스 게이트 트랜지스터(PG2)의 게이트에 결합된다. 비트 라인 접점(BL)은 패스 게이트 트랜지스터(PG1)의 드레인에 결합되고, 상보 비트 라인 접점(BLB)은 패스 게이트 트랜지스터(PG2)의 드레인에 결합된다. 전원 접점(Vdd)은 풀업 트랜지스터(PU1)의 소스에 결합되고, 다른 전원 접점(Vdd)은 풀업 트랜지스터(PU2)의 소스에 결합된다. 접지 접점(Vss)은 풀다운 트랜지스터(PD1)의 소스에 결합되고, 다른 접지 접점(Vss)은 풀다운 트랜지스터(PD2)의 소스에 결합된다. 노드 접점(N1)은 트랜지스터(PG1, IS1)의 소스와 트랜지스터(PD1, PU1)의 드레인을 함께 결합하고, 노드 접점(N2)은 트랜지스터(PG2, IS2)의 소스와 트랜지스터(PD2, PU2)의 드레인을 함께 결합한다. 돌출 접점(butted contact)(BC1)은 격리 트랜지스터(IS1)의 소스를 격리 트랜지스터(IS1)의 게이트에 결합하고, 돌출 접점(BC2)은 격리 트랜지스터(IS2)의 소스를 격리 트랜지스터(IS2)의 게이트에 결합한다.
도 4B는 비트 셀 레이아웃의 제2 예이다. 도 4B의 셀 레이아웃은 도 4A의 레이아웃과 유사하고, 더블 피치를 가진 p형 웰 내의 트랜지스터를 포함한다. 이 예에서, 더블 피치는 일반적으로 2개의 활성 영역을 포함한 트랜지스터를 말한다. 도 4B에서, 2개의 활성 영역은 p형 웰에서 셀의 폭을 가로질러 연장하여 트랜지스터 PG1 및 PD1의 컴포넌트들을 구성하고, 유사하게, 2개의 활성 영역이 p형 웰에서 셀의 폭을 가로질러 연장하여 트랜지스터 PG2 및 PD2의 컴포넌트들을 구성한다. 적당한 컴포넌트를 커버 및/또는 접촉시키게끔 연장하도록 접점 및 게이트에 대하여 각종의 수정이 이루어질 수 있다. 트랜지스터 PG1, PD1, PD2 및 PG2에 대하여 더블 피치를 가짐으로써, 각 트랜지스터의 채널 폭이 효과적으로 2배로 되어 각 트랜지스터의 구동 능력을 증가시킬 수 있다. 각종 트랜지스터에 대하여 각종의 다른 피치를 가진 다른 실시예도 생각할 수 있다.
도 5는 각 비트 셀이 도 4A의 비트 셀 레이아웃을 이용하는, 본 발명에 따른 비트 셀(C1, C2, C3, C4)의 예시적인 2×2 어레이를 보인 것이다. 도 4B의 비트 셀 레이아웃 또는 다른 레이아웃도 유사하게 사용될 수 있다는 점에 주목하여야 한다. 참조의 용이성을 위해, 열은 이 예에서 y 방향을 따르는 것으로 인용된다. 따라서, 비트 셀 C1과 C2는 제1 열에 있고, 비트 셀 C3와 C4는 제2 열에 있다. 도시된 바와 같이, 어레이 내의 인접 셀들은 인접 셀들 간의 경계를 따라서 대칭 이미지(mirror image)이다.
비트 셀의 각 활성 영역은 열에 있는 복수의 비트 셀을 통하여 연장한다. 실시예에 있어서, 비트 셀의 각 활성 영역은 열에 있는 모든 비트 셀을 통하여 연장한다. 다른 실시예에 있어서, 각 활성 영역은 열에 있는 모든 비트 셀보다 적은 비트 셀을 통하여 연장한다. 도 5에서, 비트 셀(C1)의 트랜지스터 IS2 및 PU2의 활성 영역은 트랜지스터 PU2 및 IS2의 활성 영역으로서 비트 셀(C2)을 통하여 연장한다. 이 구성에서, 인접 비트 셀(C1, C2)에 있는 격리 트랜지스터(IS2)의 드레인은 드레인이 동일한 활성 영역을 따르는 공통 노드를 공유하기 때문에 함께 결합된다(비트 셀 C2와 C3 사이에서 도 3에 도시된 것처럼). 유사하게, 비트 셀(C3)의 트랜지스터 IS2 및 PU2의 활성 영역은 트랜지스터 PU2 및 IS2의 활성 영역으로서 비트 셀(C4)을 통하여 연장한다. 비록 도시하지는 않았지만, 각 비트 셀에 있는 격리 트랜지스터(IS1)의 각 활성 영역은 인접 비트 셀에 있는 각 격리 트랜지스터(IS1)의 활성 영역으로 되도록 인접 비트 셀로 연장하고, 이것에 의해, 도 3에 도시된 것처럼, 인접 비트 셀의 격리 트랜지스터(IS1)들 간에 결합을 형성한다.
동작시에, 도 1 내지 도 5의 비트 셀들은 일반적으로 종래의 단일 포트 SRAM 셀이 동작하는 것과 동일하게 동작한다. 기록 동작을 수행할 때, 패스 게이트 트랜지스터(PG1, PG2)가 턴온되고, 비트 라인(BL)과 상보 비트 라인(BLB)을 구동시키는 전압이 패스 게이트 트랜지스터(PG1, PG2)를 통하여 교차 결합 트랜지스터(PU1, PU2, PD1, PD2)에 의해 감지된다. 교차 결합 트랜지스터(PU1, PU2, PD1, PD2)는 감지 전압에 따라서 기억 노드(N1, N2)를 하이 또는 로우 상태로 구동한다(기억 노드N1과 N2는 서로 상보적으로 된다). 그에 따라서 데이터가 비트 라인(BL, BLB)을 통해 비트 셀에 기록된다. 반대로, 판독 동작을 수행할 때, 패스 게이트 트랜지스터(PG1, PG2)가 턴온되고, 데이터가 패스 게이트 트랜지스터(PG1, PG2)를 통하여 비트 라인(BL) 및 상보 비트 라인(BLB)으로 판독되어진다.
격리 트랜지스터(IS1, IS2)는 비트 셀의 동작에 영향을 거의 주지 않는다. 격리 트랜지스터(IS1, IS2)의 소스 및 게이트가 결합되는 노드가 고전압, 예를 들면 논리 하이 상태일 때, 격리 트랜지스터(IS1, IS2)의 게이트 전압도 역시 하이이고 격리 트랜지스터(IS1, IS2)는 "오프" 상태로 있을 것이다. 노드가 저전압, 예를 들면 논리 로우 상태일 때, 게이트 전압도 역시 로우로 될 것이고, 격리 트랜지스터(IS1, IS2)는 "온" 상태로 있을 것이다. 그러나, 접지에 결합된 소스의 전압도 역시 로우이기 때문에, 노드로부터 격리 트랜지스터(IS1 또는 IS2)를 통하여 전류가 흐르지 않을 것이다. 일부 경우에, 노드의 전압이 예를 들면 로우에서 하이로 또는 그 반대로 전환될 때 격리 트랜지스터(IS1, IS2)를 통하여 소량의 누설 전류가 흐를 수 있다. 고속 스위칭 시간 및/또는 저전압으로 인해서, 누설 전류는 매우 작고 무시할 수 있다.
도 5에 도시한 구성의 비트 셀을 가짐으로써, 활성 영역은 비트 셀 어레이의 전체에 걸쳐서 균일하게 간격지고 균일하게 연장할 수 있다. 예를 들면, 비록 더블 피치 또는 다른 다중 피치 트랜지스터를 포함하는 실시예에서, 특히 다중 피치 트랜지스터의 활성 영역들 간의 간격 때문에 간격이 균일하지 않을 수 있다 하더라도, x 방향으로 활성 영역들 간의 간격은 균일할 수 있다. 또한, 활성 영역은 격리 영역에 의해 방해받지 않고 복수의 비트 셀을 가로질러 세로로 연장할 수 있다. 이 구성은 어레이 레이아웃의 균일성을 개선하고, 이것에 의해 활성 영역을 형성할 때, 특히 finFET 활성 영역을 위한 핀을 형성할 때 및 작은 기술 노드에서 발생할 수 있는 리소그래피 문제를 회피할 수 있다.
도 6A 내지 도 8B는 도 4A 및 도 4B의 비트 셀 레이아웃을 위한 금속화 패턴의 각종 예를 도시한 것이다. 이들 도면에서의 점선 사각형은 도 4A 및 도 4B에 도시한 경계에 대응하는 비트 셀의 경계를 표시한다. 이것은 예시적인 패턴이고, 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 범위 내에서 각종 수정예 또는 다른 패턴을 쉽게 생각해 낼 수 있을 것이다.
도 6A는 제1 금속간 유전체 층(IMD1)의 제1 금속화 패턴(M1)을 보인 도이고, 도 6B는 제1 금속간 유전체 층(IMD1)의 위에 있는 제2 금속간 유전체 층(IMD2)의 제2 금속화 패턴(M2)을 보인 도이다. 도 6A에서, 제1 금속화 패턴(M1)은 비트 라인 트레이스(BL), 전원 트레이스(Vdd) 및 상보 비트 라인 트레이스(BLB)를 포함하고, 이 트레이스들은 각각 도 5의 상황에서 열을 따르는 방향인 y 방향으로 실질적으로 세로로 연장한다. 제1 금속화 패턴(M1)은 또한 4개의 랜딩 패드(L1, L2, L3, L4)를 포함한다. 비록 명시적으로 도시하지는 않았지만, 이 기술 분야에 통상의 지식을 가진 자라면 비아가 아래로 및 제1 금속화 패턴(M1)으로부터 도 4A 및 도 4B의 비트 셀 레이아웃에 도시된 각 접점까지 연장한다는 것을 쉽게 이해할 것이다. 도 6B에서, 제2 금속화 패턴(M2)은 워드 라인 트레이스(WL) 및 2개의 접지 트레이스(Vss)를 포함하고, 이 트레이스들은 각각 도 5의 상황에서 행을 따르는 방향인 x 방향으로 세로로 연장한다. 비아(V1, V2, V3, V4)는 아래로 및 제2 금속화 패턴(M2)로부터 제1 금속화 패턴(M1)의 각 랜딩 패드(L1, L2, L3, L4)까지 연장한다. 도 6A 및 도 6B의 각 트레이스는 트레이스가 세로로 연장하는 각 방향으로 복수의 셀을 가로지를 수 있다.
도 7A는 제1 금속간 유전체 층(IMD1)의 제1 금속화 패턴(M1)을 보인 도이고, 도 7B는 제1 금속간 유전체 층(IMD1)의 위에 있는 제2 금속간 유전체 층(IMD2)의 제2 금속화 패턴(M2)을 보인 도이다. 도 7A에서, 제1 금속화 패턴(M1)은 도 5의 상황에서 열을 따르는 방향인 y 방향으로 세로로 각각 연장하는 제1 접지 트레이스(Vss1), 비트 라인 트레이스(BL), 전원 트레이스(Vdd), 상보 비트 라인 트레이스(BLB) 및 제2 접지 트레이스(Vss2)를 포함한다. 제1 금속화 패턴(M1)은 또한 2개의 랜딩 패드(L1, L2)를 포함한다. 비록 명시적으로 도시하지는 않았지만, 이 기술 분야에 통상의 지식을 가진 자라면 비아가 아래로 및 제1 금속화 패턴(M1)으로부터 도 4A 및 도 4B의 비트 셀 레이아웃에 도시된 각 접점까지 연장한다는 것을 쉽게 이해할 것이다. 도 7B에서, 제2 금속화 패턴(M2)은 도 5의 상황에서 행을 따르는 방향인 x 방향으로 세로로 연장하는 워드 라인 트레이스(WL)를 포함한다. 비아(V1, V2)는 아래로 및 제2 금속화 패턴(M2)로부터 제1 금속화 패턴(M1)의 각 랜딩 패드(L1, L2)까지 연장한다. 도 7A 및 도 7B의 각 트레이스는 트레이스가 세로로 연장하는 각 방향으로 복수의 셀을 가로지를 수 있다.
도 8A는 제1 금속간 유전체 층(IMD1)의 제1 금속화 패턴(M1)을 보인 도이고, 도 8B는 제1 금속간 유전체 층(IMD1)의 위에 있는 제2 금속간 유전체 층(IMD2)의 제2 금속화 패턴(M2)을 보인 도이다. 도 8A에서, 제1 금속화 패턴(M1)은 도 5의 상황에서 행을 따르는 방향인 x 방향으로 세로로 연장하는 워드 라인 트레이스(WL)를 포함한다. 제1 금속화 패턴(M1)은 또한 6개의 랜딩 패드(L1, L2, L3, L4, L5, L6)를 포함한다. 비록 명시적으로 도시하지는 않았지만, 이 기술 분야에 통상의 지식을 가진 자라면 비아가 아래로 및 제1 금속화 패턴(M1)으로부터 도 4A 및 도 4B의 비트 셀 레이아웃에 도시된 각 접점까지 연장한다는 것을 쉽게 이해할 것이다. 도 8B에서, 제2 금속화 패턴(M2)은 도 5의 상황에서 열을 따르는 방향인 y 방향으로 세로로 각각 연장하는 제1 접지 트레이스(Vss1), 비트 라인 트레이스(BL), 전원 트레이스(Vdd), 상보 비트 라인 트레이스(BLB) 및 제2 접지 트레이스(Vss2)를 포함한다. 비아(V1, V2, V3, V4, V5, V6)는 아래로 및 제2 금속화 패턴(M2)로부터 제1 금속화 패턴(M1)의 각 랜딩 패드(L1, L2, L3, L4, L5, L6)까지 연장한다. 도 8A 및 도 8B의 각 트레이스는 트레이스가 세로로 연장하는 각 방향으로 복수의 셀을 가로지를 수 있다.
도 9A는 제1 금속간 유전체 층(IMD1)의 제1 금속화 패턴(M1)을 보인 도이고, 도 9B는 제1 금속간 유전체 층(IMD1)의 위에 있는 제2 금속간 유전체 층(IMD2)의 제2 금속화 패턴(M2)을 보인 도이다. 도 9A에서, 제1 금속화 패턴(M1)은 도 5의 상황에서 열을 따르는 방향인 y 방향으로 세로로 각각 연장하는 제1 접지 트레이스(Vss1), 비트 라인 트레이스(BL), 전원 트레이스(Vdd), 상보 비트 라인 트레이스(BLB) 및 제2 접지 트레이스(Vss2)를 포함한다. 제1 금속화 패턴(M1)은 또한 2개의 랜딩 패드(L1, L2)를 포함한다. 비록 명시적으로 도시하지는 않았지만, 이 기술 분야에 통상의 지식을 가진 자라면 비아가 아래로 및 제1 금속화 패턴(M1)으로부터 도 4A 및 도 4B의 비트 셀 레이아웃에 도시된 각 접점까지 연장한다는 것을 쉽게 이해할 것이다. 도 9B에서, 제2 금속화 패턴(M2)은 도 5의 상황에서 행을 따르는 방향인 x 방향으로 세로로 각각 연장하는 워드 라인 트레이스(WL) 및 접지 전원 메시(mesh) 트레이스(VssPM)를 포함한다. 비아(V1, V4)는 아래로 및 제2 금속화 패턴(M2)로부터 제1 금속화 패턴(M1)의 각 랜딩 패드(L1, L2)까지 연장한다. 비아(V2, V3)는 아래로 및 제2 금속화 패턴(M2)로부터 제1 접지 트레이스(Vss1) 및 제2 접지 트레이스(Vss2)와 각각 결합하도록 연장한다. 접지 전원 메시 트레이스(VssPM)는 제1 접지 트레이스(Vss1)와 제2 접지 트레이스(Vss2)가 그 트레이스들 간에 전압차를 갖는 것을 방지하는 데 도움을 주기 위해 사용될 수 있다. 도 9A 및 도 9B의 각 트레이스는 트레이스가 세로로 연장하는 각 방향으로 복수의 셀을 가로지를 수 있다.
도 10은 본 발명에 따른 이중(dual) 포트 SRAM 비트 셀의 회로도이다. 셀은 풀업 트랜지스터(PU1, PU2), 풀다운 트랜지스터(PD1, PD2), 패스 게이트 트랜지스터(PG1, PG2, PG3, PG4) 및 격리 트랜지스터(IS1, IS2)를 포함한다. 회로도에서 알 수 있는 것처럼, 트랜지스터 PU1, PU2, IS1 및 IS2는 평면 PFET 또는 p형 finFET와 같은 p형 트랜지스터이고, 트랜지스터 PD1, PD2, PG1, PG2, PG3 및 PG4는 평면 NFET 또는 n형 finFET와 같은 n형 트랜지스터이다.
풀업 트랜지스터(PU1)와 풀다운 트랜지스터(PD1)의 드레인은 함께 결합되고 풀업 트랜지스터(PU2)와 풀다운 트랜지스터(PD2)의 드레인은 함께 결합된다. 트랜지스터(PU1, PD1)는 트랜지스터(PU2, PD2)와 교차 결합되어 데이터 래치를 구성한다. 트랜지스터(PU1, PD1)의 게이트는 함께 결합되어 트랜지스터(PU2, PD2)의 드레인에 결합되고 트랜지스터(PU2, PD2)의 게이트는 함께 결합되어 트랜지스터(PU1, PD1)의 드레인에 결합된다. 풀업 트랜지스터(PU1, PU2)의 소스는 전원 전압(Vdd)에 결합되고, 풀다운 트랜지스터(PD1, PD2)의 소스는 접지 전압(Vss)에 결합된다.
데이터 래치의 기억 노드(N1)는 패스 게이트 트랜지스터(PG1)를 통하여 제1 비트 라인(ABL)에 및 패스 게이트 트랜지스터(PG3)를 통하여 제2 비트 라인(BBL)에 결합되고, 기억 노드(N2)는 패스 게이트 트랜지스터(PG2)를 통하여 상보 제1 비트 라인(ABLB)에 및 패스 게이트 트랜지스터(PG4)를 통하여 상보 제2 비트 라인(BBLB)에 결합된다. 기억 노드 N1과 N2는 가끔 반대의 논리 레벨(논리 하이 또는 논리 로우)을 가진 상보 노드이다. 패스 게이트 트랜지스터(PG1, PG2)의 게이트는 제1 워드 라인(AWL)에 결합되고, 패스 게이트 트랜지스터(PG3, PG4)의 게이트는 제2 워드 라인(BWL)에 결합된다. 격리 트랜지스터(IS1)의 소스와 게이트는 함께 결합되어 기억 노드(N1)에 결합되고, 격리 트랜지스터(IS2)의 소스와 게이트는 함께 결합되어 기억 노드(N2)에 결합된다. 격리 트랜지스터(IS1, IS2)의 드레인은 부동으로 도시되어 있지만, 나중에 설명하는 것처럼 인접 셀의 각 격리 트랜지스터에 결합될 수 있다.
도 11은 비트 셀의 어레이를 보인 것이고, 비트 셀의 일 예는 도 10에 도시되어 있다. 어레이는 n개의 열과 m개의 행을 갖는다. 어레이는 각 열에 m개의 비트 셀이 있고 각 행에 n개의 비트 셀이 있는 m×n개의 비트 셀을 포함한다. 각 열은 제1 비트 라인(ABL-n), 상보 제1 비트 라인(ABLB-n), 제2 비트 라인(BBL-n) 및 상보 제2 비트 라인(BBLB-n)을 갖고, 각 행은 제1 워드 라인(AWL-m) 및 제2 워드 라인(BWL-m)을 갖는다. 이 기술 분야에 통상의 지식을 가진 자라면 쉽게 이해하는 것처럼, 워드 라인 및 비트 라인의 선택은 선택된 워드 라인과 비트 라인의 교차점에서 비트 셀로부터 판독하거나 비트 셀에 기록할 것이다. 전원 라인(Vdd)과 접지 라인(Vss)은 각 열에 도시되어 있지만, 이 라인들은 각 행에 또는 행과 열의 조합에 있을 수 있다.
도 12는 본 발명에 따른 4 비트 셀 열의 예를 보인 것이다. 도시되어 있는 것처럼, 열은 4개의 비트 셀(C1, C2, C3, C4)을 포함하고, 각 비트 셀은 도 10에 도시된 비트 셀이며 비트 셀 간에 점선으로 표시된 경계를 갖는다. 제1 비트 라인(ABL), 상보 제1 비트 라인(ABLB), 제2 비트 라인(BBL), 및 상보 제2 비트 라인(BBLB)은 도 11에 도시된 것처럼 각 비트 셀(C1, C2, C3, C4)을 통하여 연장한다. 각 셀의 격리 트랜지스터(IS1)의 드레인은 인접 셀의 다른 격리 트랜지스터(IS1)의 드레인에 결합된다. 예를 들면, 비트 셀(C1)의 격리 트랜지스터(IS1)의 드레인은 비트 셀(C2)의 격리 트랜지스터(IS1)의 드레인에 결합되고, 비트 셀(C3)의 격리 트랜지스터(IS1)의 드레인은 비트 셀(C4)의 격리 트랜지스터(IS1)의 드레인에 결합된다. 또한, 각 셀의 격리 트랜지스터(IS2)의 드레인은 인접 셀의 다른 격리 트랜지스터(IS2)의 드레인에 결합된다. 예를 들면, 비트 셀(C2)의 격리 트랜지스터(IS2)의 드레인은 비트 셀(C3)의 격리 트랜지스터(IS2)의 드레인에 결합된다. 비록 설명의 목적상 4개의 셀이 도시되어 있지만, 비트 셀(C1, C4)의 격리 트랜지스터(IS2)의 드레인은 다른 인접 셀의 격리 트랜지스터에 결합될 수 있다는 것을 이 기술 분야에 통상의 지식을 가진 자라면 쉽게 이해할 것이다. 열의 시작점 또는 종점에 있는 셀의 격리 트랜지스터(IS1 또는 IS2)는 더미 셀의 트랜지스터에 결합될 수도 있고 및/또는 부동 상태로 유지될 수도 있다.
도 13은 본 발명에 따른, 도 10의 비트셀에 대한 예시적인 비트 셀 레이아웃을 보인 도이다. 도 13에 있어서, 각종 트랜지스터의 소스/드레인 영역 및 채널 영역을 구성하는 10개의 활성 영역은 비트 셀의 폭을 가로질러 세로로 평행하게 연장한다. 참고로, 활성 영역의 세로축은 비트 셀의 y 방향으로 연장한다. 각종 트랜지스터의 6개의 게이트 패턴은 비트 셀의 길이, 예를 들면 x 방향을 따라 세로로 평행하게 연장한다. 용어 폭과 길이 및 각종 방향은 참조의 용이성을 위해 사용된 것이고 셀이 임의의 특수한 치수 또는 방위를 필요로 하는 것을 의미하는 것이 아니라는 점에 주목하여야 한다. 참조를 더욱 용이하게 하기 위해, 비트 셀을 둘러싼 점선 사각형(점선 사각형을 교차하는 2개의 점선과 대조됨)은 비트 셀의 경계를 표시한다.
셀과 교차하는 점선은 각각의 활성 영역이 형성되는 기판의 p형 웰과 기판의 n형 웰 사이의 경계를 표시한다. 트랜지스터 PG1, PG3 및 PD1의 4개의 활성 영역은, 이들 트랜지스터가 n형 트랜지스터이기 때문에, p형 웰 내에 형성된다. 트랜지스터 IS1, PU1, PU2 및 IS2의 2개의 활성 영역은, 이들 트랜지스터가 p형 트랜지스터이기 때문에, n형 웰 내에 형성된다. 트랜지스터 PG2, PG4 및 PD2의 4개의 활성 영역은, 이들 트랜지스터가 n형 트랜지스터이기 때문에, p형 웰 내에 형성된다.
도시된 바와 같이, 풀다운 트랜지스터(PD1, PD2)는 본질적으로 각 트랜지스터가 2개의 평행하게 결합된 더블 피치 트랜지스터 PD1-1과 PD1-2(트랜지스터 PD1에 대해서) 및 PD2-1과 PD2-2(트랜지스터 PD2에 대해서)를 포함하는 4중(quadruple) 피치 트랜지스터이다. 또한, 패스 게이트 트랜지스터(PG1, PG2, PG3, PG4)는 각각 더블 피치 트랜지스터이다. 도 13은 예시적인 레이아웃이고, 각종 트랜지스터는 단일 피치 트랜지스터 또는 다중 피치 트랜지스터일 수 있다.
트랜지스터 PD1, PU1 및 IS2의 게이트로서 단일 게이트 패턴이 사용되고, 트랜지스터 PD2, PU2 및 IS1의 게이트로서 다른 단일 게이트 패턴이 사용된다. 이 방식으로, 각각의 단일 게이트 패턴은 3개의 트랜지스터 각각의 게이트를 전기적으로 결합한다. 패스 게이트 트랜지스터(PG1)의 게이트 패턴은 게이트 패턴이 인접 비트 셀에 의해 공유될 수 있도록 셀 경계를 넘어서 연장하고, 패스 게이트 트랜지스터(PG2)의 게이트 패턴의 경우도 마찬가지이다. 패스 게이트 트랜지스터(PG3, PG4)의 각 게이트 패턴은 다른 트랜지스터까지 연장되지 않고 비트 셀 내에서 유지된다.
각종 접점은 비트 셀 내의 컴포넌트들을 결합한다. 제1 워드 라인 접점(AWL)은 패스 게이트 트랜지스터(PG1)의 게이트에 결합되고, 다른 제1 워드 라인 접점(AWL)은 패스 게이트 트랜지스터(PG2)의 게이트에 결합된다. 제2 워드 라인 접점(BWL)은 패스 게이트 트랜지스터(PG3)의 게이트에 결합되고, 다른 제2 워드 라인 접점(BWL)은 패스 게이트 트랜지스터(PG4)의 게이트에 결합된다. 제1 비트 라인 접점(ABL)은 패스 게이트 트랜지스터(PG1)의 드레인에 결합되고, 상보 제1 비트 라인 접점(ABLB)은 패스 게이트 트랜지스터(PG2)의 드레인에 결합된다. 제2 비트 라인 접점(BBL)은 패스 게이트 트랜지스터(PG3)의 드레인에 결합되고, 상보 제2 비트 라인 접점(BBLB)은 패스 게이트 트랜지스터(PG4)의 드레인에 결합된다. 전원 접점(Vdd)은 풀업 트랜지스터(PU1)의 소스에 결합되고, 다른 전원 접점(Vdd)은 풀업 트랜지스터(PU2)의 소스에 결합된다. 접지 접점(Vss)은 풀다운 트랜지스터(PD1)의 소스(또는 4중 피치 트랜지스터인 경우, 도시된 것처럼 트랜지스터 PD1-2와 PD1-1의 소스)에 결합되고, 다른 접지 접점(Vss)은 풀다운 트랜지스터(PD2)의 소스(또는 4중 피치 트랜지스터인 경우, 도시된 것처럼 트랜지스터 PD2-2와 PD2-1의 소스)에 결합된다. 노드 접점(N1)은 트랜지스터 PG1, PG3 및 IS1의 소스와 트랜지스터 PD1(또는 PD1-2 및 PD1-1)과 PU1의 드레인을 함께 결합하고, 노드 접점(N2)은 트랜지스터 PG2, PG4 및 IS2의 소스와 트랜지스터 PD2(또는 PD2-2 및 PD2-1)와 PU2의 드레인을 함께 결합한다. 돌출 접점(BC1)은 격리 트랜지스터(IS1)의 소스를 격리 트랜지스터(IS1)의 게이트에 결합하고, 돌출 접점(BC2)은 격리 트랜지스터(IS2)의 소스를 격리 트랜지스터(IS2)의 게이트에 결합한다.
도 14는 각 비트 셀이 도 13의 비트 셀 레이아웃을 이용하는, 본 발명에 따른 비트 셀(C1, C2, C3, C4)의 예시적인 2×2 어레이를 보인 것이다. 도 13의 비트 셀 레이아웃 또는 다른 레이아웃도 유사하게 사용될 수 있다는 점에 주목하여야 한다. 참조의 용이성을 위해, 열은 이 예에서 y 방향을 따르는 것으로 인용된다. 따라서, 비트 셀 C1과 C2는 제1 열에 있고, 비트 셀 C3와 C4는 제2 열에 있다. 도시된 바와 같이, 어레이 내의 인접 셀들은 인접 셀들 간의 경계를 따라서 대칭 이미지이다.
비트 셀의 각 활성 영역은 열에 있는 복수의 비트 셀을 통하여 연장한다. 실시예에 있어서, 비트 셀의 각 활성 영역은 열에 있는 모든 비트 셀을 통하여 연장한다. 다른 실시예에 있어서, 각 활성 영역은 열에 있는 모든 비트 셀보다 적은 비트 셀을 통하여 연장한다. 도 14에서, 비트 셀(C1)의 트랜지스터 IS1 및 PU1의 활성 영역은 트랜지스터 PU1 및 IS1의 활성 영역으로서 비트 셀(C2)을 통하여 연장한다. 이 구성에서, 인접 비트 셀(C1, C2)에 있는 격리 트랜지스터(IS1)의 드레인은 드레인이 동일한 활성 영역을 따라 공통 노드를 공유하기 때문에 함께 결합된다(비트 셀 C1과 C2 사이에서 도 12에 도시된 것처럼). 유사하게, 비트 셀(C3)의 트랜지스터 IS1 및 PU1의 활성 영역은 트랜지스터 PU1 및 IS1의 활성 영역으로서 비트 셀(C4)을 통하여 연장한다. 비록 도시하지는 않았지만, 각 비트 셀에 있는 격리 트랜지스터(IS2)의 각 활성 영역은 인접 비트 셀에 있는 각 격리 트랜지스터(IS2)의 활성 영역으로 되도록 인접 비트 셀로 연장하고, 이것에 의해, 도 12에 도시된 것처럼, 인접 비트 셀의 격리 트랜지스터(IS2)들 간에 결합을 형성한다.
동작시에, 도 10 내지 도 14의 비트 셀들은 일반적으로 종래의 이중 포트 SRAM 셀이 동작하는 것과 동일하게 동작한다. 제1 포트에서 기록 동작을 수행할 때, 패스 게이트 트랜지스터 PG1과 PG2가 제1 워드 라인(AWL)을 이용하여 턴온되고, 제1 비트 라인(ABL)과 상보 제1 비트 라인(ABLB)을 구동시키는 전압이 패스 게이트 트랜지스터(PG1, PG2)를 통하여 교차 결합 트랜지스터(PU1, PU2, PD1, PD2)에 의해 감지된다. 제2 포트에서 기록 동작을 수행할 때, 패스 게이트 트랜지스터 PG3와 PG4가 제2 워드 라인(BWL)을 이용하여 턴온되고, 제2 비트 라인(BBL)과 상보 제2 비트 라인(BBLB)을 구동시키는 전압이 패스 게이트 트랜지스터(PG3, PG4)를 통하여 교차 결합 트랜지스터(PU1, PU2, PD1, PD2)에 의해 감지된다. 교차 결합 트랜지스터(PU1, PU2, PD1, PD2)는 감지 전압에 따라서 기억 노드(N1, N2)를 하이 또는 로우 상태로 구동한다(기억 노드 N1과 N2는 서로 상보적으로 된다). 그에 따라서 데이터가 비트 라인(ABL, ABLB, BBL, BBLB)을 통해 비트 셀에 기록된다. 반대로, 제1 포트를 통하여 판독 동작을 수행할 때, 패스 게이트 트랜지스터 PG1과 PG2가 제1 워드 라인(AWL)에 의해 턴온되고, 데이터가 패스 게이트 트랜지스터(PG1, PG2)를 통하여 제1 비트 라인(ABL) 및 상보 제1 비트 라인(ABLB)으로 판독되어진다. 제2 포트를 통하여 판독 동작을 수행할 때, 패스 게이트 트랜지스터 PG3와 PG4가 제2 워드 라인(BWL)에 의해 턴온되고, 데이터가 패스 게이트 트랜지스터(PG3, PG4)를 통하여 제2 비트 라인(BBL) 및 상보 제2 비트 라인(BBLB)으로 판독되어진다.
도 1 내지 도 5와 관련하여 위에서 설명한 것처럼, 도 10 내지 도 14에 도시된 격리 트랜지스터(IS1, IS2)는 비트 셀의 동작에 영향을 거의 주지 않는다. 동작 중에, 전류는 일반적으로 격리 트랜지스터(IS1, IS2)를 통하여 흐르지 않을 것이다. 일부 경우에, 노드의 전압이 예를 들면 로우에서 하이로 또는 그 반대로 전환될 때 격리 트랜지스터(IS1 또는 IS2)를 통하여 소량의 누설 전류가 흐를 수 있다. 고속 스위칭 시간 및/또는 저전압으로 인해서, 누설 전류는 매우 작고 무시할 수 있다.
도 14에 도시한 구성의 비트 셀을 가짐으로써, 도 5와 관련하여 설명한 것처럼, 활성 영역은 비트 셀 어레이의 전체에 걸쳐서 균일하게 간격지고 균일하게 연장할 수 있다. 또한, 활성 영역은 격리 영역에 의해 방해받지 않고 복수의 비트 셀을 가로질러 세로로 연장할 수 있다.
도 15A 내지 도 15B는 도 13의 비트 셀 레이아웃을 위한 금속화 패턴의 예를 도시한 것이다. 이 도면에서 점선 사각형은 도 13에 도시한 경계에 대응하는 비트 셀의 경계를 표시한다. 이것은 예시적인 패턴이고, 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 범위 내에서 각종 수정예 또는 다른 패턴을 쉽게 생각해 낼 수 있을 것이다.
도 15A는 제1 금속간 유전체 층(IMD1)의 제1 금속화 패턴(M1)을 보인 도이고, 도 15B는 제1 금속간 유전체 층(IMD1)의 위에 있는 제2 금속간 유전체 층(IMD2)의 제2 금속화 패턴(M2)을 보인 도이다. 도 15A에서, 제1 금속화 패턴(M1)은 제1 비트 라인 트레이스(ABL), 제1 접지 트레이스(Vss1), 제2 비트 라인 트레이스(BBL), 전원 트레이스(Vdd), 상보 제2 비트 라인 트레이스(BBLB), 제2 접지 트레이스(Vss2) 및 제1의 상보 비트 라인 트레이스(ABLB)를 포함하고, 각 트레이스는 도 14의 상황에서 열을 따르는 방향인 y 방향으로 세로로 연장한다. 제1 금속화 패턴(M1)은 또한 4개의 랜딩 패드(L1, L2, L3, L4)를 포함한다. 비록 명시적으로 도시하지는 않았지만, 이 기술 분야에 통상의 지식을 가진 자라면 비아가 아래로 및 제1 금속화 패턴(M1)으로부터 도 13의 비트 셀 레이아웃에 도시된 각 접점까지 연장한다는 것을 쉽게 이해할 것이다. 도 15B에서, 제2 금속화 패턴(M2)은 제1 워드 라인 트레이스(AWL) 및 제2 워드 라인 트레이스(BWL)를 포함하고, 이들은 각각 도 14의 상황에서 행을 따르는 방향인 x 방향으로 세로로 연장한다. 비아(V1, V2, V3, V4)는 아래로 및 제2 금속화 패턴(M2)로부터 제1 금속화 패턴(M1)의 각 랜딩 패드(L1, L2, L3, L4)까지 연장한다. 도 15A 및 도 15B의 각 트레이스는 트레이스가 세로로 연장하는 각 방향으로 복수의 셀을 가로지를 수 있다.
도 16은 본 발명에 따른 2-포트 SRAM 비트 셀의 회로도이다. 셀은 풀업 트랜지스터(PU1, PU2), 풀다운 트랜지스터(PD1, PD2), 패스 게이트 트랜지스터(PG1, PG2), 판독 패스 게이트 트랜지스터(RPG), 판독 풀다운 트랜지스터(RPD) 및 격리 트랜지스터(IS1, IS2)를 포함한다. 회로도에서 알 수 있는 것처럼, 트랜지스터 PU1, PU2, IS1 및 IS2는 평면 PFET 또는 p형 finFET와 같은 p형 트랜지스터이고, 트랜지스터 PD1, PD2, PG1, PG2, RPD 및 RPG는 평면 NFET 또는 n형 finFET와 같은 n형 트랜지스터이다.
풀업 트랜지스터(PU1)와 풀다운 트랜지스터(PD1)의 드레인은 함께 결합되고 풀업 트랜지스터(PU2)와 풀다운 트랜지스터(PD2)의 드레인은 함께 결합된다. 트랜지스터(PU1, PD1)는 트랜지스터(PU2, PD2)와 교차 결합되어 데이터 래치를 구성한다. 트랜지스터(PU1, PD1)의 게이트는 함께 결합되어 트랜지스터(PU2, PD2)의 드레인에 결합되고, 트랜지스터(PU2, PD2)의 게이트는 함께 결합되어 트랜지스터(PU1, PD1)의 드레인에 결합된다. 풀업 트랜지스터(PU1, PU2)의 소스는 전원 전압(Vdd)에 결합되고, 풀다운 트랜지스터(PD1, PD2)의 소스는 접지 전압(Vss)에 결합된다.
데이터 래치의 기억 노드(N1)는 패스 게이트 트랜지스터(PG1)를 통하여 기록 비트 라인(WBL)에 결합되고, 기억 노드(N2)는 패스 게이트 트랜지스터(PG2)를 통하여 상보 기록 비트 라인(WBLB)에 결합된다. 기억 노드 N1과 N2는 가끔 반대의 논리 레벨(논리 하이 또는 논리 로우)을 가진 상보 노드이다. 패스 게이트 트랜지스터(PG1, PG2)의 게이트는 기록 워드 라인(WWL)에 결합된다. 판독 풀다운 트랜지스터(RPD)의 소스는 접지 전압(Vss)에 결합되고, 판독 풀다운 트랜지스터(RPD)의 게이트는 기억 노드(N1)에 결합된다. 판독 풀다운 트랜지스터(RPD)의 드레인은 판독 패스 게이트 트랜지스터(RPG)의 소스에 결합된다. 트랜지스터(RPG)의 게이트는 판독 워드 라인(RWL)에 결합되고, 트랜지스터(RPG)의 드레인은 판독 비트 라인(RBL)에 결합된다. 격리 트랜지스터(IS1)의 소스와 게이트는 함께 결합되어 기억 노드(N1)에 결합되고, 격리 트랜지스터(IS2)의 소스와 게이트는 함께 결합되어 기억 노드(N2)에 결합된다. 격리 트랜지스터(IS1, IS2)의 드레인은 부동으로 도시되어 있지만, 나중에 설명하는 것처럼 인접 셀의 각 격리 트랜지스터에 결합될 수 있다.
도 17은 비트 셀의 어레이를 보인 것이고, 비트 셀의 일 예는 도 16에 도시되어 있다. 어레이는 n개의 열과 m개의 행을 갖는다. 어레이는 각 열에 m개의 비트 셀이 있고 각 행에 n개의 비트 셀이 있는 m×n개의 비트 셀을 포함한다. 각 열은 기록 비트 라인(WBL-n), 상보 기록 비트 라인(WBLB-n) 및 판독 비트 라인(RBL-n)을 갖고, 각 행은 기록 워드 라인(WWL-m) 및 판독 워드 라인(RWL-m)을 갖는다. 이 기술 분야에 통상의 지식을 가진 자라면 쉽게 이해하는 것처럼, 워드 라인 및 비트 라인의 선택은 선택된 워드 라인과 비트 라인의 교차점에서 비트 셀로부터 판독하거나 비트 셀에 기록할 것이다. 전원 라인(Vdd)과 접지 라인(Vss)은 각 열에 도시되어 있지만, 이 라인들은 각 행에 또는 행과 열의 조합에 있을 수 있다.
도 18은 본 발명에 따른 4 비트 셀 열의 예를 보인 것이다. 도시되어 있는 것처럼, 열은 4개의 비트 셀(C1, C2, C3, C4)을 포함하고, 각 비트 셀은 도 16에 도시된 비트 셀이며 비트 셀들 간에 점선으로 표시된 경계를 갖는다. 기록 비트 라인(WBL), 상보 기록 비트 라인(WBLB) 및 판독 비트 라인(RBL)은 도 17에 도시된 것처럼 각 비트 셀(C1, C2, C3, C4)을 통하여 연장한다. 각 셀의 격리 트랜지스터(IS1)의 드레인은 인접 셀의 다른 격리 트랜지스터(IS1)의 드레인에 결합된다. 예를 들면, 비트 셀(C1)의 격리 트랜지스터(IS1)의 드레인은 비트 셀(C2)의 격리 트랜지스터(IS1)의 드레인에 결합되고, 비트 셀(C3)의 격리 트랜지스터(IS1)의 드레인은 비트 셀(C4)의 격리 트랜지스터(IS1)의 드레인에 결합된다. 또한, 각 셀의 격리 트랜지스터(IS2)의 드레인은 인접 셀의 다른 격리 트랜지스터(IS2)의 드레인에 결합된다. 예를 들면, 비트 셀(C2)의 격리 트랜지스터(IS2)의 드레인은 비트 셀(C3)의 격리 트랜지스터(IS2)의 드레인에 결합된다. 비록 설명의 목적상 4개의 셀이 도시되어 있지만, 비트 셀(C1, C4)의 격리 트랜지스터(IS2)의 드레인은 다른 인접 셀의 격리 트랜지스터에 결합될 수 있다는 것을 이 기술 분야에 통상의 지식을 가진 자라면 쉽게 이해할 것이다. 열의 시작점 또는 종점에 있는 셀의 격리 트랜지스터(IS1 또는 IS2)는 더미 셀의 트랜지스터에 결합될 수도 있고 및/또는 부동 상태로 유지될 수도 있다.
도 19는 본 발명에 따른, 도 16의 비트셀에 대한 예시적인 비트 셀 레이아웃을 보인 도이다. 도 19에 있어서, 각종 트랜지스터의 소스/드레인 영역 및 채널 영역을 구성하는 6개의 활성 영역은 비트 셀의 폭을 가로질러 세로로 평행하게 연장한다. 참고로, 활성 영역의 세로축은 비트 셀의 y 방향으로 연장한다. 각종 트랜지스터의 5개의 게이트 패턴은 비트 셀의 길이, 예를 들면 x 방향을 따라 세로로 평행하게 연장한다. 용어 폭과 길이 및 각종 방향은 참조의 용이성을 위해 사용된 것이고 셀이 임의의 특수한 치수 또는 방위를 필요로 하는 것을 의미하는 것이 아니라는 점에 주목하여야 한다. 참조를 더욱 용이하게 하기 위해, 비트 셀을 둘러싼 점선 사각형(점선 사각형을 교차하는 2개의 점선과 대조됨)은 비트 셀의 경계를 표시한다.
셀과 교차하는 점선은 각각의 활성 영역이 형성되는 기판의 p형 웰과 기판의 n형 웰 사이의 경계를 표시한다. 트랜지스터 PG1 및 PD1의 활성 영역은, 이들 트랜지스터가 n형 트랜지스터이기 때문에, p형 웰 내에 형성된다. 트랜지스터 IS1, PU1, PU2 및 IS2의 2개의 활성 영역은, 이들 트랜지스터가 p형 트랜지스터이기 때문에, n형 웰 내에 형성된다. 트랜지스터 PG2, PD2, RPD 및 RPG의 3개의 활성 영역은, 이들 트랜지스터가 n형 트랜지스터이기 때문에, p형 웰 내에 형성된다.
도시된 바와 같이, 트랜지스터 RPD 및 RPG는 더블 피치 트랜지스터이고, 다른 트랜지스터들은 단일 피치 트랜지스터이다. 도 19는 예시적인 레이아웃이고, 각종 트랜지스터는 단일 피치 트랜지스터 또는 다중 피치 트랜지스터일 수 있다.
트랜지스터 PD1, PU1 및 IS2의 게이트로서 단일 게이트 패턴이 사용되고, 트랜지스터 PD2, PU2, IS1 및 RPD의 게이트로서 다른 단일 게이트 패턴이 사용된다. 이 방식으로, 각각의 단일 게이트 패턴은 각 트랜지스터의 게이트를 전기적으로 결합한다. 패스 게이트 트랜지스터(PG1)의 게이트 패턴은 게이트 패턴이 인접 비트 셀에 의해 공유될 수 있도록 셀 경계를 넘어서 연장하고, 판독 패스 게이트 트랜지스터(RPG)의 게이트 패턴의 경우도 마찬가지이다. 패스 게이트 트랜지스터(PG2)의 각 게이트 패턴은 비트 셀 내에 있고 다른 트랜지스터까지 연장하지 않는다.
각종 접점은 비트 셀 내의 컴포넌트들을 결합한다. 기록 워드 라인 접점(WWL)은 패스 게이트 트랜지스터(PG1)의 게이트에 결합되고, 다른 기록 워드 라인 접점(WWL)은 패스 게이트 트랜지스터(PG2)의 게이트에 결합된다. 판독 워드 라인 접점(RWL)은 판독 패스 게이트 트랜지스터(RPG)의 게이트에 결합된다. 기록 비트 라인 접점(WBL)은 패스 게이트 트랜지스터(PG1)의 드레인에 결합되고, 상보 기록 비트 라인 접점(WBLB)은 패스 게이트 트랜지스터(PG2)의 드레인에 결합된다. 판독 비트 라인 접점(RBL)은 판독 패스 게이트 트랜지스터(RPG)의 드레인에 결합된다. 전원 접점(Vdd)은 풀업 트랜지스터(PU1)의 소스에 결합되고, 다른 전원 접점(Vdd)은 풀업 트랜지스터(PU2)의 소스에 결합된다. 접지 접점(Vss)은 풀다운 트랜지스터(PD1)의 소스에 결합되고, 다른 접지 접점(Vss)은 트랜지스터(PD2, RPD)의 소스에 결합된다. 노드 접점(N1)은 트랜지스터 PG1 및 IS1의 소스와 트랜지스터 PD1과 PU1의 드레인을 함께 결합하고, 노드 접점(N2)은 트랜지스터 PG2 및 IS2의 소스와 트랜지스터 PD2 및 PU2의 드레인을 함께 결합한다. 돌출 접점(BC1)은 격리 트랜지스터(IS1)의 소스를 격리 트랜지스터(IS1)의 게이트에 결합하고, 돌출 접점(BC2)은 격리 트랜지스터(IS2)의 소스를 격리 트랜지스터(IS2)의 게이트에 결합한다.
도 20은 각 비트 셀이 도 19의 비트 셀 레이아웃을 이용하는, 본 발명에 따른 비트 셀(C1, C2, C3, C4)의 예시적인 2×2 어레이를 보인 것이다. 도 19의 비트 셀 레이아웃 또는 다른 레이아웃도 유사하게 사용될 수 있다는 점에 주목하여야 한다. 참조의 용이성을 위해, 열은 이 예에서 y 방향을 따르는 것으로 인용된다. 따라서, 비트 셀 C1과 C2는 제1 열에 있고, 비트 셀 C3와 C4는 제2 열에 있다. 도시된 바와 같이, 어레이 내의 인접 셀들은 인접 셀들 간의 경계를 따라서 대칭 이미지이다.
비트 셀의 각 활성 영역은 열에 있는 복수의 비트 셀을 통하여 연장한다. 실시예에 있어서, 비트 셀의 각 활성 영역은 열에 있는 모든 비트 셀을 통하여 연장한다. 다른 실시예에 있어서, 각 활성 영역은 열에 있는 모든 비트 셀보다 적은 비트 셀을 통하여 연장한다. 도 20에서, 비트 셀(C1)의 트랜지스터 IS2 및 PU2의 활성 영역은 트랜지스터 PU2 및 IS2의 활성 영역으로서 비트 셀(C2)을 통하여 연장한다. 이 구성에서, 인접 비트 셀(C1, C2)에 있는 격리 트랜지스터(IS2)의 드레인은 드레인이 동일한 활성 영역을 따라 공통 노드를 공유하기 때문에 함께 결합된다(비트 셀 C1과 C2 사이에서 도 18에 도시된 것처럼). 유사하게, 비트 셀(C3)의 트랜지스터 IS2 및 PU2의 활성 영역은 트랜지스터 PU2 및 IS2의 활성 영역으로서 비트 셀(C4)을 통하여 연장한다. 비록 도시하지는 않았지만, 각 비트 셀에 있는 격리 트랜지스터(IS1)의 각 활성 영역은 인접 비트 셀에 있는 각 격리 트랜지스터(IS1)의 활성 영역으로 되도록 인접 비트 셀로 연장하고, 이것에 의해, 도 18에 도시된 것처럼, 인접 비트 셀의 격리 트랜지스터(IS1)들 간에 결합을 형성한다.
동작시에, 도 16 내지 도 20의 비트 셀들은 일반적으로 종래의 2-포트 SRAM 셀이 동작하는 것과 동일하게 동작한다. 기록 포트에서 기록 동작을 수행할 때, 패스 게이트 트랜지스터 PG1과 PG2가 기록 워드 라인(WWL)을 이용하여 턴온되고, 기록 비트 라인(WBL)과 상보 기록 비트 라인(WBLB)을 구동시키는 전압이 패스 게이트 트랜지스터(PG1, PG2)를 통하여 교차 결합 트랜지스터(PU1, PU2, PD1, PD2)에 의해 감지된다. 교차 결합 트랜지스터(PU1, PU2, PD1, PD2)는 감지 전압에 따라서 기억 노드(N1, N2)를 하이 또는 로우 상태로 구동한다(기억 노드 N1과 N2는 서로 상보적으로 된다). 그에 따라서 데이터가 비트 라인(WBL, WBLB)을 통해 비트 셀에 기록된다. 반대로, 판독 포트를 통하여 판독 동작을 수행할 때, 판독 패스 게이트 트랜지스터(RPG)가 판독 워드 라인(RWL)에 의해 턴온되고, 데이터가 트랜지스터(RPG)를 통하여 판독 비트 라인(RBL)으로 판독되어진다.
도 1 내지 도 5와 관련하여 위에서 설명한 것처럼, 도 16 내지 도 20에 도시된 격리 트랜지스터(IS1, IS2)는 비트 셀의 동작에 영향을 거의 주지 않는다. 동작 중에, 전류는 일반적으로 격리 트랜지스터(IS1, IS2)를 통하여 흐르지 않을 것이다. 일부 경우에, 노드의 전압이 예를 들면 로우에서 하이로 또는 그 반대로 전환될 때 격리 트랜지스터(IS1 또는 IS2)를 통하여 소량의 누설 전류가 흐를 수 있다. 고속 스위칭 시간 및/또는 저전압으로 인해서, 누설 전류는 매우 작고 무시할 수 있다.
도 20에 도시한 구성의 비트 셀을 가짐으로써, 도 5와 관련하여 설명한 것처럼, 활성 영역은 비트 셀 어레이의 전체에 걸쳐서 더 균일하게 간격지고 균일하게 연장할 수 있다. 또한, 활성 영역은 격리 영역에 의해 방해받지 않고 복수의 비트 셀을 가로질러 세로로 연장할 수 있다.
도 21A 내지 도 21B는 도 19의 비트 셀 레이아웃을 위한 금속화 패턴의 예를 도시한 것이다. 이 도면에서 점선 사각형은 도 19에 도시한 경계에 대응하는 비트 셀의 경계를 표시한다. 이것은 예시적인 패턴이고, 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 범위 내에서 각종 수정예 또는 다른 패턴을 쉽게 생각해 낼 수 있을 것이다.
도 21A는 제1 금속간 유전체 층(IMD1)의 제1 금속화 패턴(M1)을 보인 도이고, 도 21B는 제1 금속간 유전체 층(IMD1)의 위에 있는 제2 금속간 유전체 층(IMD2)의 제2 금속화 패턴(M2)을 보인 도이다. 도 21A에서, 제1 금속화 패턴(M1)은 제1 접지 트레이스(Vss1), 기록 비트 라인 트레이스(WBL), 전원 트레이스(Vdd), 상보 기록 비트 라인 트레이스(WBLB), 제2 접지 트레이스(Vss2) 및 판독 비트 라인 트레이스(RBL)를 포함하고, 각 트레이스는 도 20의 상황에서 열을 따르는 방향인 y 방향으로 세로로 연장한다. 제1 금속화 패턴(M1)은 또한 3개의 랜딩 패드(L1, L2, L3)를 포함한다. 비록 명시적으로 도시하지는 않았지만, 이 기술 분야에 통상의 지식을 가진 자라면 비아가 아래로 및 제1 금속화 패턴(M1)으로부터 도 20의 비트 셀 레이아웃에 도시된 각 접점까지 연장한다는 것을 쉽게 이해할 것이다. 도 21B에서, 제2 금속화 패턴(M2)은 기록 워드 라인 트레이스(WWL) 및 판독 워드 라인 트레이스(RWL)를 포함하고, 이들은 각각 도 20의 상황에서 행을 따르는 방향인 x 방향으로 세로로 연장한다. 비아(V1, V2, V3)는 아래로 및 제2 금속화 패턴(M2)로부터 제1 금속화 패턴(M1)의 각 랜딩 패드(L1, L2, L3)까지 연장한다. 도 21A 및 도 21B의 각 트레이스는 트레이스가 세로로 연장하는 각 방향으로 복수의 셀을 가로지를 수 있다.
도 22는 본 발명에 따른 메모리 레이아웃을 보인 도이다. 메모리 레이아웃은 제1 비트 셀 어레이(A1) 및 제2 비트 셀 어레이(A2)를 포함한다. 어레이(A1, A2)는 각각 더미 비트 셀에 의해 둘러싸여 있다. 예를 들면, 제1 더미 열(DC1)과 제2 더미 열(DC2)은 각 어레이(A1, A2)의 서로 반대쪽의 수평측에 있다. 제1 더미 행(DR1)과 제2 더미 행(DR2)은 어레이(A1)의 서로 반대쪽의 수직측에 있고, 제2 더미 행(DR2)과 제3 더미 행(DR3)은 어레이(A2)의 서로 반대쪽의 수직측에 있다. 더미 행 또는 더미 열의 각종 패턴은 메모리 레이아웃 전체에 걸쳐 분산될 수 있다. 이 구성의 더미 비트 셀은 동작하는 메모리 비트 셀보다는 더미 셀에 의해 흡수되는, 예를 들면 리소그래피 패터닝으로부터의 엣지 효과(edge effect)를 가능하게 한다.
도 23 내지 도 31은 본 발명에 따른 finFET를 포함한 메모리 어레이를 형성하는 방법을 보인 도이다. 비록 본 발명의 방법을 도 4A 및 도 5의 비트 셀 및 도 7A와 도 7B의 금속화 패턴과 관련하여 구체적으로 설명하지만, 이 기술 분야에 통상의 지식을 가진 자라면 다른 비트 셀 및/또는 금속화 패턴을 형성하기 위한 응용 및 임의의 변형예를 쉽게 알 것이다. 또한 이 기술 분야에 통상의 지식을 가진 자라면 평면 트랜지스터를 이용한 실시예의 응용을 쉽게 이해할 것이다. 더 나아가, 비록 방법이 특정 순서로 설명되지만, 다른 실시예들은 임의의 논리적 순서로 수행될 수 있다.
도 23 내지 도 25는 예를 들면 비트 셀의 x-z 평면을 따르는 단면도로 처리 단계를 보인 것이다. 도 23에서, 반도체 기판, SOI(semiconductor on insulator) 기판 등과 같은 기판(10)이 제공된다. 실시예에 있어서, 기판은 벌크 실리콘 기판이다. 기판(10)은 finFET가 형성되는 기판(10)의 영역에 적당한 도펀트 유형 및 농도의 웰을 형성하도록 도핑될 수 있다.
도 24에서, 기판(10)은 에칭되어 핀(12)을 형성한다. 핀(12)은 기판(10) 위에 마스크 층을 증착하고 마스크 층 위에 포토레지스트를 증착함으로써 형성될 수 있다. 포토레지스트는 적당한 노광에 의해 핀 패턴으로 패터닝될 수 있다. 핀 패턴은 에칭에 의해 마스크 층으로 전사되고, 핀 패턴은 에칭에 의해 마스크 층으로부터 기판(10)으로 전사된다. SOI 기판을 사용하는 경우, 에칭은 절연체의 깊이까지 또는 절연체의 위 또는 아래의 깊이까지 될 수 있다.
도 25에서, 핀(12)들 사이에 격리 구조물(14)이 형성된다. 적절한 증착 및 리소그래피 기술에 따라서, 고밀도 플라즈마 산화물과 같은 절연층이 기판(10)과 핀(12) 위에 증착되고 에치백되어 절연 구조물(14)을 형성한다. 이 기술 분야에 통상의 지식을 가진 자라면 핀(12)을 형성하는 다른 방법을 쉽게 이해할 것이며, 이 방법들도 실시예로 간주된다. 예를 들면, 절연층이 기판 위에 형성되고, 트렌치가 절연층에 형성되어 기판을 노출시키며, 핀이 핀을 통하여 기판으로부터 에피택셜적으로 성장될 수 있다.
도 26은 도 25와 관련하여 설명한 처리 후에 핀(12)의 예를 들면 x-y 평면의 레이아웃을 보인 도이다. 레이아웃은 예를 들면 도 5의 비트 셀(C1, C2)에 대응하지만, 레이아웃은 어레이의 다른 비트 셀에도 동일하게 적용할 수 있다. 점선 A-A는 도 27 내지 도 31에 도시된 핀(12)의 단면을 표시한다.
도 27에서, 게이트 구조물(16)이 핀(12) 위에 형성된다. 게이트 구조물(16)은 각각 게이트 유전체, 게이트 전극 및 유전체 측벽 스페이서를 포함할 수 있다. 게이트 유전체와 게이트 전극은 기판(10)(또는 핀(12)) 위에 유전체 층 및 전극 층을 순차적으로 증착하고 이 층들을 패턴화 게이트 유전체 및 게이트 전극으로 에칭함으로써 형성될 수 있다. 그 다음에, 유전체 층이 등각으로(conformally) 증착 및 에칭되어 유전체 측벽 스페이서를 형성한다. 이 기술 분야에 통상의 지식을 가진 자라면 이러한 컴포넌트를 형성하기 위한 적당한 물질 및 처리를 쉽게 이해할 것이다.
도 28에서, 상승된 소스/드레인 영역(18)이 형성된다. 상승된 소스/드레인 영역(18)은 핀(12)의 소스/드레인 영역에서 개공을 에칭하고 상승된 소스/드레인 영역(18)을 에피택셜적으로 성장시킴으로써 형성될 수 있다. 상승된 소스/드레인 영역(18)은 예를 들어서 p형 트랜지스터의 경우 실리콘 게르마늄(SiGe)을 또는 n형 트랜지스터의 경우 실리콘 카본(SiC)을 포함하지만, 다른 물질을 사용할 수도 있다. 상승된 소스/드레인 영역(18)은 에피택셜 성장 후에 적절히 도핑되거나 성장 중에 도핑될 수 있다. 상승된 소스/드레인 영역(18)이 형성된 후, 추가의 측벽 스페이서(20)가 게이트 구조물(16)의 측벽에 형성될 수 있다. 스페이서(20)는 기판(10) 위에 유전체 층을 등각으로 증착하고 에칭함으로써 형성될 수 있다.
도 29에서, 제1 층간 유전체(ILD1)가 기판(10)과 핀(12) 위에 형성된다. 층간 유전체(ILD1)는 예를 들면 화학 기계 연마(CMP)에 의해 게이트 구조물(16)의 상부 표면과 평탄하게 된다. 접촉 개공이 상승된 소스/드레인 영역(18)까지 에칭되고 도전성 물질이 접촉 개공 내에 및 층간 유전체(ILD1) 위에 증착된다. 도전성 물질은 예를 들면 화학 기계 연마(CMP)에 의해 층간 유전체(ILD1)의 상부 표면과 평탄하게 되고 접촉 개공 내에 도전성 물질을 남겨서 접점(22)을 형성한다. 임의의 적당한 에칭 및 증착 처리에 의해 에칭 및 증착이 각각 이루어진다. 접점(22)은 도핑된 반도체, 또는 구리, 티탄, 텅스텐, 알루미늄 등의 금속과 같은 임의의 적당한 물질을 포함할 수 있다. 또한, 도전성 물질과 층간 유전체(ILD1) 사이에 장벽층이 형성될 수 있고, 에칭 정지층(stop layer)이 기판(10) 위 및 층간 유전체(ILD1) 아래에 형성될 수 있다. 이 기술 분야에 통상의 지식을 가진 자라면 상기 컴포넌트들을 형성하기 위해 사용되는 적당한 처리 및 물질을 쉽게 이해할 것이다.
도 30에서, 제2 층간 유전체(ILD2)가 제1 층간 유전체(ILD1) 위에 형성되고, 돌출 접점(butted contact)(26) 및 접점(24)이 제2 층간 유전체(ILD2)에 형성된다. 이러한 컴포넌트를 형성하는 처리 및 물질은 도 29와 관련하여 설명한 것과 동일하거나 유사하며, 이 기술 분야에 통상의 지식을 가진 자라면 쉽게 알 것이다. 또한, 명시적으로 도시하지는 않았지만, 에칭 정지층이 제1 층간 유전체(ILD1)와 제2 층간 유전체(ILD2) 사이에 형성될 수 있다.
다른 실시예로서, 하나의 층간 유전체 층이 2개의 층간 유전체(ILD1, ILD2) 자리에 형성될 수 있고, 접점(22, 24, 26)이 단일 에칭 단계 및 단일 증착 단계로부터 형성된 개공을 가질 수 있다.
도 31에서, 제1 금속간 유전체 층(IMD1)이 제1 층간 유전체 층(ILD1) 위에 형성되고, 전원 트레이스(Vdd)로 도시된 제1 금속화 층(M1)이 제1 금속간 유전체 층(IMD1) 내에 형성된다. 비아(28)는 제1 금속간 유전체 층(IMD1) 내에서 층간 유전체 층(ILD2) 내의 접점(24)까지 형성된다. 제2 금속간 유전체 층(IMD2)이 제1 금속간 유전체 층(IMD1) 위에 형성되고, 워드 라인 트레이스(WL)로 도시된 제2 금속화 층(M2)이 제2 금속간 유전체 층(IMD2) 내에 형성된다. 비아(도시 생략됨)는 제2 금속간 유전체 층(IMD2) 내에서 제1 금속화 층(M2) 내의 랜딩 패드까지 형성된다. 금속간 유전체 층(IMD1, IMD2)은 적당한 증착 기술 및 적당한 유전체 물질로 형성될 수 있다. 금속화 층(M1, M2) 및 비아는 단일 또는 이중 다마신(damascene) 처리를 이용하여, 구리, 티탄, 텅스텐, 알루미늄 등의 금속과 같은 적당한 물질로 형성될 수 있다. 에칭 정지층은 층간 유전체 층(ILD2)과 금속간 유전체 층(IMD1) 사이에 및 금속간 유전체 층(IMD1, IMD2)들 사이에 형성될 수 있다. 또한, 장벽층은 금속간 유전체 층과 금속 패턴의 도전성 물질 및 비아 사이에 형성될 수 있다. 다른 금속화 층 및 유전체 층이 제2 금속간 유전체 층(IMD2) 위에 형성될 수 있다.
도 31의 단면도는 도 4A 및 도 5의 레이아웃 및 도 7A 및 도 7B의 금속화 패턴을 가진 구조물에 대응한다. 이 기술 분야에 통상의 지식을 가진 자라면 이 도면들과 도 31에서 2개의 비트 셀(C1, C2)과의 대응성을 쉽게 이해할 것이다.
제1 실시예는 제1 풀업 트랜지스터, 제1 풀다운 트랜지스터, 제2 풀업 트랜지스터, 제2 풀다운 트랜지스터, 제1 패스 게이트 트랜지스터, 제2 패스 게이트 트랜지스터, 제1 격리 트랜지스터 및 제2 격리 트랜지스터를 포함한 메모리 셀이다. 제1 풀업 트랜지스터의 드레인은 제1 노드에서 제1 풀다운 트랜지스터의 드레인에 전기적으로 결합된다. 제2 풀업 트랜지스터의 드레인은 제2 노드에서 제2 풀다운 트랜지스터의 드레인에 전기적으로 결합된다. 제2 풀업 트랜지스터의 게이트와 제2 풀다운 트랜지스터의 게이트는 제1 노드에 전기적으로 결합되고, 제1 풀업 트랜지스터의 게이트와 제1 풀다운 트랜지스터의 게이트는 제2 노드에 전기적으로 결합된다. 제1 패스 게이트 트랜지스터는 제1 노드에 전기적으로 결합되고, 제2 패스 게이트 트랜지스터는 제2 노드에 전기적으로 결합된다. 제1 격리 트랜지스터는 제1 노드에 전기적으로 결합되고, 제2 격리 트랜지스터는 제2 노드에 전기적으로 결합된다.
다른 하나의 실시예는 메모리 어레이이다. 메모리 어레이는 제1 메모리 셀과 제2 메모리 셀을 포함한다. 제1 메모리 셀은 제1 트랜지스터 집합을 포함하고 제2 메모리 셀은 제2 트랜지스터 집합을 포함한다. 제1 및 제2 트랜지스터 집합은 각각 제1 풀업 트랜지스터, 제1 풀다운 트랜지스터, 제2 풀업 트랜지스터, 제2 풀다운 트랜지스터, 제1 패스 게이트 트랜지스터, 제2 패스 게이트 트랜지스터, 제1 격리 트랜지스터 및 제2 격리 트랜지스터를 포함한다. 제1 트랜지스터 집합의 각 트랜지스터의 활성 영역은 제1 메모리 셀의 경계를 넘어서 제2 메모리 셀까지 연장하고, 경계는 제1 메모리 셀과 제2 메모리 셀에 의해 공유된다.
또다른 실시예는 메모리 어레이를 형성하는 방법이다. 이 방법은 제1 핀, 제2 핀, 제3 핀 및 제4 핀을 형성하는 단계; 및 제1 메모리 셀 영역과 제2 메모리 셀 영역 각각에 제1 풀업 트랜지스터, 제2 풀업 트랜지스터, 제1 풀다운 트랜지스터, 제2 풀다운 트랜지스터, 제1 패스 게이트 트랜지스터, 제2 패스 게이트 트랜지스터, 제1 격리 트랜지스터 및 제2 격리 트랜지스터를 형성하는 단계를 포함한다. 제1 핀, 제2 핀, 제3 핀 및 제4 핀은 각각 제1 메모리 셀 영역과 제2 메모리 셀 영역을 가로질러 연장한다. 제1 메모리 셀 영역과 제2 메모리 셀 영역 각각의 제1 풀업 트랜지스터와 제1 격리 트랜지스터는 제1 핀을 포함한다. 제1 메모리 셀 영역과 제2 메모리 셀 영역 각각의 제2 풀업 트랜지스터와 제2 격리 트랜지스터는 제2 핀을 포함한다. 제1 메모리 셀 영역과 제2 메모리 셀 영역 각각의 제1 패스 게이트 트랜지스터와 제1 풀다운 트랜지스터는 제3 핀을 포함한다. 제1 메모리 셀 영역과 제2 메모리 셀 영역 각각의 제2 패스 게이트 트랜지스터와 제2 풀다운 트랜지스터는 제4 핀을 포함한다.
지금까지 본 발명의 실시예 및 그 장점을 상세히 설명하였지만, 각종 변경, 치환 및 수정이 청구범위에 규정된 본 발명의 정신 및 범위로부터 벗어나지 않고 이루어질 수 있다는 것을 이해하여야 한다. 또한, 본 발명의 범위는 명세서에서 설명한 공정, 기계, 제조, 조성물, 수단, 방법 및 단계들의 특정 실시예로 제한되지 않는다. 이 기술에 통상의 지식을 가진 자라면 실시예의 설명으로부터 쉽게 알 수 있는 바와 같이, 여기에서 설명한 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하고 있거나 나중에 개발될 공정, 기계, 제조, 조성물, 수단, 방법 또는 단계들이 이 명세서에 따라서 활용될 수 있다. 따라서, 첨부된 청구범위는 그러한 공정, 기계, 제조, 조성물, 수단, 방법 또는 단계들을 발명의 범위에 포함시키는 것으로 의도된다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 메모리 셀에 있어서,
    제1 풀업(pull-up) 트랜지스터의 드레인이 제1 노드에서 제1 풀다운(pull-down) 트랜지스터의 드레인에 전기적으로 결합된, 상기 제1 풀업 트랜지스터 및 제1 풀다운 트랜지스터와;
    제2 풀업 트랜지스터의 드레인이 제2 노드에서 제2 풀다운 트랜지스터의 드레인에 전기적으로 결합되고, 제2 풀업 트랜지스터의 게이트와 제2 풀다운 트랜지스터의 게이트가 상기 제1 노드에 전기적으로 결합되며, 상기 제1 풀업 트랜지스터의 게이트와 상기 제1 풀다운 트랜지스터의 게이트가 상기 제2 노드에 전기적으로 결합된, 상기 제2 풀업 트랜지스터 및 제2 풀다운 트랜지스터와;
    상기 제1 노드에 전기적으로 결합된 제1 패스 게이트(pass-gate) 트랜지스터와;
    상기 제2 노드에 전기적으로 결합된 제2 패스 게이트 트랜지스터와;
    상기 제1 노드에 전기적으로 결합된 제1 격리 트랜지스터(isolation transistor)와;
    상기 제2 노드에 전기적으로 결합된 제2 격리 트랜지스터와;
    상기 제1 노드에 전기적으로 결합된 제3 패스 게이트 트랜지스터와;
    상기 제2 노드에 전기적으로 결합된 제4 패스 게이트 트랜지스터를 포함하는 메모리 셀.
  5. 메모리 셀에 있어서,
    제1 풀업(pull-up) 트랜지스터의 드레인이 제1 노드에서 제1 풀다운(pull-down) 트랜지스터의 드레인에 전기적으로 결합된, 상기 제1 풀업 트랜지스터 및 제1 풀다운 트랜지스터와;
    제2 풀업 트랜지스터의 드레인이 제2 노드에서 제2 풀다운 트랜지스터의 드레인에 전기적으로 결합되고, 제2 풀업 트랜지스터의 게이트와 제2 풀다운 트랜지스터의 게이트가 상기 제1 노드에 전기적으로 결합되며, 상기 제1 풀업 트랜지스터의 게이트와 상기 제1 풀다운 트랜지스터의 게이트가 상기 제2 노드에 전기적으로 결합된, 상기 제2 풀업 트랜지스터 및 제2 풀다운 트랜지스터와;
    상기 제1 노드에 전기적으로 결합된 제1 패스 게이트(pass-gate) 트랜지스터와;
    상기 제2 노드에 전기적으로 결합된 제2 패스 게이트 트랜지스터와;
    상기 제1 노드에 전기적으로 결합된 제1 격리 트랜지스터(isolation transistor)와;
    상기 제2 노드에 전기적으로 결합된 제2 격리 트랜지스터와;
    상기 제1 노드에 전기적으로 결합된 게이트를 구비하는 판독 풀다운 트랜지스터와;
    상기 판독 풀다운 트랜지스터에 전기적으로 결합된 판독 패스 게이트 트랜지스터를 포함하는 메모리 셀.
  6. 삭제
  7. 메모리 어레이에 있어서,
    제1 풀업 트랜지스터, 제1 풀다운 트랜지스터, 제2 풀업 트랜지스터, 제2 풀다운 트랜지스터, 제1 패스 게이트 트랜지스터, 제2 패스 게이트 트랜지스터, 제1 격리 트랜지스터 및 제2 격리 트랜지스터를 포함하는 제1 트랜지스터 집합을 포함한 제1 메모리 셀과;
    제1 풀업 트랜지스터, 제1 풀다운 트랜지스터, 제2 풀업 트랜지스터, 제2 풀다운 트랜지스터, 제1 패스 게이트 트랜지스터, 제2 패스 게이트 트랜지스터, 제1 격리 트랜지스터 및 제2 격리 트랜지스터를 포함하는 제2 트랜지스터 집합을 포함한 제2 메모리 셀 - 상기 제1 트랜지스터 집합의 각 트랜지스터의 활성 영역은 상기 제1 메모리 셀의 경계를 넘어서 상기 제2 메모리 셀 안으로 연장하고, 상기 경계는 상기 제1 메모리 셀과 상기 제2 메모리 셀에 의해 공유됨 - 과;
    상기 제1 트랜지스터 집합 및 상기 제2 트랜지스터 집합 각각의 제1 격리 트랜지스터와 제1 풀업 트랜지스터가 포함하는 제1 활성 영역과;
    상기 제1 트랜지스터 집합 및 상기 제2 트랜지스터 집합 각각의 제2 격리 트랜지스터와 제2 풀업 트랜지스터가 포함하는 제2 활성 영역과;
    상기 제1 트랜지스터 집합 및 상기 제2 트랜지스터 집합 각각의 제1 패스 게이트 트랜지스터와 제1 풀다운 트랜지스터가 포함하는 제3 활성 영역과;
    상기 제1 트랜지스터 집합 및 상기 제2 트랜지스터 집합 각각의 제2 패스 게이트 트랜지스터와 제2 풀다운 트랜지스터가 포함하는 제4 활성 영역을 포함한 메모리 어레이.
  8. 메모리 어레이 형성 방법에 있어서,
    제1 메모리 셀 영역과 제2 메모리 셀 영역을 가로질러서 각각 연장하는 제1 핀, 제2 핀, 제3 핀 및 제4 핀을 형성하는 단계와;
    상기 제1 메모리 셀 영역과 상기 제2 메모리 셀 영역 각각에 제1 풀업 트랜지스터, 제2 풀업 트랜지스터, 제1 풀다운 트랜지스터, 제2 풀다운 트랜지스터, 제1 패스 게이트 트랜지스터, 제2 패스 게이트 트랜지스터, 제1 격리 트랜지스터 및 제2 격리 트랜지스터를 형성하는 단계를 포함하고,
    상기 제1 메모리 셀 영역과 상기 제2 메모리 셀 영역 각각의 제1 풀업 트랜지스터와 제1 격리 트랜지스터는 상기 제1 핀을 포함하고, 상기 제1 메모리 셀 영역과 상기 제2 메모리 셀 영역 각각의 제2 풀업 트랜지스터와 제2 격리 트랜지스터는 상기 제2 핀을 포함하고, 상기 제1 메모리 셀 영역과 상기 제2 메모리 셀 영역 각각의 제1 패스 게이트 트랜지스터와 제1 풀다운 트랜지스터는 상기 제3 핀을 포함하며, 상기 제1 메모리 셀 영역과 상기 제2 메모리 셀 영역 각각의 제2 패스 게이트 트랜지스터와 제2 풀다운 트랜지스터는 상기 제4 핀을 포함하는 메모리 어레이 형성 방법.
  9. 제8항에 있어서, 상기 제1 메모리 셀 영역과 상기 제2 메모리 셀 영역 각각에 트랜지스터들을 형성하는 상기 단계 후에, 상기 제1 메모리 셀 영역과 상기 제2 메모리 셀 영역의 각각에 제3 패스 게이트 트랜지스터와 제4 패스 게이트 트랜지스터를 형성하는 단계를 더 포함하는 메모리 어레이 형성 방법.
  10. 제8항에 있어서, 상기 제1 메모리 셀 영역과 상기 제2 메모리 셀 영역 각각에 트랜지스터들을 형성하는 상기 단계 후에, 상기 제1 메모리 셀 영역과 상기 제2 메모리 셀 영역의 각각에 판독 패스 게이트 트랜지스터와 판독 풀다운 트랜지스터를 형성하는 단계를 더 포함하는 메모리 어레이 형성 방법.
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