CN111863069B - 八晶体管静态随机存取存储器的布局图案与形成方法 - Google Patents

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Abstract

本发明公开一种八晶体管静态随机存取存储器(8T‑SRAM)的布局图案与形成方法，其布局图案包含一第一扩散区、一第二扩散区以及一第三扩散区位于一基底上，其中该第三扩散区与该第一扩散区之间存在有一极限间距区，且该极限间距区直接接触该第一扩散区与该第三扩散区，以及一第一增设扩散区、一第二增设扩散区与一第三增设扩散区，分别沿着该第一扩散区、该第二扩散区与该第三扩散区的外围排列，并分别直接接触该第一扩散区、该第二扩散区与该第三扩散区，其中该增设扩散区不位于该极限间距区的范围内。

Description

八晶体管静态随机存取存储器的布局图案与形成方法
本申请是申请号为201510336560.9，题为“八晶体管静态随机存取存储器的布局图案与形成方法”的分案申请，申请日为2015年6月17日。
技术领域
本发明涉及一种静态随机存取存储器(static random access memory,SRAM)，尤其是一种八晶体管静态随机存取存储器(8T-SRAM)的布局图案。
背景技术
在一嵌入式静态随机存取存储器(embedded static random access memory,embedded SRAM)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种挥发性(volatile)的存储单元(memory cell)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用存储单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属挥发性存储器的动态随机存取存储器(Dynamic Random Access Memory,DRAM)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在电脑系统中当作快取存储器(cachememory)等的应用。
然而随着制作工艺线宽与曝光间距的缩减，现今SRAM元件的制作难以利用现有的架构曝出所要的图案。因此如何改良现有SRAM元件的架构来提升曝光的品质即为现今一重要课题。
发明内容
本发明提供一种八晶体管静态随机存取存储器(8T-SRAM)的布局图案，包含一第一扩散区、一第二扩散区以及一第三扩散区位于一基底上，其中该第三扩散区与该第一扩散区之间存在有一极限间距区，且该极限间距区直接接触该第一扩散区与该第三扩散区，以及一第一增设扩散区、一第二增设扩散区与一第三增设扩散区，分别沿着该第一扩散区、该第二扩散区与该第三扩散区的外围排列，并分别直接接触该第一扩散区、该第二扩散区与该第三扩散区，其中该增设扩散区不位于该极限间距区的范围内。
本发明另提供一种八晶体管静态随机存取存储器(8T-SRAM)的布局图案的形成方法，包含：形成一第一扩散区、一第二扩散区以及一第三扩散区于一基底上，其中该第三扩散区与该第一扩散区之间存在有一极限间距区，且该极限间距区直接接触该第一扩散区与该第三扩散区，以及形成一第一增设扩散区、一第二增设扩散区与一第三增设扩散区，分别沿着该第一扩散区、该第二扩散区与该第三扩散区的外围排列，并分别直接接触该第一扩散区、该第二扩散区与该第三扩散区，其中该增设扩散区不位于该极限间距区的范围内。
本发明的一实施例中，由于额外形成增设扩散区在原先的扩散区外围，因此可以提高贝塔值，进而提升8T-SRAM的效能，但仍可控制8T-SRAM的稳定度在一定范围。此外增设扩散区并不会形成在原先各扩散区之间的极限间距区内，因此不易因为形成增设扩散区而造成短路现象。
附图说明
图1为本发明优选实施例的一静态随机存取存储器的布局图；
图2为本发明静态随机存取存储器中一组八晶体管静态随机存取存储器(eight-transistor SRAM,8T-SRAM)存储单元的电路图；
图3为图1的局部放大图；
图4为一光掩模对应图3的扩散区的示意图；
图5为部分的本发明第二实施例中静态随机存取存储器布局图；
图6为一光掩模对应图5的扩散区的示意图。
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
请参照图1与图2，图1为本发明优选实施例的一静态随机存取存储器的布局图，图2为本发明静态随机存取存储器中一组八晶体管静态随机存取存储器(eight-transistorSRAM,8T-SRAM)存储单元的电路图。
如图1与图2所示，本发明的静态随机存取存储器优选包含至少一组静态随机存取存储器单元，其中每一静态随机存取存储器单元包含一八晶体管静态随机存取存储单元(eight-transistor SRAM,8T-SRAM)10。
在本实施例中，各8T-SRAM存储单元10优选由一第一上拉晶体管(Pull-Uptransistor)PL1、一第二上拉晶体管PL2、一第一下拉晶体管(Pull-Down transistor)PD1、一第二下拉晶体管PD2、一第一上存取晶体管(Access transistor)PG1A、一第一下存取晶体管PG1B、一第二上存取晶体管PG2A以及一第二下存取晶体管PG2B构成正反器(flip-flop)，其中第一上拉晶体管PL1和第二上拉晶体管PL2、第一下拉晶体管PD1和第二下拉晶体管PD2构成栓锁电路(latch)，使数据可以栓锁在存储节点(Storage Node)24或26。另外，第一上拉晶体管PL1和第二上拉晶体管PL2是作为主动负载之用，其亦可以一般的电阻来取代做为上拉元件，在此情况下即为四晶体管静态随机存取存储器(four-transistor SRAM,4T-SRAM)。另外在本实施例中，第一上拉晶体管PL1和第二上拉晶体管PL2各自的一源极区域电连接至一电压源Vcc，第一下拉晶体管PD1和第二下拉晶体管PD2各自的一源极区域电连接至一电压源Vss。
一般而言，8T-SRAM存储单元10的第一上拉晶体管PL1、第二上拉晶体管PL2是由P型金属氧化物半导体(P-type metal oxide semiconductor,PMOS)晶体管所组成，而第一下拉晶体管PD1、第二下拉晶体管PD2和第一上存取晶体管PG1A、第一下存取晶体管PG1B、第二上存取晶体管PG2A、第二下存取晶体管PG2B则是由N型金属氧化物半导体(N-type metaloxide semiconductor,NMOS)晶体管所组成。其中，第一上拉晶体管PL1和第一下拉晶体管PD1一同构成一反向器(inverter)，且这两者所构成的串接电路28其两端点分别耦接于一电压源Vcc与一电压源Vss；同样地，第二上拉晶体管PL2与第二下拉晶体管PD2构成另一反向器，而这两者所构成的串接电路30其两端点也分别耦接于电压源Vcc与电压源Vss。
此外，在存储节点24处，分别电连接有第二下拉晶体管PD2和第二上拉晶体管PL2的栅极(gate)G、及第一下拉晶体管PD1、第一上拉晶体管PL1和第一上存取晶体管PG1A与第一下存取晶体管PG1B的漏极(Drain)D；同样地，在存储节点26上，也分别电连接有第一下拉晶体管PD1和第一上拉晶体管PL1的栅极G、及第二下拉晶体管PD2、第二上拉晶体管PL2和第二上存取晶体管PG2A与第二下存取晶体管PG2B的漏极D。至于第一上存取晶体管PG1A和第二上存取晶体管PG2A的栅极G则耦接至第一字符线(Word Line)WL1；第一下存取晶体管PG1B和第二下存取晶体管PG2B的栅极G则耦接至第二字符线WL2，而第一上存取晶体管PG1A和第二上存取晶体管PG2A的源极(Source)S耦接至相对应的第一位线(Bit Line)BL1；第一下存取晶体管PG1B和第二下存取晶体管PG2B的源极S则耦接至相对应的第二位线BL2。
在本实施例中，8T-SRAM存储单元10设于一基底52上，例如一硅基底或硅覆绝缘(SOI)基板，基底52可为一平面结构，或是选择性设置有多个鳍状结构(图未示)，以及多个栅极结构56、58位于基底52上。本实施例中以平面式8T-SRAM存储单元为例说明，代表不需形成鳍状结构于基底52上，但在本发明的其他实施例中，可形成鳍状结构于基底上，也属于本发明的涵盖范围。
接着，在各预定形成的晶体管(包含上述的第一上拉晶体管PL1、第二上拉晶体管PL2等…)的栅极结构周围，依序进行一离子掺杂步骤以及一加热步骤，形成多个扩散区40于基底52中，并且位于各个栅极结构56、58的两侧。上述的扩散区40作为各晶体管结构的源/漏极使用。之后，再形成多个接触结构62，其中接触结构62可能为单层接触结构或是多层接触结构，位于各扩散区40(源/漏极)上，用以在后续步骤中电连接电压源Vcc、电压源Vss、字符线WL1、WL2或是位线BL1、BL2等，或着接触结构62可能同时接触栅极结构56、58以及各晶体管结构的源/漏极，当作8T-SRAM存储单元的共用接触(share contact)使用。此外，各扩散区40周围设有浅沟隔离(图未示)。上述技术属于本领域的常见技术，在此不另外多加赘述。
为了更清楚说明本发明扩散区的特征，图3为图1的局部放大图。图4则绘示一光掩模对应图3的扩散区。值得注意的是，图3中的扩散区与部分栅极结构构成主动区(activearea)，而其他的区域都为浅沟隔离。而图4上所绘示的光掩模图案，用来形成覆盖于主动区上的掩模，而掩模外则形成浅沟隔离。请参考图3，8T-SRAM存储单元的第一下存取晶体管PG1B、第二下存取晶体管PG2B与第二下拉晶体管PD2绘示于图3中。定义第一下存取晶体管PG1B周围的扩散区为第一扩散区40A、第二下存取晶体管PG2B周围的扩散区定义为第二扩散区40B、第二下拉晶体管PD2周围的扩散区则定义为第三扩散区40C，而任意两个不直接接触的扩散区之间，其最小间距处则定义为极限间距区(critical dimension region)42。举例来说，本实施例中第一扩散区40A与第三扩散区40C不直接接触，因此上述两者之间的具有最小间距的区域就定义为极限间距区42。上述第一～第三扩散区用来当作第一下存取晶体管PG1B、第二下存取晶体管PG2B与第二下拉晶体管PD2的源/漏极，且都由N型金属氧化物半导体(NMOS)晶体管所组成，故优选可同时形成，但不限于此。接着请参考图4，光掩模90上至少包含有多个第一图案90A，(图中仅显示一个)对应上述的第一扩散区40A；多个第二图案90B(图中仅显示一个)，对应上述的第二扩散区40B；多个第三图案90C(图中仅显示一个)，对应上述的第三扩散区40C。可理解的是，由于图4仅绘出部分光掩模图案，因此光掩模上应包含更多图案，分别对应到图1中所绘示的各晶体管周围的扩散区。
值得注意的是，随着元件的微小化，各元件之间彼此的间距也随之减小。但是在形成上述扩散区40A～40C时，需避免特定扩散区彼此之间互相接触以造成短路问题(例如第一扩散区40A不可与第二扩散区40B或是第三扩散区40C接触)。申请人经实验之后，发现受光刻步骤中最小曝光间距(critical dimension)的限制之下，扩散区之间的最小间距约为54纳米。也就是说，在形成浅沟隔离的过程中，先形成多个掩模层覆盖住主动区，而该些掩模层彼此之间的最小间距约为54纳米。因此请参考图3，极限间距区42长度L1需大于或是等于54纳米。当满足上述条件时，各扩散区40之间的间距可有效缩小，但是仍不会互相接触而造成8T-SRAM存储单元短路。另外，在本发明的其中一布局图案中，第二扩散区40B与第三扩散区40C之间有一错位，换句话说，图3上的长度a与长度b并不相等。可理解的是，本发明的布局图案不以图3上为限而可依照实际需求调整，以达到元件缩小化的目的。
下文将针对本发明的静态随机存取存储器的不同实施样态进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
在8T-SRAM中，贝塔值(beta ratio)将会影响8T-SRAM的效能与稳定度。其中贝塔值等于在8T-SRAM操作状态下，通过下拉晶体管(例如PD2)的电流除以通过存取晶体管(例如PG2B)的比值。一般来说，当贝塔值提高时，8T-SRAM的效能(performance)将会随之提高，但是当贝塔值过高，又可能导致8T-SRAM的稳定度降低。因此，贝塔值应维持一相对稳定的范围内。本发明中，其中一目的是提高8T-SRAM的贝塔值以提升效能，却又不影响8T-SRAM的稳定度。
在本发明的第二实施例中，请参考图5，其绘示部分的本发明第二实施例中静态随机存取存储器布局图。与本发明第一优选实施例不同之处在于，除了形成第一扩散区40A、第二扩散区40B与第三扩散区40C之外，更在上述的各扩散区周围形成多个增设扩散区44，分别定义为增设扩散区44A、增设扩散区44B与增设扩散区44C。其中增设扩散区44A与第一扩散区40A直接相连；增设扩散区44B与第二扩散区40B直接相连；增设扩散区44C与第三扩散区40C直接相连。且各增设扩散区44与上述的第一～第三扩散区优选同时制作，换句话说，增设扩散区44可视为第一扩散区40A、第二扩散区40B与第三扩散区40C的延伸。本实施例中，增设扩散区44的宽度大约介于5～10纳米之间，可稍微增加扩散区的面积。根据申请人的实验结果，增加扩散区的面积，对于贝塔值可达到提升的作用。以本实施例为例，未形成增设扩散区44时，贝塔值大约在1.80～1.90之间，而增加了增设扩散区44之后，贝塔值可提升至1.90～2.06，而整体8T-SRAM的效能也可提升约3％。
可理解的是，虽然图5仅针对第一扩散区40A、第二扩散区40B与第三扩散区40C的周围形成增设扩散区44。但是本发明的增设扩散区可以形成于其他晶体管的扩散区的周围，例如图1所示的各扩散区40。但仍需满足增设扩散区44不设置于极限间距区的条件，以避免8T-SRAM造成短路问题。
值得注意的是，为了避免形成增设扩散区44后可能产生的短路问题，本发明的增设扩散区44并不会形成在极限间距区42内。如此一来，在极限间距区42两侧的扩散区，彼此之间的距离仍维持在制作工艺中可达到的最小间距，并不会因为形成增设扩散区44而产生短路问题。
除此之外，上述的第一扩散区40A、第二扩散区40B、第三扩散区40C与增设扩散区44优选由一光掩模所形成。可参考图6，其绘示形成各扩散区的光掩模的局部图，光掩模90’上至少包含有多个第一图案90A，对应上述的第一扩散区40A；多个第二图案90B，对应上述的第二扩散区40B；多个第三图案90C，对应上述的第三扩散区40C；多个增设图案94，包含增设图案94A、94B以及94C，分别对应上述的增设扩散区44A～44C。此外光掩模上可包含其他图案(图未示)，对应图1上的其他晶体管的扩散区。优选而言，增设图案94为长条形，设置在第一图案90A、第二图案90B与第三图案90C的周围，但不位于光掩模图案上对应至极限间距区42的范围内(如图6上的区域C)。以本发明为例，第一图案90A与增设图案94A之间具有一L型夹角t1，而第三图案90C与增设图案94C之间也具有一L型夹角t2，而区域C则位于L型夹角t1与L型夹角t2之间。
本发明的第二优选实施例，相较于第一优选实施例，由于额外形成增设扩散区在原先的扩散区外围，因此可以提高贝塔值，进而提升8T-SRAM的效能，但仍可控制8T-SRAM的稳定度在一定范围。此外增设扩散区并不会形成在原先各扩散区之间的极限间距区内，因此不易因为形成增设扩散区而造成短路现象。
以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。
主要元件符号说明
PL1 第一上拉晶体管
PL2 第二上拉晶体管
PD1 第一下拉晶体管
PD2 第二下拉晶体管
PG1A 第一上存取晶体管
PG1B 第一下存取晶体管
PG2A 第二上存取晶体管
PG2B 第二下存取晶体管
WL 字符线
BL 位线
Vcc 电压源
Vss 电压源
10 八晶体管静态随机存取存储器
24 存储节点
26 存储节点
28 串接电路
30 串接电路
40 扩散区
40A 第一扩散区
40B 第二扩散区
40C 第三扩散区
42 极限间距区
44 增设扩散区
44A 第一增设扩散区
44B 第二增设扩散区
44C 第三增设扩散区
52 基底
56 栅极结构
58 栅极结构
62 接触结构
90 光掩模
90’ 光掩模
90A 第一图案
90B 第二图案
90C 第三图案
94 增设图案
94A 第一增设图案
94B 第二增设图案
94C 第三增设图案
L1 长度
t1 夹角
t2 夹角
a 长度
b 长度
C 区域。

Claims (22)

1.一种八晶体管静态随机存取存储器的布局图案，包含：
第一扩散区、第二扩散区以及第三扩散区，位于一基底上，其中该第三扩散区与该第一扩散区之间存在有一极限间距区，且该极限间距区直接接触该第一扩散区与该第三扩散区；以及
第一增设扩散区、第二增设扩散区与第三增设扩散区，分别沿着该第一扩散区、该第二扩散区与该第三扩散区的外围排列，并分别直接接触该第一扩散区、该第二扩散区与该第三扩散区，其中该增设扩散区不位于该极限间距区的范围内，其中该第一增设扩散区的一边界与该第三扩散区的一边界在一垂直方向上相互对齐。
2.如权利要求1所述的布局图案，其中该八晶体管静态随机存取存储器包含多个静态随机存取存储器单元，每一个静态随机存取存储器单元包含：
第一上拉晶体管以及第二上拉晶体管；
第一下拉晶体管以及第二下拉晶体管；
第一上存取晶体管以及第二上存取晶体管；以及
第一下存取晶体管以及第二下存取晶体管。
3.如权利要求2所述的布局图案，其中该第一扩散区对应至该第一下存取晶体管，该第二扩散区对应至该第二下存取晶体管，而该第三扩散区则对应该第二下拉晶体管。
4.如权利要求1所述的布局图案，其中该极限间距区的长度小于或等于54纳米。
5.如权利要求1所述的布局图案，其中该第一增设扩散区、该第二增设扩散区与该第三增设扩散区的宽度介于5～10纳米。
6.如权利要求1所述的布局图案，还包含至少两栅极结构，其中该第一扩散区、该第二扩散区与该第三扩散区位于该两栅极结构的两侧。
7.如权利要求1所述的布局图案，其中该第三增设扩散区的一边界与该第一扩散区的一边界在该垂直方向上相互对齐。
8.如权利要求1所述的布局图案，其中该布局图案由一光掩模形成，该光掩模上的图案包含:
第一图案、第二图案、第三图案，分别对应到该第一扩散区、该第二扩散区以及该第三扩散区；以及
多个增设图案，分别对应该第一增设扩散区、该第二增设扩散区与该第三增设扩散区。
9.如权利要求8所述的布局图案，其中第一增设图案与该第一图案之间具有至少一L型夹角，第三增设图案与该第三图案之间具有至少一L型夹角。
10.如权利要求1所述的布局图案，其中该第二扩散区与该第三扩散区之间有一错位。
11.一种八晶体管静态随机存取存储器(8T-SRAM)的布局图案的形成方法，包含：
形成一第一扩散区、一第二扩散区以及一第三扩散区于一基底上，其中该第三扩散区与该第一扩散区之间存在有一极限间距区，且该极限间距区直接接触该第一扩散区与该第三扩散区；以及
形成一第一增设扩散区、一第二增设扩散区与一第三增设扩散区，分别沿着该第一扩散区、该第二扩散区与该第三扩散区的外围排列，并分别直接接触该第一扩散区、该第二扩散区与该第三扩散区，其中该增设扩散区不位于该极限间距区的范围内，其中该第一增设扩散区的一边界与该第三扩散区的一边界在一垂直方向上相互对齐。
12.如权利要求11所述的形成方法，其中该八晶体管静态随机存取存储器包含多个静态随机存取存储器单元，每一个静态随机存取存储器单元包含：
第一上拉晶体管以及第二上拉晶体管；
第一下拉晶体管以及第二下拉晶体管；
第一上存取晶体管以及一第二上存取晶体管；以及
第一下存取晶体管以及第二下存取晶体管。
13.如权利要求12所述的形成方法，其中该第一扩散区对应至该第一下存取晶体管，该第二扩散区对应至该第二下存取晶体管，而该第三扩散区则对应该第二下拉晶体管。
14.如权利要求11所述的形成方法，其中该极限间距区的长度小于或等于54纳米。
15.如权利要求11所述的形成方法，其中该第一增设扩散区、该第二增设扩散区与该第三增设扩散区的宽度介于5～10纳米。
16.如权利要求11所述的形成方法，还包含形成至少两栅极结构，其中该第一扩散区、该第二扩散区与该第三扩散区位于该两栅极结构的两侧。
17.如权利要求11所述的形成方法，其中该布局图案由一光掩模形成，该光掩模上的图案包含:
第一图案、第二图案、第三图案，分别对应到该第一扩散区、该第二扩散区以及该第三扩散区；以及
多个增设图案，分别对应该第一增设扩散区、该第二增设扩散区与该第三增设扩散区。
18.如权利要求17所述的形成方法，其中第一增设图案与该第一图案之间具有至少一L型夹角，第三增设图案与该第三图案之间具有至少一L型夹角。
19.如权利要求11所述的形成方法，其中该第二扩散区与该第三扩散区之间有一错位。
20.如权利要求11所述的形成方法，其中该第一扩散区、该第二扩散区、该第三扩散区与该增设扩散区同时形成。
21.如权利要求11所述的形成方法，其中该第三增设扩散区的一边界与该第一扩散区的一边界在该垂直方向上相互对齐。
22.如权利要求11所述的形成方法，其中在该垂直方向上，该第一增设扩散区、该第二增设扩散区与该第三增设扩散区中每一者的一宽度小于该极限间距区的一长度。
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