WO2019077747A1 - 半導体記憶回路 - Google Patents

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WO2019077747A1
WO2019077747A1 PCT/JP2017/038036 JP2017038036W WO2019077747A1 WO 2019077747 A1 WO2019077747 A1 WO 2019077747A1 JP 2017038036 W JP2017038036 W JP 2017038036W WO 2019077747 A1 WO2019077747 A1 WO 2019077747A1
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memory cell
cell array
row decoder
inter
array
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PCT/JP2017/038036
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正隆 佐藤
秀雄 穐吉
雅庸 廣瀬
山上　由展
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株式会社ソシオネクスト
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Definitions

  • the present disclosure relates to a semiconductor memory circuit, and more particularly to the layout structure thereof.
  • semiconductor memory circuits such as static random access memories (SRAMs) occupy a large area. Therefore, it is important for the semiconductor memory circuit to keep high performance and to suppress an increase in area.
  • semiconductor memory circuit With the progress of miniaturization, wiring resistance increases, and wiring delay due to this increases. Deterioration of performance due to wiring delay is one of the problems.
  • Patent Document 1 discloses a configuration for transmitting an address outputted from an address buffer to a gate provided in a row decoder in an SRAM memory.
  • Patent Document 2 discloses a configuration in which a buffer circuit is inserted in the SRAM memory to transmit various control signals supplied to the memory.
  • JP-A-6-89584 Japanese Patent Application Laid-Open No. 10-269765
  • Patent Document 1 when the number of rows in the memory increases, the wiring delay increases due to the wiring resistance of the wiring to which the address is transmitted, and there is a problem that the performance of the memory is degraded. Further, in the configuration of Patent Document 2, although the problem of the wiring delay is solved by the buffer insertion, the increase in the area by the buffer insertion is not examined in detail.
  • An object of the present disclosure is to suppress an increase in area in a semiconductor memory circuit while suppressing a performance deterioration due to an increase in wiring delay caused by a wiring resistance.
  • a semiconductor memory circuit includes a first memory cell array having a plurality of memory cells aligned in the XY direction, and a plurality of memory cells aligned in the XY direction, and the first memory cell array in the Y direction
  • a plurality of first row decoders each including a plurality of word line drivers corresponding to a second memory cell array and a plurality of word line drivers respectively corresponding to the respective rows of the first memory cell array, and a plurality corresponding to each row of the second memory cell array
  • a second row decoder including a word line driver and spaced apart from the first row decoder in the Y direction, a control circuit generating a control signal to be supplied to the first and second row decoders, and It is provided between a row decoder and the second row decoder, and buffers control signals supplied to the second row decoder.
  • a relay buffer, and an inter-array block provided between the first memory cell array and the second memory cell array, and configured by at least one
  • the relay buffer that buffers the control signal supplied to the second row decoder is provided between the first row decoder and the second row decoder.
  • the relay buffer suppresses the wiring delay related to the control signal supplied to the second row decoder.
  • the inter-array block between the first memory cell array and the second memory cell array is configured by at least one of a tap cell and a dummy memory cell.
  • the relay buffer and the inter-array block have the same position and size in the Y direction. For this reason, useless dead space does not occur between the relay buffer and the first and second row decoders. Therefore, in the semiconductor memory circuit, it is possible to suppress the increase in area while suppressing the performance deterioration due to the increase in the wiring delay due to the wiring resistance.
  • a semiconductor memory circuit includes a first memory cell array having a plurality of memory cells aligned in the XY direction, and a plurality of memory cells aligned in the XY direction, and the first memory cell array in the Y direction
  • a plurality of first row decoders each including a plurality of word line drivers corresponding to a second memory cell array and a plurality of word line drivers respectively corresponding to the respective rows of the first memory cell array, and a plurality corresponding to each row of the second memory cell array
  • a second row decoder including a word line driver and spaced apart from the first row decoder in the Y direction, a control circuit generating a control signal to be supplied to the first and second row decoders, and It is provided between a row decoder and the second row decoder, and buffers control signals supplied to the second row decoder.
  • a relay buffer, and an inter-array block provided between the first memory cell array and the second memory cell array and configured by at least one of a tap cell and a dummy memory cell;
  • the region between the decoder and the second row decoder has the same position and size in the Y direction as the inter-array block.
  • the relay buffer that buffers the control signal supplied to the second row decoder is provided between the first row decoder and the second row decoder.
  • the relay buffer suppresses the wiring delay related to the control signal supplied to the second row decoder.
  • the inter-array block between the first memory cell array and the second memory cell array is configured by at least one of a tap cell and a dummy memory cell.
  • the region between the first row decoder and the second row decoder has the same position and size in the Y direction as the inter-array block. For this reason, useless dead space does not occur between the relay buffer and the first and second row decoders. Therefore, in the semiconductor memory circuit, it is possible to suppress the increase in area while suppressing the performance deterioration due to the increase in the wiring delay due to the wiring resistance.
  • the semiconductor memory circuit it is possible to suppress the increase in area while suppressing the performance deterioration due to the increase in the wiring delay due to the wiring resistance.
  • FIG. 1 is an image diagram showing the entire layout of the semiconductor memory circuit according to the embodiment.
  • the semiconductor memory circuit 100 of FIG. 1 includes first and second memory cell arrays 11 and 12 each having a plurality of memory cells 10 aligned in the X and Y directions.
  • the first memory cell array 11 and the second memory cell array 12 are arranged side by side in the Y direction with a space.
  • each of the first and second memory cell arrays 11 and 12 has 256 rows
  • the semiconductor memory circuit 100 has a total of 512 rows of memory.
  • the first and second memory cell arrays 11 and 12 are provided with word lines WL * (*: 0 to 511) extending in the X direction and bit line pairs BL / BLB extending in the Y direction.
  • Each 10 is connected to one of the word lines WL * and one of the bit line pair BL / BLB.
  • An inter-array block 50 is provided between the first memory cell array 11 and the second memory cell array 12.
  • FIG. 2 is a diagram showing a circuit configuration of the memory cell 10.
  • the memory cell 10 is a 6Tr-SRAM, that is, an SRAM (Static Random Access Memory) cell composed of six transistors. Between the VDD and the VSS, a P-type transistor P1 and an N-type transistor N1 connected in series and a P-type transistor P2 and an N-type transistor N2 connected in series are provided. The gates of the P-type transistor P1 and the N-type transistor N1 are connected to the drains of the P-type transistor P2 and the N-type transistor N2.
  • the gates of the P-type transistor P2 and the N-type transistor N2 are connected to the drains of the P-type transistor P1 and the N-type transistor N1.
  • An N-type transistor N3 serving as a transfer gate is provided between the bit line BL and the drains of the P-type transistor P1 and the N-type transistor N1.
  • An N-type transistor N4 serving as a transfer gate is provided between the bit line BLB and the drains of the P-type transistor P2 and the N-type transistor N2.
  • the word line WL is connected to the gates of the N-type transistors N3 and N4.
  • the semiconductor memory circuit 100 includes an I / O circuit 15, first and second row decoders 21 and 22, and a control circuit 30 as peripheral circuits.
  • the I / O circuit 15 is a circuit for writing and reading data to and from the first and second memory cell arrays 11 and 12, and is connected to each pair of bit lines BL and BLB.
  • the first row decoder 21 includes a plurality of word line drivers 20 respectively corresponding to the respective rows of the first memory cell array 11, and drives the word lines WL0 to WL255.
  • the second row decoder 22 includes a plurality of word line drivers 20 respectively corresponding to the respective rows of the second memory cell array 12, and drives the word lines WL256 to WL511.
  • the second row decoder 22 is arranged side by side with the first row decoder 21 in the Y direction.
  • Control circuit 30 receives address signal Address and clock signal Clock from the outside of semiconductor memory circuit 100.
  • the control circuit 30 includes a row address decoder 31.
  • the row address decoder 31 receives an address signal Address and generates a plurality of (here, 512 bits) decoded address signal SAD.
  • the bit signals of the decode address signal SAD are sent to the word line drivers 20 included in the first and second row decoders 21 and 22, respectively.
  • the control circuit 30 also receives the clock signal Clock and generates a clock signal SCK.
  • the clock signal SCK is sent to each word line driver 20 included in the first and row decoders 21 and 22.
  • the clock signal SCK is an example of a control signal in the present disclosure.
  • a relay buffer 40 is provided between the first row decoder 21 and the second row decoder 22 for buffering the clock signal SCK and outputting it as the clock signal SCKa supplied to the second row decoder 22.
  • Each word line driver 20 of the first row decoder 21 directly receives the clock signal SCK output from the control circuit 30.
  • each word line driver 20 of the second row decoder 22 receives the clock signal SCKa via the relay buffer 40.
  • the inter-array block 50 is composed of tap cells and dummy memory cells.
  • a tap cell is a cell that supplies a potential to a substrate or a well.
  • the dummy memory cell is a cell having a circuit structure similar to that of the memory cell 10 but not operating as a memory cell.
  • the relay buffer 40 and the inter-array block 50 face each other in the X direction, and the position and size in the Y direction are the same.
  • FIG. 3 is a diagram showing a detailed layout in which a part of FIG. 1 is enlarged.
  • FIG. 3 the boundary portion between the first memory cell array 11, the second memory cell array 12, the first row decoder 21, and the second row decoder 22 is shown.
  • FIG. 4 is a view of FIG. 3 from which the metal wiring layer is omitted.
  • FIGS. 3 and 4 the internal layout of the first and second row decoders 21 and 22 is omitted. The same applies to the subsequent figures.
  • two memory cells 10 included in the first memory cell array 11 are respectively supplied with word line signals WL254 and WL255 from the first row decoder 21.
  • the word line signals WL256 and WL257 are supplied from the second row decoder 22 to the two memory cells 10 included in the second memory cell array 12, respectively.
  • FIG. 5 is an enlarged view of the layout of the memory cell 10. As shown in FIG. 5, the P-type transistors P1 and P2 and the N-type transistors N1, N2, N3 and N4 described in the circuit configuration of FIG. 2 are respectively arranged. The height (size in the Y direction) of the memory cell 10 is twice the gate pitch.
  • a relay buffer 40 is provided between the first row decoder 21 and the second row decoder 22 for buffering the clock signal SCK and outputting it as a clock signal SCKa.
  • the height of the relay buffer 40 is eight times the gate pitch.
  • FIG. 6 is a circuit diagram of a dummy memory cell.
  • the layout of dummy memory cells 51a and 51b is the same as the layout of 10 in FIG. However, in the dummy memory cells 51a and 51b, the word line WL is supplied with VSS.
  • the heights of the dummy memory cells 51a and 51b are the same as those of the memory cell 10, and are twice the gate pitch.
  • FIG. 7 is an enlarged view of the layout of the tap cell 52.
  • the tap cell 52 supplies VSS, which is supplied via a metal wire (Metal 2) extending in the X direction, to the diffusion regions 521 and 522. Further, the tap cell 52 supplies the diffusion region 523 with VDD, which is supplied via the metal wire (Metal 1) extending in the Y direction. Then, VDD and VSS are supplied to the substrate or well through the diffusion regions 521, 522 and 523.
  • the height of the tap cell 52 is four times the gate pitch.
  • the tap cell 52 is not connected to the bit lines BL and BLB.
  • dummy memory cells 51a and 51b and tap cells 52 are arranged in the Y direction in the inter-array block 50 facing in the X direction with respect to the relay buffer 40 having a height eight times the gate pitch. It is arranged side by side. Since the heights of the dummy memory cells 51a and 51b are twice the gate pitch and the heights of the tap cells 52 are four times the gate pitch, the height of the inter-array block 50 is eight times the gate pitch. That is, the relay buffer 40 and the inter-array block 50 have the same position and size in the Y direction. In other words, it can be said that the region between the first row decoder 21 and the second row decoder 22 has the same position and size as the inter-array block 50 in the Y direction.
  • the first memory cell array 11, the inter-array block 50, and the second memory cell array 12 each have a plurality of gates extending in the X direction, and the first memory cell array 11, the array In the intermediate block 50 and the second memory cell array 12, the gate pitch in the Y direction is uniform.
  • the bit lines BL and BLB extend over the first memory cell array 11, the inter-array block 50, and the second memory cell array 12 in the Y direction.
  • the memory cell array that occupies most of the semiconductor memory circuit is designed to have the smallest possible area.
  • the memory cell array adopts a design rule different from that of other circuit parts, and the area reduction is achieved by this unique design rule.
  • optical dummy has a shape that simulates the layout of the memory cell array, but does not contribute to the operation of the memory cell.
  • the inter-array block 50 between the first memory cell array 11 and the second memory cell array 12 is configured by the dummy memory cells 51 a and 51 b and the tap cell 52.
  • the dummy memory cells 51a and 51b and the tap cell 52 adopt the same design rule as the first and second memory cell arrays 11 and 12, so that the first memory cell array 11, the inter-array block 50, and the second memory cell array 12 As a whole, the memory cell array is substantially single. That is, it is not necessary to arrange a space as an optical dummy or a buffer zone between the first memory cell array 11 and the second memory cell array 12 as in the above-described comparative example. Therefore, the generation of dead space around the relay buffer 40 can be suppressed.
  • the number of dummy memory cells and tap cells arranged in the inter-array block 50 can be adjusted in accordance with the size of the relay buffer 40.
  • two dummy memory cells having a height twice the gate pitch and four times the gate pitch are higher than the relay buffer 40 having a height eight times the gate pitch.
  • One tap cell having a small size is arranged in the inter-array block 50 to match the size in the Y direction. Besides this, for example, when the relay buffer 40 has a height four times the gate pitch, two dummy memory cells having a height twice the gate pitch, or a height four times the gate pitch
  • One tap cell having the may be arranged in the inter-array block 50.
  • the relay buffer 40 When the relay buffer 40 has a height 16 times the gate pitch, for example, four dummy memory cells having a height twice the gate pitch and a tap cell having a height 4 times the gate pitch. Two may be arranged in the inter-array block 50. Therefore, even when the load capacity to be driven by the relay buffer 40 changes and it is desired to change the size, it is possible to flexibly cope with the size change of the relay buffer 40.
  • the clock signal SCK is buffered between the first row decoder 21 and the second row decoder 22 and the clock signal SCKa supplied to the second row decoder 22 is output.
  • a relay buffer 40 is provided.
  • the relay buffer 40 suppresses the wiring delay relating to the clock signal SCKa supplied to the second row decoder 22.
  • the inter-array block 50 between the first memory cell array 11 and the second memory cell array 12 is composed of the tap cells 52 and the dummy memory cells 51a and 51b.
  • the relay buffer 40 and the inter-array block 50 have the same position and size in the Y direction.
  • the region between the first row decoder 21 and the second row decoder 22 has the same position and size as the inter-array block 50 in the Y direction. For this reason, useless dead space does not occur between the relay buffer 40 and the first and second row decoders 21 and 22. Therefore, in the semiconductor memory circuit 100, it is possible to suppress the increase in area while suppressing the performance deterioration due to the increase in wiring delay due to the wiring resistance.
  • FIG. 8 is a diagram showing a detailed layout in the modification. Further, FIG. 9 is a view in which the metal wiring layer is omitted from FIG. FIGS. 8 and 9 show the same parts as the detailed layouts of FIGS. 3 and 4, and common components are denoted by the same reference numerals.
  • the inter-array block 50 between the first memory cell array 11 and the second memory cell array 12 is constituted by only dummy memory cells. That is, in the inter-array block 50, dummy memory cells 51a, 51b, 51c, 51d are provided.
  • dummy memory cells 51a, 51b, 51c, 51d are arranged in the Y direction in the inter-array block 50 facing in the X direction with respect to the relay buffer 40 having a height eight times the gate pitch. It is arranged side by side. Since the heights of the dummy memory cells 51a, 51b, 51c, and 51d are twice the gate pitch, the height of the inter-array block 50 is eight times the gate pitch. That is, the relay buffer 40 and the inter-array block 50 have the same position and size in the Y direction.
  • the region between the first row decoder 21 and the second row decoder 22 has the same position and size as the inter-array block 50 in the Y direction. Therefore, also in this modification, the same operation and effect as those of the above-described embodiment can be obtained.
  • the relay buffer 40 buffers the clock signal SCK supplied to the first row decoder 21 and supplies the clock signal SCK to the second row decoder 22.
  • the control circuit 30 generates the clock signal SCK2 separately from the clock signal SCK1 supplied to the first row decoder 21, and the relay buffer 40 directly transmits the clock signal SCK2 from the control circuit 30. It may be received, buffered and supplied to the second row decoder 22. Thereby, the propagation of the clock signals SCK1 and SCK2 to the word line drivers 20 is speeded up.
  • the bit line pair BL, BLB is arranged to continuously extend from the first memory cell array 11 to the inter-array block 50 and the second memory cell array 12.
  • the bit line pair connected to the first memory cell array 11 and the bit line pair connected to the second memory cell array 12 are not directly connected without arranging the bit line pair on the inter-array block 50. It is good also as composition. In this configuration, the load capacitance due to the dummy memory cell of inter-array block 50 is not added to any bit line pair, so the operation of the semiconductor memory circuit is more stable.
  • the inter-array block 50 is configured by the dummy memory cells and the tap cells, and in the modification, the inter-array block 50 is configured only by the dummy memory cells. May be constituted by only tap cells.
  • the semiconductor memory circuit 100 includes two memory cell arrays 11 and 12, the number of rows of each of the memory cell arrays 11 and 12 is 256, and the number of rows of the entire semiconductor memory circuit 100 is 512.
  • the number of memory cell arrays in the semiconductor memory circuit and the sizes of the memory cell array and the semiconductor memory circuit are not limited to those described in the above embodiment.
  • the semiconductor memory circuit may include three memory cell arrays arranged in the Y direction, and the configuration as described above may be employed for two inter-array blocks between the memory cell arrays.
  • the memory cell is a 6 Tr 1-port memory cell as shown in FIG. 2.
  • the configuration of the memory cell is not limited to this. For example, even if it is a 2-port memory cell Good.
  • SYMBOLS 10 memory cell 11 1st memory cell array 12 2nd memory cell array 20 word line driver 21 1st row decoder 22 2nd row decoder 30 control circuit 40 relay buffer 50 inter-array block 51a, 51b, 51c, 51d dummy memory cell 52 tap cell 100

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Abstract

ＸＹ方向に並ぶメモリセル（１０）を有する第１および第２メモリセルアレイ（１１，１２）は、Ｙ方向において離間して並んでいる。第１および第２ロウデコーダ（２１，２２）の間に、第２ロウデコーダ（２２）に供給される制御信号（ＳＣＫ）をバッファリングする中継バッファ（４０）が設けられている。第１および第２メモリセルアレイ（１１，１２）の間のアレイ間ブロック（５０）は、タップセル（５２）またはダミーメモリセル（５１ａ，５１ｂ）のうち少なくともいずれか一方によって構成されている。中継バッファ（４０）とアレイ間ブロック（５０）とは、Ｙ方向における位置とサイズが同一である。

Description

半導体記憶回路
　本開示は、半導体記憶回路に関し、特にそのレイアウト構造に関する。
　近年の半導体集積回路において、ＳＲＡＭ（Static Random Access Memory）等の半導体記憶回路はその多くの領域を占めている。このため、半導体記憶回路について、性能を高く保つとともに、面積の増大を抑制することが重要である。また、微細化の進展に伴い、配線抵抗が増大し、これによる配線遅延が増加している。配線遅延による性能の劣化が問題の１つとなっている。
　特許文献１では、ＳＲＡＭメモリにおいて、アドレスバッファから出力されたアドレスをロウデコーダに備えられたゲートに伝達する構成が開示されている。特許文献２では、ＳＲＡＭメモリにおいて、メモリに供給される各種制御信号を伝達するためにバッファ回路が挿入される構成が開示されている。
特開平６－８９５８４号公報 特開平１０－２６９７６５号公報
　特許文献１の構成では、メモリのロウ数が増えると、アドレスが伝達される配線の配線抵抗により配線遅延が増加し、メモリの性能が劣化するという問題がある。また、特許文献２の構成では、バッファ挿入によって配線遅延の問題は解決されているが、バッファ挿入による面積の増加については詳細には検討されていない。
　本開示は、半導体記憶回路において、配線抵抗に起因した配線遅延の増加による性能劣化を抑制しつつ、面積の増加を抑制することを目的とする。
　本開示の第１態様では、半導体記憶回路は、ＸＹ方向に並ぶ複数のメモリセルを有する第１メモリセルアレイと、ＸＹ方向に並ぶ複数のメモリセルを有し、Ｙ方向において前記第１メモリセルアレイと離間して並ぶ、第２メモリセルアレイと、前記第１メモリセルアレイの各ロウにそれぞれ対応する複数のワード線ドライバを含む、第１ロウデコーダと、前記第２メモリセルアレイの各ロウにそれぞれ対応する複数のワード線ドライバを含み、Ｙ方向において前記第１ロウデコーダと離間して並ぶ、第２ロウデコーダと、前記第１および第２ロウデコーダに供給する制御信号を生成する制御回路と、前記第１ロウデコーダと前記第２ロウデコーダとの間に設けられており、前記第２ロウデコーダに供給される制御信号をバッファリングする中継バッファと、前記第１メモリセルアレイと前記第２メモリセルアレイとの間に設けられており、タップセルまたはダミーメモリセルのうち少なくともいずれか一方によって構成されたアレイ間ブロックとを備え、前記中継バッファと前記アレイ間ブロックとは、Ｙ方向における位置とサイズが同一である。
　この態様によると、第１ロウデコーダと第２ロウデコーダとの間に、第２ロウデコーダに供給される制御信号をバッファリングする中継バッファが設けられている。この中継バッファによって、第２ロウデコーダに供給される制御信号に係る配線遅延が抑制される。また、第１メモリセルアレイと第２メモリセルアレイとの間にあるアレイ間ブロックは、タップセルまたはダミーメモリセルのうち少なくともいずれか一方によって構成されている。そして、中継バッファとアレイ間ブロックとは、Ｙ方向における位置とサイズが同一である。このため、中継バッファと第１および第２ロウデコーダとの間には、無駄なデッドスペースが生じない。したがって、半導体記憶回路において、配線抵抗に起因した配線遅延の増加による性能劣化を抑制しつつ、面積の増加を抑制することができる。
　本開示の第２態様では、半導体記憶回路は、ＸＹ方向に並ぶ複数のメモリセルを有する第１メモリセルアレイと、ＸＹ方向に並ぶ複数のメモリセルを有し、Ｙ方向において前記第１メモリセルアレイと離間して並ぶ、第２メモリセルアレイと、前記第１メモリセルアレイの各ロウにそれぞれ対応する複数のワード線ドライバを含む、第１ロウデコーダと、前記第２メモリセルアレイの各ロウにそれぞれ対応する複数のワード線ドライバを含み、Ｙ方向において前記第１ロウデコーダと離間して並ぶ、第２ロウデコーダと、前記第１および第２ロウデコーダに供給する制御信号を生成する制御回路と、前記第１ロウデコーダと前記第２ロウデコーダとの間に設けられており、前記第２ロウデコーダに供給される制御信号をバッファリングする中継バッファと、前記第１メモリセルアレイと前記第２メモリセルアレイとの間に設けられており、タップセルまたはダミーメモリセルのうち少なくともいずれか一方によって構成されたアレイ間ブロックとを備え、前記第１ロウデコーダと前記第２ロウデコーダとの間の領域は、前記アレイ間ブロックと、Ｙ方向における位置とサイズが同一である。
　この態様によると、第１ロウデコーダと第２ロウデコーダとの間に、第２ロウデコーダに供給される制御信号をバッファリングする中継バッファが設けられている。この中継バッファによって、第２ロウデコーダに供給される制御信号に係る配線遅延が抑制される。また、第１メモリセルアレイと第２メモリセルアレイとの間にあるアレイ間ブロックは、タップセルまたはダミーメモリセルのうち少なくともいずれか一方によって構成されている。そして、第１ロウデコーダと第２ロウデコーダとの間の領域は、アレイ間ブロックと、Ｙ方向における位置とサイズが同一である。このため、中継バッファと第１および第２ロウデコーダとの間には、無駄なデッドスペースが生じない。したがって、半導体記憶回路において、配線抵抗に起因した配線遅延の増加による性能劣化を抑制しつつ、面積の増加を抑制することができる。
　本開示によると、半導体記憶回路において、配線抵抗に起因した配線遅延の増加による性能劣化を抑制しつつ、面積の増加を抑制することができる。
実施形態に係る半導体記憶回路の全体レイアウトのイメージ図 メモリセルの回路構成図 図１の構成の一部の詳細レイアウト 図３からメタル配線等を省いた詳細レイアウト メモリセルのレイアウト ダミーメモリセルの回路構成図 タップセルのレイアウト 変形例における図１の構成の一部の詳細レイアウト 図８からメタル配線等を省いた詳細レイアウト クロック信号の供給に係る他の構成例
　以下、実施の形態について、図面を参照して説明する。
　図１は実施形態に係る半導体記憶回路の全体レイアウトを示すイメージ図である。図１の半導体記憶回路１００は、ＸＹ方向に並ぶ複数のメモリセル１０を有する第１および第２メモリセルアレイ１１，１２を備える。第１メモリセルアレイ１１と第２メモリセルアレイ１２はＹ方向において離間して並べて配置されている。本実施形態では、第１および第２メモリセルアレイ１１，１２はそれぞれ２５６ロウを有し、半導体記憶回路１００は全体で５１２ロウのメモリを備える。第１および第２メモリセルアレイ１１，１２には、Ｘ方向に延びるワード線ＷＬ＊（＊は０～５１１）と、Ｙ方向に延びるビット線対ＢＬ／ＢＬＢとが設けられており、各メモリセル１０はそれぞれ、ワード線ＷＬ＊のいずれかとビット線対ＢＬ／ＢＬＢのいずれかとに接続されている。そして、第１メモリセルアレイ１１と第２メモリセルアレイ１２との間に、アレイ間ブロック５０が設けられている。
　図２はメモリセル１０の回路構成を示す図である。図２に示すように、メモリセル１０は６Ｔｒ－ＳＲＡＭ、すなわち６個のトランジスタからなるＳＲＡＭ（Static Random Access Memory）セルである。ＶＤＤとＶＳＳとの間に、直列に接続されたＰ型トランジスタＰ１およびＮ型トランジスタＮ１と、直列に接続されたＰ型トランジスタＰ２およびＮ型トランジスタＮ２とが設けられている。Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲートが、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のドレインと接続されている。Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のゲートが、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のドレインと接続されている。ビット線ＢＬとＰ型トランジスタＰ１およびＮ型トランジスタＮ１のドレインとの間に、トランスファーゲートとなるＮ型トランジスタＮ３が設けられている。ビット線ＢＬＢとＰ型トランジスタＰ２およびＮ型トランジスタＮ２のドレインとの間に、トランスファーゲートとなるＮ型トランジスタＮ４が設けられている。ワード線ＷＬがＮ型トランジスタＮ３，Ｎ４のゲートと接続されている。
　図１に戻り、半導体記憶回路１００は、周辺回路として、Ｉ／Ｏ回路１５、第１および第２ロウデコーダ２１，２２、および、制御回路３０を備える。Ｉ／Ｏ回路１５は第１および第２メモリセルアレイ１１，１２に対してデータの書き込みおよび読み出しを行う回路であり、各ビット線対ＢＬ，ＢＬＢと接続されている。第１ロウデコーダ２１は第１メモリセルアレイ１１の各ロウにそれぞれ対応する複数のワード線ドライバ２０を含み、ワード線ＷＬ０～ＷＬ２５５を駆動する。第２ロウデコーダ２２は、第２メモリセルアレイ１２の各ロウにそれぞれ対応する複数のワード線ドライバ２０を含み、ワード線ＷＬ２５６～ＷＬ５１１を駆動する。第２ロウデコーダ２２はＹ方向において第１ロウデコーダ２１と離間して並べて配置されている。
　制御回路３０は半導体記憶回路１００の外部からアドレス信号Ａｄｄｒｅｓｓとクロック信号Ｃｌｏｃｋを受ける。制御回路３０はロウアドレスデコーダ３１を備えており、ロウアドレスデコーダ３１はアドレス信号Ａｄｄｒｅｓｓを受けて、複数ビット（ここでは５１２ビット）のデコードアドレス信号ＳＡＤを生成する。デコードアドレス信号ＳＡＤの各ビット信号は、第１および第２ロウデコーダ２１，２２に含まれる各ワード線ドライバ２０にそれぞれ送られる。また、制御回路３０はクロック信号Ｃｌｏｃｋを受けて、クロック信号ＳＣＫを生成する。クロック信号ＳＣＫが第１およびロウデコーダ２１，２２に含まれる各ワード線ドライバ２０に送られる。クロック信号ＳＣＫは本開示における制御信号の一例である。
　また、第１ロウデコーダ２１と第２ロウデコーダ２２との間に、クロック信号ＳＣＫをバッファリングして、第２ロウデコーダ２２に供給されるクロック信号ＳＣＫａとして出力する中継バッファ４０が設けられている。第１ロウデコーダ２１の各ワード線ドライバ２０は、制御回路３０から出力されたクロック信号ＳＣＫを直接受ける。一方、第２ロウデコーダ２２の各ワード線ドライバ２０は、中継バッファ４０を介してクロック信号ＳＣＫａを受ける。
　本実施形態では、アレイ間ブロック５０はタップセルおよびダミーメモリセルによって構成されている。タップセルとは、基板またはウェルに電位を供給するセルである。ダミーメモリセルとは、回路構造はメモリセル１０と同様であるが、メモリセルとしての動作を行わないセルである。そして、中継バッファ４０とアレイ間ブロック５０とは、Ｘ方向において対向しており、Ｙ方向における位置とサイズが同一である。
　図３は図１の一部を拡大した詳細レイアウトを示す図である。図３では、第１メモリセルアレイ１１，第２メモリセルアレイ１２，第１ロウデコーダ２１，第２ロウデコーダ２２の境界部分について示している。また、図４は図３からメタル配線層を省いた図である。なお、図３および図４では、第１および第２ロウデコーダ２１，２２の内部レイアウトは図示を省略している。以降の図も同様である。
　図３および図４において、第１メモリセルアレイ１１に含まれる２個のメモリセル１０には、第１ロウデコーダ２１からワード線信号ＷＬ２５４，ＷＬ２５５がそれぞれ供給されている。第２メモリセルアレイ１２に含まれる２個のメモリセル１０には、第２ロウデコーダ２２からワード線信号ＷＬ２５６，ＷＬ２５７がそれぞれ供給されている。
　図５はメモリセル１０のレイアウトの拡大図である。図５に示すように、図２の回路構成で説明したＰ型トランジスタＰ１，Ｐ２およびＮ型トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４が、それぞれ配置されている。そして、メモリセル１０の高さ（Ｙ方向におけるサイズ）はゲートピッチの２倍である。
　そして、第１ロウデコーダ２１と第２ロウデコーダ２２との間に、クロック信号ＳＣＫをバッファリングしてクロック信号ＳＣＫａとして出力する中継バッファ４０が設けられている。図３および図４の構成では、中継バッファ４０の高さはゲートピッチの８倍になっている。
　また、第１メモリセルアレイ１１と第２メモリセルアレイ１２との間のアレイ間ブロック５０では、ダミーメモリセル５１ａ，５１ｂと、タップセル５２とが設けられている。図６はダミーメモリセルの回路構成図である。ダミーメモリセル５１ａ，５１ｂのレイアウトは図５の１０のレイアウトと同様である。ただし、ダミーメモリセル５１ａ，５１ｂでは、ワード線ＷＬにＶＳＳが供給される。ダミーメモリセル５１ａ，５１ｂの高さはメモリセル１０と同じであり、ゲートピッチの２倍である。
　図７はタップセル５２のレイアウトの拡大図である。図７に示すように、タップセル５２は、Ｘ方向に延びるメタル配線（Metal 2）を介して供給されるＶＳＳを、拡散領域５２１，５２２に供給する。また、タップセル５２は、Ｙ方向に延びるメタル配線（Metal 1）を介して供給されるＶＤＤを、拡散領域５２３に供給する。そして拡散領域５２１，５２２，５２３を介して基板またはウェルにＶＤＤ，ＶＳＳが供給される。タップセル５２の高さはゲートピッチの４倍である。なお、タップセル５２は、ビット線ＢＬ，ＢＬＢとは接続されていない。
　図３および図４の構成では、ゲートピッチの８倍の高さを持つ中継バッファ４０に対して、Ｘ方向に対向するアレイ間ブロック５０に、ダミーメモリセル５１ａ，５１ｂおよびタップセル５２がＹ方向に並べて配置されている。ダミーメモリセル５１ａ，５１ｂの高さはゲートピッチの２倍であり、タップセル５２の高さはゲートピッチの４倍であるので、アレイ間ブロック５０の高さはゲートピッチの８倍である。すなわち、中継バッファ４０とアレイ間ブロック５０とは、Ｙ方向における位置とサイズが同一である。これは言い換えると、第１ロウデコーダ２１と第２ロウデコーダ２２との間の領域は、アレイ間ブロック５０と、Ｙ方向における位置とサイズが同一である、といえる。
　また、図３および図４の構成では、第１メモリセルアレイ１１、アレイ間ブロック５０、および、第２メモリセルアレイ１２は、それぞれ、Ｘ方向に延びる複数のゲートを備え、第１メモリセルアレイ１１、アレイ間ブロック５０、および、第２メモリセルアレイ１２において、Ｙ方向におけるゲートピッチは、均一である。また、ビット線ＢＬ，ＢＬＢは、Ｙ方向において、第１メモリセルアレイ１１、アレイ間ブロック５０、および、第２メモリセルアレイ１２にわたって延びている。
　ここで、半導体集積回路では一般に、ＳＲＡＭ等の半導体記憶回路が占める面積の割合は大きい。このため、半導体記憶回路の大部分を占めるメモリセルアレイについて、面積ができるだけ小さくなるように設計している。具体的には、メモリセルアレイについて他の回路部分と異なるデザインルールを採用し、この独自のデザインルールによって小面積化を図っている。
　一方、デザインルールの相違に起因して、メモリセルアレイと他の回路部分との境界領域において、緩衝地帯としてのスペースを設けなくてはならない場合がある。さらに、メモリセルアレイの周囲には、光学ダミーと呼ばれるダミーパタンを配置する必要がある。光学ダミーは、メモリセルアレイのレイアウトを模した形状を有するが、メモリセルの動作には寄与しない。
　対比例として、第１ロウデコーダ２１と第２ロウデコーダ２２との間に中継バッファ４０を設けるために、第１メモリセルアレイ１１と第２メモリセルアレイ１２との間に単純にスペースを設けた構成を想定する。この場合には、第１メモリセルアレイ１１の第２メモリセルアレイ１２側の境界に光学ダミーを配置するとともに、第２メモリセルアレイ１２の第１メモリセルアレイ１１側の境界に光学ダミーを配置し、さらに第１メモリセルアレイ１１と第２メモリセルアレイ１２との間に緩衝地帯としてのスペースを設ける必要がある。これら光学ダミーとスペースを合わせた合計のサイズが中継バッファ４０のサイズよりも大きい場合には、中継バッファ４０と第１および第２ロウデコーダ２１，２２との間に、デッドスペースが発生してしまう。このことは半導体記憶回路のレイアウト面積の増大につながってしまうので好ましくない。
　これに対して本実施形態では、第１メモリセルアレイ１１と第２メモリセルアレイ１２との間のアレイ間ブロック５０は、ダミーメモリセル５１ａ，５１ｂおよびタップセル５２によって構成されている。ダミーメモリセル５１ａ，５１ｂおよびタップセル５２は、第１および第２メモリセルアレイ１１，１２と同一のデザインルールが採用されるため、第１メモリセルアレイ１１，アレイ間ブロック５０，および第２メモリセルアレイ１２は、全体として、実質的に単一のメモリセルアレイとなる。すなわち、上述の対比例のように、光学ダミーや緩衝地帯としてのスペースを第１メモリセルアレイ１１と第２メモリセルアレイ１２との間に配置する必要がない。したがって、中継バッファ４０の周囲におけるデッドスペースの発生を抑制することができる。
　また、本実施形態では、中継バッファ４０のサイズに合わせて、アレイ間ブロック５０に配置するダミーメモリセルやタップセルの個数を調整することができる。図３および図４の例では、ゲートピッチの８倍の高さを持つ中継バッファ４０に対して、ゲートピッチの２倍の高さを持つダミーメモリセルを２個、ゲートピッチの４倍の高さを持つタップセルを１個、アレイ間ブロック５０に配置して、Ｙ方向におけるサイズを合わせている。この他にも例えば、中継バッファ４０がゲートピッチの４倍の高さを持つ場合は、ゲートピッチの２倍の高さを持つダミーメモリセルを２個、あるいは、ゲートピッチの４倍の高さを持つタップセルを１個、アレイ間ブロック５０に配置すればよい。また、中継バッファ４０がゲートピッチの１６倍の高さを持つ場合は、例えば、ゲートピッチの２倍の高さを持つダミーメモリセルを４個、ゲートピッチの４倍の高さを持つタップセルを２個、アレイ間ブロック５０に配置すればよい。したがって、中継バッファ４０が駆動すべき負荷容量が変化し、そのサイズを変更したい場合であっても、中継バッファ４０のサイズ変更に対して柔軟に対応することができる。
　以上のように本実施形態によると、第１ロウデコーダ２１と第２ロウデコーダ２２との間に、クロック信号ＳＣＫをバッファリングして、第２ロウデコーダ２２に供給されるクロック信号ＳＣＫａを出力する中継バッファ４０が設けられている。この中継バッファ４０によって、第２ロウデコーダ２２に供給されるクロック信号ＳＣＫａに係る配線遅延が抑制される。また、第１メモリセルアレイ１１と第２メモリセルアレイ１２との間にあるアレイ間ブロック５０は、タップセル５２およびダミーメモリセル５１ａ，５１ｂによって構成されている。そして、中継バッファ４０とアレイ間ブロック５０とは、Ｙ方向における位置とサイズが同一である。あるいは、第１ロウデコーダ２１と第２ロウデコーダ２２との間の領域は、アレイ間ブロック５０と、Ｙ方向における位置とサイズが同一である。このため、中継バッファ４０と第１および第２ロウデコーダ２１，２２との間には、無駄なデッドスペースが生じない。したがって、半導体記憶回路１００において、配線抵抗に起因した配線遅延の増加による性能劣化を抑制しつつ、面積の増加を抑制することができる。
　（変形例）
　図８は変形例における詳細レイアウトを示す図である。また、図９は図８からメタル配線層を省いた図である。図８および図９は図３および図４の詳細レイアウトと同じ部分を示しており、共通の構成要素には同一の符号を付している。
　図８および図９では、第１メモリセルアレイ１１と第２メモリセルアレイ１２との間のアレイ間ブロック５０は、ダミーメモリセルのみによって構成されている。すなわち、アレイ間ブロック５０では、ダミーメモリセル５１ａ，５１ｂ，５１ｃ，５１ｄが設けられている。
　図８および図９の構成では、ゲートピッチの８倍の高さを持つ中継バッファ４０に対して、Ｘ方向に対向するアレイ間ブロック５０に、ダミーメモリセル５１ａ，５１ｂ，５１ｃ，５１ｄがＹ方向に並べて配置されている。ダミーメモリセル５１ａ，５１ｂ，５１ｃ，５１ｄの高さはゲートピッチの２倍であるので、アレイ間ブロック５０の高さはゲートピッチの８倍である。すなわち、中継バッファ４０とアレイ間ブロック５０とは、Ｙ方向における位置とサイズが同一である。これは言い換えると、第１ロウデコーダ２１と第２ロウデコーダ２２との間の領域は、アレイ間ブロック５０と、Ｙ方向における位置とサイズが同一である、といえる。したがって、本変形例においても、上述の実施形態と同様の作用効果を得ることができる。
　（他の構成）
　上述の実施形態では、中継バッファ４０は、第１ロウデコーダ２１に供給された後のクロック信号ＳＣＫをバッファリングして、第２ロウデコーダ２２に供給するものとした。これに代えて、図１０に示すように、制御回路３０は第１ロウデコーダ２１に供給するクロック信号ＳＣＫ１と別個にクロック信号ＳＣＫ２を生成し、中継バッファ４０はクロック信号ＳＣＫ２を制御回路３０から直接受けて、バッファリングして第２ロウデコーダ２２に供給する構成としてもよい。これにより、各ワード線ドライバ２０へのクロック信号ＳＣＫ１，ＳＣＫ２の伝搬が高速化される。
　また、上述の実施形態では、ビット線対ＢＬ，ＢＬＢは、第１メモリセルアレイ１１からアレイ間ブロック５０、第２メモリセルアレイ１２にかけて連続して延びるように配置されていた。これに対して、アレイ間ブロック５０上にはビット線対を配置しないで、第１メモリセルアレイ１１に接続されたビット線対と第２メモリセルアレイ１２に接続されたビット線対とが、直接つながらない構成としてもよい。この構成の場合には、アレイ間ブロック５０のダミーメモリセルによる負荷容量がいずれのビット線対にも付加されないので、半導体記憶回路の動作がより安定する。
　また、上述の実施形態では、アレイ間ブロック５０は、ダミーメモリセルとタップセルによって構成されており、変形例では、アレイ間ブロック５０はダミーメモリセルのみによって構成されるとしたが、アレイ間ブロック５０はタップセルのみによって構成されるとしてもよい。
　また、上述の実施形態では、半導体記憶回路１００は２個のメモリセルアレイ１１，１２を備えており、メモリセルアレイ１１，１２それぞれのロウ数は２５６であり、半導体記憶回路１００全体のロウ数は５１２とした。ただし、半導体記憶回路におけるメモリセルアレイの個数や、メモリセルアレイや半導体記憶回路のサイズについては、上述の実施形態で示したものに限られるものではない。例えば、半導体記憶回路がＹ方向に並ぶ３個のメモリセルアレイを備えており、メモリセルアレイ同士の間の２個のアレイ間ブロックについて、上述の実施形態のような構成を採用してもよい。
　また、上述の実施形態では、メモリセルは図２に示すような６Ｔｒの１ポートメモリセルとしたが、メモリセルの構成はこれに限られるものではなく、例えば２ポートメモリセル等であってもよい。
１０　メモリセル
１１　第１メモリセルアレイ
１２　第２メモリセルアレイ
２０　ワード線ドライバ
２１　第１ロウデコーダ
２２　第２ロウデコーダ
３０　制御回路
４０　中継バッファ
５０　アレイ間ブロック
５１ａ，５１ｂ，５１ｃ，５１ｄ　ダミーメモリセル
５２　タップセル
１００　半導体記憶回路
ＢＬ，ＢＬＢ　ビット線
ＳＣＫ，ＳＣＫａ，ＳＣＫ１，ＳＣＫ２　クロック信号（制御信号）

Claims (10)

  1. 　ＸＹ方向に並ぶ複数のメモリセルを有する第１メモリセルアレイと、
    　ＸＹ方向に並ぶ複数のメモリセルを有し、Ｙ方向において前記第１メモリセルアレイと離間して並ぶ、第２メモリセルアレイと、
    　前記第１メモリセルアレイの各ロウにそれぞれ対応する複数のワード線ドライバを含む、第１ロウデコーダと、
    　前記第２メモリセルアレイの各ロウにそれぞれ対応する複数のワード線ドライバを含み、Ｙ方向において前記第１ロウデコーダと離間して並ぶ、第２ロウデコーダと、
    　前記第１および第２ロウデコーダに供給する制御信号を生成する制御回路と、
    　前記第１ロウデコーダと前記第２ロウデコーダとの間に設けられており、前記第２ロウデコーダに供給される制御信号をバッファリングする中継バッファと、
    　前記第１メモリセルアレイと前記第２メモリセルアレイとの間に設けられており、タップセルまたはダミーメモリセルのうち少なくともいずれか一方によって構成されたアレイ間ブロックとを備え、
    　前記中継バッファと前記アレイ間ブロックとは、Ｙ方向における位置とサイズが同一である
    ことを特徴とする半導体記憶回路。
  2. 　請求項１記載の半導体記憶回路において、
    　前記アレイ間ブロックは、ダミーメモリセルのみによって構成されている
    ことを特徴とする半導体記憶回路。
  3. 　請求項１記載の半導体記憶回路において、
    　前記第１メモリセルアレイ、前記アレイ間ブロックおよび前記第２メモリセルアレイは、それぞれ、Ｘ方向に延びる複数のゲートを備え、
    　前記第１メモリセルアレイ、前記アレイ間ブロックおよび前記第２メモリセルアレイにおいて、Ｙ方向におけるゲートピッチは、均一である
    ことを特徴とする半導体記憶回路。
  4. 　請求項１記載の半導体記憶回路において、
    　前記アレイ間ブロックを構成するダミーメモリセルは、前記第１および第２メモリセルアレイのメモリセルと同一のレイアウトを有する
    ことを特徴とする半導体記憶回路。
  5. 　請求項１記載の半導体記憶回路において、
    　Ｙ方向において、前記第１メモリセルアレイ、前記アレイ間ブロックおよび前記第２メモリセルアレイにわたって延びるビット線を備える
    ことを特徴とする半導体記憶回路。
  6. 　ＸＹ方向に並ぶ複数のメモリセルを有する第１メモリセルアレイと、
    　ＸＹ方向に並ぶ複数のメモリセルを有し、Ｙ方向において前記第１メモリセルアレイと離間して並ぶ、第２メモリセルアレイと、
    　前記第１メモリセルアレイの各ロウにそれぞれ対応する複数のワード線ドライバを含む、第１ロウデコーダと、
    　前記第２メモリセルアレイの各ロウにそれぞれ対応する複数のワード線ドライバを含み、Ｙ方向において前記第１ロウデコーダと離間して並ぶ、第２ロウデコーダと、
    　前記第１および第２ロウデコーダに供給する制御信号を生成する制御回路と、
    　前記第１ロウデコーダと前記第２ロウデコーダとの間に設けられており、前記第２ロウデコーダに供給される制御信号をバッファリングする中継バッファと、
    　前記第１メモリセルアレイと前記第２メモリセルアレイとの間に設けられており、タップセルまたはダミーメモリセルのうち少なくともいずれか一方によって構成されたアレイ間ブロックとを備え、
    　前記第１ロウデコーダと前記第２ロウデコーダとの間の領域は、前記アレイ間ブロックと、Ｙ方向における位置とサイズが同一である
    ことを特徴とする半導体記憶回路。
  7. 　請求項６記載の半導体記憶回路において、
    　前記アレイ間ブロックは、ダミーメモリセルのみによって構成されている
    ことを特徴とする半導体記憶回路。
  8. 　請求項６記載の半導体記憶回路において、
    　前記第１メモリセルアレイ、前記アレイ間ブロックおよび前記第２メモリセルアレイは、それぞれ、Ｘ方向に延びる複数のゲートを備え、
    　前記第１メモリセルアレイ、前記アレイ間ブロックおよび前記第２メモリセルアレイにおいて、Ｙ方向におけるゲートピッチは、均一である
    ことを特徴とする半導体記憶回路。
  9. 　請求項６記載の半導体記憶回路において、
    　前記アレイ間ブロックを構成するダミーメモリセルは、前記第１および第２メモリセルアレイのメモリセルと同一のレイアウトを有する
    ことを特徴とする半導体記憶回路。
  10. 　請求項６記載の半導体記憶回路において、
    　Ｙ方向において、前記第１メモリセルアレイ、前記アレイ間ブロックおよび前記第２メモリセルアレイにわたって延びるビット線を備える
    ことを特徴とする半導体記憶回路。
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