CN111814418A - 一种fpga配置存储器 - Google Patents

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Abstract

本发明提供一种FPGA配置存储器。在一个实施例中，包括：多个存储单元，所述多个存储单元在版图上排成一列；所述多个存储单元中的任意一个存储单元与一个字线资源和一组位线资源连接；所述多个存储单元中包括相邻的第一存储单元和第二存储单元，所述第一存储单元和第二存储单元与同一个字线资源连接，分别由不同的位线资源连接。增加位线资源的存储器仍然按照原有的方式进行布局，保证了存储器的面积不变，在节约了大量的横向布线资源(即字线资源)的同时，使得纵向(位线资源)的负载也变轻，使得存储器的存储速度更快，可靠性也更强。

Description

一种FPGA配置存储器
技术领域
本发明涉及集成电路技术领域,尤其涉及一种FPGA配置存储器。
背景技术
在FPGA中，高层的金属布线资源一向比较紧张，而作为配置存储器往往占用了较大的布线资源。常规的设计中，配置存储器往往是设计成列状。每对应一列配置位，则有一列的位线(占用纵向的布线资源)，而一列配置位有多少比特则有多少行字线，对应占用多少横向的布线资源，这样会占用较多的横向布线资源。同时，当每一列配置存储器的比特越多，则位线的负载越重，一方面会导致速度变慢，另一方面在进入28nm工艺设计后，容易造成功能失效。
发明内容
有鉴于此，本申请实施例提供了一种FPGA配置存储器。
第一方面，本发明申请提供了一种FPGA配置存储器，包括：
多个存储单元，所述多个存储单元在版图上排成一列；所述多个存储单元中的任意一个存储单元与一个字线资源和一组位线资源连接；
所述多个存储单元中包括相邻的第一存储单元和第二存储单元，所述第一存储单元和第二存储单元与同一个字线资源连接，分别由不同的位线资源连接。
可选地，所述存储单元由至少一个MOS管构成。
可选地，当对所述存储器进行写操作时，通过行地址译码器选择一条字线，通过列地址译码器选择与所述字线相连的至少两个存储单元；
将与至少两个存储单元相连的至少两个读写电路控制在写状态，并将输入输出端的数据通过至少两个读写电路写入到至少两个存储单元中。
可选地，当对所述存储器进行读操作时，通过行地址译码器选择一条字线，通过列地址译码器选择与所述字线相连的至少两个存储单元；
将与至少两个存储单元相连的至少两个读写电路控制在读状态，并通过所述至少两个读写电路将与至少两个读写电路相连的至少两个存储单元中数据读出到输入输出端。
本发明申请提供一种FPGA配置存储器，在一个实施例中，在任意一个存储单元的位置上增加两个位线资源，使得在一个存储单元的位置上设置有四个位线资源，使在纵向上相邻的两个存储单元分别与所述四个位线资源中任意两个不相邻的位线资源连接，所述纵向上相邻的两个存储单元与同一个字线连接。在版图上，将增加位线资源的存储器仍然按照原有的方式进行布局，保证了存储器的面积不变，当需要对存储器进行读写操作时，打开一个字线资源，就可对该字线资源控制的多个存储单元进行操作，节约了大量的横向布线资源(即字线资源)，同时纵向(位线资源)的负载也变轻，使得存储器的存储速度更快，可靠性也更强。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为一种2n×1bit的FPGA配置存储器的版图实现图；
图2为本发明申请提供的一种n×2bit的FPGA配置存储器的版图实现图；
图3为本发明申请提供的一种n×2kbit的FPGA配置存储器的版图实现图；
图4a为一个128×1bit的FPGA配置存储器的版图实现图；
图4b为一个128×1bit的FPGA配置存储器的电路实现图；
图5a为本发明申请提供的一种64×2bit的FPGA配置存储器的版图实现图；
图5b为本发明申请提供的一种64×2bit的FPGA配置存储器的电路实现图；
图6为本发明申请提供的一种64×2bit单译码存储器的结构示意图。
具体实施方式
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA中可以选择自己搭建存储模块，也可以选择带有内部存储块的FPGA。
在FPGA中有丰富的布线资源，布线资源连通FPGA内部所有单元，而连线长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置而划分为4类不同的类别。第一类是全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线。二、长线资源，用以完成芯片bank之间的高速信号和第二全局时钟信号的布线。三、是短线资源，用于完成基本逻辑单元之间的逻辑链接和布线；四、分布式的布线资源，用于专有时钟、复位等控制信号线。
为了减小负载，提高可靠性，同时减少横向布线资源，可以将一列配置存储器设计成n列。同时在版图上，依然按照一列的方式进行布局，并使每相邻的n比特配置位共用一个字线，从而达到减少横向布线资源的目的。
图1为一种2n×1bit的FPGA配置存储器的版图实现图。参见图1，其包括两列位线资源BL1和BLB1,2n个字线资源WL0-WL2n-1，任意一个存储单元与一个字线资源和两个位线资源连接。与任意一个存储单元相连的两个位线资源连接有读写电路，通过读写电路对连接在其上的存储单元进行读写操作。
当通过地址译码器选择其中一个字线资源时，该字线资源为高电平，与该字线资源相连的所有存储单元被导通，然后位线资源通过读写电路对连接在其上并且已导通的存储单元进行读写操作。
其中，存储单元由至少一个MOS管组成。
图2为本发明申请提供的一种n×2bit的FPGA配置存储器的版图实现图。参见图2，在任意一个存储单元的位置上包括四个位线资源BL1、BLB1、BLC1、BLBC1，并使在纵向上相邻的两个存储单元分别与四个位线资源中任意两个不相邻的位线资源连接，纵向上相邻的两个存储单元与同一个字线WL0连接。
通过在图1所示的存储器的一个存储单元的位置插入两个位线资源BLC1和BLBC1，并使新插入的两个位线资源BLC1、BLBC1与BL1、BLB1交叉排列。使在图1所示的存储器上在纵向上与不同字线资源相连接且与相同位线资源相连接的相邻的第一存储单元和第二存储单元中的第二存储单元与位线BL2和BLB2连接，并使第一存储单元和第二存储单元共用一个字线资源WL0。
图2所示的存储器与图1所示的存储器的面积相同，存储容量也相同。但是在图2所示的存储器中，通过增加位线资源使得在纵向上相邻的两个存储器共用一个字线资源，进而使得字线资源减半。当通过地址译码器选中任意一个字线资源时，可以对与该字线资源相连的两个存储单元进行读写操作。节约了大量的横向布线资源(即字线资源)，同时纵向(位线资源)的负载也变轻，使得存储器的存储速度更快，可靠性也更强。
图3为本发明申请提供的一种n×2kbit的FPGA配置存储器的版图实现图，当通过地址译码器选中任意一个字线资源时，可以对与该字线资源相连的2k个存储单元进行读写操作。
在一个可能的实施例中，图4a为一个128×1bit的FPGA配置存储器的版图实现图，图4b为该128×1bit的配置存储器的电路实现图。
对图4a所示的128×1bit的配置存储器的版图进行重新设计，得到一个64×2bit的FPGA配置存储器，图5a为该FPGA配置存储器的版图实现图，图5b为该FPGA配置存储器的电路实现图。
通过图5a可知，在本申请实施例中对一个存储容量为128×1bit的FPGA配置存储器的版图进行重新设计，使原本在纵向上相邻并共用一组位线资源且连接不同字线资源的两个存储单元分别与不同的位线资源连接，并共用一个字线资源。即在版图上将原本一组位线资源增加为两组位线资源，并将字线资源减半。
需要说明的是，在版图上将原本一组位线资源增加为两组位线资源以后，增加后的两组位线资源器占用的面积依然为原来一组位线资源所占用的面积。
在本发明申请实施例中，通过增加横向上的位线资源来减少纵向上的字线资源，通过占用纵向上的长度，来避免横向上长度的增加。
图6为本发明申请一个64×2bit的配置存储器的结构示意图，包括：6线-64线地址译码器、存储矩阵和读写控制。
当对该存储器进行读操作时，A0～A5六位地址码送到地址译码器中，选择一个字线资源，然后将与该字线连接的两个存储单元的MOS管导通。然后将读写电路控制在读状态，将与选中的字线相连的两个存储单元中的数据送出到I/O1～I/O2中。
当对该存储器进行写操作时，A0～A5六位地址码送到地址译码器中，选择一个字线资源，然后将与该字线连接的两个存储单元的MOS管导通。然后将读写电路控制在写状态，在I/O1～I/O2端的数据将被写入与选中的字线相连的存储单元中。
需要说明的是，在本发明申请实施例中，描述了单译码结构的FPGA配置存储器的读写方式，不能理解为对本发明申请的限制。本发明申请同样适用用于双译码结构的地址译码存储器。
本领域技术人员应该可以意识到，在上述一个或多个示例中，本发明所描述的功能可以用硬件、软件、固件或它们的任意组合来实现。当使用软件实现时，可以将这些功能存储在计算机可读介质中或者作为计算机可读介质上的一个或多个指令或代码进行传输。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的技术方案的基础之上，所做的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。

Claims (4)

1.一种FPGA配置存储器，包括：
多个存储单元，所述多个存储单元在版图上排成一列；所述多个存储单元中的任意一个存储单元与一个字线资源和一组位线资源连接；
所述多个存储单元中包括相邻的第一存储单元和第二存储单元，所述第一存储单元和第二存储单元与同一个字线资源连接，分别由不同的位线资源连接。
2.根据权利要求1所述的存储器，其特征在于，所述存储单元由至少一个MOS管构成。
3.根据权利要求1所述的存储器，其特征在于，当对所述存储器进行写操作时，通过行地址译码器选择一条字线，通过列地址译码器选择与所述字线相连的至少两个存储单元；
将与至少两个存储单元相连的至少两个读写电路控制在写状态，并将输入输出端的数据通过至少两个读写电路写入到至少两个存储单元中。
4.根据权利要求1所述的存储器，其特征在于，当对所述存储器进行读操作时，通过行地址译码器选择一条字线，通过列地址译码器选择与所述字线相连的至少两个存储单元；
将与至少两个存储单元相连的至少两个读写电路控制在读状态，并通过所述至少两个读写电路将与至少两个读写电路相连的至少两个存储单元中数据读出到输入输出端。
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