KR20180054755A - 감소된 누설을 위한 sram 아키텍처들 - Google Patents

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Abstract

본 발명은 일반적으로 반도체 메모리들 분야에 관한 것으로, 특히 정적 랜덤 액세스 메모리(SRAM) 비트셀(100)을 포함하는 메모리 셀들에 관한 것이다. 판독 경로의 누설 전류는 판독 액세스, 또는 기록 액세스, 및 유휴 상태 동안 판독 액세스 트랜지스터 단자를 GND 또는 VDD에 연결함으로써 감소된다. SRAM 셀 인버터들은 크기가 비대칭일 수 있다. 메모리는 저전압 동작 또는 식별된 공급 전압들의 인가를 허용하는 다양한 부스트 회로들을 포함할 수 있다.

Description

감소된 누설을 위한 SRAM 아키텍처들
본 발명은 일반적으로 전자 하드웨어 메모리들 분야에 관한 것으로, 특히 정적 랜덤 액세스 메모리(SRAM; static random access memory) 비트셀을 포함하는 메모리 셀들에 관한 것이다.
저전압 동작에서의 SRAM들의 성능 및 신뢰성은 엔지니어링 사회에 큰 도전을 제안한다. 저전압 SRAM의 하나의 엔지니어링 도전은 주로 스케일링된 공급 전압에서 저하된 성능을 갖는 아날로그-감지 증폭기들 때문이다. 또한, 기존의 저전압 SRAM 솔루션들은 비트셀에 8 트랜지스터, 고급 설계, 및 제조 비용을 필요로 하기 때문에 더 높은 영역 비용이 따른다.
사물 인터넷(IoT; Internet of Things) 분야에서 새로운 디바이스들 및 어플리케이션들의 최근 등장으로, 초 저전압 설계에 대한 요구가 증가했다. 대부분의 IoT 디바이스들은 배터리를 절약하는 저전압 메모리로부터, 및, 또한 감소된 생산 및 면적 비용을 갖는 메모리로부터 이익을 얻을 수 있다. 반도체를 위한 국제 기술 로드맵(ITRS; International Technology Roadmap for Semiconductors 로드맵)은 현재의 6T SRAM 구조들의 혁명적인 대체가 연구되어야 할 도전이라고 말한다.
따라서 고수율, 저전압 SRAM에 대한 필요성이 있다.
상기를 고려하여, 본 발명의 목적은 전술한 단점들 중 하나 또는 여러 개를 해결하거나 적어도 감소시키는 것이다. 일반적으로 상기 목적은 첨부된 독립 특허 청구항들에 의해 달성된다.
제1 양태에 따르면, 본 발명은 제1 공급 전압에 연결된 메모리에 의해 실현되며, 상기 메모리는,
행들 및 열들을 갖는 매트릭스로 배치된 복수의 메모리 셀들;
복수의 워드라인들, 각각의 워드라인(WL; wordline)은 복수의 메모리 셀들의 행을 포함함;
복수의 비트라인 쌍들을 포함하되, 상기 각각의 비트라인 쌍은:
상기 복수의 메모리 셀들의 열;
상기 비트라인 쌍의 메모리 셀들의 판독을 위해 배치된 판독 비트라인(RBL; read bitline); 및
상기 비트라인 쌍의 메모리 셀들에 기록하기 위해 배치된 기록 비트라인(WBL; write bitline)을 포함하고;
각각의 메모리 셀은 정적 랜덤 액세스 메모리(SRAM) 비트셀을 포함하며, 상기 정적 랜덤 액세스 메모리 비트셀은:
2개의 교차 결합된 인버터들;
상기 메모리 셀을 포함하는 WBL로부터 SRAM 비트셀에 데이터를 공급하도록 배치된 단일 기록 액세스 트랜지스터; 상기 단일 기록 액세스 트랜지스터는 기록 워드 라인(WML) 신호를 사용하여 활성화되도록 배치됨; 및
상기 SRAM 비트셀로부터 데이터를 공급하도록 배치된 제1 판독 액세스 트랜지스터 및 제2 판독 액세스 트랜지스터를 포함하고, 상기 제2 판독 액세스 트랜지스터는 판독 워드 라인(RWL) 신호를 사용하여 활성화되도록 배치되며, 상기 제1 판독 액세스 트랜지스터는 2개의 교차 결합된 인버터들에 의해 저장된 데이터를 변환하도록 배치되고;
상기 SRAM 비트셀은 메모리 셀의 판독 동작 동안 제1 판독 액세스 트랜지스터를 그라운드에 연결하고, 그렇지 않으면 제1 판독 액세스 트랜지스터를 제1 공급 전압에 연결시키도록 배치된 인버터에 연결된다.
비트셀이 판독 동작에 관련되지 않을 때 제1 판독 액세스 트랜지스터를 제1 공급 전압(VDD)에 연결하는 인버터(테일 버퍼)를 사용하여, SRAM 비트셀의 판독 트랜지스터들에 가상 그라운드를 제공함으로써, 비트셀 누설이 실질적으로 감소될 것이다. 또한, 단일 기록 액세스 트랜지스터, 및, 따라서 각각의 비트셀에 대한 단일 WBL만을 사용함으로써, 비트셀의 영역 및 에너지 비용이 실질적으로 감소될 수 있다.
일부 실시예들에 따르면, 2개의 교차-결합된 인버터들은 크기가 비대칭이다. 이러한 비대칭 디자인은 낮은 구동 강도를 갖는 단일 기록 액세스 트랜지스터를 통한 기록 동작을 용이하게 한다.
일부 실시예들에 따르면, 복수의 워드라인들의 각각의 WL은 제1 및 제2 디코더에 연결되며,
제1 디코더는 판독 어드레스를 디코딩하고, RWL 신호를 출력하여 WL의 메모리 셀들에 포함된 SRAM 비트셀들의 데이터를 판독하기 위한 WL을 선택하도록 배치되고, 이로써 선택된 WL은 판독 데이터를 선택된 WL의 메모리 셀들의 판독 데이터 액세스 트랜지스터들에 공급할 것이고; 그리고
제2 디코더는 기록 어드레스를 디코딩하고, WWL 신호를 출력하여 선택된 WL의 메모리 셀들에 포함된 SRAM 비트셀에 데이터를 기록하기 위한 WL을 선택하도록 배치되고, 이로써 상기 선택된 WL에는 선택된 WL의 메모리 셀들의 기록 액세스 트랜지스터들에 대한 데이터가 공급될 것이다.
디코더들은 종래 기술에 따른 임의의 디코더들일 수 있지만, 디코더들을 통한 누설 전류를 감소시키기 위해, 제1 및 제2 디코더는 복수의 트랜지스터들을 포함할 수 있으며,
상기 각각의 트랜지스터는 트랜지스터를 활성화 및 비활성화시키도록 배치된 선택 신호에 연결됨; 및
상기 복수의 트랜지스터들은 트리 구조로 배치되고; 상기 트리 구조의 각각의 브랜치는 단일 트랜지스터를 포함하며, 상기 트리 구조는 적어도 2개의 루트 브랜치들을 포함하고, 루트 브랜치가 아닌 트리 구조 내의 각각의 브랜치는 단일 부모 브랜치를 가지며, 트리 구조의 각각의 리프 브랜치는 메모리로부터 데이터의 판독 또는 기록을 위한 WL을 선택하기 위한 RWL 또는 WWL 신호를 제공하도록 배치되며,
상기 판독 어드레스 또는 기록 어드레스는 판독 어드레스 또는 기록 어드레스에 각각 기초하여 정확한 WL을 선택하기 위해 루트 브랜치와 리프 브랜치 사이의 경로를 따라 복수의 트랜지스터들 중 트랜지스터들을 활성화하기 위한 선택 신호들을 제공하는데 사용된다.
전통적인 디코더를 능가하는 2개의 특성들이 관찰된다: 디코더의 용량성 부하가 실질적으로 감소되고, 누설 경로의 수가 상당한 감소를 경험하는데, 예를 들어, 디코더의 어드레스 공간에 따라 디코더의 어드레스 논리에서 누설을 최대 200배 감소시킨다.
일부 실시예들에 따르면, 상기 트리 구조는 n개의 레벨들을 갖고, 상기 트리 구조에 배치된 복수의 트랜지스터들은 PMOS 트랜지스터들이며, 리프 브랜치에 포함된 각각의 PMOS 트랜지스터는 그라운드에 연결된 n개의 병렬로 배치된 NMOS 트랜지스터들에 연결되고, 상기 판독 어드레스 또는 기록 어드레스는, 정확한 WL(또는 타겟 WL)을 나타내지 않는 트리 구조의 리프 브랜치들에서 적어도 하나의 NMOS 트랜지스터가 상기 리프 브랜치들에 존재하는 임의의 전압을 그라운드로 방전시키도록 활성화될 수 있도록 n개의 NMOS 트랜지스터들에 대한 선택 신호들을 제공하는데 사용된다.
이 실시예는 판독 또는 기록 어드레스에 기초하여 정확한 WL을 선택하는 추가의 보안 층을 추가하는데, 이는 트랜지스터들의 임의의 잔류 전하, 또는 누설로 인해 존재하는 전압이 NMOS 트랜지스터들에 의해 방전될 것이기 때문이다.
일부 실시예들에 따르면, 트리 구조로 배치된 복수의 트랜지스터들은 PMOS 트랜지스터들이고, 상기 복수의 PMOS 트랜지스터들 각각은 그라운드에 연결된 NMOS 트랜지스터에 연결되고, 상기 판독 어드레스 또는 기록 어드레스는, 정확한 WL을 나타내지 않는 트리 구조의 리프 브랜치들에 대해 PMOS 트랜지스터들의 루트를 따라 적어도 하나의 NMOS 트랜지스터가 상기 리프 브랜지들에 존재하는 임의의 전압을 그라운드로 방전시키도록 활성화될 수 있도록, NMOS 트랜지스터들에 대한 선택 신호들을 제공하는데 사용된다.
이 실시예는 판독 또는 기록 어드레스에 기초하여 정확한 WL을 선택하는 추가의 보안 층을 추가하는데, 이는 트랜지스터들의 임의의 잔류 전압, 또는 누설로 인해 존재하는 전압이 NMOS 트랜지스터들에 의해 방전될 것이기 때문이다.
일부 실시예들에 따르면, 상기 트리 구조는 정확히 2개의 루트 브랜치들을 갖고, 리프 브랜치들이 아닌 트리 구조의 각각의 브랜치는 2개의 자식 브랜치들을 가지며, 상기 판독 어드레스 또는 기록 어드레스의 제1 비트는 2개의 루트 브랜치들 중 하나를 활성화하는데 사용되고, 상기 판독 어드레스 또는 기록 어드레스 내의 각각의 후속 비트는, 부모 브랜치의 2개의 자식 브랜치들 중 하나의 트랜지스터를 활성화시키는데 사용되고, 트랜지스터는 판독 어드레스 또는 기록 어드레스에서 선행 비트에 의해 활성화되어왔다.
이러한 이진 트리 구조는, 판독 또는 기록 어드레스의 비트들이 디코더의 트리 구조의 각 레벨에서 좌측 또는 우측 브랜치에서 트랜지스터를 활성화하는데 직접 사용될 수 있기 때문에 1 스테이지 디코더를 용이하게 한다.
일부 실시예들에 따르면, 상기 트리 구조는 n≥2개의 레벨들을 갖고, 상기 트리 구조는 >2개의 루트 브랜치들을 포함하며, 리프 브랜치가 아닌 트리 구조의 각각의 브랜치는> 2개의 자식 브랜치들을 포함하고; 및
상기 트리 구조 내의 n개의 레벨들의 각 레벨의 선택 신호들은 판독 어드레스 또는 기록 어드레스의 전용 비트들을 수신하는 추가의 디코더에 의해 제어되고, 상기 트리 구조에서 n개의 레벨들의 각 레벨의 선택 신호들을 제어하는 추가 디코더는 제1 또는 제2 디코더와 상이하다.
2 스테이지 디코더를 사용하는 것은 디코더의 더 큰 어드레스 공간을 용이하게 하면서 트리 구조의 레벨들의 수를 낮게 유지시킨다. 즉, 선택 신호들의 사전-디코딩은 트리-디코더에서 트랜지스터 적층을, 예를 들어, 3 레벨로 제한하고, 이는 트리 디코더의 선택된 트랜지스터 브랜치에서, 즉, 디코더를 통한 선택된 루트에서 낮은 온-저항을 야기한다. 이는 더 높은 레벨의 입력 전압이 디코더를 통해 전달되기 때문에 순차적으로 워드 선택 신호(RWL/WWL) 상에 전압 강하를 감소시킨다.
일부 실시예들에 따르면, 추가 디코더는 위에 제시된 바와 같은 디코더이다. 이는 판독/기록 어드레스의 사전 디코딩이 상기 트리 구조를 실행하는 디코더에 의해 수행되는 것을 의미하며, 루트 브랜치가 아닌 트리 구조의 각각의 브랜치는 단일 부모 브랜치를 갖는다.
일부 실시예들에 따르면, 제1 부스트 회로는 단일 기록 액세스 트랜지스터의 전압 레벨을 제1 전압의 레벨보다 높은 전압 레벨로 증가시키기 위해 사용된다. 이 러한 승압은, 예를 들어, 기록 어드레스를 디코딩하는 디코더의 입력 전압을 승압시킴으로써 수행될 수 있어, WLW 신호의 증가된 전압을 야기할 수 있다. 이는 비트셀로부터 단일 WBL로 판독 작업을 용이하게 한다.
일부 실시예들에 따르면, 제2 부스트 회로는 제2 판독 액세스 트랜지스터의 전압 레벨을 제1 전압의 레벨보다 더 높은 전압 레벨로 증가시키기 위해 사용된다. 이는 판독 동작의 속도를 증가시킬 수 있다. 이러한 승압은, 예를 들어, 판독 어드레스를 디코딩하는 디코더의 입력 전압을 승압함으로써 수행될 수 있어, WLR 신호의 증가된 전압을 야기할 수 있다.
일부 실시예에 따르면, 메모리의 각각의 WBL들은 WBL의 전압 레벨을 제1 전압의 레벨보다 높은 전압 레벨로 증가시키도록 배치된 추가의 부스트 회로에 결합된다. 이는 비트셀로부터 단일 WBL로 기록 동작을 용이하게 한다.
일부 실시예들에 따르면, 추가 부스트 회로는 비트셀에 일을 기록할 때 WBL의 전압 레벨을 단지 승압시킨다. 영을 기록할 때 WBL의 전압은 영이다.
일부 실시예에 따르면, 메모리의 RBL들 각각은 RBL의 전압 레벨을 제1 전압의 레벨보다 더 높은 전압 레벨로 증가시키도록 배치된 추가의 부스트 회로에 결합된다. 이는 메모리의 판독 속도를 증가시킨다.
일부 실시예에 따르면, 제1 부스트 회로, 제2 부스트 회로, 및 복수의 추가 부스트 회로들 중 적어도 하나는: 적어도 제1 및 제2 전하 펌프 유닛을 포함하고, 각각의 전하 펌프 유닛은 4개의 교차 결합된 트랜지스터들 및 2개의 커패시터들을 포함하고, 각각의 전하 펌프 유닛은 공급 전압에 의해 공급되며, 제1 전압을 수신하기 위한 입력 및 제1 전압보다 높은 제2 전압을 전달하기 위한 출력을 더 포함하며, 각각의 전하 펌프는 2개의 커패시터들을 통해 클럭 신호, 및 클럭 신호의 180도 위상 변이된 버전을 수신하도록 배치되고, 제2 전하 펌프의 입력은 클럭 신호에 의해 제어되는 인버터를 통해 제1 전하 펌프의 출력에 연결된다.
180도 위상 변이된 클럭 신호는 반전된 클럭 신호와 동일하다.
위상 변이는 인버터를 사용하여 달성될 수 있다.
부스트 회로의 이러한 설계는 단일 클럭 사이클에서 제1 전압을 제2 전압으로 승압시키는 것을 용이하게 한다.
일부 실시예에 따르면, 제1 공급 전압은 메모리의 단일 공급 전압이다. 단일 공급 전압을 사용하고, 필요할 때 전압을 승압하기 위해 부스트 회로들을 사용함으로써, 메모리의 단순화된 아키텍처가 달성될 수 있다. 또한, 낮은 단일 공급 전압, 예를 들어 300mV를 사용하는 것은 메모리의 저전압 동작을 용이하게 할 수 있다.
그러나, 부스트 회로들의 일부 또는 전부는 제1 공급 전압보다 더 높은 전압을 갖는 제2 공급 전압으로 대체될 수 있다. 즉, 일부 실시예들에 따르면,
- 단일 기록 액세스 트랜지스터,
- 제2 판독 액세스 트랜지스터,
- 메모리의 각각의 기록 비트라인들, 및
- 메모리의 각각의 판독 비트라인들 중 적어도 하나는:
제1 공급 전압보다 더 높은 전압을 갖는 제2 공급 전압에 결합된다.
본 발명의 다른 목적들, 특징들, 및 이점들은 도면뿐만 아니라 다음의 상세한 개시로부터 나타날 것이다.
일반적으로, 청구 범위에서 사용된 모든 용어들은 여기서 달리 명시적으로 정의되지 않는 한, 기술 분야에서 이들의 통상적인 의미에 따라 해석되어야 한다. "a/an/the [요소, 디바이스, 구성 요소, 수단, 단계 등]"에 대한 모든 언급은 달리 명시적으로 언급되지 않는 한 요소, 디바이스, 구성 요소, 수단, 단계 등의 적어도 하나의 예를 나타내는 것으로 개방적으로 해석되어야 한다.
본 발명의 추가의 목적들뿐만 아니라 상기 특징들 및 이점들은 첨부된 도면을 참조하여, 본 발명의 실시예들에 대한 다음의 예시적이고 비제한적인 상세한 설명을 통해 더 잘 이해될 것이며, 유사한 요소들에 대해 동일한 참조 부호들이 사용될 것이다.
도 1은 본 발명의 실시예들에 따른 7T 비트셀을 도시한 것이다.
도 2는 128kb ULV 단일-웰 7T SRAM의 개략도를 도시한 것이다.
도 3은 메모리의 판독 동작들을 위한 3 스테이지 NAND-NOR 방식의 개략도를 예로서 도시한 것이다.
도 4-7은 워드 선택 신호를 디코딩하기 위한 디코딩 방식들의 4개의 상이한 실시예들을 도시한 것이다.
도 8은 단일 클럭 사이클에서 2VDD를 제공할 수 있는 2 스테이지 부스트 회로의 개략도를 도시한 것이다.
도 9는 단일 클럭 사이클에서 n VDD를 제공할 수 있는 n개 스테이지 부스트 회로의 개략도를 도시한 것이다.
도 10은 DC-DC 변환을 위한 3 스테이지 부스트 회로의 개략도를 도시한 것이다.
도 11은 ULV SRAM을 포함하는 칩의 상이한 부분들 사이의 연결의 박스 다이어그램을 도시한 것이다.
도 1은 본 발명의 실시예들에 따른 7T 비트셀(100)을 도시한다. 7T 비트 셀(100)은 디지털 시스템들용 메모리의 메모리 셀에 포함되는, 랜덤 액세스 메모리(SRAM) 비트셀(100)이다. SRAM 비트셀(100)은 2개의 교차 결합된 인버터들(I1, I2) 및 단일 기록 액세스 트랜지스터(M1)를 포함한다. 이 실시예에서, 비트 셀(100)은 기록 공정을 용이하게 하고, 비트셀(100)을 통한 누설 전류를 감소시키기 위해 크기가 비대칭인 2개의 인버터들(I1, I2)을 사용한다. 비대칭 디자인은 단일 기록 액세스 트랜지스터(M1)를 통하는 것의 기록 동작을 용이하게 한다. 다른 실시예들에서, 2개의 교차 결합된 인버터들(I1, I2)은 크기가 대칭이다. 비트셀(100)에 새로운 값을 기록할 때, 먼저 단일 기록 액세스 트랜지스터(M1)가 활성화되며, 따라서 전도성이다. 이는 기록 워드 라인 신호(WWL)을 사용하여 행해진다. 단일 기록 액세스 트랜지스터(M1)가 활성화되어왔을 때, 새로운 데이터가 기록 비트라인(WBL)으로부터 SRAM 비트셀(100)에 공급된다.
용어 전도성 트랜지스터는 트랜지스터를 통한 누설을 포함하지는 않지만, 트랜지스터가 활성화되고, 동작 모드에 있다는 것을 의미하고자 하는 것을 유의해야 한다.
SRAM 비트셀(100)은 제1 판독 액세스 트랜지스터(M2) 및 제2 판독 액세스 트랜지스터(M3)를 더 포함한다. M2와 M3은 직렬로 연결된다. 판독 동작을 수행할 때, 제2 판독 액세스 트랜지스터(M3)는 판독 워드 라인 신호(RWL)를 사용하여 활성화된다. 따라서, 제2 판독 액세스 트랜지스터(M3)는 판독 워드 라인 신호(RWL)를 사용하여 전도되도록 배치된다. 제2 판독 액세스 트랜지스터(M3)가 전도될 때, M2의 게이트가 2개의 교차 결합된 인버터들(I1, I2)에 연결되기 때문에, 2개의 교차 결합된 인버터들(I1, I2)에 의해 저장된 데이터는 제1 판독 액세스 트랜지스터(M2)에 의해 변환될 수 있다. 비트셀(100)이 영을 포함하고, WLR이 높은 경우(WLR> 0,일부 실시예들에서는 WLR = 1), 판독 비트라인(RBL)에서 아무것도 일어나지 않을 것이다. 이는 비트셀(100)이 영을 포함한다는 것을 의미한다. 그러나 비트셀(100)이 일을 포함하는 경우, M2가 활성화될 것이고(즉, 전도성), 비트셀(100)이 높은 WLR에 의해 선택되는 경우, 이후 RBL은 M2 및 M3을 통해 방전될 것이고, 이는 비트셀(100)이 일을 포함했다는 것이 알려질 것이다. 판독 공정은 도 2와 관련하여 아래에 더 설명될 것이다.
도 1의 실시예에서, M1, M2, 및 M3은 NMOS 트랜지스터들이지만 다른 어플리케이션들의 경우, PMOS 트랜지스터들, 또는 NMOS와 PMOS 트랜지스터들의 조합이 사용될 수 있다.
비트셀(100)은 메모리 셀의 판독 동작 동안 제1 판독 액세스 트랜지스터(M2)를 그라운드에 연결하고, 그렇지 않으면 제1 판독 액세스 트랜지스터(M2)를 공급 전압(VDD)에 연결하도록 배치된 추가의 인버터, 또는 테일 버퍼에 연결된다. 즉, 테일 버퍼들은 판독 동안 RBL에 그라운드 연결을 생성하는 반면, 유휴 모드 동안 RBL이 공급 전압 VDD에 연결되며, 따라서 RBL을 CHG와 함께 사전 충전할 수 있다. CHG는 트랜지스터(102)를 활성화시켜 RBL을 사전-충전하는 제어 신호이다. 이는 유휴 모드 동안 전위차가 존재하지 않기 때문에 RBL 상의 누설을 제거할 수 있다. 이 실시예는 동일한 면적 풋 프린트를 갖는 종래의 8T 비트셀과 비교하여 비트셀(100)의 누설 전류를 최대 67% 감소시킬 수 있다. 또한, RBL로부터의 누설 경로들이 절단되어, 느리고 긴 판독 동작들 동안 RBL에서 이용가능한 안정된, 사전 충전된 VDD를 보장할 수 있다. 테일 버퍼는, 워드의 모든 비트셀들이 동일한 테일 버퍼에 연결되도록 워드 라인 비트셀들 사이에서 공유된다는 것을 유의해야 한다.
비트셀(100)의 크기는 푸싱된 룰들을 갖는 8T 비트셀에 비교할만한 (표준 디자인 룰들을 사용하여) 0.261㎛2일 수 있다. 푸싱된 룰은 비트셀(100)의 비트셀 면적을 0.21 ㎛2로 감소시킬 수 있다.
일부 실시예들에 따르면, 비트셀(100) 내의 트랜지스터들의 일부는 전압 승압된 신호들을 사용하여 스위칭된다(턴온, 전도 등). 예를 들어, 일부 실시예들에 따르면, 단일 기록 액세스 트랜지스터(M1)의 전압 레벨은 승압된 WLW 신호에 의해 증가된다. 이는 도 1에서 WLW 신호에서 별로 표시된다. 대안적으로, 단일 기록 액세스 트랜지스터는 제1 공급 전압보다 더 높은 전압을 갖는 제2 공급 전압에 연결된다.
일부 실시예들에 따르면, 메모리의 각각의 기록 비트라인들(WBL)은 부스트 회로에 결합된다(부스트 회로들은 아래에 추가로 설명될 것이다). 이는 도 1에서 기록 비트라인(WBL)에서 별로 표시된다. 대안적으로, 메모리의 각각의 WBL들은 제1 공급 전압보다 높은 전압을 갖는 제2 공급 전압에 결합된다.
WBL의 전압의 승압은 비트셀(100)에 대한 하나의 기록 동작 동안만 필요하다는 것을 유의해야 한다. 기록될 하나를 통과할 때 단일 기록 액세스 트랜지스터(M1)(NMOS)의 전압 강하로 인해, WBL의 전압 부스트는 비트셀에 기록할 수 있도록 비트셀에 충분한 고전압을 갖도록 하기 위해 유리하다.
상기는 각 비트셀(100)에 단 하나의 WBL의 연결을 용이하게 한다. 전통적으로, 2개의 기록 비트라인들은 각각의 비트셀에 연결되며, 이는 제2 기록 액세스 트랜지스터를 필요로 한다. 전통적인 SRAM 아키텍처에 비해, WBL들의 전체 용량성 부하가 50% 감소되고, 따라서, 동적 파워가 반으로 줄어든다. 일부 실시예들에 따르면, 기록 동작 동안, 비트라인들/워드라인들은 최대 2VDD 승압되어 기록 동작의 속도 및 신뢰성을 증가시킬 수 있다. 요구되는 승압된 전압들은, 예를 들어, 단일 클럭 사이클에서 2VDD를 제공할 수 있는, 도 8의 2 스테이지 부스트 회로를 사용하여 공급된다. 다른 실시예들에 따르면, 하나 또는 그 이상의 스테이지들을 포함하는 부스트 회로가, 예를 들어, 도 9에 도시된 바와 같이 사용될 수 있고, 단일 클럭 사이클에서 n개의 VDD를 제공할 수 있으며, n은 부스트 회로의 스테이지들의 수에 대응한다. 부스트 회로들의 실시예들은 도 8 내지 도 10과 관련하여 아래에 더 설명될 것이다.
일부 실시예들에 따르면, 64 WBL들을 갖는 메모리에 대해, 66개의 이러한 부스트 회로들이 사용될 수 있으며, 64개의 부스트 회로들은 기록 동작에서 64 WBL을 승압시키는 한편, 나머지 2개는 승압된 WLW 및 WLR 신호들을 생성한다. 부스트 회로들의 커패시터들이 칩의 하이어(higher) 금속층들에 수용될 수 있는 금속-절연체-금속(MIM; metal-insulator-metal) 커패시터들로 실행될 수 있기 때문에, 부스트들의 면적 오버헤드는 2.7%로 작을 수 있다.
일부 실시예들에 따르면, 제2 판독 액세스 트랜지스터(M3)의 전압 레벨은 따라서 승압된 WLR 신호에 의해 증가된다. 이는 도 1에서 WLR 신호에서 별로 표시된다. 다른 실시예들에 따르면, 제2 판독 액세스 트랜지스터(M3)는 제1 공급 전압보다 높은 전압을 갖는 제2 공급 전압에 결합된다. 제2 판독 액세스 트랜지스터(M3)의 전압 레벨을 증가시킴으로써, M3의 구동 강도가 증가하고, 따라서 판독 동작이 보다 빠르게 수행된다. 메모리의 RBL들은 선택적으로 부스트 회로에 결합되거나, 제1 공급 전압보다 높은 전압을 갖는 제2 공급 전압에 연결될 수 있어, RBL의 전압 레벨이 증가될 수 있다. 이는 비트셀(100)로부터 데이터의 판독 속도를 더 증가시킬 것이다.
도 2는 128kb ULV SRAM(200)의 아키텍처를 설명한다. 일반적인 용어로, 이러한 메모리(200)는 행들 및 열들을 갖는 매트릭스로 배치된 복수의 메모리 셀들을 포함한다. 메모리는 복수의 워드라인들, 각각의 워드라인(WL)은 복수의 메모리 셀들의 행을 포함함, 및 복수의 비트라인 쌍들을 포함한다. 각각의 비트라인 쌍은 복수의 메모리 셀들의 열, 비트라인 쌍의 메모리 셀들의 판독을 위해 배치된 판독 비트라인(RBL); 및 비트라인 쌍의 메모리 셀들에 기록하기 위해 배치된 기록 비트라인(WBL)을 포함한다.
도 2의 메모리(200)는 감지-증폭기들을 사용하지 않는 판독 방식을 실행한다. 메모리(200)는 논리 디자인 룰들을 따른다. 도 2에서, 각각의 RBL은 32 비트를 포함하거나, 즉 32 메모리 셀들은 SRAM 비트셀(100)을 각각 포함한다. 16, 64 또는 128 비트와 같은 다른 수의 비트도 동일하게 가능하다. 위에서 설명한 바와 같이, 테일-버퍼는 M2-M3을 통하는 누설 경로를 제거하고, 감소된 정적 파워에 추가로, 매우 느린 클럭 주파수들에서도 정확한 판독 작업을 제공한다. 테일 버퍼는 유리하게는 M3의 활성화 전에 1 스테이지 활성화된다. 비트셀(100)로부터 영을 판독할 때 판독 전파 지연은 0이다. 일을 판독할 때, RBL은 M2 및 M3을 통해 방전되는 반면, 다른 RBL 블록들 내의 모든 다른 RBL들은 논리 1로 유지된다. 판독 경로는 높은 판독 속도와 낮은 동적 파워를 위해 32 워드(CHG를 사용하여 사전 충전됨)로 공유되는 다중 판독 RBL들로 이루어진다. 방전된 RBL은 판독 멀티플렉서를 트리거하고, 최종 값은 도 2에서 설명된 바와 같이 NAND-NOR 체인(202, 204)을 통해 출력으로 전파한다.
일부 실시예들에 따르면, 체인 내의 제1 NAND(206)는 고속 풀업을 위한 대형 PMOS 트랜지스터를 갖는 NAND일 수 있다. 이는 체인 내의 제1 NAND(206)가, 대응하는 RBL이 작은 비율로, 예를 들어 10% 또는 15% 방전되어왔을 때 이미 스위칭되도록 조정될 수 있다는 것을 의미한다. 이는 순차적으로 판독 속도를 실질적으로 높인다. 이 메모리(200)의 측정 결과는 360mV에서 150MHz의 판독 속도를 검증한다.
도 3은 3 스테이지 판독을 위한 NAND-NOR 방식을 설명한다. 메모리 크기에 따라, 더 많거나 적은 스테이지들이 필요하다. 예를 들어, 도 2에서, 6 스테이지 판독 방식이 사용된다. 도 3에서, RBL-Pos-0c에서 비트가 판독된다. 도 3의 탑부에서, 비트 셀은 전술한 바와 같이 영을 판독하기 때문에 방전되지 않는다. 이는, RBL의 모든 RBL-위치들이 논리 일에 남아 있다는 것을 의미한다. 도 3의 3 스테이지 판독 방식에서, 이는 NAND-NOR 체인을 통해 전파하고, 출력에서 영으로 종료된다. 그러나, 바텀부에서, 비트셀은 방전되고, 따라서 판독 방식으로부터의 출력은 영이 될 것이다.
도 4 내지 도 7은 본 발명의 실시예들에 따른 어드레스 디코더들을 설명한다. 어드레스 디코더(400, 500, 600, 700)는 반복적인 아키텍처들을 갖고, 각 스테이지는 워드 선택 신호들에 더 가깝다. 반복적인 아키텍처와 파워 배선들로부터의 독립성은 매우 재구성이 용이하고 도구를 사용하기 쉽게 만든다. 디코더는 트리 구조 상에 배치된 복수의 트랜지스터들(402, 502, 602, 702)을 포함한다. 각각의 트랜지스터는 선택 신호에 연결되고, 선택 신호들은 연결되는 트랜지스터(402, 502, 602, 702)를 턴온 및 턴 오프(활성화/비활성화, 전도/비전도 등)하도록 배치된다. 이러한 아키텍처에서, 트리 구조의 각각의 브랜치는 단일 트랜지스터를 포함한다. 또한 루트 브랜치가 아닌 트리 구조의 각각의 브랜치는 단일 부모 브랜치를 갖는다. 이는, 디코더를 통한, 공급 전압(VDD)과 그라운드 사이의 가능한 누설 경로들이 실질적으로 감소되기 때문에 종래의 디코더와 비교하여 누설 전류를 5차수 이상으로 감소시킬 수 있다.
여기서 설명된 바와 같은 메모리에 대해, 도 4 내지 도 7의 디코더들은 판독 어드레스를 디코딩하고, RWL 신호를 출력하거나, 기록 어드레스를 디코딩하고, WWL 신호를 출력하는데 사용될 수 있다. 판독 또는 기록 어드레스는 판독 어드레스 또는 기록 어드레스에 각각 기초하여, 정확한 WL을 선택하기 위해 루트 브랜치와 리프 브랜치 사이의 경로를 따라 복수의 트랜지스터들 중 트랜지스터들을 활성화하기 위한 선택 신호들을 제공하는데 사용된다. 트리 구조를 통한 전도성 경로를 선택하는 것은 트랜지스터들(402, 502, 602, 702)상의 선택 신호가 선택된 트랜지스터들을 동시에 스위칭함에 따라 1 클럭 사이클에서 이루어지며, 디코더를 본질적으로 글리치-프리가 되게 할 수 있다.
도 4의 디코더(400)는 3-8 디코더이다. 따라서, 디코더의 어드레스 공간은 8 비트이다. 디코더는 트리 구조 상에 배치된 복수의 트랜지스터들(402)을 포함한다. 각각의 트랜지스터는 선택/비선택 신호들(404)(S0, S1, S2, SON...)에 연결되고, 이들 신호들(40)은 연결되어 있는 트랜지스터(402)를 턴온 및 턴오프(활성화/비활성화, 전도성/비전도성 등)하도록 배치되어 있다. 따라서 이 경우 6개의 선택 신호들, 3개의 선택 신호들 + 3개의 반전된 선택 신호들을 가지며, 모두 판독/기록 어드레스의 비트로부터 발생할 수 있다.
이 아키텍처에서, 트리 구조의 각각의 브랜치는 단일 트랜지스터를 포함한다(이 경우에는 PMOS 트랜지스터이지만, 이하에서 설명될 바와 같이, NMOS 트랜지스터가 동일하게 잘 사용될 수 있다). 또한 루트 브랜치가 아닌 트리 구조의 각각의 브랜치는 단일 부모 브랜치를 갖는다.
디코더(400)의 각각의 리프 브랜치는 메모리로부터의 데이터 판독 또는 기록을 위한 워드 라인을 선택하기 위한 (디코더가 메모리에 판독 또는 기록을 위해 사용되는지에 따라) RWL 또는 WWL 신호 A0-A7을 제공하도록 배치된다. 디코더에 대한 입력은 이 실시예에서 공급 전압(VDD)이다. 다른 실시예들에 따르면, 디코더로의 입력은 부스트 회로로부터 수신된 승압된 전압이다. 가능한 부스트 회로들의 상이한 실시예들이 아래에서 설명된다. 승압된 입력 전압은 승압된 RWL/WWL 신호를 야기할 것이다.
디코더(400)의 트리 구조는, 트리 구조가 정확히 2개의 루트 브랜치들(402)을 가진다는 점에서 이진 트리 구조이고, 리프 브랜치들이 아닌, 트리 구조의 각각의 브랜치는 2개의 자식 브랜치들을 갖는다. 이 실시예에 대해, 트리 구조의 각각의 레벨 또는 브랜치에 대해, 그 사이에 선택할 단 2개의 자식 브랜치들이 존재하기 때문에, 판독 어드레스 또는 기록 어드레스 내의 비트는 선택 신호(404)로서 직접 사용될 수 있다. 결과적으로, 예를 들어, 값 영을 갖는 판독 또는 기록 어드레스의 제1 비트는 좌측 루트 브랜치의 트랜지스터가 활성화되도록 야기할 것인 한편, 값 일을 갖는 비트는 우측 루트 브랜치의 트랜지스터가 활성화되도록 야기할 것이다. 유사한 방식으로, 판독 어드레스 또는 기록 어드레스의 각 후속 비트는 부모 브랜치의 2개의 자식 브랜치들 중 하나의 트랜지스터를 활성화하는데 사용될 수 있고, 트랜지스터는 판독 어드레스 또는 기록 어드레스의 선행 비트에 의해 활성화되어왔다. 이 실시예에서, 판독 또는 기록 어드레스의 최상위 비트(MSB; most significant bit)는 2개의 루트 브랜치들 중에서 선택하는데 사용되는 한편, 최하위 비트(LSB; least significant bit)는 2개의 리프 브랜치들 중에서 선택하는데 사용되고, 그 사이의 비트들이 트리 구조의 루트 레벨과 리프 레벨들 사이의 레벨들을 선택하는데 사용된다. 그러나, 그 반대도 그 경우가 동일하게 잘 될 수 있고, 즉, LSB가 트리 구조의 루트 레벨에서 선택을 위해 사용되는 한편 MSB는 리프 레벨에서 선택을 위해 사용된다.
도 4의 디코더는 3개의 레벨의 PMOS 트랜지스터들(402)을 포함하는데, 이는 선택된 PMOS 브랜치에서 낮은 온-저항을 야기함과 동시에 전압 누설은 트랜지스터 적층으로 인해 감소된다. 각각의 리프 브랜치의 PMOS 트랜지스터는 그라운드에 연결된, 3개(트리 구조의 레벨 수와 동일한 수)의 병렬로 배치된 NMOS 트랜지스터들(406)과 관련되거나 또는 이에 연결된다. 도 4에서 알 수 있는 바와 같이, NMOS 트랜지스터들(406)은 PMOS 트랜지스터들과 동일한 선택 신호들에 연결되어 있고, 즉, 판독 어드레스 또는 기록 어드레스는 NMOS 트랜지스터들(406)에 대한 선택 신호들을 제공하는데 사용되기 때문에, 정확한 워드(WL)를 나타내지 않는 트리 구조의 리프 브랜치들에서의 적어도 하나의 NMOS 트랜지스터는, 상기 리프 브랜치들에서 (누설 또는 다른 이유들로 인해) 존재하는 임의의 전압이 그라운드로 방전될 수 있도록 활성화될 것이다. 즉, 선택되지 않은 리프 브랜치들은 그라운드로 방전될 것이다. 즉, 이들 NMOS들은 선택되지 않은 WWL/RWL을 그라운드로 단락시킨다.
도 5의 디코더(500)의 아키텍처는 도 4와 유사하다. 디코더(500)는 입력 공급 전압(VDD)을 선택된 WWL/RWL로 전달하도록 개발된다. 일부 실시예들에서, 입력 전압은 후술될 바와 같이 승압된 전압이다. 그러나, 도 5의 디코더에서, 트리 구조는 8개의 루트 브랜치들을 포함한다. 또한, 각각의 루트 브랜치, 또는 루트 브랜치 내의 트랜지스터(502)는 16개의 자식 브랜치들(트랜지스터들)에 연결된다. 또한 트리 구조의 제3 레벨은 단일 부모 브랜치에 연결된 16개의 브랜치들을 포함한다. 따라서 이 트리 구조는 8x16x16 디코더(500)를 실현하여, 2k 어드레스 공간을 제공할 수 있다. 즉, 트리 구조는 n≥2의 레벨들을 가지며, 트리 구조는 >2개의 루트 브랜치들을 포함하며, 리프 브랜치가 아닌 트리 구조의 각각의 브랜치는 >2개의 자식 브랜치들을 포함한다. 이러한 이유로, 디코더(500)는 2 스테이지 디코더이고, 제2 스테이지는 제1 스테이지에 의해 제공된 선택 신호들(504)을 사용하여 PMOS 트랜지스터들의 트리 구조를 통해 정확한 루트를 활성화할 수 있다. 제1 스테이지는 트리 구조에서 n개(이 경우 3개) 레벨들의 각 레벨의 선택 신호들이 판독 어드레스 또는 기록 어드레스의 전용 비트를 수신하는 추가의 디코더에 의해 제어되는 추가 디코더들을 포함한다. 이러한 추가 디코더는 종래 기술에 공지된 레거시 디코더일 수 있거나, 또는 여기에 제시된 바와 같은 디코더들일 수 있고, 즉 반복 트리 아키텍처를 가지며, 루트 브랜치가 아닌 트리 구조의 각각의 브랜치가 단일 부모 브랜치를 갖는다. 그러한 디코더들의 혼합이 또한 가능할 수 있다. 예를 들어, 디코더(500)에서 제1 레벨에 대한 선택 신호들 C0:7을 디코딩하는데 사용되는 디코더는, 디코더(400)가 8비트 어드레스 공간을 갖기 때문에 도 4와 유사할 수 있다. 그 레벨에 대한 선택 신호들 B0:15를 제공하는 제2 레벨용 디코더는 레거시 디코더, 또는 도 4에 제시된 것인 디코더일 수 있지만, 16비트 어드레스 공간을 제공하기 위한 하나의 여분의 레벨을 갖는다. 이 디코더는 또한, 예를 들어, 4x2x2 아키텍처를 갖는 도 5와 유사한 디코더일 수 있다.
도 5의 디코더(500)에서, 각각의 리프 브랜치는 병렬로 배치된 3개의 NMOS 트랜지스터(506)에 연결되고, 이는 도 4와 관련하여 상기 설명한 바와 같이 선택되지 않은 리프 브랜치들의 PMOS 트랜지스터들을 그라운드로 방전시킨다. 그러나, 이러한 방전 효과는, 예를 들어, 디코더(600)의 일부만이 도시되어 있는, 도 6에 제시된 바와 같이 상이한 방식으로 달성될 수 있다. 이 아키텍처에서, 복수의 PMOS 트랜지스터들(602) 각각은 그라운드에 연결된 NMOS 트랜지스터에 연결된다. NMOS 트랜지스터의 선택 신호는 부모 PMOS 트랜지스터에 대한 선택 신호와 동일하다. 이러한 방식으로, 정확한 WL을 나타내지 않는 트리 구조의 리프 브랜치들에 대한 PMOS 트랜지스터들의 루트를 따르는 적어도 하나의 NMOS 트랜지스터가 트리 구조의 리프 브랜치들에서 트랜지스터들에 존재하는 임의의 전압을 그라운드로 방전하도록 활성화될 것이다 .
도 4 내지 도 6에 설명된 바와 같이, 정확한 WL을 선택하기 위해 PMOS 트랜지스터들을 사용하는 것은 NMOS 트랜지스터와 달리 PMOS 트랜지스터가 승압된 전압들을 통과시킬 때 더 양호하다는 점에서 유리할 수 있다. 이는, 트랜지스터(PMOS의 게이트)의 입력에서 승압된 전압을 사용하지 않고, 승압된 전압이 PMOS 트랜지스터의 소스-드레인을 경유할 수 있기 때문에 낮은 파워 어플리케이션들에 이점이며, 이는 온 모드에서 PMOS의 게이트가 그라운드에 연결되기 때문이다. 따라서, 선택 신호들의 전압이 300mV로 낮을지라도, 디코더는 무시할 수 있는 손실로 600mV를 WLW/RWL 신호들로 전달할 수 있다. 이와 같은 PMOS 트랜지스터들을 사용하는 것은 핫(hot) WL 선택 신호를 야기한다. 그러나, 일부 어플리케이션들에서는, 디코더들로부터의 콜드(cold) 출력이 바람직할 수 있다. 이들 경우에는, 트리 구조는 브랜치들에 NMOS 트랜지스터들을 포함해야 하고, PMOS 트랜지스터들은 디코더로부터 정확한 출력이 달성된다는 것을 더 보장하는데 사용되어야 한다. 그러한 아키텍쳐는 도 7에 도시되어 있으며, 디코더(700)는 도 6의 디코더(600)에 대응한다. 그러나, 또한 도 4-5의 디코더들(400, 500)은 도 7에서 설명된 것과 유사한 방식으로 저온 출력을 제공하도록 재배치될 수 있다.
도 8은 부스트 회로(800)를 설명하며, 교차 연결된 스테이지들(802, 804)은 Ming-Dou Ker 등, "Design of charge pump circuit with consideration of gate-oxide reliability in low-voltage CMOS processes," IEEE J. Solid-State Circuits, vol. 41, no. 5, pp. 1100-1107, May 200에서 전하 펌프(CP; charge pump)와 유사하다. 그러나, Ming-Dou 또는 다른 이용가능한 CP 아키텍처들에 의해 개발된 전하 펌프와 달리, 전류 부스트 유닛(800)은 단일 클럭 사이클에서 2×VDD를 제공한다. 부스트 유닛(400)은 제1(802) 및 제2(804) CP 유닛을 포함한다. 각각의 CP 유닛(802, 804)은 4개의 교차 결합된 트랜지스터들 및 2개의 커패시터들을 포함한다. 각각의 CP 유닛은 또한 입력 및 출력을 포함한다. 각각의 CP 유닛 내의 4개의 교차 결합된 트랜지스터들은 공급 전압(VDD)에 연결된 2개의 NMOS 트랜지스터들과, NMOS 트랜지스터들 및 CP 유닛의 출력에 연결된 2개의 PMOS 트랜지스터들을 포함한다. 각각의 전하 펌프 유닛은 2개의 커패시터를 통해 클럭 신호(IN) 및 클록 신호의 180도 위상 변이된 버전(
Figure pct00001
)을 수신하도록 배치된다. 전술한 바와 같이, 각각의 CP 유닛은 NMOS 트랜지스터들을 통해 공급 전압(VDD)(또는 제1 전압)에 의해 공급된다. 각각의 CP 유닛(802, 804)의 출력은 NMOS 트랜지스터들, PMOS 트랜지스터 및 각각의 전하 펌프의 커패시터들(806-812) 사이의 결합으로 인해, 제1 전압보다 더 높은 제2 전압을 전달할 것이다. CP 유닛들(802, 804)은 병렬로 연결되며, 이는 제2 전하 펌프의 입력이 클럭 신호에 의해 제어되는 인버터(814)를 통해 제1 전하 펌프의 출력에 연결된다는 것을 의미한다.
이 디자인은 단일 클럭 사이클에서 2 VDD(OUTBOOST)의 출력을 용이하게 한다. 여기서 설명된 디지털 시스템들을 위한 메모리의 문맥에서, 이는 메모리에 연결된 프로세서가 판독/기록 동작에 필요한 것 이상으로 대기할 필요가 없으며, 이는 판독/기록을 위해 사용된 전압의 승압이 단일 클럭 사이클에서 수행될 수 있기 때문이다.
부스트 회로(800)의 커패시터들(806-812)은 설계의 비용을 줄이기 위해 (도 8에서와 같이) 상이한 커패시턴스 크기들을 가질 수 있거나, 커패시터들은 동일한 크기가 될 수 있다. IC 설계 및 칩 산업에서, 커패시터의 비용은 커패시터의 크기에 따라 달라진다. 따라서, 가능한 경우 커패시터의 커패시턴스를 감소시켜, 부스트 회로(800)의 비용을 감소시키는 것이 유리할 수 있다. 출력 부하를 위한 전하를 제공하는 커패시터들은 유리하게 더 클 수 있는 한편, 다른 커패시터들은 더 적은 커패시턴스를 가질 수 있다. 부스트 회로(800)에서, 출력 부하를 위한 전하를 제공하는 제1 CP 유닛(802)에 연결된 커패시터(808)는 전체 커패시턴스(CBST)를 갖는다. 실제 커패시턴스 값은 어플리케이션에 따라 달리지고, 부스트 회로가 사용되어야 한다. 예를 들어, CBST은 전압이 승압되어야 하는 기록 비트라인(WBL) 신호 상의 용량성 부하에 대해 선택될 수 있다.
이후, 다른 커패시터들(806, 810, 812)은 비용을 감소시키기 위해 더 낮은 커패시턴스를 가질 수 있다. 제1 CP 유닛(802)의 출력에 연결된 캐패시터(810)는 승압된(더 높은) 전압을 수신하기 때문에 더 큰 캐패시턴스를 가질 수 있다.
도 8의 부스트 회로는 2VDD를 전달하는 2 스테이지 회로이다. 그러나, 부스트 회로의 아키텍처는 어플리케이션에 따라 임의의 수의 스테이지들을 포함하도록 확장될 수 있다. 도 9는 부스트 회로(900)를 도시하며, X개의 스테이지들이 사용된다. 따라서 이러한 부스트 회로의 출력(OUT)은 X배의 VDD이다. 증가된 스테이지들 수를 제외하고, 도 9의 부스트 회로(900)는 도 800의 부스트 회로(800)와 유사하다.
상기 설명된 부스트 회로의 본 발명의 아키텍처는 또한 DC-DC 컨버터에 사용될 수 있다. 이러한 부스트 회로(1000)는 도 10에 도시된다. 도 10의 부스트 회로는 3개 스테이지들을 포함하지만, 2개, 4개, 5개, 또는 10개와 같은 임의의 수의 스테이지들이 동일하게 잘 사용될 수 있다.
도 11은 디지털 시스템, 예를 들어 집적 회로에 임베디드된 메모리를 위한 프로세서 유닛(PU; processor unit, 1100)에 연결된 메모리에 대한 아키텍처를 예로서 도시한다. PU(1100)는 판독 어드레스(1102), 기록 어드레스(1104)와 같은 신호들을 메모리에 제공한다. 판독(1102) 및 기록(1104) 어드레스는 2 스테이지 디코더, 예를 들어, 상기 도 5와 관련하여 설명된 바와 같이 디코더에 공급된다. 제1 스테이지 WAD/RAD(1106, 1108)는 디코더의 제1 스테이지를 나타내며, 디코더의 트리 구조에서 트랜지스터들에 선택 신호들을 제공한다. 프로세서(1100)는 부스트 유닛들(1118, 1120)이 승압된 VDD를 디코더들의 제2 스테이지(1110, 1112)의 루트 브랜치들에 제공하는 것을 가능하게 하는 판독/기록 인에이블 신호들(1114, 1116)을 더 제공한다. 부스트 유닛들(1118, 1120)은 예를 들어, 도 8-9와 관련하여 설명될 수 있다. 디코더들(1110, 1112)의 제2 스테이지의 입력 전압을 승압시킴으로써, 전압 승압된 WLR, WLW 신호들(1122, 1124)이 달성된다. 더 높은 판독/기록 속도의 이러한 결과 및 승압된 WLW 신호(1124)는 또한 도 1과 관련하여 상술한 바와 같이 비트셀의 단일 기록 액세스 트랜지스터 설계를 용이하게 한다. 일부 실시예들에 따르면, WLR 신호를 디코딩하기 위한 디코더의 제2 스테이지(1110)에 대한 입력 전압은 승압되지 않고, 따라서 WLR 신호가 승압되지 않는다는 것을 야기한다는 것을 유의해야 한다. 일부 실시예들에 따르면, 디코더들의 제2 스테이지(1110, 1112)로의 전압 입력은 제1 공급 전압(VDD)보다 더 높은 전압을 갖는 제2 공급 전압의 결과이고, 예를 들어, 제2 공급 전압은 2 VDD일 수 있다는 것을 또한 유의해야 한다.
승압된 WLR/WLW(1122, 1124)은 메모리 어레이(1126)에 의해 수신된다. 메모리 어레이는 행들 및 열들을 갖는 매트릭스로 배치된 복수의 메모리 셀들을 포함한다. 메모리 어레이(1126)는 복수의 워드라인들을 더 포함하며, 각 워드라인(WL)은 복수의 메모리 셀들의 행을 포함한다. 메모리 어레이는 복수의 비트라인 쌍들을 더 포함하고, 각각의 비트라인 쌍은: 복수의 메모리 셀들의 열; 비트라인 쌍의 메모리 셀들의 판독을 위해 배치된 판독 비트라인(RBL); 및 비트라인 쌍의 메모리 셀들에 기록하기 위해 배치된 기록 비트라인(WBL)을 포함한다. 메모리 어레이의 각각의 메모리 셀은 상기 도 1과 관련하여 설명된 바와 같이 정적 랜덤 액세스 메모리(SRAM) 비트셀을 포함한다.
도 11에서, 단일 기록 비트라인(WBL)(1130)만이 도시되고, 판독 비트라인(RBL)은 설명의 용이함을 위해 생략되었다. 메모리의 WBL은 추가의 부스트 회로(1128)에 결합되어, WBL의 전압 레벨이 증가될 수 있다. 이는 메모리의 기록 속도를 증가시킬 것이다. 일부 실시예들에 따르면, WBL(1130)은 대신에 제1 공급 전압보다 높은 전압을 갖는 제2 공급 전압에 결합된다.
상기는, 기록 동작 동안 WWL 및 WBL이 2xVDD로 승압되기 때문에 단일 기록 BL(WBL)로 메모리의 기록 동작을 가능하게 할 수 있다.
요약하면, 개시된 실시예들은 일반적으로 전자 하드웨어 메모리들 분야에 관한 것으로, 특히 저전압 SRAM에 관한 것이다.

Claims (16)

  1. 제1 공급 전압(VDD)에 연결된 메모리로서, 상기 메모리는,
    행들 및 열들을 갖는 매트릭스로 배치된 복수의 메모리 셀들;
    복수의 워드라인들, 각 워드라인(WL)은 복수의 메모리 셀들의 행을 포함함;
    복수의 비트라인 쌍들을 포함하되, 각각의 비트라인 쌍은:
    상기 복수의 메모리 셀들의 열;
    상기 비트라인 쌍의 메모리 셀들의 판독을 위해 배치된 판독 비트라인(RBL); 및
    상기 비트라인 쌍의 메모리 셀들에 기록하기 위해 배치된 기록 비트라인(WBL)을 포함하고;
    각각의 메모리 셀은 정적 랜덤 액세스 메모리(SRAM) 비트셀(100)을 포함하며, 상기 정적 랜덤 액세스 메모리 비트셀은:
    2개의 교차 결합된 인버터들(I1, I2);
    상기 메모리 셀을 포함하는 WBL로부터 SRAM 비트셀에 데이터를 공급하 도록 배치된 단일 기록 액세스 트랜지스터(M1), 상기 단일 기록 액세스 트랜 지스터는 기록 워드 라인(WWL) 신호를 사용하여 활성화되도록 배치됨; 및
    상기 SRAM 비트셀로부터 데이터를 공급하도록 배치된 제1 판독 액세스 트랜지스터(M2) 및 제2 판독 액세스 트랜지스터(M3)를 포함하고, 상기 제2 판독 액세스 트랜지스터(M3)는 판독 워드 라인(RWL) 신호를 사용하여 활성화 되도록 배치되고, 상기 제1 판독 액세스 트랜지스터(M2)는 2개의 교차 결합
    된 인버터들에 의해 저장된 데이터를 변환하도록 배치됨,
    상기 비트셀은 메모리 셀의 판독 작동 동안 제1 판독 액세스 트랜지스터(M2)를 그라운드에 연결하고, 그렇지 않으면 제1 판독 액세스 트랜지스터(M2)를 제1 공급 전압에 연결시키도록 배치된, 메모리.
  2. 제1항에 있어서,
    상기 2개의 교차 결합된 인버터들은 크기가 비대칭인, 메모리.
  3. 제1항 내지 제2항 중 어느 한 항에 있어서,
    상기 복수의 워드라인들의 각각의 WL은 제1 및 제2 디코더(400, 500, 600, 700)에 연결되고,
    상기 제1 디코더는 판독 어드레스를 디코딩하고, RWL 신호를 출력하여 WL의 메모리 셀들에 포함된 SRAM 비트셀들의 데이터를 판독하기 위한 WL을 선택하도록 배치되고, 이로써 상기 선택된 WL은 판독 데이터에 선택된 WL의 메모리 셀들의 판독 데이터 액세스 트랜지스터들을 공급할 것이고; 그리고
    상기 제2 디코더는 기록 어드레스를 디코딩하고, WWL 신호를 출력하여 선택된 WL의 메모리 셀들에 포함된 SRAM 비트셀에 데이터를 기록하기 위한 WL을 선택하도록 배치되고, 이로써 상기 선택된 WL은 선택된 WL의 메모리 셀들의 기록 액세스 트랜지스터들에 데이터가 공급될 것인, 메모리.
  4. 제3항에 있어서,
    상기 제1 및 제2 디코더는 복수의 트랜지스터들(402, 502, 602, 702)을 포함하고,
    상기 각각의 트랜지스터는 트랜지스터를 활성화 및 비활성화시키도록 배치된 선택 신호(404, 504)에 연결됨,
    상기 복수의 트랜지스터들은 트리 구조로 배치되고, 상기 트리 구조의 각각의 브랜치는 단일 트랜지스터를 포함하며, 상기 트리 구조는 적어도 2개의 루트 브랜치들을 포함하고, 루트 브랜치가 아닌 트리 구조 내의 각각의 브랜치는 단일의 부모 브랜치를 가지며, 상기 트리 구조의 각각의 리프 브랜치는 메모리로부터 데이터의 판독 또는 기록을 위한 WL을 선택하기 위한 RWL 또는 WWL 신호를 제공하도록 배치되며,
    상기 판독 어드레스 또는 기록 어드레스는 판독 어드레스 또는 기록 어드레스에 각각 기초하여 정확한 WL을 선택하기 위해 루트 브랜치와 리프 브랜치 사이의 경로를 따라 복수의 트랜지스터들 중 트랜지스터들을 활성화하기 위한 선택 신호들을 제공하는데 사용되는, 메모리.
  5. 제4항에 있어서,
    상기 트리 구조는 n개의 레벨들을 갖고, 상기 트리 구조에 배치된 복수의 트랜지스터들은 PMOS 트랜지스터들이며, 리프 브랜치에 포함된 각각의 PMOS 트랜지스터는 그라운드에 연결된 n개의 병렬로 배치된 NMOS 트랜지스터들에 연결되고, 상기 판독 어드레스 또는 기록 어드레스는, 정확한 WL을 나타내지 않는 트리 구조의 리프 브랜치들에서 적어도 하나의 NMOS 트랜지스터들이 상기 리프 브랜치들에 존재하는 임의의 전압을 그라운드로 방전시키도록 활성화될 수 있도록, n개의 NMOS 트랜지스터들에 대한 선택 신호들을 제공하는데 사용되는, 메모리.
  6. 제4항에 있어서,
    트리 구조로 배치된 상기 복수의 트랜지스터들은 PMOS 트랜지스터이고, 상기 복수의 PMOS 트랜지스터들 각각은 그라운드에 연결된 NMOS 트랜지스터에 연결되며, 상기 판독 어드레스 또는 기록 어드레스는, 정확한 WL을 나타내지 않는 트리 구조의 리프 브랜치들에 대한 PMOS 트랜지스터들의 루트를 따르는 적어도 하나의 NMOS 트랜지스터가 상기 리프 브랜치들에 존재하는 임의의 전압을 그라운드로 방전시키도록 활성화될 수 있도록 NMOS 트랜지스터들에 대한 선택 신호들을 제공하는데 사용되는, 메모리.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 트리 구조는 정확히 2개의 루트 브랜치들을 갖고, 리프 브랜치들이 아닌, 트리 구조의 각각의 브랜치는 2개의 자식 브랜치들을 가지며, 상기 판독 어드레스 또는 기록 어드레스의 제1 비트는 2개의 루트 브랜치들 중 하나를 활성화하는데 사용되고, 상기 판독 어드레스 또는 기록 어드레스 내의 각각의 후속 비트는 부모 브랜치의 2개의 자식 브랜치들 중 하나의 트랜지스터를 활성화하는데 사용되며, 트랜지스터는 판독 어드레스 또는 기록 어드레스에서 선행 비트에 의해 활성화되어온, 메모리.
  8. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 트리 구조는 n≥2개의 레벨들을 갖고, 상기 트리 구조는 >2개의 루트 브랜치들을 포함하며, 리프 브랜치가 아닌 트리 구조 내의 각각의 브랜치는 >2개의 자식 브랜치들을 포함하고;
    상기 트리 구조 내의 n개의 레벨들의 각 레벨의 선택 신호들은 판독 어드레스 또는 기록 어드레스의 전용 비트들을 수신하는 추가 디코더에 의해 제어되고, 상기 트리 구조의 X 레벨들의 각 레벨의 선택 신호들을 제어하는 추가 디코더는 제1 또는 제2 디코더와 상이한, 메모리.
  9. 제8항 중 어느 한 항에 있어서,
    상기 추가 디코더는 제4항 내지 제8항 중 어느 한 항에 제시된 바와 같은 디코더인, 메모리.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 단일 기록 액세스 트랜지스터(M1)의 전압 레벨을 제1 전압의 레벨보다 높은 전압 레벨로 증가시키기 위한 제1 부스트 회로(800, 900)를 더 포함하는, 메모리.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제2 판독 액세스 트랜지스터(M3)의 전압 레벨을 제1 전압의 레벨보다 더 높은 전압 레벨로 증가시키기 위한 제2 부스트 회로(800, 900)를 더 포함하는, 메모리.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 메모리의 각각의 WBL들은 WBL의 전압 레벨을 제1 전압의 레벨보다 더 높은 전압 레벨로 증가시키도록 배치된 추가의 부스트 회로(800, 900)에 결합된, 메모리.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 메모리의 RBL들 각각은 RBL의 전압 레벨을 제1 전압의 레벨보다 더 높은 전압 레벨로 증가시키도록 배치된 추가의 부스트 회로(800, 900)에 결합되는, 메모리.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 부스트 회로, 제2 부스트 회로, 및 복수의 추가의 부스트 회로들 중 적어도 하나는:
    적어도 제1 및 제2 전하 펌프 유닛을 포함하고, 상기 각각의 전하 펌프 유닛은 4개의 교차 결합된 트랜지스터들 및 2개의 커패시터들을 포함하며, 상기 각각의 전하 펌프 유닛은 공급 전압에 의해 공급되고, 각각의 전하 펌프 유닛은 제1 전압을 수신하기 위한 입력 및 제1 전압보다 더 높은 제2 전압을 전달하기 위한 출력을 더 포함하며, 상기 각각의 전하 펌프 유닛은 2개의 커패시터들을 통해 클럭 신호, 및 180도 위상 변이된 버전의 클럭 신호를 수신하기 위해 배치되며, 상기 제2 전하 펌프의 입력은 클럭 신호에 의해 제어되는 인버터를 통해 제1 전하 펌프의 출력에 연결되는, 메모리.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 공급 전압은 메모리의 단일 공급 전압인, 메모리.
  16. 제1항 내지 제14항 중 어느 한 항에 있어서,
    - 상기 단일 기록 액세스 트랜지스터,
    - 상기 제2 판독 액세스 트랜지스터,
    - 상기 메모리의 각각의 기록 비트라인들, 및
    - 상기 메모리의 각각의 판독 비트라인들 중 적어도 하나는:
    제1 공급 전압보다 더 높은 전압을 갖는 제2 공급 전압에 결합되는, 메모리.
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