CN218585644U - 存储器装置 - Google Patents

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CN218585644U CN202221330476.8U CN202221330476U CN218585644U CN 218585644 U CN218585644 U CN 218585644U CN 202221330476 U CN202221330476 U CN 202221330476U CN 218585644 U CN218585644 U CN 218585644U
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包家豪
林建隆
杨智铨
张瑞文
张朝渊
张峰铭
洪连嵘
王屏薇
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Abstract

一种存储器装置，包含存储器单元矩阵、预充电电路，以及预充电辅助电路。存储器单元矩阵具有多个存储器单元，多个存储器单元排列在具有多个行及多个列的矩阵中。多个行中的每一行包含连接至第一位元线及第二位元线的第一多个存储器单元。预充电电路连接存储器单元矩阵。预充电电路从第一端预充电第一位元线及第二位元线。预充电辅助电路连接存储器单元矩阵。预充电辅助电路从第二端预充电第一位元线及第二位元线。

Description

存储器装置
技术领域
本实用新型实施例涉及存储器装置，特别涉及包含预充电辅助电路的存储器装置。
背景技术
集成电路存储器(integrated circuit memory)的一种常见的类型为静态随机存取存储器(static random access memory(SRAM))装置。典型的SRAM存储器装置包含存储器单元(memory cell)的矩阵，每个存储器单元具有两个交叉耦接的反向器(inverter)，如一个闩锁(latch)存储元件一般运行，以及两个开关(switch)，将上述两个反向器连接到互补的位元线(complementary bit lines)，以将数据传入或传出上述存储器单元。上述开关由字元线(word line) 控制。当上述开关关闭时，上述存储器单元维持在上述存储器单元的两个稳定状态中的一个。当要将数据写入上述存储器单元时，要写入的值及其补数(complement)值被放到上述位元线上，并且同时使能(raise)上述字元线。当要将值读出上述存储器单元时，两条位元线都预先充电到高电位，并且使能上述字元线。与上述存储器单元包含零的值的节点相对的上述字元线开始放电，提供可以被检测并从存储器输出的差异信号(differing signal)。
实用新型内容
为了增加预充电的速度，并且进而提升存储器读取、写入的速度，本公开提供位元线更快速的预充电。更精确地来说，本公开提供一种预充电辅助电路，能够帮助位元线从两端进行预充电。
本实用新型的实施例有关于存储器装置，包含：存储器单元矩阵 (memory cellarray)、预充电电路(pre-charge circuit)，以及预充电辅助电路 (pre-charge assistcircuit)。存储器单元矩阵包含排列在矩阵中的多个存储器单元(memory cell)，矩阵具有多个行及多个列，其中多个行中的每一行包含连接至第一位元线(bit line)及第二位元线的第一多个存储器单元；预充电电路连接存储器单元矩阵，其中预充电电路从第一端预充电第一位元线及第二位元线；预充电辅助电路连接存储器单元矩阵，其中预充电辅助电路从第二端预充电第一位元线及第二位元线，第二端与第一端相对。
在一实施例中，上述预充电辅助电路包含一晶体管，其中上述晶体管的一源极/漏极连接一供应电压，上述晶体管的一漏极/源极在上述第二端连接上述第一位元线及上述第二位元线，其中上述晶体管的一栅极被配置以接收预充电辅助信号，其中当上述预充电辅助信号上升到一预定值时，上述晶体管开启，并将上述第一位元线及上述第二位元线连接到上述供应电压。
在一实施例中，上述预充电辅助电路包含多个晶体管，上述多个晶体管以并联的方式彼此连接，每个上述多个晶体管的一源极/漏极连接一供应电压，每个上述多个晶体管的一漏极/源极连接上述第一位元线及上述第二位元线，每个上述多个晶体管的一栅极被配置以接收预充电辅助信号。
在一实施例中，基于上述第一多个晶体管的数量决定上述多个晶体管的数量。
在一实施例中，上述预充电辅助信号与一读取使能信号或一写入使能信号有关。
在一实施例中，上述多个列中的每一列包含连接至一字元线的第二多个存储器单元。
在一实施例中，上述第二位元线与上述第一位元线互补。
在本实用新型其他实施例中，存储器装置包含：第一多个存储器单元、第一位元线、第一互补位元线、预充电电路，以及预充电辅助电路。第一多个存储器单元排列在存储器单元矩阵的第一行中；第一位元线连接第一多个存储器单元中的每一者；第一互补位元线连接第一多个存储器单元中的每一者；预充电电路连接第一位元线及第一互补位元线，其中预充电电路连接第一位元线及第一互补位元线的接近端(near end)；预充电辅助电路连接第一位元线及第一互补位元线，其中预充电辅助电路连接第一位元线及第一互补位元线的远离端(far end)。
在一实施例中，上述预充电辅助电路包含一或多个晶体管，其中每个上述一或多个晶体管的一源极/漏极连接一供应电压，每个上述一或多个晶体管的一漏极/源极连接上述第一位元线及上述第一互补位元线，每个上述一或多个晶体管的栅极被配置以接收预充电信号。
在一实施例中，当上述预充电信号到达一预定逻辑值时，上述一或多个晶体管被配置以将上述第一位元线及上述第一互补位元线连接到上述供应电压。
本实用新型的实施例有关于存储器装置的位元线的预充电方法，包含：提供第一多个存储器单元，上述多个存储器单元排列在存储器单元矩阵的第一行中；提供第一位元线，上述第一位元线连接第一多个存储器单元中的每一者；提供第一互补位元线，上述第一互补位元线连接第一多个存储器单元中的每一者；经由预充电电路从接近端预充电第一位元线及第一互补位元线，其中预充电电路连接第一位元线及第一互补位元线的接近端；以及经由预充电辅助电路从远离端预充电第一位元线及第一互补位元线，其中预充电辅助电路连接第一位元线及第一互补位元线的远离端。
附图说明
本实用新型实施例阅读以下实施方式配合附带的附图能够最好的理解。应该注意的是，根据业界的标准做法，多个特征并未依照比例绘制。事实上，为了清楚的讨论，多个特征的尺寸(dimension)可以随意地增加或减少。
图1示意说明本实用新型实施例范例的存储器装置。
图2示意说明本实用新型实施例范例的存储器装置的存储元件。
图3是本实用新型实施例的图表，用以示意说明在读取操作期间存储器装置的电压电平(voltage level)。
图4示意说明本实用新型实施例的存储器装置的其他范例。
图5示意说明本实用新型实施例的存储器装置的其他范例。
图6是本实用新型实施例的流程图，示意说明用以将存储器装置的位元线对(bitline pair)预充电的方法。
【附图标记列表】
100：存储器装置
102：存储器单元矩阵
104：列解码器
106：读取/写入电路
108：预充电辅助电路
110[1][1]～110[m-1][1],110[m][1]～110[1][n]～110[m-1][n],110[m][n],110：存储器单元
112[1]：第[1]行
112[n]：第[n]行
114：预充电电路
116：写入电路
118：感测放大器
120：预充电辅助电路晶体管
120[1]：第[1]晶体管
120[n]：第[n]晶体管
120[1][1],120[n][1]：第一晶体管
120[1][2],120[n][2]：第二晶体管
122[1]～122[n]：晶体管
BL,BL[1]～BL[n]：位元线
BLB,BLB[1]～BLB[n]：互补位元线
WL,WL[1]～WL[m-1],WL[m]：字元线
VDD：供应电压
202：交叉耦接的反向器
202a：第一反向器
202a1,M1：第一反向器的第一晶体管
202a2,M2：第一反向器的第二晶体管
202b：第二反向器
202b1,M3：第二反向器的第一晶体管
202b2,M4：第二反向器的第二晶体管
204a,M5：第一传输栅晶体管
204b,M6：第二传输栅晶体管
Q,QB：节点
300：图表
302：第一曲线
304：第二曲线
306：第三曲线
308：预充电阶段
310：读取阶段
T0,T1,T2：时间
SN BL/BLB：位元线对的接近端上的电压电平
SF BL/BLB：位元线对的远离端上的电压电平
600：方法
610,620,630,640,650：方块
具体实施方式
以下提供多个不同的实施例或范例，以执行所提供的标的的不同特征。以下描述元件及排列(arrangement)的特定范例以简化本实用新型的实施例。这些范例当然仅是范例而不应该是限制。举例来说，在以下实施方式中的一第一特征形成在一第二特征之上可以包含上述第一特征及上述第二特征直接接触(contact)方式形成的实施例，也可以包含额外特征形成在上述第一特征及上述第二特征之间的实施例，在这种情况下上述第一特征及上述第二特征并不会直接接触。此外，本公开会在多个范例中重复参考编号及/或字母。这样的重复是为了简洁及清楚，本身并不用以决定多个实施例及/或配置之间的关系。
此外，为了方便描述，空间相对关系用语(例如“以下”、“之下”、“低于”、“以上”、“高于”等)在此被用以描述如图所示的一个元件或特征与另一个元件或特征之间的关系。空间相对关系用语旨在包含使用中或操作中的装置除了图中所描述的方向以外的不同方向。装置可以在别的方向(旋转 90度或在其他方向)且在此使用的空间相对关系用语可以做出相应的解读。
如上所述，读取操作在开始时会将连接存储器单元的两条字元线预充电到预定的电压电平。当存储器单元的字元线被启动(activate)时，存储器单元将位元线中特定的一条拉低(pull low)。感测放大器(sense amplifier)感测两条位元线之间的差异，并对应地输出相应的数据值。之后将位元线预充电，使下一次的读取操作更顺利。为了便于快速操作，本公开提供位元线更快速的预充电。更精确地来说，本公开提供一种预充电辅助电路，能够帮助位元线从两端进行预充电。
图1示意说明本实用新型实施例的附图，用以示意说明范例的存储器装置100。如图1所示，存储器装置100包含存储器单元矩阵102、列解码器(row decoder)104(也称为字元线驱动电路(word line driver circuit))、读取/写入 (read/write)电路106，以及预充电辅助电路108。对于本领域的普通技术人员而言，在阅读完本公开后将十分清楚存储器装置100可以包含图1未示出的额外元件。
存储器单元矩阵102包含多个存储器单元(标注为110[1][1]到 110[m-1][1]、110[m][1]到110[1][n]到110[m-1][n]，以及110[m][n])。上述多个存储器单元中的每一者可以存储一个位元(bit)的信息(即，位元值0或位元值1)，因此也被称为位元单元。在一些范例中，存储器单元可以为SRAM、动态随机存取存储器(dynamic random access memory(DRAM))、磁阻式随机存取存储器(magnetoresistance random access memory(MRAM))、电阻式随机存取存储器(resistance random access memory(RRAM))等。范例的存储器单元参照本公开的图2有更详细的描述。存储器单元矩阵102还包含多个字元线 (标注为WL[1]到WL[m-1]，以及WL[m])及多个位元线对(pair)(即，位元线、互补位元线(bit line bar)或互补的位元线对(complementary bit line pairs))(标注为(BL[1],BLB[1])到(BL[n],BLB[n]))。
存储器单元矩阵102的多个存储器单元排列在具有多个行及多个列的矩阵(例如m个列及n个行)中。多个行中的每一行包含第一多个存储器单元。举例来说，如图1所示，第[1]行112[1]包含标注为110[1][1]到110[m-1][1]，以及110[m][1]的第一多个存储器单元，以此类推到第[n]行112[n]包含标注为 110[1][n]到110[m-1][n]，以及110[m][n]的第一多个存储器单元。
存储器单元矩阵102的每一行与一位元线对有关，该行中的第一多个存储器单元中的每一者与相关的位元线对连接。举例来说，第[1]行112[1]与位元线BL[1]及互补位元线BLB[1]有关，第[1]行112[1]的第一多个存储器单元中的每一者(标注为110[1][1]到110[m-1][1]，以及110[m][1])连接位元线BL[1] 及互补位元线BLB[1]。同样地，第[n]行112[n]与位元线BL[n]及互补位元线BLB[n]有关，第[n]行112[n]的第一多个存储器单元中的每一者(标注为 110[1][n]到110[m-1][n]，以及110[m][n])连接位元线BL[n]及互补位元线 BLB[n]。
存储器单元矩阵102的每一列包含第二多个存储器单元。举例来说，第 [1]列包含标注为110[1][1]到110[1][n]的第二多个存储器单元，以此类推到第 [m-1]列包含标注为110[m-1][1]到110[m-1][n]的第二多个存储器单元，以及第[m]列包含标注为110[m][1]到110[m][n]的第二多个存储器单元。此外，每一列与一条字元线有关，该列中的第二多个存储器单元中的每一者连接相关的字元线。举例来说，第[1]列与字元线WL[1]有关，第[1]列的第二多个存储器单元中的每一者(标注为110[1][1]到110[1][n])连接字元线WL[1]。同样地，第[m-1]列与字元线WL[m-1]有关，第[m-1]列的第二多个存储器单元中的每一者(标注为110[m-1][1]到110[m-1][n])连接字元线WL[m-1]。此外，第 [m]列与字元线WL[m]有关，第[m]列的第二多个存储器单元中的每一者(标注为110[m][1]到110[m][n])连接字元线WL[m]。
图2为本实用新型实施例的电路图，用以示意说明存储器单元矩阵102 的一范例的存储器单元110。图2的存储器单元110为SRAM装置。然而，其他类型的存储装置例如DRAM、MRAM、RRAM等也在本实用新型的考虑范围内。如图2所示，存储器单元110包含一对交叉耦接的反向器202。交叉耦接的反向器202包含第一反向器202a及第二反向器202b。第一反向器202a 连接在供应电压(supply voltage)VDD及地之间。同样地，第二反向器202b也连接在供应电压VDD及地之间。举例来说，第一反向器202a与第二反向器 202b在节点Q及节点QB上交叉耦接。交叉耦接的反向器202将第一位元值存储在节点Q，并将第二位元值存储在节点QB。因此，节点Q也可以被称为第一数据节点，节点QB也可以被称为第二数据节点。在范例中，节点QB与节点Q互补。
第一反向器202a包含第一反向器的第一晶体管(transistor)202a1(也标注为M1)，以及第一反向器的第二晶体管202a2(也标注为M2)。第一反向器的第一晶体管202a1的源极(source)连接至节点QB，第一反向器的第一晶体管 202a1的漏极(drain)连接至地。第一反向器的第二晶体管202a2的源极连接至供应电压VDD，第一反向器的第二晶体管202a2的漏极连接至节点QB。第一反向器的第一晶体管202a1及第一反向器的第二晶体管202a2两者的栅极 (gate)连接至节点Q，因此将第一反向器202a与第二反向器202b交叉耦接。
在范例中，第一反向器的第一晶体管202a1是n通道金属氧化物半导体(n-channelmetal oxide semiconductor(NMOS))晶体管，第一反向器的第二晶体管202a2是p通道金属氧化物半导体(PMOS)晶体管。然而，对本领域的普通技术人员而言，在阅读完本公开后将会了解其他类型的晶体管，例如，金属氧化物半导体场效晶体管(metal oxidesemiconductor field effect transistor(MOSFET))、NMOS晶体管、PMOS晶体管，或是互补性金属氧化半导体(complementary metal oxide semiconductor(CMOS))晶体管也可以被用以作为第一反向器的第一晶体管202a1及第一反向器的第二晶体管202a2。此外，第一反向器的第一晶体管202a1及第一反向器的第二晶体管202a2是对称的(symmetrical)。也就是说，第一反向器的第一晶体管202a1及第一反向器的第二晶体管202a2的源极可以为漏极，漏极可以为源极。
第二反向器202b包含第二反向器的第一晶体管202b1(也标注为M3)，以及第二反向器的第二晶体管202b2(也标注为M4)。第二反向器的第一晶体管 202b1的源极连接至节点Q，第二反向器的第一晶体管202b1的漏极连接至地。第二反向器的第二晶体管202b2的源极连接至供应电压VDD，第二反向器的第二晶体管202b2的漏极连接至节点Q。第二反向器的第一晶体管202b1 及第二反向器的第二晶体管202b2两者的栅极连接至节点QB，因此将第二反向器202b与第一反向器202a交叉耦接。
在范例中，第二反向器的第一晶体管202b1是nMOS晶体管，第二反向器的第二晶体管202b2是pMOS晶体管。然而，对本领域的普通技术人员而言，在阅读完本公开后将会了解其他类型的晶体管，例如，MOSFET、nMOS 晶体管、pMOS晶体管，或是CMOS晶体管也可以被用以作为第二反向器的第一晶体管202b1及第二反向器的第二晶体管202b2。此外，第二反向器的第一晶体管202b1及第二反向器的第二晶体管202b2是对称的。也就是说，第二反向器的第一晶体管202b1及第二反向器的第二晶体管202b2的源极可以为漏极，漏极可以为源极。
存储器单元110还包含第一传输栅晶体管(pass gate transistor)204a(也标注为M5)及第二传输栅晶体管204b(也标注为M6)。第一传输栅晶体管204a的源极连接至互补位元线BLB，第一传输栅晶体管204a的漏极连接节点QB。第一传输栅晶体管204a的栅极连接字元线WL。此外，第二传输栅晶体管204b 的源极连接位元线BL，第二传输栅晶体管204b的漏极连接节点Q。第二传输栅晶体管204b的栅极连接字元线WL。
第一传输栅晶体管204a及第二传输栅晶体管204b为NMOS晶体管。然而，对本领域的普通技术人员而言，在阅读完本公开后将会了解其他类型的晶体管，例如，MOSFET、NMOS晶体管、PMOS晶体管，或是CMOS晶体管也可以被用以作为第一传输栅晶体管204a及第二传输栅晶体管204b。此外，第一传输栅晶体管204a及第二传输栅晶体管204b是对称的。也就是说，第一传输栅晶体管204a及第二传输栅晶体管204b的源极可以为漏极，漏极可以为源极。
当被使能(enable)时，第一传输栅晶体管204a将节点QB连接到互补位元线BLB。同样地，当被使能时，第二传输栅晶体管204b将节点Q连接到位元线BL。当字元线WL为了在存储器单元110中执行读取或写入操作而被选择及充电时，第一传输栅晶体管204a及第二传输栅晶体管204b被使能。
参考回图1，列解码器104连接至存储器单元矩阵102。列解码器104选择存储器单元矩阵102多个字元线中的一个字元线，并将被选择的字元线充电到预定的逻辑值(例如逻辑“高(high)”)，以执行读取操作或写入操作。在范例中，列解码器104包含多个逻辑算子(logic operator)，用以解码位址输入以选择要充电的字元线。
读取/写入电路106连接至存储器单元矩阵102，并在存储器单元矩阵102 中执行读取及写入操作。在一些范例中，读取/写入电路106包含预充电电路 114、写入电路116，以及感测放大器118。在一些范例中，感测放大器118 也被称为读取电路118。虽然预充电电路114在图上作为读取/写入电路106的一部分示出，在一些范例中，预充电电路114可以与读取/写入电路106分离。在一些范例中，读取/写入电路106可以包含没有在图1中展示的额外元件。
预充电电路114会将存储器单元矩阵102的位元线对预充电到预定的电压电平。在一些范例中，预充电电路114将位元线对预充电到大致等于电源电压(即，VDD)的电压电平。在一些其他范例中，预充电电路114将位元线对预充电到大致等于电源电压的一半(即，VDD/2)的电压电平。举例来说，预充电电路114将存储器单元矩阵102的位元线对预充电到VDD以预备读取操作的进行。在范例的实施例中，预充电电路114从第一端或接近端预充电位元线对。在范例中，上述接近端是指上述位元线对在距离上最靠近预充电电路114的多个端。在范例中，上述距离可以指物理距离或连接器的长度。
写入电路116提供将要存储在存储器单元矩阵102中的数据。举例来说，写入电路116提供将要存储在存储器单元矩阵102的一或多个存储器单元的节点Q及节点QB中的位元值，以进行写入操作。为了进行写入操作，当对应的字元线WL被充电到逻辑“高”时，写入电路116经由位元线对连接一或多个存储器单元的节点Q及节点QB，并将位元值存储在节点Q及节点QB。
感测放大器118将位元线上的电压电平与互补位元线上的电压电平做比较，并提供读取操作的输出，上述输出代表存储在存储器单元矩阵102的存储器单元中的数据。举例来说，当相关的字元线WL因为读取操作被充电到逻辑“高”时，位元线及互补位元线分别连接节点Q及节点QB。当位元线及互补位元线连接至节点Q及节点QB时，位元线及互补位元线上的电压电平从预充电的电压电平改变。感测放大器118将位元线上的电压电平与互补位元线上的电压电平做比较，并基于比较结果为读取操作提供输出，上述输出指示存储在节点Q及节点QB上的值。
预充电辅助电路108辅助位元线对进行预充电。在一些范例中，预充电辅助电路108从第二端将位元线对预充电，上述第二端与上述第一端相对，预充电电路114从上述第一端将位元线对预充电。上述第二端也被称为远离端(far end)/远端。在一些范例中，预充电辅助电路108及预充电电路114大致上同时将位元线对预充电，因此增加预充电的速度及位元线对预充电的均匀性(uniformity)。预充电辅助电路108因应于预充电辅助信号或使能信号，将位元线对的第二端连接到供应电压VDD(或是其他预定的电压，例如 VDD/2)，以此辅助位元线对预充电。举例来说，预充电辅助电路108因应于预充电辅助信号掉到逻辑“低(low)”，将位元线对的第二端连接到供应电压 VDD。在一些范例中，预充电辅助信号从预充电电路114所接收。在一些范例中，预充电电路114在读取操作或写入操作结束后传送预充电辅助信号。在一些其他范例中，预充电电路114在读取操作或写入操作之前传送预充电辅助信号。
图3是本实用新型实施例的图表300，用以指示存储器装置100的电压电平。更精确来说，图3是本实用新型实施例的图表300，用以指示在读取操作期间存储器装置100的一或多个存储器单元在位元线对上的电压电平。举例来说，图表300的第一曲线302指示在被选择的字元线WL上的电压电平、图表300的第二曲线304指示在位元线对的接近端上的电压电平(标注为SN BL/BLB)，以及图表300的第三曲线306指示在位元线对的远离端上的电压电平(标注为SF BL/BLB)。
如图3所示，在预充电阶段308中，字元线WL上的电压电平是逻辑“低”，位元线对的接近端上的电压电平(SN BL/BLB)是逻辑“高”，位元线对的远离端上的电压电平(SF BL/BLB)也是逻辑“高”。从预充电阶段308开始，读取操作转变为读取阶段310。举例来说，读取阶段310在时间T0经由读取使能信号(read enable signal)使能。在读取阶段310中，如第一曲线302所示，被选择的字元线WL被充电至逻辑“高”。此外，位元线对在读取阶段310中断开与预充电电路114的连接，并且连接至存储器单元110的节点Q及节点QB。因此，如第二曲线304所示，位元线对的接近端上的电压电平(SN BL/BLB) 从预充电电压电平下降。此外，如第三曲线306所示，位元线对的远离端的电压电平(SF BL/BLB)也从预充电电压电平下降。
读取操作在读取阶段310之后转换回预充电阶段308，在预充电阶段308 中字元线WL被设为无效(de-asserted)，位元线对为下一次读取或写入操作进行预充电。举例来说，如图表300所示，读取操作在时间T1从读取阶段310 转换为预充电阶段308。在预充电阶段中，位元线对被预充电到预充电电压电平。举例来说，如第一曲线302所示，字元线WL被设为无效，并且字元线WL的电压电平下降到逻辑“低”。此外，如第二曲线304所示，在位元线对的接近端上的电压电平在时间T2上升到预充电电压电平。同样地，如第三曲线306所示，在位元线对的远离端上的电压电平在时间T2也上升到预充电电压电平。因此，根据范例的实施例，位元线对的两端大致上同时到达预充电电压电平。
参考回图1，预充电辅助电路108包含预充电辅助电路晶体管120。在一些范例中，预充电辅助电路晶体管120是PMOS晶体管。预充电辅助电路晶体管120的源极连接供应电压VDD。预充电辅助电路晶体管120的漏极连接存储器单元矩阵102的位元线对。预充电辅助电路晶体管120的栅极接收预充电辅助信号，例如从预充电电路114接收。当接收到预充电辅助信号(或是预充电辅助信号降到逻辑“低”)时，预充电辅助电路晶体管120被使能，以将位元线对的第二端与供应电压VDD连接。在一些范例中，预充电辅助电路晶体管120可以将位元线对的第二端与其他电压连接，例如VDD/2。
虽然预充电辅助电路晶体管120在图中为PMOS晶体管，其他类型的晶体管(例如MOSFET、nMOS晶体管，或是CMOS晶体管)也在预充电辅助电路晶体管120的范围内。此外，预充电辅助电路晶体管120是对称的。也就是说，预充电辅助电路晶体管120的源极可以为漏极，预充电辅助电路晶体管 120的漏极可以为源极。
在范例中，预充电辅助电路108可以包含多于一个晶体管。图4示意说明本实用新型实施例的范例的存储器装置100，具有包含多于一个晶体管的预充电辅助电路108。举例来说，如图4所示，预充电辅助电路108包含多个晶体管(标注为122[1]到122[n])，上述多个晶体管以并联的方式彼此连接。举例来说，多个晶体管中的每一个的源极连接供应电压VDD，多个晶体管中的每一个的漏极连接存储器单元矩阵102的位元线对。多个晶体管中的每一个的栅极接收预充电辅助信号，并且当接收到预充电辅助信号时，将位元线对的第二端与供应电压连接。在一些范例中，多个晶体管中的每一个的源极可以连接其他电压电平，例如VDD/2。
此外，虽然多个晶体管中的每一个在图中为PMOS晶体管，其他类型的晶体管(例如MOSFET、NMOS晶体管，或是CMOS晶体管)也在本公开的范围内。此外，多个晶体管中的每一个是对称的。也就是说，多个晶体管中的每一个的源极可以为漏极，多个晶体管中的每一个的漏极可以为源极。
在一些范例中，预充电辅助电路108中的多个晶体管的数量，是基于存储器单元矩阵102的一行中的存储器单元的数量决定的。举例来说，当一行中的存储器单元数量小于等于128时，前述多个晶体管包含一个晶体管。在其他范例中，当一行中的存储器单元数量大于128并小于等于256时，前述多个晶体管包含两个晶体管。也就是说，多个晶体管可以对应于存储器单元矩阵102的一行中的每128存储器单元而包含一个晶体管。然而，不同数量的存储器单元(例如32、64、256等)也在本公开的范围内。
在一些范例中，预充电辅助电路108可以对应于每个位元线对包含一对晶体管。图5示意说明本实用新型实施例的范例的存储器装置100中的预充电辅助电路108，具有对应于每个位元线对的晶体管对。举例来说，如图5所示，预充电辅助电路108包含多个晶体管对(标注为120[1]到120[n])。多个晶体管对中的每一者有关于多个位元线对中的一者。举例来说，第[1]晶体管对 120[1]有关于第[1]位元线对BL[1]/BLB[1]，以此类推，第[n]晶体管对120[n] 有关于第[n]位元线对BL[n]/BLB[n]。
多个晶体管对中的每一个包含两个晶体管。举例来说，第[1]晶体管对 120[1]包含第一晶体管120[1][1]及第二晶体管120[1][2]。第一晶体管 120[1][1]有关于位元线BL[1]，第二晶体管120[1][2]有关于互补位元线 BLB[1]。举例来说，第一晶体管120[1][1]的源极连接供应电压VDD，第一晶体管120[1][1]的漏极连接位元线BL[1]的第二端。同样地，第二晶体管 120[1][2]的源极连接供应电压VDD，第二晶体管120[1][2]的漏极连接互补位元线BLB[1]的第二端。第一晶体管120[1][1]及第二晶体管120[1][2]的栅极接收预充电辅助信号，当接收到预充电辅助信号时，将位元线BL[1]及互补位元线BLB[1]的第二端连接供应电压，因此从第二端预充电位元线BL[1]及互补位元线BLB[1]。
同样地，第[n]晶体管对120[n]包含第一晶体管120[n][1]及第二晶体管 120[n][2]。第一晶体管120[n][1]有关于位元线BL[n]，第二晶体管120[n][2] 有关于互补位元线BLB[n]。举例来说，第一晶体管120[n][1]的源极连接供应电压VDD，第一晶体管120[n][1]的漏极连接位元线BL[n]的第二端。同样地，第二晶体管120[n][2]的源极连接供应电压VDD，第二晶体管120[n][2]的漏极连接互补位元线BLB[n]的第二端。第一晶体管120[n][1]及第二晶体管 120[n][2]的栅极接收预充电辅助信号，当接收到预充电辅助信号时，将位元线BL[n]及互补位元线BLB[n]的第二端连接供应电压，因此从第二端预充电位元线BL[n]及互补位元线BLB[n]。
虽然在附图中多个晶体管对中的每一个只包含两个晶体管，对本领域的普通技术人员而言，在阅读完本公开后将会了解多个晶体管对中的每一个可以包含超过两个晶体管。此外，虽然在附图中多个晶体管对中的每一个为 PMOS晶体管，其他晶体管类型(例如MOSFET、NMOS晶体管，或是CMOS 晶体管)也在本公开的范围内。此外，多个晶体管对中的每一个是对称的 (symmetrical)。也就是说，多个晶体管对中的每一个的源极可以为漏极，多个晶体管对中的每一个的漏极可以为源极。
图6是本实用新型实施例的流程图，示意说明用以将存储器装置的字元线预充电的方法600。举例来说，方法600可以用以对本公开第1-5图说明的存储器装置100的位元线对进行预充电。
在方法600的方块610中，提供第一多个存储器单元，上述第一多个存储器单元排列在存储器单元矩阵的第一行中。举例来说，提供第一多个存储器单元(标注为110[1][1]到110[m-1][1]，以及110[m][1])，排列在存储器单元矩阵102的第[1]行112[1]中。在其他范例中，提供第一多个存储器单元(标注为110[1][n]到110[m-1][n]，以及110[m][n])，排列在存储器单元矩阵102的第 [n]行112[n]中。
在方法600的方块620中，提供第一位元线，上述第一位元线连接第一多个存储器单元中的每一者。举例来说，提供位元线BL[1]，位元线BL[1] 连接第一多个存储器单元(标注为110[1][1]到110[m-1][1]，以及110[m][1])，上述多个存储器单元排列在存储器单元矩阵102的第[1]行112[1]中。在其他范例中，提供位元线BL[n]，位元线BL[n]连接第一多个存储器单元(标注为110[1][n]到110[m-1][n]，以及110[m][n])，上述多个存储器单元排列在存储器单元矩阵102的第[n]行112[n]中。
在方法600的方块630中，提供第一互补位元线，上述第一互补位元线连接第一多个存储器单元中的每一者。举例来说，提供互补位元线BLB[1]，互补位元线BLB[1]连接第一多个存储器单元(标注为110[1][1]到 110[m-1][1]，以及110[m][1])，上述多个存储器单元排列在存储器单元矩阵102的第[1]行112[1]中。在其他范例中，提供互补位元线BLB[n]，互补位元线BLB[n]连接第一多个存储器单元(标注为110[1][n]到110[m-1][n]，以及 110[m][n])，上述多个存储器单元排列在存储器单元矩阵102的第[n]行112[n] 中。
在方法600的方块640中，第一位元线及第一互补位元线经由预充电电路从接近端预充电。举例来说，位元线BL[1]及互补位元线BLB[1]经由预充电电路114从接近端预充电。预充电电路114连接位元线BL[1]及互补位元线BLB[1]的接近端。
在方法600的方块650中，经由预充电辅助电路从远离端预充电第一位元线及第一互补位元线。举例来说，经由预充电辅助电路108从远离端预充电位元线BL[1]及互补位元线BLB[1]。预充电辅助电路108连接至位元线 BL[1]及互补位元线BLB[1]的远离端。在范例中，位元线BL[1]及互补位元线 BLB[1]因此大致上同时从接近端及远离端充电。这增加了预充电的速度，并因此增加存储器装置100中读取及写入操作的速度。
根据范例的实施例，存储器装置包含：存储器单元矩阵、预充电电路，以及预充电辅助电路。存储器单元矩阵包含排列在矩阵中的多个存储器单元，矩阵具有多个行及多个列，其中多个行中的每一行包含连接至第一位元线及第二位元线的第一多个存储器单元；预充电电路连接存储器单元矩阵，其中预充电电路从第一端预充电第一位元线及第二位元线；预充电辅助电路连接存储器单元矩阵，其中预充电辅助电路从第二端预充电第一位元线及第二位元线，第二端与第一端相对。
在一些实施例中，预充电辅助电路包含晶体管，其中晶体管的源极/漏极连接供应电压，晶体管的漏极/源极在第二端连接第一位元线及第二位元线，其中晶体管的栅极被配置以接收预充电辅助信号。
在一些实施例中，当预充电辅助信号上升到预定值时，晶体管开启，并将第一位元线及第二位元线连接到供应电压。
在一些实施例中，上述晶体管包含以下之一者：PMOS晶体管、NMOS 晶体管、CMOS晶体管，以及MOSFET。
在一些实施例中，预充电辅助电路包含多个以并联的方式彼此连接的晶体管，其中每个晶体管的源极/漏极连接供应电压，每个晶体管的漏极/源极连接第一位元线及第二位元线，每个晶体管的栅极被配置以接收预充电辅助信号。
在一些实施例中，基于第一多个晶体管的数量决定多个晶体管的数量。
在一些实施例中，预充电辅助信号与读取使能信号有关。
在一些实施例中，预充电辅助信号与写入使能信号有关。
在一些实施例中，多个列中的每一列包含连接至字元线的第二多个存储器单元。
在一些实施例中，第二位元线与第一位元线互补。
在范例的实施例中，存储器装置包含：第一多个存储器单元、第一位元线、第一互补位元线、预充电电路，以及预充电辅助电路。第一多个存储器单元排列在存储器单元矩阵的第一行中；第一位元线连接第一多个存储器单元中的每一者；第一互补位元线连接第一多个存储器单元中的每一者；预充电电路连接第一位元线及第一互补位元线，其中预充电电路连接第一位元线及第一互补位元线的接近端；预充电辅助电路连接第一位元线及第一互补位元线，其中预充电辅助电路连接第一位元线及第一互补位元线的远离端。
在一些实施例中，预充电辅助电路包含一或多个晶体管，其中每个晶体管的源极/漏极连接供应电压，每个晶体管的漏极/源极连接第一位元线及第一互补位元线，每个晶体管的栅极被配置以接收预充电信号。
在一些实施例中，当预充电信号到达预定逻辑值时，一或多个晶体管被配置以将第一位元线及第一互补位元线连接到供应电压。
在一些实施例中，一或多个晶体管的数量取决于第一多个存储器单元的数量。
在一些实施例中，一或多个晶体管以并联的方式彼此连接。
在一些实施例中，一或多个晶体管包含以下之一者：PMOS晶体管、 NMOS晶体管、CMOS晶体管，以及MOSFET。
根据范例的实施例，存储器装置的位元线的预充电方法包含：提供第一多个存储器单元，上述多个存储器单元排列在存储器单元矩阵的第一行中；提供第一位元线，上述第一位元线连接第一多个存储器单元中的每一者；提供第一互补位元线，上述第一互补位元线连接第一多个存储器单元中的每一者；经由预充电电路从接近端预充电第一位元线及第一互补位元线，其中预充电电路连接第一位元线及第一互补位元线的接近端；以及经由预充电辅助电路从远离端预充电第一位元线及第一互补位元线，其中预充电辅助电路连接第一位元线及第一互补位元线的远离端。
在一些实施例中，经由预充电辅助电路从远离端预充电第一位元线及第一互补位元线的操作包含：经由预充电辅助电路从远离端与经由预充电电路从接近端大致上同时地预充电第一位元线及第一互补位元线。
在一些实施例中，经由预充电辅助电路从远离端预充电第一位元线及第一互补位元线的操作包含：当接收到预充电辅助信号时，经由预充电辅助电路从远离端预充电第一位元线及第一互补位元线。
在一些实施例中，接收预充电辅助信号的操作包含：从预充电电路接收预充电辅助信号。
以上内容概要地说明一些实施例的特征，使得本领域的普通技术人员可以更好的理解本实用新型的内容。本领域的普通技术人员应该了解他们可以容易地使用本实用新型作为基础，以设计或修改其他用以执行相同目的及 /或达成以上提到的实施例的相同好处的工艺及结构。本领域的普通技术人员也应该了解这样的相等结构并没有离开本实用新型的构思及范围，且本领域的普通技术人员应该了解可以在此做出多个改变、取代，以及修改而不离开本实用新型的构思及范围。

Claims (10)

1.一种存储器装置，其特征在于，包含：
一存储器单元矩阵，包含排列在一矩阵中的多个存储器单元，上述矩阵具有多个行及多个列，其中上述多个行中的每一行包含连接至一第一位元线及一第二位元线的第一多个存储器单元；
一预充电电路，连接上述存储器单元矩阵，其中上述预充电电路从一第一端预充电上述第一位元线及上述第二位元线；以及
一预充电辅助电路，连接上述存储器单元矩阵，其中上述预充电辅助电路从一第二端预充电上述第一位元线及上述第二位元线，上述第二端与上述第一端相对。
2.如权利要求1所述的存储器装置，其特征在于，上述预充电辅助电路包含一晶体管，其中上述晶体管的一源极/漏极连接一供应电压，上述晶体管的一漏极/源极在上述第二端连接上述第一位元线及上述第二位元线，其中上述晶体管的一栅极被配置以接收预充电辅助信号，其中当上述预充电辅助信号上升到一预定值时，上述晶体管开启，并将上述第一位元线及上述第二位元线连接到上述供应电压。
3.如权利要求1所述的存储器装置，其特征在于，上述预充电辅助电路包含多个晶体管，上述多个晶体管以并联的方式彼此连接，每个上述多个晶体管的一源极/漏极连接一供应电压，每个上述多个晶体管的一漏极/源极连接上述第一位元线及上述第二位元线，每个上述多个晶体管的一栅极被配置以接收预充电辅助信号。
4.如权利要求3所述的存储器装置，其特征在于，基于上述第一多个晶体管的数量决定上述多个晶体管的数量。
5.如权利要求3所述的存储器装置，其特征在于，上述预充电辅助信号与一读取使能信号或一写入使能信号有关。
6.如权利要求1所述的存储器装置，其特征在于，上述多个列中的每一列包含连接至一字元线的第二多个存储器单元。
7.如权利要求1所述的存储器装置，其特征在于，上述第二位元线与上述第一位元线互补。
8.一种存储器装置，其特征在于，包含：
第一多个存储器单元，排列在一存储器单元矩阵的一第一行中；
一第一位元线，连接上述第一多个存储器单元中的每一者；
一第一互补位元线，连接上述第一多个存储器单元中的每一者；
一预充电电路，连接上述第一位元线及上述第一互补位元线，其中上述预充电电路连接上述第一位元线及上述第一互补位元线的一接近端，并且从上述接近端预充电上述第一位元线及上述第一互补位元线；以及
一预充电辅助电路，连接上述第一位元线及上述第一互补位元线，其中上述预充电辅助电路连接上述第一位元线及上述第一互补位元线的一远离端，并且从上述远离端预充电上述第一位元线及上述第一互补位元线。
9.如权利要求8所述的存储器装置，其特征在于，上述预充电辅助电路包含一或多个晶体管，其中每个上述一或多个晶体管的一源极/漏极连接一供应电压，每个上述一或多个晶体管的一漏极/源极连接上述第一位元线及上述第一互补位元线，每个上述一或多个晶体管的栅极被配置以接收预充电信号。
10.如权利要求9所述的存储器装置，其特征在于，当上述预充电信号到达一预定逻辑值时，上述一或多个晶体管被配置以将上述第一位元线及上述第一互补位元线连接到上述供应电压。
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